CN1490845A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，其中盖层用于控制氧化过程中金属栅极图形各部分的相对氧化速率。盖层可以是多层结构，并且可以被蚀刻以在金属栅极图形的侧壁上形成绝缘隔离壁。盖层允许使用选择性氧化工艺来氧化衬底的一部分和金属栅极图形，同时抑制包含在金属栅极图形中的金属层的氧化，该氧化工艺可以是在富含氢气的环境中利用H2O和H2的分压的湿氧化工艺。这使得蚀刻对硅衬底以及金属栅极图形的边缘的损伤减小，同时基本上维持栅极绝缘层的初始厚度和金属层的电导性。

Description

半导体器件及其制造方法
技术领域
本发明总的涉及制造具有金属栅极图形的半导体器件的方法，并尤其涉及一种包括选择性氧化(selective oxidation)以减少由干蚀刻对金属栅极图形造成的损伤的制造半导体的方法。
背景技术
由于对增大半导体器件集成密度的持续兴趣，用于形成这种半导体器件的各种结构元件如电容器和栅极电极的尺寸也趋于减小。因为集成度的增大，已经将低电阻的材料用于减小信号延迟。例如，把采用低电阻金属材料的金属栅极用于降低栅极的片电阻和降低栅极叠的高度。这些研究带来了结合钨/氮化钨/多晶硅叠层结构的金属栅极的发展。
形成金属栅极叠包括在一个硅衬底上形成栅极绝缘层，依次叠置多晶硅层、氮化钨层、钨层和栅极掩模层，利用光刻过程形成蚀刻掩模，并执行干蚀刻过程。但是，暴露在干蚀刻过程的硅衬底的表面和金属栅极图形的侧壁会被干蚀刻过程损坏。可以执行一个氧化过程(如“栅极多晶硅再氧化过程”)以修复干蚀刻过程造成的损坏。传统栅极多晶硅再氧化过程的一个实例是在O2气体与NF3气体的混合气体环境中执行快速热处理过程，如美国专利US5,672,525中所述，其内容在此全部引为参考。
栅极多晶硅再氧化过程可以利用干氧化过程执行。但在干氧化过程中，可以是包含在金属栅极图形中的金属层的钨层的暴露表面可以通过干氧化过程氧化。钨层的氧化可以导致栅极有效截面积的减小。结果，栅极线(如导线)的电阻会升高，这会造成信号传输的延迟。另外，钨层的氧化会导致金属栅极图形有较差的垂直轮廓。
图1是进行传统的选择性氧化之后栅极氧化层的厚度相对于栅极长度的曲线。参见图1，对包含形成在硅衬底上的栅极氧化层和多晶硅层的栅极图案进行选择性氧化。选择性氧化在快速热处理(RTP)设备和加热炉设备中于不同的处理条件下进行。如图1所示，当栅极长度为180nm或更大时，栅极氧化层在栅极图案的大致中心处具有约55的厚度。当栅极长度等于或小于90nm时，氧化层的厚度约为85-150。如此结果所反映那样，当栅极长度较小时，选择性氧化过程会由于“鸟嘴效应”导致栅极氧化层厚度的剧烈的和不理想的增大。
利用富氢湿氧化过程中H2O和H2分压比的选择性氧化可以氧化多晶硅层和硅衬底，并可以减少包含在金属栅极图形中的金属层的氧化。如表1所示，硅和多晶硅的氧化率以及这些氧化率之比可以依据采用的具体氧化过程而不同。表1提供了在分别执行传统干氧化和选择性氧化过程之后，通过测量形成在硅衬底和多晶硅层表面上的氧化层的厚度所获得的结果。
表1
分类     干氧化         选择性氧化
850℃，50 850℃，50 850℃，30
硅衬底上氧化层的厚度T1 63.14 50.53 30.86
多晶硅层上氧化层的厚度T2 144.84 158.59 93.16
    T2/T1     2.29     3.14     3.02
如表1所示，硅衬底和多晶硅层的原始厚度为50。硅衬底和多晶硅层的每一个通过850℃的干氧化和选择性氧化而被氧化。当进行干氧化时，形成在多晶硅层上的氧化层的厚度大约为形成在硅衬底上的氧化层厚度的2.2倍。通过比较发现，当进行选择性氧化时，形成在多晶硅层上的氧化物厚度大约是形成在硅衬底上的氧化层厚度的3.1倍。
当硅衬底和多晶硅层具有30的原始厚度并且进行选择性氧化时，在多晶硅层的湿选择性氧化(如氧化比(T2/T1))大致是硅衬底的3.0倍之后，形成在多晶硅层上的氧化层大约是形成在硅衬底上的氧化层厚度的3.0倍。
图2A是示出根据传统选择性氧化过程的栅极氧化层在栅极图案边缘(没有盖层)处的厚度的照片。图2B是示出栅极氧化层在图2A所示栅极图案的中心处的厚度的照片。在进行选择性氧化过程之前，栅极氧化层具有大致55的厚度。如图2A所示，在选择性氧化过程之后，栅极氧化层在栅极图案的边缘具有大约98的厚度，在栅极图案的中心具有大约90的厚度。因此，栅极氧化层在栅极图案的边缘和栅极图案的中心处的厚度均增大。结果，栅极氧化层将有穿孔破坏(punch-through failure)增大的可能。
虽然在使用金属栅极时传统的选择性氧化可以修复蚀刻造成的损伤，但湿选择性氧化不能控制栅极氧化层的厚度，尤其对利用较小栅极长度的设计造成问题。另外，因为增大的栅极氧化层通常是一种氧化的多晶硅层，所以栅极氧化层的质量可能降低。
发明内容
本发明的一个实施例提供了一种制造具有金属栅极图形的半导体器件的方法。金属栅极材料层可以沉积在一个衬底、如硅衬底上，然后利用干蚀刻过程形成金属栅极图形。用于形成金属栅极层的干蚀刻会损坏硅层的暴露表面和金属栅极层的边缘。金属栅极图形可以由多层形成，如栅极绝缘层(如栅极氧化层)、第一导电层(如多晶硅层)、第二导电层(如氮化钨层)、第三导电层(钨层)和栅极掩模层(如绝缘的氮化硅层)等一系列层。
栅极绝缘层可以由一种或多种绝缘材料形成，包括SiO2、SiON、SiN、HfOx、ZrOx和HfAlOx、金属氧化物、金属硅酸盐和其它高k介电材料。第二导电层和第三导电层可以由包括至少一种低电阻材料的金属层形成。此低电阻材料的合适实例包括W、Ni、Co、TaN、Ru-Ta、TiN、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、MoN、WN、Ta-Pt和Ta-Ti。
然后在衬底的表面和金属栅极图形上可以形成第一盖层。形成的第一盖层厚度约为500或更小，并且第二盖层可以沉积在第一盖层上。第一和第二盖层的适当实例包括SiOx、SiNx和SiON。当把氧化硅层沉积作为第一盖层时，金属栅极氧化层中金属层的氧化可减少。
形成盖层之后可以在金属栅极图形的侧壁上形成隔离壁。第一盖层形成之后，可以蚀刻第一盖层，如各向异性蚀刻，从而在金属栅极图形的侧壁上形成第一遮盖隔离壁。如果在第一盖层上存在第二盖层，则可以首先蚀刻第二盖层，如各向异性蚀刻，从而形成第二遮盖隔离壁。
可以进行选择性氧化以减少在形成金属栅极图形时进行的干蚀刻过程对硅衬底的暴露表面和金属栅极图形的边缘造成的损坏。选择性氧化可以是利用H2O和H2的分压的湿氧化。另外，可以在富含H2的环境中进行选择性氧化。选择性氧化可以减少金属栅极图形中第二导电层(例如氮化钨层)和第三导电层(如钨层)的氧化，且可以选择性氧化硅衬底和第一导电层(例如多晶硅层)的表面。另外，盖层可以减少选择性氧化期间氧化剂的扩散。结果，可以减少对栅极图案边缘的损坏，并且可以降低栅极绝缘层穿孔的发生。
根据本发明的一个方面，提供了一种制造具有金属栅极图形的半导体器件的方法，包括在硅衬底上形成栅极绝缘层，再在形成有栅极绝缘层的硅衬底上沉积至少包括一金属层的金属栅极材料层。接下来，蚀刻金属栅极材料层从而形成金属栅极图形。然后在金属栅极图形上形成盖层。执行选择性氧化以愈合用于形成金属栅极图形的蚀刻工艺造成的损坏。由此避免包含在金属栅极图形中的金属层的氧化，并且选择性氧化包含硅的材料。
在形成有金属栅极图形的半导体衬底的整个表面上形成氧化硅层以使包含在金属栅极图形中的金属层不被氧化的步骤包括把形成有金属栅极图形的硅衬底加载到一个可以执行沉积过程的反应室中。接下来，把包含N2的能够在低温下分解的气体注入到反应室中以形成N2的气氛。把硅源气体和氧气注入到反应室中，从而在金属栅极图形上沉积氧化硅层。
用于形成氮气氛气体的气体一般不包含任何氧，且优选地为氨(NH3)。硅源气体可以是一种或多种含硅的气体，如SiH4、Si2H6、DCS(二氯甲硅烷)、TCS(三氯硅烷)或HCD(六氯乙硅烷)。氧气源气体可以包含如N2O或NO的一种或多种含氮气体，和/或如O2的不含氮气体。
同时，在氧气源之前或同时，可以注入硅源气体。在注入氧气源气体之后或同时，可以停止氮气氛气体的注入。或者，可以在注入硅源气体或氧源气体之前停止注入氮气氛气体。
同时，可在0.01-500乇低压下沉积氧化硅层。为了将工艺压力设置在0.01-500乇的范围之内，可以适当调节排气泵的泵速率和诸如硅源气体和氧源气体的工艺气体的流速。
另外，可以在500℃或更高温度下利用热化学气相沉积(热CVD)沉积氧化硅层。只要工艺气体的流速大大减小以减慢沉积速率，就可以通过利用远距离等离子体(remote plasma)的等离子体增强CVD(PECVD)沉积氧化硅层。
盖层的形成还包括通过在沉积氧化硅层之后各向异性蚀刻氧化硅层而在金属栅极图形的侧壁上形成氧化硅隔离壁。盖层的形成还可以包括在沉积氧化硅层之后在氧化硅层的整个表面上沉积氮化硅层。盖层的形成还可以包括在沉积氮化硅层之后通过各向异性蚀刻氮化硅层而在形成于金属栅极图形侧壁上的氧化硅层上形成氮化硅隔离壁。另外，盖层的形成可以包括在形成有金属栅极图形的半导体衬底的整个表面上形成氮化硅层，使得包含在金属栅极图形中的金属层不被氧化。
根据本发明，在实施选择性氧化之前，还在金属栅极图形上沉积盖层，其中选择性氧化过程是带有包含金属层的金属栅极图形的半导体器件所需的再氧化过程。因而，盖层可以抑制选择性氧化期间氧化剂的扩散。结果是，在形成金属栅极图形的蚀刻过程中对栅极图案边缘造成的损伤可得以愈合的同时，还可以防止栅极绝缘层的穿孔。
附图说明
通过下面结合附图所提供的本发明的详细描述，其实施例将易于理解，其中：
图1是表示传统的选择性氧化过程之后栅极氧化层的厚度与栅极长度的曲线；
图2A是示出执行传统的选择性氧化过程之后栅极图案边缘处栅极氧化层的厚度的照片；
图2B是示出图2A所示栅极氧化层中心的厚度的照片；
图3是根据本发明的至少一个实施例制造具有金属栅极图形的半导体器件的方法流程图；
图4是根据本发明的至少另一实施例制造具有金属栅极图形的半导体器件的方法流程图；
图5是根据本发明实施例的金属栅极图形的示例的截面图；
图6是根据本发明至少一个实施例的图5所示金属栅极图形上第一盖层的截面图；
图7是根据本发明至少一个实施例的形成在图5所示金属栅极图形上的第一遮盖隔离壁的截面图；
图8是根据本发明至少一个实施例的形成在图5所示金属栅极图形上的第一和第二盖层的截面图；
图9是根据本发明至少一个实施例的形成在第一盖层上的第二遮盖隔离壁的截面图；
图10是示出根据本发明至少一个实施例的半导体器件单元区的截面的照片；
图11是示出根据本发明至少一个实施例的半导体器件周围区的截面的照片；
图12A是示出根据本发明至少一个示意性实施例的栅极氧化层在栅极图案边缘的厚度的照片；以及
图12B是示出图12A所示栅极氧化层中心的厚度的照片。
具体实施方式
现在将参考附图对本发明的示例性实施例作更全面地描述，附图中示出了本发明的示例性实施例。但本发明可以以很多其它的形式实施，并不局限于在此给出的实施例。而且这些示例性实施例使得本公开更详尽和全面，且向本领域技术人员全面地表达本发明的概念原理。附图中，为了清楚起见，放大了元件的形状，并且不同附图中相同的附图标记代表相同的元件。
另外，可以理解，当一层被称作在另一层或衬底“上”时，该层可以直接位于该另一层或衬底上，也可以还存在介入层。也可以理解，当一层被称作“直接在另一层或衬底上”时，不存在介入层。还可以理解，当两个步骤被称作基本上同时发生时，两个步骤可以同时发生或是基本上同时发生。
图3是示出根据本发明至少一个示例性实施例的制造具有金属栅极图形的半导体器件的方法的流程图。图5和图6是示出根据本发明至少一示例性实施例的制造半导体器件的方法的截面图。
参见图3，在步骤S10中，可以首先在衬底上沉积至少包含一个低电阻金属层的金属栅极材料层。该衬底可以是任何合适的衬底，如由单晶硅形成的硅衬底。在步骤S20中，然后可以通过传统的蚀刻工艺，如与光刻工艺结合使用的干蚀刻工艺，由金属栅极材料层形成金属栅极图形。当利用干蚀刻工艺形成金属栅极图形时，损坏主要维持在硅衬底的暴露表面和金属栅极图形的边缘。
至少包含一个金属层的各种金属栅极图形可以用在本发明的示例性方法中。金属栅极图形的恰当实例包括栅极掩模/钨/氮化钨/多晶硅/栅极氧化层、金属/阻挡金属/多晶硅/栅极绝缘层、金属/多晶硅/栅极绝缘层、金属/阻挡金属/栅极绝缘层、以及金属/栅极绝缘层的叠层。这些金属栅极图形中的每一种还包括由氮化硅形成的绝缘栅极掩模层。
另外，金属栅极图形可以是形成在栅极绝缘层上的多晶硅层。如果金属栅极图形形成在硅衬底上，则硅衬底的表面可以在再氧化过程中被氧化，这可以弥补栅极图形边缘处的损伤。因此，本发明也可以应用于通过在栅极绝缘层上直接形成金属层而获得的金属栅极图形。
根据本发明至少一示例性实施例的金属栅极图形的例子示于图5。在本示例性实施例中，金属栅极图形由衬底10上的栅极绝缘层12(如栅极氧化层)、第一导电层14(如多晶硅层)、第二导电层16(如氮化钨层)、第三导电层18(钨层)和栅极掩模层20(如绝缘的氮化硅层)的例如连续层的多个层形成。栅极绝缘层12可以由SiO2、SiON、SiN、HfOx、ZrOx、和HfAlOx、金属氧化物、金属硅酸盐或其它适当的高k介电材料形成。第二导电层16和第三导电层18可以由包括至少一种低电阻率材料的金属层形成。此种低电阻率材料的合适实例包括W、Ni、Co、TaN、Ru-Ta、TiN、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、MoN、WN、Ta-Pt和Ta-Ti，但不限于前述材料。另外，这些层的材料和厚度及其工艺可以随沉积条件而不同，该沉积条件例如为反应室的类型、压强、温度、能量、持续时间、流速、以及所采用的特定工艺气体和其进入反应室的顺序等。另外，金属层的厚度可以根据所使用的金属和材料而不同。
在步骤S30中，于是可以在硅衬底10和金属栅极图形30的表面上沉积第一盖层22(见图6)。第一盖层22形成的厚度一般在约500或更小。在本发明的至少一个示例性实施例中，第一盖层的厚度约为100。可以在第一盖层22上沉积类似厚度的第二盖层24。第一和第二盖层22、24的适当的实例包括SiOx、SiNx和SiON，但不限于前述材料。在本发明的至少一个示例性实施例中，第一盖层22由氧化硅层形成，第二盖层24由氮化硅层形成。
当在金属栅极图形30上沉积氧化硅层作为第一盖层22时，可以减少包含在金属栅极图形中的金属层(如钨或氮化钨层)的氧化。因而，盖层22能够降低在对金属栅极图形进行氧化处理期间扩散的氧化剂的量而不氧化金属栅极图形中包含的金属层。结果，可以减少氧化过程造成的对金属栅极图形边缘的损伤。另外，可以减少金属栅极图形的栅极绝缘层的氧化，这可以减少栅极绝缘层中穿孔的发生。因此，可以通过使用一个或多个盖层制造更可靠的半导体器件。
另外，根据本发明的示例性实施例，形成盖层期间暴露在沉积环境中的金属层的表面不被氧化。因而，在后续的氧化过程中可以维持金属层的电阻以及栅极线的垂直轮廓。
在步骤S40中，可以执行选择性氧化以修复形成金属栅极图形30时进行的干蚀刻过程对硅衬底10的暴露表面和金属栅极图形30的边缘造成的损坏。选择性氧化可以是利用H2O和H2的分压的湿氧化过程，或者可以在富含H2的气氛中进行。选择性氧化可以减少金属栅极图形中第二导电层16(如氮化钨层)和第三导电层18(如钨层)的氧化，并且可以选择性氧化硅衬底10和第一导电层14(如多晶硅层)的表面。
然后可以执行制造半导体器件的后续过程。例如，可以通过利用金属栅极图形30作为离子注入掩模将杂质离子注入衬底10中，由此形成杂质区，如轻度掺杂区。
图4是示出根据本发明至少一个示例性实施例的制造具有金属栅极图形的半导体器件的方法的流程图。步骤S10-S30按照与上述参照图3所述的方式相同的方式进行。
在步骤S35中，可以在形成盖层之后在金属栅极图形30的侧壁上形成隔离壁。例如，在沉积第一盖层22之后，可以蚀刻，如各向异性蚀刻盖层22，以在金属栅极图形30的侧壁上形成第一遮盖隔离壁22a(见图7)。如果在第一盖层22上存在第二盖层24，则可以蚀刻、如各向异性蚀刻第二盖层24，以形成图9所示的第二遮盖隔离壁24a。一旦形成了隔离壁，如第一遮盖隔离壁22和/或第二遮盖隔离壁24，在步骤S40中，可以如上所述地执行选择性氧化以选择性氧化衬底10和第一导电层14。
下面将详细描述本发明的一示例性实施例，在该实施例中，在金属栅极图形上形成氧化硅层(如盖层)，且例如第二导电层16(氮化钨层)和第三导电层18(钨层)的金属层的表面的氧化量减少。
可以把包含金属栅极图形30的衬底10加载到反应室中，在反应室中可以进行沉积过程，如化学气相沉积(CVD)过程。合适类型的CVD过程包括等离子体增强CVD(PE-CVD)、高密度等离子体CVD(HDP-CVD)、热CVD、激光CVD和热灯丝CVD(hot filament)(HF-CVD)。本发明的示例性实施例可以通过减小处理气体的流速或通过利用远距离等离子体源减小沉积速度来应用于利用等离子体的工艺。
当采用PE-CVD工艺时，可以在大约400℃至约500℃的温度下形成氧化硅层。在此温度下，用于形成氧化硅层的氧气不会分解，并且金属层不会被氧化。另外，硅源气体可以基本上在激发等离子体的同时供给，从而形成氧化硅。因而，硅可以与氧反应而沉积氧化硅层，同时金属层的氧化减少。
氧化硅层也可以利用PE-CVD工艺在大约750℃下形成。如果氧源气体和硅源气体基本上同时注入，则可以沉积氧化硅层，同时金属层的氧化减少。
氧化硅层可以利用低压CVD工艺在大约750℃的温度下形成。硅源气体可以正好在氧源气体之前供给以沉积氧化硅层，同时金属层的氧化减少。
本实施例的反应室优选地是单晶片式反应室和批量式反应室中的一种。试验条件可以根据采用的设备类型而变，并且本领域的技术人员易于确定并调节这些试验条件。虽然在此描述了单晶片式反应室中的CVD工艺，但作为替换地也可以使用具有大容量并能够控制压力、温度和进入加热炉中的气体流速的加热炉。
接下来，可以将反应室维持在氮气氛中。为了维持氮气氛，可以对反应室例如以恒定的流速提供一段时间的氮源气体，如至少包括氮的气体。氮气氛气体可以在低温下分解，并且可以是不包含氧的化合物。氧的缺乏可以减少金属层的氧化，并且，作为结果，可以减少或消除出现于栅极电极(如，钨层)中的金属层的氧化。在本发明的至少一个示例性实施例中，氨气(NH3)可以用作氮源气体。本领域的技术人员可以很容易地确认其它合适的氮源气体。
然后，可以在氮气氛中向反应室提供硅源气体和/或氧源气体，从而在金属栅极图形30上形成氧化硅层(如盖层22)。合适的硅源气体包括但不限于SiH4、Si2H6、DCS(二氯甲硅烷(dichlorosilane))、TCS(三氯硅烷(trichlorosilane))和HCD(六氯乙硅烷(hexachlorodisilane))。合适的氧源气体包括但不限于N2O或NO和O2。在本发明的一个示例性实施例中，硅烷气体(SiH4)可以用作硅源气体，氧气可以用作氧源气体。
可以通过进行常规CVD工艺在氧化硅层(如第一盖层22)上形成氮化硅层(如第二盖层24)。如上所述，适当类型的CVD工艺包括等离子体增强CVD(PE-CVD)、高密度等离子体CVD(HDP-CVD)、热CVD、激光CVD和热灯丝CVD(HF-CVD)。
下面描述在反应室中建立并维持氮气氛、以及通过供给硅源气体和氧源气体在金属栅极图形30上形成氧化硅层(如盖层23)的过程。
如上所述，可以给反应室提供氮源气体如氨气，以在反应室中建立氮气氛。可以在开始向反应室内提供氧气之后或基本上同时停止氮源气体的供给。或者，可以在把氧源气体提供给反应室之前停止氮源气体的供给。既可以在引入氧源气体之前、也可以基本上在其同时开始硅源气体向反应室的引入。本领域的技术人员可以容易地确定向反应室供给作用气体(functional gas)的其它合适的顺序。
根据本发明示例性实施例的方法中的试验条件和参数可以依据反应室的类型和大小、工艺气体的类型和压强而改变。例如，当反应室是单晶片式反应室时，温度范围可为约500-850℃，压强范围可为约100至300Torr(乇)，氮源气体的流速约可以在50-500sccm，硅源气体的流速可以约为1-10sccm，氧源气体的流速可以约为500-5000sccm。在另一示例性实施例中，温度可以约为500-850℃，压强可以约为0.1-3Torr，氮源气体的流速可以约为50-1000sccm，硅源气体的流速可以约为1-50sccm，氮源气体的流速可以约为50-1000sccm。
当反应室是批量式反应室时，温度可以约为500-850℃，压强范围可以约为0.1-2Torr，氮源气体的流速范围可以约为50-1000sccm，硅源气体的流速范围可以为约5-200sccm，氧源气体的流速范围可以约为50-1000sccm。
如果在给反应室提供氧源气体之前停止氮源气体的供给，则优选地缩减氮源气体供给的终止到氧源气体开始引入之间的时间间隔，使得基本上维持反应室中的氮气氛。这使得硅源气体和氧源气体可以在氮气氛下引入反应室中。
图10和11是示出根据本发明示例性实施例制造的半导体器件的扫描电子显微镜(SEM)照片。图9是半导体器件的单元区的截面照片，其中金属栅极图形位置彼此紧邻并且栅极长度小。图10是半导体器件的外围区的截面照片，其中金属栅极图形彼此不接近并且栅极长度大。
参见图10和11，在两种情况下，在根据本发明的示例性实施例在金属栅极图形上形成氧化硅层之后进行选择性氧化。多晶硅层可以在硅衬底的表面(如整个表面)上形成为一定的厚度，并且可以垂直分割硅衬底。然后可以对分割的硅衬底进行HF处理。HF处理后，可以以快于金属栅极图形的多晶硅或其它材料层的速率选择性蚀刻氧化硅层。在形成大约100的氧化硅层作为盖层之后，即使执行选择性氧化，也不氧化钨层18和氮化钨层16，仅硅衬底10和多晶硅层14被氧化。在图10和11中，沿栅极线图案的暗线表示沉积的氧化硅层和氧化的硅衬底以及多晶硅层。因而，可以选择性氧化硅衬底和多晶硅层，并且金属层和金属栅极图形的氧化减少。
以下将描述用于愈合或减少金属栅极图形边缘处造成的蚀刻损伤并减少或消除栅极绝缘层中穿孔缺陷的示例性方法的效果。图12A和12B是示出根据本发明示例性实施例的栅极的边缘和中心处分别形成的栅极氧化层的厚度的照片。即，在栅极长度为90nm的金属栅极图形上形成作为盖层的氧化硅层至100厚。
如图12A所示，栅极氧化层在栅极图形边缘处的厚度为91，并且如图12B所示，栅极氧化层在栅极图形中心处的厚度为63。与图2A和2B比较，栅极图形被同样程度地氧化，而足以愈合栅极图形边缘处的蚀刻损伤。但是，在栅极图形的中心，栅极氧化层的厚度只增大10或更小，因此表明可以减小栅极氧化层的穿孔。
在本发明的一优选实施例中，所制造的具有金属栅极图形的半导体器件中，该金属栅极图形具有不大于约100nm的宽度；该盖层具有不大于约150的厚度；以及该栅极绝缘层的初始厚度增大不到10。
虽然本发明已经参照其示例性实施例得以具体地显示和说明，但本领域技术人员可以理解，在不脱离本发明的由所附权利要求所限定的实质和范围的情况下，可以对本发明做各种形式和细节上的改变。

Claims (25)

1.一种制造具有金属栅极图形的半导体器件的方法，该方法包括：
在硅衬底上形成具有初始厚度的栅极绝缘层；
在栅极绝缘层上沉积金属栅极材料，该金属栅极材料包括至少一个金属层；
蚀刻金属栅极材料以形成金属栅极图形；
在金属栅极图形上形成盖层；以及
选择性氧化硅衬底的至少一部分，而基本上不氧化该至少一个金属层，且基本上不增加栅极绝缘层的初始厚度。
2.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
金属栅极材料包括多晶硅层；以及
对硅衬底的至少一部分进行选择性氧化还氧化多晶硅层的一部分。
3.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
该栅极绝缘层包括自氧化硅、氮氧化硅、氮化硅、金属氧化物和金属硅酸盐所构成的组中选出的至少一种绝缘材料层。
4.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
该金属层选自W、Ni、Co、TaN、Ru-Ta、TiN、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、MoN、WN、Ta-Pt和Ta-Ti构成的组。
5.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
该金属栅极图形具有自金属/阻挡金属/多晶硅/栅极绝缘体叠层、金属/多晶硅/栅极绝缘体叠层、金属/阻挡金属/栅极绝缘体叠层、以及金属/栅极绝缘体叠层构成的组中选出的叠层结构。
6.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
该金属栅极图形由栅极掩模/钨/氮化钨/多晶硅/栅极绝缘体叠层形成。
7.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
形成盖层的步骤包括
在半导体衬底的表面以及金属栅极图形的上表面和侧壁上形成氧化硅层，该氧化硅层在使得该至少一个金属层基本保持不被氧化的条件下形成。
8.如权利要求7所述的制造具有金属栅极图形的半导体器件的方法，其中：
包含在该盖层中的该氧化硅层具有不大于约500的厚度。
9.如权利要求7所述的制造具有金属栅极图形的半导体器件的方法，其中：
形成氧化硅层包括：
把其上形成有金属栅极图形的硅衬底加载到反应室中；
把氮源气体注入到反应室中，反应室中的条件足以使氮源气体在反应室中形成氮气氛；以及
在足以使该氧化硅层形成在金属栅极图形上的条件下，把硅源气体和氧源气体注入到反应室中。
10.如权利要求9所述的制造具有金属栅极图形的半导体器件的方法，其中：
该氮气氛基本上无氧。
11.如权利要求10所述的制造具有金属栅极图形的半导体器件的方法，其中：
该氮源气体包括氨。
12.如权利要求9所述的制造具有金属栅极图形的半导体器件的方法，其中：
该硅源气体包括自SiH4、Si2H6、二氯甲硅烷、三氯硅烷和六氯乙硅烷构成的组中选出的至少一种源气体；以及
该氧源气体包括自N2O、NO和O2构成的组中选出的至少一种源气体。
13.如权利要求9所述的制造具有金属栅极图形的半导体器件的方法，其中：
在不迟于氧源气体开始注入的时间开始硅源气体的注入。
14.如权利要求9所述的制造具有金属栅极图形的半导体器件的方法，其中：
在自下列条件构成的组中选出的条件下终止氮源气体向反应室的注入，构成该组的条件为：
在已经开始氧源气体的注入之后，
基本上与氧源气体的开始同时，以及
在氧源气体的注入或硅源气体的注入已经开始之前。
15.如权利要求9所述的制造具有金属栅极图形的半导体器件的方法，其中：
形成该氧化硅层包括自等离子体增强CVD、远距离等离子体增强CVD、高密度等离子体CVD、热CVD、激光CVD和热灯丝CVD构成的组中选出的化学气相沉积工艺。
16.如权利要求7所述的制造具有金属栅极图形的半导体器件的方法，还包括：
蚀刻该氧化硅层以在该金属栅极图形的侧壁上形成氧化硅隔离壁。
17.如权利要求7所述的制造具有金属栅极图形的半导体器件的方法，还包括：
在该氧化硅层上沉积氮化硅层。
18.如权利要求17所述的制造具有金属栅极图形的半导体器件的方法，还包括：
蚀刻该氮化硅层，以在形成于金属栅极图形侧壁上的该氧化硅层上形成氮化硅隔离壁。
19.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
形成该盖层包括
在半导体衬底表面的一部分上以及金属栅极图形的上表面和侧壁上形成氮化硅层，该氮化硅层在使得该至少一个金属层基本上保持不被氧化的条件下形成。
20.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，其中：
基本上不氧化该至少一个金属层地选择性氧化硅衬底的至少一部分采用利用H2O和H2分压的湿氧化工艺。
21.如权利要求1所述的制造具有金属栅极图形的半导体器件的方法，还包括：
在硅衬底的该部分已经被选择性氧化之后，利用金属栅极图形作为离子注入掩模把杂质离子注入到硅衬底的该部分中。
22.如权利要求2所述的制造具有金属栅极图形的半导体器件的方法，其中：
该金属栅极图形具有不大于约100nm的宽度；
该盖层具有不大于约150的厚度；以及
该栅极绝缘层的初始厚度增大不到10。
23.一种半导体器件，包括：
半导体衬底；
形成在半导体衬底上的栅极绝缘体；以及
形成在栅极绝缘体上的金属栅极图形，
该金属栅极图形具有上表面和基本上垂直的侧壁，并包括
形成在栅极绝缘体上的第一导体图形，该第一导体图形包含硅，
形成在该第一导体图形上的第二导体图形，该第二导体图形包含金属；以及
构造并布置在该金属栅极图形侧壁上的盖层，籍此，第一导体图形的第一氧化速率相对于第二导体图形的第二氧化速率提高。
24.如权利要求23所述的半导体器件，其中：
该第一导体图形包括多晶硅；以及
该第二导体图形包括钨。
25.一种制造如权利要求23所述的半导体器件的方法，该方法包括：
在硅衬底上形成栅极绝缘层；
在栅极绝缘层上形成第一导电层；
在第一导电层上形成第二导电层；
蚀刻部分第二导电层和第一导电层以形成金属栅极图形；
在金属栅极图形上形成盖层；以及
选择性氧化硅衬底和第一导电层，而基本上不氧化第二导电层，并且基本上不增大栅极绝缘层的厚度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101111931B (zh) * 2005-01-18 2010-05-12 东京毅力科创株式会社 使用六氯乙硅烷或其它含氯硅前驱体的微构件填充工艺和装置
CN102714177A (zh) * 2010-01-20 2012-10-03 国际商业机器公司 具有带氧阻障层的金属栅极堆叠的场效应晶体管器件
CN105934819A (zh) * 2014-01-21 2016-09-07 应用材料公司 用于3d闪存应用的电介质-金属堆叠

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법
US7030431B2 (en) * 2004-03-19 2006-04-18 Nanya Technology Corp. Metal gate with composite film stack
US7256349B2 (en) * 2004-08-11 2007-08-14 3M Innovative Properties Company Telecommunications cable enclosure
US20060051975A1 (en) * 2004-09-07 2006-03-09 Ashutosh Misra Novel deposition of SiON dielectric films
KR100739964B1 (ko) * 2005-04-22 2007-07-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7442319B2 (en) 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
WO2007083651A1 (ja) * 2006-01-17 2007-07-26 Hitachi Kokusai Electric Inc. 半導体装置の製造方法
DE102007003541A1 (de) * 2007-01-24 2008-07-31 Robert Bosch Gmbh Elektronisches Bauteil
US7611979B2 (en) * 2007-02-12 2009-11-03 International Business Machines Corporation Metal gates with low charge trapping and enhanced dielectric reliability characteristics for high-k gate dielectric stacks
DE102007014107A1 (de) * 2007-03-21 2008-09-25 Evonik Degussa Gmbh Aufarbeitung borhaltiger Chlorsilanströme
KR100972675B1 (ko) * 2008-01-10 2010-07-27 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US7666746B2 (en) * 2008-01-14 2010-02-23 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers, metal gate electrode regions, and low fringing capacitances
US20100062592A1 (en) * 2008-09-09 2010-03-11 Tokyo Electron Limited Method for forming gate spacers for semiconductor devices
US8148249B2 (en) * 2008-09-12 2012-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabricating high-k metal gate devices
US8236706B2 (en) * 2008-12-12 2012-08-07 Mattson Technology, Inc. Method and apparatus for growing thin oxide films on silicon while minimizing impact on existing structures
US20100193847A1 (en) * 2009-01-30 2010-08-05 Freescale Semiconductor, Inc. Metal gate transistor with barrier layer
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
JP5937297B2 (ja) * 2010-03-01 2016-06-22 キヤノンアネルバ株式会社 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
US9184214B2 (en) 2011-04-11 2015-11-10 Globalfoundries Inc. Semiconductor device exhibiting reduced parasitics and method for making same
KR101851259B1 (ko) 2013-11-05 2018-06-11 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
CN104538308A (zh) * 2014-12-25 2015-04-22 上海芯亮电子科技有限公司 降低功率晶体管导通电阻的方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132136A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
KR950005214Y1 (ko) * 1992-10-09 1995-07-03 김진태 걸이형 컵 걸이대
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
US5796151A (en) * 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
EP0849806A3 (en) * 1996-12-19 1999-08-25 Texas Instruments Incorporated Improvements in or relating to semiconductor devices having tungsten nitride sidewalls
JPH10256183A (ja) * 1997-03-07 1998-09-25 Sony Corp 半導体装置の製造方法
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
KR19990066542A (ko) * 1998-01-30 1999-08-16 윤종용 스페이서를 이용한 게이트 전극 형성방법 및 이를 이용한 자기정렬콘택 형성방법
JPH11307774A (ja) * 1998-04-24 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
DE19819164C1 (de) * 1998-04-24 2000-02-17 Siemens Ag Baugruppe
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6245605B1 (en) * 1998-09-29 2001-06-12 Texas Instruments Incorporated Method to protect metal from oxidation during poly-metal gate formation in semiconductor device manufacturing
JP2000114522A (ja) * 1998-10-08 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2000156497A (ja) * 1998-11-20 2000-06-06 Toshiba Corp 半導体装置の製造方法
EP1020922A3 (en) * 1998-12-28 2001-08-08 Infineon Technologies North America Corp. Insulated gate field effect transistor and method of manufacture thereof
KR100511897B1 (ko) * 1999-06-24 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
US6221708B1 (en) * 1999-07-23 2001-04-24 Micron Technology, Inc. Field effect transistor assemblies, integrated circuitry, and methods of forming field effect transistors and integrated circuitry
JP4488565B2 (ja) * 1999-12-03 2010-06-23 富士通株式会社 半導体記憶装置の製造方法
KR100541701B1 (ko) * 1999-12-15 2006-01-12 주식회사 하이닉스반도체 반도체소자 제조방법
KR100344841B1 (ko) * 2000-08-19 2002-07-20 주식회사 하이닉스반도체 반도체 소자의 듀얼 게이트 산화막 형성 방법
KR20030005603A (ko) * 2001-07-09 2003-01-23 주식회사 하이닉스반도체 반도체 장치의 게이트 및 그의 제조방법
KR20030093445A (ko) * 2002-06-03 2003-12-11 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101111931B (zh) * 2005-01-18 2010-05-12 东京毅力科创株式会社 使用六氯乙硅烷或其它含氯硅前驱体的微构件填充工艺和装置
CN102714177A (zh) * 2010-01-20 2012-10-03 国际商业机器公司 具有带氧阻障层的金属栅极堆叠的场效应晶体管器件
CN102714177B (zh) * 2010-01-20 2016-01-06 国际商业机器公司 具有带氧阻障层的金属栅极堆叠的场效应晶体管器件
CN105934819A (zh) * 2014-01-21 2016-09-07 应用材料公司 用于3d闪存应用的电介质-金属堆叠
CN105934819B (zh) * 2014-01-21 2019-04-26 应用材料公司 用于3d闪存应用的电介质-金属堆叠

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