WO2007083651A1 - 半導体装置の製造方法 - Google Patents

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WO2007083651A1
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reactant
film
hydrogen
semiconductor device
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PCT/JP2007/050571
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Hironobu Miya
Masayuki Asai
Norikazu Mizuno
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Hitachi Kokusai Electric Inc.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • a method for manufacturing a semiconductor integrated circuit an ALD (Atomic Layer Deposition) method or a CVD (Chemical Vapor Deposition) method is applied to a semiconductor wafer which is an example of a substrate to be processed.
  • the present invention relates to a technique effective in forming an oxide film by a deposition method.
  • the present invention provides a method for manufacturing a semiconductor device (semiconductor device) that forms an oxide film while preventing oxidation of the metal film on a substrate on which a base metal film such as W (tungsten) is formed. Is.
  • TEOS tetraethoxysilane
  • an oxide film formation method 400 to 500 ° C capable of forming an oxide film at a lower temperature
  • triethoxysilane HSi (OC H)
  • bismethylsilylethane H Si ( CH) CH CH Si
  • the main object of the present invention is to prevent acidification of a metal film such as W, while preventing acid on the metal film at a low temperature.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a chemical film.
  • a method for manufacturing a semiconductor device is provided.
  • a method of manufacturing a semiconductor device comprising: a step of carrying at least one substrate having a metal film formed on a surface thereof into a processing chamber; and a step of forming an oxide film containing silicon on a surface of the substrate including the metal film.
  • the formation process of the oxide film is as follows:
  • a method of manufacturing a semiconductor device having the above is provided.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a preferred embodiment of the present invention.
  • FIG. 2 is a drawing showing a schematic configuration of a selective oxidation apparatus according to a preferred embodiment of the present invention.
  • Fig. 3 shows the oxidation of W and the oxidation of Si against temperature and partial pressure of H against H
  • FIG. 4 is a longitudinal sectional view showing a schematic configuration of an ALD oxide film forming apparatus according to a preferred embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a modification of the ALD oxide film forming apparatus of FIG.
  • FIG. 6 is a drawing showing a schematic sequence for forming an oxide film by a normal ALD method.
  • FIG. 7 is a drawing showing a schematic sequence (A) for forming an oxide film on a W film in a preferred embodiment of the present invention.
  • FIG. 8 is a drawing showing a schematic modification of sequence (A), and shows sequence (B) in the case of using a catalyst.
  • FIG. 9 is a drawing showing a schematic modification of sequence (A), and shows sequence (C) in the case of using plasma excitation.
  • FIG. 10 is a perspective view showing a schematic configuration of a substrate processing apparatus according to a preferred embodiment of the present invention.
  • FIG. 11 is a drawing showing a modification of the semiconductor device of FIG. 1.
  • This embodiment relates to a technique for forming an oxide film containing silicon on a substrate surface containing a metal film.
  • a W (tungsten) film is used as an example of the metal film, and the W film is The case where a Si oxide film is formed as an example of an oxide film containing silicon is described.
  • Oxidation proceeds by the formation and separation of W oxides such as WO H 0 and WO by W and H 0
  • the activation energy when WO is formed is 4.7 eV, and WO H 0 is formed.
  • Eq. (1) is the main reaction between W and H 0
  • Equation (3) The reaction equilibrium constant of equation (1) is expressed by equation (3). Rewriting equation (3), equation (3) becomes equation (4).
  • W and 0 are considered to form W oxides by reactions such as the following formulas (5) to (8).
  • active oxygen radicals adsorb on the W surface to form WO.
  • H 0 is generated by oxygen radical and H, and W oxide is formed by W and H 0 as shown in equation (8).
  • the partial pressure of H 0 is reduced, the partial pressure of H is increased, and the film formation temperature is increased.
  • the amount of acid in W depends on the partial pressure of H 0 (or 0) and H.
  • an S source and an oxidation source such as H 0 (or 0) on W are provided.
  • the raw material is acidified with H 0 (or 0).
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a preferred embodiment of the present invention.
  • it is an advanced device with MPUZASIC metal half pitch of 65 nm or more, and a Si oxide film is formed by ALD method.
  • 1 shows an example of a semiconductor device.
  • the semiconductor device 15 has a Si substrate 20, and a SiO layer 21 is embedded in the vicinity of the surface of the Si substrate 20.
  • a plurality of element regions 16 are formed between the SiO layers 22. Each element area 16 has a saw
  • drain regions 27 and 26 and the drain regions 24 and 25 are formed.
  • a gate oxide film 28 is formed on the surface of the Si layer 23 between the source region 25 and the drain region 26.
  • a gate electrode 31 is formed on the gate oxide film 28.
  • the gate electrode 31 is composed of a W film 30.
  • an SiO film 32 and an SiN film 33 are formed in this order as sidewalls.
  • the low-concentration source region 25 and the low-concentration drain region 26 are formed in a self-aligned manner with respect to the gate electrode 31.
  • the high-concentration source region 24 and the high-concentration drain region 27 are composed of the SiO film 32 and the SiN film 33. It is formed in a self-aligned manner.
  • the gate oxide film 28, the gate electrode 31, the source regions 24 and 25, the drain A MOS transistor 17 having regions 27 and 26 is formed in each element region 16.
  • the gate electrode is accompanied with a reduction in the device structure as in the semiconductor device 15 according to the present embodiment.
  • the side surfaces of 31 are insulated by SiO film 32.
  • an insulating material such as SOI (Silicon 0 n Insulater) tends to be used for the lower layer of the Si substrate 20 in order to reduce junction capacitance and leakage current.
  • a SiN layer 34 serving as an etching stopper is formed on the entire surface of the Si substrate 20 on which the MOS transistor 17 is formed.
  • An SiO film 35 is formed on the SiN layer 34 as an interlayer insulating film.
  • the SiN layer 34 and the SiO layer 35 are connected to the source region 24 and the drain of the MOS transistor 17, respectively.
  • a via hole 36 that exposes the inner region 27 is formed! /.
  • the portion from the source region 24 and the drain region 27 to the upper surface of the Si layer 35 is connected to the wiring metal 37 via the via hole 36.
  • Layer 38 is formed.
  • a low dielectric constant porous layer 39 is formed on the SiN layer 38, and an SiO layer 40 is provided on the porous layer 39.
  • a via hole 41 is formed in the interlayer insulating film, and a wiring metal 42 is embedded in the via hole 41. Thereafter, from the porous layer 39 and the SiO layer 40 with the SiN layer 38 interposed therebetween.
  • the SiO film 32 and the SiN film 33 are sequentially formed.
  • W causes the problem of change in shape due to volume expansion due to acid oxidation of W.
  • An SiO film 32 is formed on the W film 30 by the ALD method while preventing oxidation of the film 30.
  • FIG. 2 is a drawing showing a schematic configuration of a selective oxidation apparatus according to a preferred embodiment of the present invention.
  • a selective oxidation apparatus for example, in a semiconductor device in which Si and W are simultaneously present on the wafer surface,
  • the selective oxygenator 50 is mainly composed of a gas supply mechanism 60, a catalytic moisture generator (CWVG) 70, a processing furnace 80, a load lock chamber 90, and the like.
  • the gas supply mechanism 60 has N, H, 0
  • Each of the supply pipes 62 to 65 is provided with a valve 62a to 65a and a mass flow controller 62b to 65b. And stopping it, adjusting the flow rate, etc. N
  • Supply pipe 61 is connected to each supply pipe 62 ⁇
  • the gas in each of the supply pipes 62 to 64 can be purged.
  • the CWVG 70 has a reactor 71 that generates H 0 and a force H 0 by a catalyst.
  • an H supply pipe 62 and a 0 supply pipe 63 are connected to each other.
  • a supply pipe 66 is connected.
  • a supply pipe 73 for supplying H 0 generated in the reactor 71 to the processing furnace 80.
  • Supply pipe 66 and Supply pipe 73 are connected to the other side of the reactor 71 .
  • Heaters 73 to 75 are provided in each of the intermediate portions so that the gas flowing through the supply pipe 66 and the supply pipe 73 can be heated.
  • the supply pipe 73 has an H supply pipe 64.
  • the processing furnace 80 constitutes a processing chamber for processing wafers, and the processing furnace 80 accommodates a boat 82 on which a large number of wafers 81 are mounted.
  • a nozzle 83 extending along the side wall is provided inside the processing furnace 80.
  • the nozzle 83 is connected to the supply pipe 73 so that the gas is supplied from the supply pipe 73 and supplied to the inside of the processing furnace 80.
  • An exhaust pipe 84 is connected to the processing furnace 80 so that excess gas inside the processing furnace 80 can be exhausted.
  • a heater 85 is provided outside the processing furnace 80 so that the inside of the processing furnace 80 can be heated.
  • the load lock chamber 90 is provided in the lower part of the processing furnace 80.
  • a gate valve 91 is provided above the load lock chamber 90, and the boat 82 can be moved up and down between the processing furnace 80 and the load lock chamber 90 via the gate valve 91.
  • a gate valve 92 is also provided on the side of the load lock chamber 90 so that the boat 82 can be loaded and unloaded between the inside and outside of the port lock chamber 90 via the gate valve 92. Yes.
  • the port lock chamber 90 has an N supply pipe 65 leading to the interior of the load lock chamber 90.
  • an exhaust pipe 94 connected to a vacuum pump 93 is connected to the load lock chamber 90.
  • a valve 95 is provided in the middle of the exhaust pipe 94, and the inside of the load lock chamber 90 can be evacuated by operating the vacuum pump 93 with the valve 95 opened. .
  • H and 0 are supplied to the reactor 71 through the supply pipes 62, 63, 66.
  • the processing furnace is supplied from the supply pipe 72 through the nozzle 83.
  • Figure 3 shows the oxidation and reduction of W and the oxidation and reduction of Si against the temperature and partial pressure of H versus H.
  • H 0 When H 0 is used as an example of an acid raw material, the H 0 partial pressure is high, and the W acid advances in the region.
  • Oxidation proceeds simultaneously.
  • the oxidation rate of Si increases with H 0 partial pressure and the oxide film thickness increases.
  • Figure 3 shows that the partial pressure ratio of H0 to H in Figure 3 is in the range of 100 to 450 ° C.
  • the lower limit value of the temperature needs to be 100 ° C.
  • the lower limit value is set to 100 ° C because the temperature is 100 ° C. Less than 0 for Si
  • the temperature is sufficient in a sufficiently H atmosphere.
  • FIG. 4 is a cross-sectional view showing a schematic configuration of an ALD oxide film forming apparatus according to a preferred embodiment of the present invention.
  • the ALD oxide film forming apparatus 202 has a load lock chamber 300.
  • a processing furnace 304 is provided in the upper part of the load lock chamber 300 through a hold 302 and an O-ring 303.
  • a boat 312 carrying a plurality of wafers 310 is accommodated in the processing furnace 304, and a W film is formed on the surface of the wafers 310.
  • the boat 312 is rotatably supported by a seal cap 314.
  • the seal cap 314 is in close contact with the flange portion of the mold 302 via the O-ring 316, and the lower portion of the processing furnace 304 is closed.
  • At least a seal cap 314, an O-ring 316, a Mayno red 302, an O-ring 303, a processing furnace 304, and a processing chamber 318 for performing a processing process are formed.
  • the processing furnace 304 is provided with nos, nore 320, 324 forces.
  • the noses 320 and 322 extend along the inner wall of the processing furnace 304, and a number of supply holes 322 and 326 are provided in the middle thereof.
  • a Si raw material eg, TDMAS
  • the Si raw material can be supplied from the supply hole 322 to the processing chamber 318.
  • the acid raw material for example, H 0 or 0
  • H 0 or 0 is allowed to flow into the nozzle 324.
  • the raw material can be supplied to the processing chamber 318 from the supply hole 326! /.
  • An exhaust pipe 330 is connected to the hold 302 so that the gas in the processing furnace 304 can be exhausted.
  • a heater 340 is provided outside the processing furnace 304 so that the processing chamber 318 can be heated.
  • the Si raw material and the acid source material such as H 0 are passed through the nozzles 320 and 324 to the processing chamber 318.
  • the silicon oxide film can be formed on the W film of the wafer 310 by repeatedly supplying it alternately several times.
  • H is also supplied at the same time, so that the silicon oxide is prevented while preventing the acid of the W film.
  • a film is formed.
  • H 0 is used as the oxidation raw material, for example, the supply of the selective oxidation apparatus 50 is performed.
  • Supply pipe 72 can be connected to nozzle 324 to supply H 0 and H to process chamber 318 at the same time.
  • 2 2 ratio must be 2 X 10- 1 below.
  • H If it is supplied at the same time as H, 0 or 0 can be reacted with H to produce H 0.
  • the temperature of the processing chamber 318 is set to react with H.
  • the processing chamber 318 includes a nozzle 320 force pyridine (CAS No.110-86-1, C H N, molecular weight).
  • a catalyst such as 79.1) may be supplied together with the S source to form a Si oxide film, or a catalyst such as pyridine may be supplied together with the S source and HO from the nozzle 320 and nozzle 324 to form the Si acid.
  • an apparatus for generating plasma is used as another example of the ALD oxide film forming apparatus.
  • 2 H 0 may be generated by plasma-excited 0.
  • the processing furnace 304 is provided with a nozzle 114 for supplying 0 to the processing chamber 318.
  • the nozzle 114 extends along the inner wall of the processing furnace 304, and a number of supply holes 211 are formed in the middle thereof. Further, the processing furnace 304 is provided with a pair of electrodes 230 and 231 and a protection plate 218 and 220 for protecting them. The electrodes 230 and 231 and the swords 218 and 220 also extend along the inner wall of the processing furnace 304 and are inserted into the electrodes 230 and 231 swords 218 and 220.
  • a noble capacitor 232 and an AC power source 233 are provided between the electrodes 230 and 231, and the control device 9 is connected to the variable capacitor 232 and the AC power source 233.
  • the partition wall 212 is erected along the inner wall of the processing furnace 304, and is formed with a feed hole 238 as with the nozzle 114 and the like.
  • Oxygen radicals are generated, and the oxygen radicals are supplied to the processing chamber 318 through the supply holes 238 of the partition wall 212, so that H 0 can be generated in the processing chamber 318.
  • an inert gas such as Ar or N may be supplied to the processing furnace 304 simultaneously with the supply of 0.
  • a plurality of wafers 310 having W films formed thereon are loaded on the boat 312 and then loaded into the processing chamber 318 from the load lock chamber 300, and the cycle shown in FIG. Repeat the process.
  • One cycle mainly consists of four steps.
  • Si raw material is supplied from the nozzle 320 into the processing chamber 318, and this raw material is applied to the surface of the wafer 318. Adsorb.
  • the inside of the processing chamber 318 is purged with an inert gas, and the S source material remaining in the processing chamber 318 is discharged out of the processing chamber 318 from the exhaust pipe 330.
  • the oxidation raw material (for example, H 0 or 0) is fed from the nozzle 324 to the processing chamber 31 while the wafer 310 in the processing chamber 318 is heated by the heater 340 at substantially the same temperature as in the first step.
  • the Si oxide film is formed by the reaction between the material supplied into the substrate 8 and adsorbed on the surface of the wafer 310 and the acid source material.
  • the inside of the processing chamber 318 is purged with an inert gas, and the oxidizing material remaining in the processing chamber 318 is discharged out of the processing chamber 318 from the exhaust pipe 330.
  • the processing times of the first to fourth steps are, for example, 1 to 30 seconds in the first step (Si raw material supply process) and 5 to 15 seconds in the second step (purge process). Yes, it takes 5 to 60 seconds for the third step (oxidation raw material supply process), and 3 seconds for the fourth step (purging process).
  • the processing in the first to fourth steps controls the timing of supply and exhaust of processing gas (Si source gas, oxidation source gas), the pressure in the processing chamber 318, the operation of the heater 340, and the like. While running.
  • processing gas Si source gas, oxidation source gas
  • the first, second, and fourth steps are the same as the ALD oxide film forming process of FIG. 6 described above, and in the third step, An oxidizing raw material (for example, H 0 or 0) and H are simultaneously supplied into the processing chamber 318 with a nozzle 324 force.
  • An oxidizing raw material for example, H 0 or 0
  • H are simultaneously supplied into the processing chamber 318 with a nozzle 324 force.
  • the heating temperature and H of the processing chamber 318 are selected so that the region where WO is reduced is selected.
  • Processing chamber 318 is 100 ⁇ 450 ° C
  • a Si oxide film can be formed on the W film at a low temperature of 450 ° C or lower.
  • the catalyst is supplied to the processing chamber 318 in addition to the oxidation raw material (for example, H 0) and H.
  • the oxidation raw material for example, H 0
  • H oxidation raw material
  • a raw material such as pyridine can be used, and a Si oxide film can be easily formed at a low temperature of 450 ° C. or less with the catalyst.
  • a catalyst such as pyridine may be supplied to the processing chamber 318 in addition to the Si raw material also in the first step.
  • the first to fourth steps are basically the same as the steps of the sequence (A).
  • the preferred embodiment of the present invention aims at forming an oxide film at a low temperature while preventing the oxidation of W! Therefore, it is possible to form an oxide film without supplying H after forming an oxide film to a desired film thickness without oxidizing W. Life of acid capsule
  • the film thickness X of the oxide film that can avoid the oxidation of W due to 0 is:
  • the Si oxide film is deposited by the ALD method in which 0 and H are supplied until 29 layers of Si oxide films are stacked and the film thickness reaches 20A.
  • a silicon oxide film may be formed by the ALD method. As a result, the productivity (deposition rate) of the Si oxide film can be improved.
  • the substrate processing apparatus is configured as an example of a semiconductor manufacturing apparatus that performs a processing step in a manufacturing method of a semiconductor device (IC (Integrated Circuits)).
  • IC Integrated Circuits
  • an example of a substrate processing apparatus As an example, the case of using a vertical apparatus that performs oxidation treatment on the substrate will be described.
  • FIG. 10 is a perspective view showing a schematic configuration of a substrate processing apparatus according to a preferred embodiment of the present invention.
  • a wafer 200 having silicon isotropic force is used as an example of a substrate, and a cassette 110 is used as a wafer carrier for storing the wafer 200.
  • the substrate processing apparatus 101 includes a housing 111, and a front maintenance port 103 serving as an opening provided for maintenance is provided below the front wall 11la of the housing 111.
  • a front maintenance door 104 that can be opened and closed is built in the front maintenance port 103.
  • a cassette loading / unloading port 112 communicates with the maintenance door 104 through the housing 111.
  • the cassette loading / unloading port 112 is opened and closed by a front shirt 113.
  • a cassette stage 114 is installed inside the casing 111 of the cassette loading / unloading port 112.
  • the cassette 110 is carried onto the cassette stage 114 and the force on the cassette stage 114 is also carried out by a factory conveying device (not shown).
  • the cassette stage 114 is configured so that the wafer 200 is placed in the cassette 110 so that the wafer 200 is in a vertical posture and the wafer loading / unloading port of the cassette 110 is directed upward by an in-factory transfer device.
  • a cassette shelf 105 is installed at a substantially central lower portion in the front-rear direction in the casing 111.
  • the cassette shelf 105 is a shelf that can accommodate a plurality of cassettes 110 in a plurality of rows and a plurality of rows, and is arranged so that the wafers 200 in the force set 110 can be taken in and out.
  • the force set shelf 105 is installed on the slide stage 106 so as to traverse.
  • a buffer shelf 107 is installed above the cassette shelf 105 so that a spare cassette 110 can be stored.
  • a cassette carrying device 118 is installed between the cassette stage 114 and the cassette shelf 105.
  • the cassette carrying device 118 includes a cassette elevator 118a that can be raised and lowered while holding the cassette 110, and a cassette carrying mechanism 118b as a carrying mechanism.
  • the cassette carrying device 118 carries the cassette 110 among the cassette stage 114, the cassette shelf 105, and the buffer shelf 107 by continuous operation of the cassette elevator 118a and the cassette carrying mechanism 118b.
  • a wafer transfer mechanism 125 is installed behind the cassette shelf 105.
  • the wafer transfer mechanism 125 includes a wafer transfer device 125a capable of rotating or linearly moving the wafer 200 in a horizontal direction, and a wafer transfer device elevator (not shown) for raising and lowering the wafer transfer device 125a. It is made.
  • the wafer transfer device elevator is installed at the left end of the pressure-resistant housing 140.
  • the wafer transfer mechanism 125 picks up the wafer 200 with the twister 125c of the wafer transfer device 125a by continuous operation of the wafer transfer device 125a and the wafer transfer device elevator. It is configured to be loaded (charged) into the 217 or removed (discharged) from the boat 217.
  • a tailor unit 134a for supplying clean air having a clean atmosphere is installed.
  • the clean unit 134a includes a supply fan and a dustproof filter, and is configured to distribute clean air inside the casing 111.
  • a clean unit (not shown) for supplying clean air is also installed at the right end, which is the opposite side of the wafer transfer device elevator side.
  • the clean unit is also a clean unit
  • 134a Like 134a, it consists of a supply fan and a dustproof filter.
  • the clean air supplied with the clean unit force circulates in the vicinity of the wafer transfer device 125a and is then exhausted to the outside of the casing 111! /.
  • a pressure-resistant casing 140 having a confidential performance capable of maintaining a pressure (negative pressure) less than atmospheric pressure is installed, and the boat 217 is accommodated by the pressure-resistant casing 140.
  • a load lock chamber 141 which is a load lock type standby chamber having a possible volume is formed.
  • a wafer loading / unloading port 142 is opened on the front wall 140a of the pressure-resistant housing 140, and the wafer loading / unloading port 142 is opened and closed by a gate valve 143.
  • a gas supply pipe 144 for supplying an inert gas such as nitrogen gas to the load lock chamber 141 and a gas in the load lock chamber 141 while maintaining the load lock chamber 141 at a negative pressure are provided on the side wall of the pressure-resistant housing 140.
  • An exhaust pipe (not shown) is connected to exhaust the air.
  • a processing furnace 202 is provided above the load lock chamber 141.
  • the lower end portion of the processing furnace 202 is configured to be opened and closed by a furnace port gate valve 147.
  • a boat elevator 115 for raising and lowering the boat 217 is installed in the load lock chamber 141.
  • An arm (not shown) as a connecting tool is connected to the boat elevator 115, and a seal cap 219 as a lid is horizontally installed on the arm.
  • the seal cap 219 supports the boat 217 vertically, and is configured so that the lower end portion of the processing furnace 202 can be closed.
  • the boat 217 includes a plurality of holding members, and holds a plurality of (for example, about 50 to 150) wafers 200 horizontally in a state where the centers thereof are aligned in the vertical direction. It is configured as follows. Next, the operation of the substrate processing apparatus 101 will be described.
  • the cassette loading / unloading port 112 Prior to the cassette 110 being supplied to the cassette stage 114, the cassette loading / unloading port 112 is opened by the front shirt 113. Thereafter, the cassette 110 is loaded onto the cassette stage 114 from the cassette loading / unloading port 112. At this time, the wafers 200 in the cassette 110 are held in a vertical posture, and are placed so that the wafer loading / unloading port of the cassette 110 faces upward.
  • the cassette 110 is lifted from the cassette stage 114 by the cassette transfer device 118, the wafer 200 in the cassette 110 is in a horizontal position, and the wafer loading / unloading port of the cassette 110 moves behind the housing 111. It can be rotated 90 ° clockwise to the right. Subsequently, the cassette 110 is automatically transported to the designated shelf position of the cassette shelf 105 or the buffer shelf 107 by the cassette transport device 118, delivered, temporarily stored, and then stored in the cassette transport device 118. Is transferred to the cassette shelf 105 or directly transferred to the cassette shelf 105.
  • the slide stage 106 moves the cassette shelf 105 horizontally, and positions the cassette 110 to be transferred so as to face the wafer transfer device 125a. Then, the wafer loading / unloading port 142 of the load lock chamber 141, the interior of which was previously in the atmospheric pressure state, is opened by the operation of the gate valve 143, and the wafer 200 is removed from the cassette 110 by the twister 125c of the wafer transfer device 125a. The wafer is picked up through the wafer loading / unloading port, loaded into the load lock chamber 141 through the wafer loading / unloading port 142, transferred to the boat 217, and loaded. The wafer transfer device 125a that delivered the wafer 200 to the boat 217 returns to the cassette 110, and loads the subsequent wafer 200 into the boat 217.
  • the wafer loading / unloading port 142 is closed by the gate valve 143, and the load lock chamber 141 is evacuated and decompressed.
  • the load lock chamber 141 is reduced to the same pressure as that in the processing furnace 202, the lower end portion of the processing furnace 202 is opened by the furnace rogate valve 147. Subsequently, the seal cap 219 is lifted by the boat elevator 115, and the boat 217 supported by the seal cap 219 is loaded into the processing furnace 202.
  • FIG. 11 is a drawing showing a modification of the semiconductor device of FIG.
  • the semiconductor device 15 of FIG. 11 has substantially the same configuration as the semiconductor device 15 of FIG. 1, but the gate electrode 31 is composed of a lower poly-Si layer 29 and an upper W film 30. .
  • the SiO film 32 and the SiN film 33 are sequentially formed after the W film 30 is formed.
  • the W film 30 is oxidized when the SiO film 32 is formed, the W When the oxidizing raw material is supplied, H
  • the SiO film 32 is formed on the W film 30 by the ALD method while preventing oxidation of the W film while supplying 2.
  • a step of carrying at least one substrate having a tungsten film formed on the surface thereof into the processing chamber there is a step of carrying at least one substrate having a tungsten film formed on the surface thereof into the processing chamber.
  • a step of supplying a first reactant containing silicon atoms into the processing chamber while heating the substrate to 400 ° C., and a second reactant while heating the substrate to 400 ° C. water and a hydrogen is repeated a plurality of times alternately with supplying, to the processing chamber the ratio of said water to said hydrogen as 2 X 10- 1 below, a silicon oxide film on the substrate surface including the tungsten film
  • a method for manufacturing a semiconductor device a method for manufacturing a semiconductor device.
  • water and hydrogen are supplied into the processing chamber at a specific ratio. Therefore, even if the tungsten film is oxidized, the oxide is reduced. However, the first reactant is oxidized at a low temperature of 400 ° C or lower. Therefore, a silicon oxide film can be formed on the tungsten film at a low temperature of 400 ° C. while preventing the tungsten film from oxidizing.
  • at least one substrate having a metal film formed on the surface thereof is carried into a processing chamber, and silicon is applied to the substrate surface including the metal film.
  • a semiconductor device comprising: supplying a substance into the processing chamber; and supplying a second reactant containing oxygen atoms and hydrogen into the processing chamber while heating the substrate to the predetermined temperature.
  • the second reactant containing oxygen atoms and hydrogen are supplied into the processing chamber, even if the metal film is oxidized, the oxide is reduced.
  • the first reactant is oxidized even at low temperatures. Therefore, an oxide film can be formed on the metal film at a low temperature while preventing the metal film from being oxidized.
  • the supply of the first reactant and the supply of the second reactant and the hydrogen are alternately repeated a plurality of times to form the oxide film.
  • the ALD method is used as an example of this manufacturing method.
  • the metal film is a tungsten film
  • the predetermined temperature is 100 to 450 ° C
  • the second reactant is water
  • a supply ratio of the water to the hydrogen is (T, HO / H) when the predetermined temperature and the supply ratio of the water to the hydrogen are (T, HO / H)
  • the metal film is a tungsten film
  • the predetermined temperature is 100 to 450 ° C
  • the second reactant is ozone
  • the supply ratio of the ozone to the hydrogen is the predetermined film (T, O ZH) and the ozone supply ratio to the hydrogen
  • a method for manufacturing a semiconductor device that is not more than a straight line connecting points of X 10 " 2 ), (400 ° C, 2 X 10" 1 ), and (450 ° C, 2.5 X 10 _1 ).
  • the thickness of the oxide film reaches a desired thickness.
  • a method of manufacturing a semiconductor device is provided in which the oxide film is formed without supplying the hydrogen in the second reactant and hydrogen supply step.
  • the method for manufacturing a semiconductor device wherein the desired thickness is X defined by the following formula:
  • the predetermined temperature is 300 ° C
  • the second reactant is ozone
  • the thickness of the oxide film reaches 20A.
  • the hydrogen is supplied into the processing chamber, and after the thickness of the oxide film reaches 20 A, the second reactant and hydrogen supply step.
  • a method of manufacturing a semiconductor device wherein the oxide film is formed without supplying the hydrogen into the processing chamber.
  • the first reactant, the second reactant, and the hydrogen are present in the processing chamber at the same time.
  • a semiconductor device manufacturing method for forming the oxide film by simultaneously supplying and supplying the second reactant and the hydrogen is provided, and a CVD method is used as an example of the manufacturing method.
  • a method for manufacturing a semiconductor device which is an organic compound of silicon such as a first reactive force TDMAS (Trisdimethylaminosilane) containing silicon atoms.
  • TDMAS Trisdimethylaminosilane
  • the second reactant is an oxidizing raw material such as water, ozone, or oxygen.
  • a method of manufacturing a semiconductor device in which a catalyst such as pyridine is added to form an oxide film when supplying the second reactant and hydrogen.
  • a method for manufacturing a semiconductor device using plasma excitation is provided to excite oxygen as an example of an oxidation raw material when supplying the second reactant and hydrogen.
  • a method for manufacturing a semiconductor device wherein the process chamber is purged with an inert gas after the first reactant supply step or after the second reactant and hydrogen supply step, A semiconductor device manufacturing method using helium (He), neon (Ne), argon (Ar), or nitrogen (N) as an example of the inert gas is provided.
  • a method for manufacturing a semiconductor device in which the temperature in the processing chamber is 0 to 700 ° C. is provided.
  • a method of manufacturing a semiconductor device in which the processing chamber pressure in the oxide film forming step is 1 to: LOOOOPa.
  • an acid film can be formed on a metal film at a low temperature while preventing the metal film from being oxidized.
  • the present invention can be particularly suitably used for a method of manufacturing a semiconductor device that forms an oxide film while preventing oxidation of the metal film on a substrate on which a metal film serving as a base is formed.

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Abstract

　半導体装置の製造方法は、表面にタングステン膜が形成された少なくとも１枚の基板を処理室内に搬入する工程と、前記基板を４００°Cに加熱しながら、シリコン原子を含む第１の反応物質を前記処理室内に供給する工程と、前記基板を４００°Cに加熱しながら、第２の反応物質である水と、水素とを、前記水素に対する前記水の比率を２×１０－１以下として前記処理室内に供給する工程と、を交互に複数回繰り返して、前記タングステン膜を含む基板表面にシリコン酸化膜を形成する工程と、を備える。

Description

半導体装置の製造方法
技術分野
[0001] 本発明は半導体装置の製造方法に関し、例えば、半導体集積回路の製造方法に おいて、処理対象となる基板の一例である半導体ウェハに ALD (Atomic Layer Depo sition)法や CVD (Chemical vapor deposition)法等により酸化膜を形成する際に有効 な技術に関するものである。本発明は、特に、 W (タングステン)等の下地の金属膜が 形成された基板に対しその金属膜の酸化を防止しつつ酸化膜を形成する半導体装 置 (半導体デバイス)の製造方法を提供するものである。
背景技術
[0002] 近年、半導体装置の高密度化や多層配線化等に伴って下地となる金属膜に対し 低温での酸化膜の形成が要求され、更にはそのような要求を満たす酸化膜材料も要 求されている。
[0003] 上記要求を満たす CVD酸化膜形成方法として、テトラエトキシシラン (TEOS： Si (OC
H ) )の熱分解による成膜 (680〜700°C)が主として用いられてきた力 この方法に
2 5 4
対しては不純物の再拡散を防止するために更なる低温ィヒが求められており、その代 替法としてビスターシャリーブチルアミノシランと 0等との組み合わせによる酸ィ匕膜形
2
成方法（580〜600°C)も用いられるようになって!/ヽる。
[0004] また、更なる低温での酸化膜の形成が可能な酸化膜形成方法 (400〜500°C)として は、トリエトキシシラン（HSi (OC H ) )やビスメチルシリルエタン（H Si (CH ) CH CH Si
2 5 3 2 3 2 2
(CH ) H )等の原料と Oとの組み合わせによる酸化膜形成方法や、トリスジメチルアミ
3 2 2
ノシラン (TDMAS : SiH[N (CH ) ] )とオゾン (0 )との組み合わせによる酸ィ匕膜形成方
3 2 3 3
法等がある。
[0005] し力しながら、最近では電極材料として W等力もなる金属膜が用いられることが多く なり、上記のような酸化膜材料を用いて金属膜上に酸化膜を形成すると、金属膜が 酸ィ匕してしまうという問題点がある。
[0006] 本発明の主な目的は、 W等の金属膜の酸ィ匕を防止しつつ、金属膜上に低温で酸 化膜を形成することができる半導体装置の製造方法を提供することにある。
発明の開示
[0007] 本発明の一態様によれば、
表面にタングステン膜が形成された少なくとも 1枚の基板を処理室内に搬入するェ 程と、
前記基板を 400°Cに加熱しながら、シリコン原子を含む第 1の反応物質を前記処理 室内に供給する工程と、前記基板を 400°Cに加熱しながら、第 2の反応物質である 水と、水素とを、前記水素に対する前記水の比率を 2 X 10—1以下として前記処理室 内に供給する工程と、を交互に複数回繰り返して、前記タングステン膜を含む基板表 面にシリコン酸化膜を形成する工程と、
を備える半導体装置の製造方法が提供される。
[0008] 本発明の他の態様によれば、
表面に金属膜が形成された少なくとも 1枚の基板を処理室内に搬入する工程と、 前記金属膜を含む基板表面にシリコンを含む酸化膜を形成する工程と、 を少なくとも備える半導体装置の製造方法であって、
前記酸ィ匕膜の形成工程は、
前記基板を所定の温度に加熱しながら、シリコン原子を含む第 1の反応物質を前記 処理室内に供給する工程と、
前記基板を前記所定の温度に加熱しながら、酸素原子を含む第 2の反応物質と、 水素とを前記処理室内に供給する工程と、
を有する半導体装置の製造方法が提供される。
図面の簡単な説明
[0009] [図 1]図 1は、本発明の好ましい実施例に係る半導体装置の概略的な構成を示す断 面図である。
[図 2]図 2は、本発明の好ましい実施例に係る選択酸化装置の概略的な構成を示す 図面である。
[図 3]図 3は、温度と Hに対する H 0の分圧とに対する Wの酸化'還元領域と Siの酸化
2 2
•還元領域とを示す概略図である。 [図 4]図 4は、本発明の好ましい実施例に係る ALD酸化膜形成装置の概略構成を示 す縦断面図である。
[図 5]図 5は、図 4の ALD酸ィ匕膜形成装置の変形例を示す横断面図である。
[図 6]図 6は、通常の ALD法により酸ィ匕膜を形成する際の概略的なシーケンスを示す 図面である。
[図 7]図 7は、本発明の好ましい実施例において W膜上に酸ィ匕膜を形成する際の概 略的なシーケンス (A)を示す図面である。
[図 8]図 8は、シーケンス (A)の概略的な変形例を示す図面であって触媒を用いた場 合のシーケンス (B)を示すものである。
[図 9]図 9は、シーケンス (A)の概略的な変形例を示す図面であってプラズマ励起を 用いた場合のシーケンス (C)を示すものである。
[図 10]図 10は、本発明の好ましい実施例に係る基板処理装置の概略的な構成を示 す斜視図である。
[図 11]図 11は、図 1の半導体装置の変形例を示す図面である。
発明を実施するための好ましい形態
[0010] 以下、図面を参照しながら、本発明の好ましい実施例を詳細に説明する。
実施例 1
[0011] 始めに、本発明の好ましい実施例の概略について説明する。
本実施例は金属膜を含む基板表面にシリコンを含む酸化膜を形成する技術に関 するものであり、以下では、金属膜の一例として W (タングステン)膜を使用し、その W 膜に対してシリコンを含む酸化膜の一例として Si酸化膜を形成する場合について説 明している。
[0012] 酸化原料 (酸化剤）の一例として H 0 (水）を用いた場合の W膜の酸ィ匕については、
2
Wと H 0による WO H 0、 WO等の W酸化物の形成、離脱により酸化反応が進行する
2 3 2 3
と考えられている（（1)、 （2)式)。特に、（1)式の現象により、 Wが消費され W膜が減 つてしま!ヽ、その上に SiOを成膜するとパターン性が悪化する。
[0013] W+4H 0=WO H 0 (gas) + 3H … （1)
2 3 2 2
W+ 3H O=WO (solid) + 3H … (2) [0014] Wと H Oの反応において、 WOが形成される場合の活性化エネルギーは 5.9eVであ
2 2
り、 WOが形成される場合の活性化エネルギーは 4.7eVであり、 WO H 0が形成され
3 3 2 る場合の活性ィ匕エネルギーは 1.2eVであることから、（1)式が Wと H 0の主たる反応と
2
なる。
[0015] (1)式の反応平衡定数は（3)式で表される。（3)式を書き直すと、（3)式は (4)式と なる。
Figure imgf000006_0001
P = (P )V(P ) 3exp (- A G/kT) … （4)
W03H20 H20 H2
[0016] (4)式から Wの酸化を低減するためには、 H 0の分圧を低減し、 Hの分圧を増大さ
2 2
せて、成膜温度を下げる必要がある。
[0017] 一方、酸化原料の他例として 0 (オゾン)を用いた場合の W膜の酸ィ匕については、
3
Wと 0は下記の（5)式〜（8)式のような反応により W酸化物を形成すると考えられる。
3
(5)式に示す通りに 0は加熱により 0と活性な酸素ラジカル (0*)とに分解し、（6)式
3 2
に示す通りに活性な酸素ラジカルは W表面に吸着して WOを生成する。
3
O O +0* … (5)
3 2
W+ 30* =WO … (6)
3
[0018] そして Wと活性な酸素ラジカルとに対し Hを供給すると、 (7)式に示す通りに活性な
2
酸素ラジカルと Hとで H 0が生成され、（8)式に示す通りに Wと H 0とで W酸化物が
2 2 2
生成される。結果的に、 wと活性な酸素ラジカルとに対し Hを供給すると、（1)式と同
2
様の（8)式が導出される。
W+0* +H =W+H O … (7)
2 2
W+4H 0=WO [H O] (gas) + 3H … （8)
2 3 2 2
[0019] 通常、 H濃度は O濃度に比べて大きな値をとるので、（7)式で生成される H 0濃度
2 3 2 は 0濃度に依存する。
3
[0020] (8)式の反応平衡定数は（3)式と同様の（9)式で表される。（9)式を書き直すと、 ( 9)式は（10)式となり、（4)式と同様に表される。
K= (P ) (P
W03H20 H2 )V(P ) 4 … （9)
H20
P = (P )V(P ) 3exp (- A G/kT) … (10)
W03H20 H20 H2 [0021] 酸化原料として Oを用いた場合にも H 0を用いた場合と同様に、（10)式から Wの
3 2
酸化を低減するためには、 H 0の分圧を低減し、 Hの分圧を増大させて、成膜温度
2 2
を下げる必要がある。
[0022] (4) , (10)式から、 H分圧を一定として H 0分圧を増加させた場合、 Wの酸化量は
2 2
増大する。逆に、 H 0分圧を一定として H分圧を増大させた場合は Wの酸化量は減
2 2
少する。このように Wの酸ィ匕量は H 0 (又は 0 )と Hとの分圧に依存している。
2 3 2
[0023] 本発明の好ましい実施例においては、 W上に S源料と H 0 (又は 0 )のような酸化原
2 3
料を交互に供給する場合に、 H 0 (又は 0 )による Wの酸ィ匕を防止するため H 0 (又
2 3 2 は 0 )供給時に Hを同時に供給して H 0の分圧を低減して Wの酸ィ匕を防止しつつ、 S
3 2 2
i原料を H 0 (又は 0 )により酸ィ匕させるようになつている。
2 3
[0024] なお、 H 0 (又は 0 )と Hとの分圧比は供給比と略同様であるため、「分圧比」と「供
2 3 2
給比」とは互いに同様のものと考えてょ 、。
[0025] 次に、図 1を参照しながら、本発明の好ましい実施例に係る半導体装置について説 明する。
[0026] 図 1は本発明の好ましい実施例に係る半導体装置の概略構成を示す断面図であり 、特に MPUZASICメタルハーフピッチ 65nm以降の先端デバイスであって ALD法に より Si酸ィ匕膜が形成されている半導体装置の一例を示している。
[0027] 半導体装置 15は Si基板 20を有しており、 Si基板 20の表面近傍には SiO層 21が埋
2 め込まれている。 SiO層 21上の Si層 23には素子分離のための SiO領域 22が形成さ
2 2
れ、各 SiO層 22間に複数の素子領域 16が形成されている。各素子領域 16にはソー
2
ス領域 24, 25とドレイン領域 27, 26が形成されている。ソース領域 25とドレイン領域 26との間の Si層 23の表面にはゲート酸ィ匕膜 28が形成されている。
[0028] ゲート酸ィ匕膜 28上にはゲート電極 31が形成されている。ゲート電極 31は W膜 30か ら構成されている。ゲート電極 31の側面にはサイドウォールとしての SiO膜 32と SiN膜 33とがこの順に形成されている。低濃度のソース領域 25と低濃度のドレイン領域 26 はゲート電極 31に対して自己整合的に形成されており、高濃度のソース領域 24と高 濃度のドレイン領域 27は SiO膜 32, SiN膜 33に対して自己整合的に形成されている 。半導体装置 15では、ゲート酸ィ匕膜 28、ゲート電極 31、ソース領域 24, 25、ドレイン 領域 27, 26を備える MOSトランジスタ 17が各素子領域 16に形成されている。
[0029] なお、ゲート電極 31の構成材料として酸化が問題とならな!/、ポリサイド (WSixZPoly Si)が用いられる場合、サイドウォールとしての SiO膜 32と SiN膜 33とはそれぞれ 680 °C, 700°Cの温度で CVD法により形成される力 PolySi電極では空乏化による駆動力 の低下が生ずるため、半導体装置 15のような MPUZASICメタルハーフピッチ 65nm 以降の世代では、上記の通りにゲート電極としてメタルゲート (W膜 30)が使用されて いる。
[0030] また、ゲート電極 31の側面に対し直接的に SiN膜 33を形成すると接合容量を持つ ため、本実施例に係る半導体装置 15のように、デバイス構造の縮小化に伴ってゲー ト電極 31の側面を SiO膜 32で絶縁するのが一般的となっている。更に、 Si基板 20に ついては、接合容量やリーク電流を低減するため、 Si基板 20の下層は SOI (Silicon 0 n Insulater)等の絶縁材料が用いられる傾向にある。
[0031] MOSトランジスタ 17が形成された Si基板 20の表面の全面にはエッチングストツバと なる SiN層 34が形成されている。 SiN層 34上には層間絶縁膜となる SiO膜 35が形成
2
されている。 SiN層 34と Si〇層 35とには、 MOSトランジスタ 17のソース領域 24とドレ
2
イン領域 27とを露出させるビアホール 36が形成されて!/、る。ソース領域 24とドレイン 領域 27とから Si〇層 35の上面に至る部分には、ビアホール 36を介して配線金属 37
2
が延在している。
[0032] SiO層 35の上面の全面には、 SiO層 35上に露出した配線金属 37を覆うように SiN
2 2
層 38が形成されている。 SiN層 38上には低誘電率のポーラス層 39が形成され、ポー ラス層 39上には SiO層 40が設けられている。ポーラス層 39と SiO層 40とからなる層
2 2
間絶縁膜にはビアホール 41が形成されており、ビアホール 41には配線金属 42が埋 め込まれている。以後、 SiN層 38を介在させた状態でポーラス層 39と SiO層 40とから
2 なる層間絶縁膜が複数層にわたって積層されており、その各層に対し配線金属 42が 貫通するように形成されて！ヽる。
[0033] 以上の半導体装置 15では、 W膜 30を形成した後に SiO膜 32と SiN膜 33とが順次形 成されるが、 SiO膜 32を形成させる際に、 W膜 30が酸化されると Wの酸ィ匕による体積 膨張で形状が変わるという問題を引き起こすため、本発明の好ましい実施例では、 W 膜 30の酸ィ匕を防止しつつ W膜 30に対し ALD法により SiO膜 32が形成されている。
[0034] 次に、図 2を参照しながら、本発明の好ましい実施例を実現するにあたって検討し た選択酸ィ匕装置について説明する。
[0035] 図 2は、本発明の好ましい実施例に係る選択酸ィ匕装置の概略的な構成を示す図面 であり、例えば Siと Wとが同時にウェハ表面に存在するような半導体装置において、
Wの酸ィ匕を防止しつつ Siを選択的に酸ィ匕させるための概略的な構造を示している。
[0036] 選択酸ィ匕装置 50は主には、ガス供給機構 60、触媒式水分発生装置 (CWVG) 70、 処理炉 80、ロードロック室 90等で構成されている。ガス供給機構 60には N , H , 0
2 2 2 の各ガスの供給管 61〜65が設けられている。供給管 62〜65にはそれぞれバルブ 6 2a〜65aとマスフローコントローラ 62b〜65bとが 1つずつ設けられており、バルブ 62 a〜65aの開閉とマスフローコントローラ 62b〜65bの制御とで各ガスの供給やその停 止、流量調整等を行うことができるようになつている。 Nの
2 供給管 61は各供給管 62〜
64に連結しており、各供給管 62〜64内のガスをパージすることができるようになって いる。
[0037] CWVG70は触媒により Hと 0と力も H 0を生成するリアクタ 71を有している。リアク
2 2 2
タ 71の一方の側には、 Hの供給管 62と 0の供給管 63とが互いに連結して構成され
2 2
た供給管 66が接続されている。リアクタ 71の他方の側には、当該リアクタ 71で生成し た H 0を処理炉 80に供給する供給管 73が接続されている。供給管 66と供給管 73と
2
の各中途部にはヒータ 73〜75が設けられており、供給管 66と供給管 73とを流通す るガスを加熱することができるようになつている。また供給管 73には Hの供給管 64が
2
接続されている。
[0038] 処理炉 80はウェハに対し処理を行う処理室を構成するもので、当該処理炉 80には 多数枚のウェハ 81を搭載したボート 82が収容されるようになっている。処理炉 80の 内部には側壁に沿って延在するノズル 83が設けられて ヽる。ノズル 83は供給管 73と 連結しており、供給管 73からのガスの供給を受けて処理炉 80の内部にそのガスを供 給するようになっている。処理炉 80には排気管 84が接続されており、処理炉 80の内 部の余分なガスを排気することができるようになつている。処理炉 80の外部にはヒー タ 85が設けられており、処理炉 80の内部を加熱することができるようになつている。 [0039] ロードロック室 90は処理炉 80の下部に設けられている。ロードロック室 90の上部に はゲートバルブ 91が設けられており、ゲートバルブ 91を介してボート 82を処理炉 80 とロードロック室 90との間で昇降することができるようになつている。ロードロック室 90 の側部にもゲートバルブ 92が設けられており、ゲートバルブ 92を介してボート 82を口 ードロック室 90の内部と外部との間で搬入'搬出することができるようになつている。口 ードロック室 90には Nの供給管 65が通じており、ロードロック室 90の内部を N雰囲
2 2 気にすることができるようになつている。またロードロック室 90には、真空ポンプ 93に 接続された排気管 94が接続されている。排気管 94の中途部にはバルブ 95が設けら れており、バルブ 95を開けた状態で真空ポンプ 93を作動させることでロードロック室 90の内部を真空引きすることができるようになつている。
[0040] 以上の選択酸化装置 50では、供給管 62, 63, 66を通じて Hと 0とをリアクタ 71に
2 2
供給して H 0を発生させるとともに、供給管 64を通じて供給管 72に Hを供給すること
2 2
ができる。そして H 0と Hとを混合した状態で供給管 72からノズル 83を通じて処理炉
2 2
80の内部に流入させ、ウェハ 81に対し H 0と Hとを供給し、 Wの酸化を防止しつつ Si
2 2
を選択的に酸ィ匕させることができるようになって!/、る。
[0041] 次に、図 3を参照しながら、 W膜の酸化を防止しつつその W膜上に酸化膜を形成す る際の原理について説明する。
[0042] 図 3は、温度と Hに対する H 0の分圧とに対する Wの酸化'還元領域と Siの酸化'還
2 2
元領域とを示す概略図である。
[0043] 酸ィ匕原料の一例として H 0を用いた場合、 H 0分圧が高 、領域では Wの酸ィ匕が進
2 2
行し、温度が高い領域では Si〇の還元が行われ、この中間領域では W〇の還元と Si
2 3
の酸化とが同時に進行する。 Siの酸ィ匕速度は H 0分圧と共に上昇し酸化膜厚は増大
2
する。
[0044] 図 3力ら、温度が 100〜450°Cの範囲において Hに対する H 0の分圧比が図 3中
2 2
符号 400で示す曲線 (酸ィ匕還元境界線)以下である場合には、 WOは還元され Wの
3
酸ィ匕を防止することができることがわかる。詳しくは、温度と Hに対する H 0の分圧比
2 2
とを (T(°C) , H OZH )とした場合に、（T(°C) , H O/H ) = (100°C, 8 X 10"4) , (
2 2 2 2
200°C, 2 X 10_2)， (300°C, 9 X 10"2) , (400°C, 2 X 10"1) , (450°C, 2. 5 X 10 )となっており、温度が 100〜450°Cの範囲内において Hに対する H 0の分圧比
2 2
力 れら各点を結ぶ直線（図 3中符号 500で示す直線)以下であれば、 WOは還元さ
3 れ Wの酸化を防止することができることがわ力る。
例えば、温度が 400°Cで Hに対する H 0の分圧比を 2 X 10—1以下とすれば、 WO
2 2 3 は還元され Wの酸ィ匕を防止することができる。
[0045] なお、 Wの酸化を防止しつつ Siを酸化させるためには温度の下限値を 100°Cとする 必要があり、その下限値を 100°Cとするのは、温度が 100°C未満では Siに対する H 0
2 の酸ィ匕能力が失われる力、又は低減するからである。
[0046] 酸化原料の他例として 0を用いた場合には、十分な H雰囲気下においては、温度
3 2
力 50°C以下の低温領域で（11) , (12)式に示す通りに 0力 H 0が生成され、温
3 2
度が 450°Cを上回る領域でも（13) , (14)式に示す通りに 0力も H 0が生成され、酸
3 2
化原料の一例として H 0を用いた場合と同様に、最終的には WOの還元と Siの酸ィ匕
2 3
とが H 0の分圧で表現される。
2
o
3 o +0* … (11)
2
0* +H =H O … (12)
2 2
O = 30* … (13)
3
30* + 3H = 3H O … （14)
2 2
[0047] ただし、酸化原料の他例として Oを用いた場合、温度が 450°C以下の低温領域で
3
は 1モルの 0に対して 1モルの酸素ラジカルが生成される（（11)式参照）のに対し、
3
温度が 450°Cを上回る高温領域では 1モルの 0に対して 3モルの酸素ラジカルが生
3
成される（（13)式参照)ため、低温領域と高温領域とで H 0濃度が変わることに考慮
2
すべきである。
[0048] なお、処理温度が 450°C以下の低温領域で酸化原料として 0を用いた場合にお
3
いては、（11)， （12)式に基づき、 1モルの〇力 1モルの H〇が生成される（400°C
3 2
での〇の熱分解は 99. 9%である。）から、酸化原料として〇を用いてもこの〇は酸
3 3 3 化原料としての H 0と同等のものと考えることができ、ひいては温度と Hに対する 0の
2 2 3 分圧比との関係も温度と Hに対する H 0の分圧比との関係と同等のものと考えること
2 2
ができる。 [0049] 次に、図 4を参照しながら、本発明の好ましい実施例に係る ALD酸化膜形成装置に ついて説明する。
[0050] 図 4は、本発明の好ましい実施例に係る ALD酸化膜形成装置の概略構成を示す断 面図である。
[0051] ALD酸化膜形成装置 202はロードロック室 300を有している。ロードロック室 300の 上部にはマ-ホールド 302と Oリング 303とを介して処理炉 304が設けられている。 処理炉 304の内部には複数枚のウェハ 310を搭載したボート 312が収容されており 、ウェハ 310の表面には W膜が形成された状態となっている。ボート 312はシールキ ヤップ 314により回転自在に支持されている。シールキャップ 314は Oリング 316を介 してマ-ホールド 302のフランジ部に密着しており、処理炉 304の下部が閉塞されて いる。 ALD酸化膜形成装置 202では、少なくともシールキャップ 314、 Oリング 316、 マユホーノレド 302、 Oリング 303、処理炉 304【こより、ウエノヽ 310【こ対し処理を行う処 理室 318が形成されている。
[0052] 処理炉 304にはノス、ノレ 320, 324力 ^設けられている。ノス、ノレ 320, 322は処理炉 30 4の内壁に沿って延在しており、その中途部に多数の供給孔 322, 326が設けられて いる。ノズル 320には Si原料（例えば TDMAS)を流入させるようになっており、その Si 原料を供給孔 322から処理室 318に供給することができるようになつている。他方、ノ ズル 324には酸ィ匕原料 (例えば H 0や 0 )を流入させるようになっており、その酸ィ匕
2 3
原料を供給孔 326から処理室 318に供給することができるようになって!/、る。
[0053] マ-ホールド 302には排気管 330が接続されており、処理炉 304のガスを排気する ことができるようになつている。処理炉 304の外部にはヒータ 340が設けられており、 処理室 318を加熱することができるようになって 、る。
[0054] 以上の ALD酸化膜形成装置 202では、基本的に、処理室 318をヒータ 340で加熱 しながら、処理室 318に対しノズル 320, 324を通じて Si原料と H 0等の酸ィ匕原料とを
2
交互に複数回繰り返し供給し、ウェハ 310の W膜上に Si酸ィ匕膜を形成することができ るようになっている。特に本実施例では、ノズル 324を通じた酸ィ匕原料の供給に際し それに加えて Hも同時に供給するようになっており、 W膜の酸ィ匕を防止しつつ Si酸ィ匕
2
膜を形成するようになって 、る。 [0055] なお、酸化原料として H 0を用いる場合には、例えば、上記選択酸化装置 50の供
2
給管 72をノズル 324に連結して H 0と Hとを同時に処理室 318に供給することができ
2 2
る。
[0056] また、図 3力 、ヒータ 340により処理室 318のウェハ 310を 400°Cの低温領域でカロ 熱する場合は、ウェハ 310の W膜の酸ィ匕を防止するためには、 Hに対する H 0の分
2 2 圧比を 2 X 10—1以下にする必要がある。
[0057] 更に、酸化原料としては H 0以外にも 0や 0等を使用することができる。 0や 0を
2 2 3 2 3
Hと同時に供給すると、 0や 0を Hと反応させて H 0を生成することができるからで
2 2 3 2 2
ある。酸化原料として 0を用いる場合は、 Hと反応させるために処理室 318の温度を
2 2
少なくとも 500°C以上に上げる必要がある力 酸化原料として 0を用いる場合は低温
3
での生成が可能である（（11) , (12)式参照)。
[0058] また、処理室 318には、ノズル 320力らピリジン（CAS No.110-86-1, C H N,分子量
5 5
79.1)のような触媒を S源料とともに供給して Si酸ィ匕膜を形成してもよいし、ノズル 320 及びノズル 324からピリジンのような触媒を S源料と H Oとともに供給して Si酸ィ匕膜を
2
形成してちょい。
[0059] 更に、 ALD酸ィ匕膜形成装置の他例としてプラズマを発生させる装置を使用し、 Hと
2 プラズマ励起させた 0とで H 0を発生させるようにしてもよい。
2 2
[0060] 下記に、図 5を参照しながら、図 4の ALD酸ィ匕膜形成装置の変形例であって、ブラ ズマを発生可能な ALD酸化膜形成装置の一例を示す。
[0061] 処理炉 304には、処理室 318に 0を供給するためのノズル 114が設けられている。
2
ノズル 114は処理炉 304の内壁に沿って延在しており、その中途部に多数の供給孔 211が形成されている。更に、処理炉 304には、 1対の電極 230, 231とそれを保護 するカノく一 218, 220と力設けられている。電極 230, 231とカノく一 218, 220も処理 炉 304の内壁に ί¾つて延在しており、電極 230, 231力カノ一 218, 220に挿通され た状態となっている。
[0062] 電極 230, 231間にはノリアブルコンデンサ 232と交流電源 233とが設けられてお り、制御装置 9がバリアブルコンデンサ 232と交流電源 233とに接続されている。
[0063] また、処理炉 304【こ ίま、ノス、ノレ 114、電極 230, 231及びカノ一 218, 220を囲むよ うに隔壁 212が設けられている。隔壁 212は処理炉 304の内壁に沿って立設されて おり、ノズル 114等と同様〖こ、供給孔 238が形成されている。
[0064] 以上の ALD酸ィ匕膜形成装置 202では、電極 230, 231間に電圧を印加すると、隔 壁 212と処理炉 304の内壁とで囲まれた領域でプラズマを発生させることができるよう になっている。この場合において、ノズル 114を通じて 0を処理炉 304に供給すると
2
、酸素ラジカルが生成され、当該酸素ラジカルが隔壁 212の供給孔 238を通じて処 理室 318に供給され、処理室 318内で H 0を発生させることができる。
2
なお、 0の供給と同時に Ar、 Nのような不活性ガスを処理炉 304に供給してもよい
2 2
[0065] 次に、図 6〜図 9を参照しながら、 ALD酸ィ匕膜形成装置を用いた本発明の好ましい 実施例に係る酸化膜の形成方法を説明する。
[0066] まず、図 6を参照しながら、通常の ALD法による Si酸化膜のプロセスシーケンスにつ いて説明する。
Si酸ィ匕膜の形成に先立ち、 W膜が形成された複数のウェハ 310をボート 312に搭 載した状態でこれらウェハ 310をロードロック室 300から処理室 318に搬入し、図 6に 示すサイクルの処理を繰り返し実行する。 1つのサイクルは主には 4つのステップから 構成されている。
[0067] 第 1のステップでは、ヒータ 340により処理室 318内のウェハ 310を所定の温度に 加熱しながら、ノズル 320から処理室 318内に Si原料を供給し、ウェハ 318の表面に この原料を吸着させる。
第 2のステップでは、不活性ガスにより処理室 318内をパージして当該処理室 318 内に残留した S源料を排気管 330から処理室 318外に排出する。
第 3のステップでは、ヒータ 340により処理室 318内のウェハ 310を第 1のステップと 略同じ温度で加熱しながら、酸化原料 (例えば H 0や 0 )をノズル 324から処理室 31
2 3
8内に供給し、ウェハ 310の表面に吸着している 料と酸ィ匕原料との反応により Si 酸化膜を形成する。
第 4のステップでは、不活性ガスにより処理室 318内をパージし、処理室 318内に 残留した酸化原料を排気管 330から処理室 318外に排出する。 [0068] 第 1〜第 4のステップの各処理時間は、例えば、第 1のステップ (Si原料供給工程） では 1〜30秒であり、第 2のステップ (パージ工程）では 5〜15秒であり、第 3のステツ プ (酸化原料供給工程)では 5〜60秒であり、第 4のステップ (パージ工程)では 3秒 である。
[0069] なお、第 1〜第 4のステップの処理は、処理ガス（Si原料ガス、酸化原料ガス）の供 給や排気等のタイミング、処理室 318内の圧力、ヒータ 340の動作等を制御しながら 実行する。
[0070] これに対し、本発明の好ま 、実施例では、下記のシーケンス (A)〜（C)を採用す る。
具体的にシーケンス (A)では、図 7に示す通り、第 1,第 2,第 4のステップを前述し た図 6の ALD酸ィ匕膜の形成工程と同様とし、第 3のステップにおいて、酸化原料 (例 えば H 0や 0 )と Hとを同時にノズル 324力も処理室 318内に供給する。
2 3 2
[0071] 特にシーケンス (A)では、第 3のステップにおいて、処理室 318の加熱温度と Hに
2 対する H 0の供給比とを制御して W膜の酸ィ匕を防止するようにする。すなわち、図 3
2
において WOが還元される領域を選択するように、処理室 318の加熱温度と Hに対
3 2 する H 0の供給比とを制御する。
2
[0072] 例えば、処理室 318を 400°Cに加熱しながら酸ィ匕原料として H 0を供給する場合は
2
、 Hに対する H〇の供給比を 2 X 10—1以下とする。処理室 318を 100〜450°Cの範
2 2
囲内で加熱する場合は、 Hに対する H 0の供給比を図 3中符号 400で示す曲線以
2 2
下 (又は図 3中符号 500で示す直線以下）とする。その結果、シーケンス (A)では、 W 膜が仮に酸ィ匕されたとしてもその酸ィ匕物は還元されるし、 450°C又はそれ以下と!/、う 低温でも S源料が酸化され、 W膜の酸ィ匕を防止しつつ、その W膜上に 450°C又はそ れ以下と 、う低温で Si酸ィ匕膜を形成することができる。
[0073] また、処理室 318を 100〜450°Cに加熱しながら酸ィ匕原料として 0を供給する場合
3
も、 Hに対する 0の供給比を、 Hに対する H 0の供給比と同等に扱うことで、 W膜の
2 3 2 2
酸ィ匕を防止しつつ、その W膜上に 450°C以下という低温で Si酸ィ匕膜を形成することが できる。
[0074] シーケンス (A)の変形例に係るシーケンス (B)では、図 8に示す通り、基本的には 第 1〜第 4のステップをシーケンス (A)のステップと同様とし、特に第 3のステップにお いて酸化原料 (例えば H 0)と Hとに加えて触媒を処理室 318に供給する。触媒とし
2 2
ては前述のピリジンのような原料が使用可能であり、当該触媒により 450°C以下という 低温で Si酸化膜を容易に形成することができる。
なお、シーケンス（B)では、第 1のステップにおいても、 Si原料に加えてピリジンのよ うな触媒を処理室 318に供給してもよ 、。
[0075] シーケンス (A)の変形例に係るシーケンス (C)では、基本的に第 1〜第 4のステツ プをシーケンス (A)のステップと同様とする。そして特に、図 5に示すようなプラズマを 発生可能な ALD酸ィ匕膜形成装置を用いるとともに酸ィ匕原料として 0を用い、第 3のス
2
テツプにおいて、プラズマ励起させた 0と、励起させていない Hとを、同時に処理室 3
2 2
18内に供給する。
[0076] なお、本発明の好ま Uヽ実施例では、 Wの酸ィ匕を防止しつつ低温で酸ィ匕膜を形成 することを目的として！/、るから、 Wを酸ィ匕することがな 、所望の膜厚まで酸化膜を形成 した後は、 Hの供給を行わずに酸ィ匕膜を形成してもよぐこの場合には酸ィ匕膜の生
2
産性 (成膜速度)を向上させることができる。
[0077] すなわち、 Wが酸ィ匕しないと考えられる所望の膜厚までは、シーケンス (A)〜（C) に従うような酸ィ匕原料と Hとの同時供給で酸ィ匕膜の成膜を行い、 Wが酸ィ匕しない膜
2
厚に達したら、それ以降は Hの供給を行わずに図 6のシーケンスに従うような通常の
2
ALD法による成膜に切り替える。ここでいう「通常の ALD法」とは、 Hの供給を行わな
2
Vヽ状態で、 Si原料と酸化原料とを交互に複数回繰り返し供給して Si酸化膜を形成す る方法のことである。
[0078] W上に形成した酸化膜の膜厚と、この酸化膜を透過して Wを酸化させる酸化原料と の関係については、酸ィ匕膜中の酸素の拡散係数を算出することにより求めることがで きる。
[0079] 本実施例において、 0による Wの酸ィ匕を回避することができる酸ィ匕膜の膜厚 Xは、
3 0 線則に則って（ 15)式で表される。
X =B/AX t … (15)
0
「： B/A」=Ce_E2/kTであり、「C」 = 18. 35A/秒であり、「E」= 7. 5 X 10_2eVで あり、「k」はボルツマン定数であって k= 8. 62 X 10_5eVK_1であり、「t」は Oの供給
3 時間（酸ィ匕時間）である。
[0080] 例えば、処理室 318を 300°Cに加熱しながら 0を用いて Si酸ィ匕膜の成膜を行う場
3
合において、 Kの値は 273 + 300 = 573 (K)であり、 BZAの値は約 4. OlA/秒と 算出することができる。 0の供給時間を 5秒とすると、 Xの値は約 20Aと算出すること
3 0
ができる。 Si酸ィ匕膜の 1層当たりの膜厚は約 0. 7Aであるから、 Si酸化膜を 29層分だ け積層すれば Si酸ィ匕膜の膜厚が 20Aに達し、 0による Wの酸ィ匕を回避することがで
3
きると考えられる。
[0081] 従って、この場合においては、 Si酸ィ匕膜を 29層分だけ積層してその膜厚が 20Aに 達するまでは、 0と Hとの供給を行う ALD法により Si酸ィ匕膜を形成し、 Si酸ィ匕膜の膜
3 2
厚が 20Aに達した後は、 0と Hとの供給工程において Hの供給を行わずに、通常
3 2 2
の ALD法により Si酸ィ匕膜を形成すればよい。その結果、 Si酸化膜の生産性 (成膜速 度)を向上させることができる。
[0082] 次に、図 10を参照しながら、本発明の好ましい実施例に係る基板処理装置につい て説明する。
[0083] 当該基板処理装置は、半導体装置 (IC (Integrated Circuits) )の製造方法における 処理工程を実施する半導体製造装置の一例として構成されるもので、以下の説明で は、基板処理装置の一例として、基板に対し酸化処理等を行なう縦型の装置を使用 した場合について述べる。
図 10は、本発明の好ましい実施例に係る基板処理装置の概略的な構成を示す斜 視図である。
[0084] 基板処理装置 101では、基板の一例としてシリコン等力もなるウェハ 200が使用さ れ、ウェハ 200を収納するウェハキャリアとしてカセット 110が使用される。基板処理 装置 101は筐体 111を備えており、筐体 111の正面壁 11 laの下方にはメンテナンス 可能なように設けられた開口部としての正面メンテナンス口 103が開設されている。 正面メンテナンス口 103には開閉自在な正面メンテナンス扉 104が建て付けられて いる。
[0085] メンテナンス扉 104には、カセット搬入搬出口 112が筐体 111内外を連通するよう に開設されており、カセット搬入搬出口 112はフロントシャツタ 113によって開閉され るようになっている。
[0086] カセット搬入搬出口 112の筐体 111内側にはカセットステージ 114が設置されてい る。カセット 110は、工場内搬送装置（図示略）によって、カセットステージ 114上に搬 入されたり、カセットステージ 114上力も搬出されたりされるようになっている。カセット ステージ 114は、工場内搬送装置によって、カセット 110内でウェハ 200が垂直姿勢 を保持し、カセット 110のウェハ出し入れ口が上方向を向くように載置されるように構 成されている。
[0087] 筐体 111内の前後方向の略中央下部には、カセット棚 105が設置されている。カセ ット棚 105は複数段複数列にわたり複数個のカセット 110を収容可能な棚であり、力 セット 110内のウェハ 200を出し入れすることが可能となるように配置されて!、る。力 セット棚 105はスライドステージ 106上に横行可能に設置されている。カセット棚 105 の上方にはバッファ棚 107が設置されており、予備のカセット 110を保管することがで きるようになつている。
[0088] カセットステージ 114とカセット棚 105との間にはカセット搬送装置 118が設置され ている。カセット搬送装置 118は、カセット 110を保持したまま昇降可能なカセットエレ ベータ 118aと、搬送機構としてのカセット搬送機構 118bとで構成されている。カセッ ト搬送装置 118は、カセットエレベータ 118aとカセット搬送機構 118bとの連続動作 により、カセット 110をカセットステージ 114とカセット棚 105とバッファ棚 107との間で 搬送するようになっている。
[0089] カセット棚 105の後方にはウェハ移載機構 125が設置されている。ウェハ移載機構 125は、ウェハ 200を水平方向に回転ないし直動可能なウェハ移載装置 125aと、ゥ ェハ移載装置 125aを昇降させるためのウェハ移載装置エレベータ（図示略）とで構 成されている。なお、ウェハ移載装置エレベータは耐圧筐体 140の左側端部に設置 されている。ウェハ移載機構 125は、ウェハ移載装置 125aとウェハ移載装置エレべ ータとの連続動作により、ウェハ移載装置 125aのツイ一ザ 125cでウェハ 200をピッ クアップしてそのウェハ 200をボート 217に装填（チャージング）したり、ボート 217か ら脱装 (デイスチャージング)したりするように構成されて 、る。 [0090] ノ ッファ棚 107の後方には、清浄ィ匕した雰囲気であるクリーンエアを供給するタリー ンユニット 134aが設置されている。クリーンユニット 134aは、供給ファン及び防塵フィ ルタで構成されており、クリーンエアを筐体 111の内部に流通させるように構成されて いる。
[0091] ウェハ移載装置エレベータ側と反対側である右側端部にも、クリーンエアを供給す るクリーンユニット（図示略）が設置されている。当該クリーンユニットもクリーンユニット
134aと同様に供給ファン及び防塵フィルタで構成されている。当該クリーンユニット 力も供給されたクリーンエアはウェハ移載装置 125aの近傍を流通し、その後に筐体 111の外部に排気されるようになって!/、る。
[0092] ウェハ移載装置 125aの後側には、大気圧未満の圧力 (負圧)を維持可能な機密 性能を有する耐圧筐体 140が設置されており、耐圧筐体 140によりボート 217を収容 可能な容積を有するロードロック方式の待機室であるロードロック室 141が形成され ている。
[0093] 耐圧筐体 140の正面壁 140aにはウェハ搬入搬出口 142が開設されており、ゥェ ハ搬入搬出口 142はゲートバルブ 143によって開閉されるようになっている。耐圧筐 体 140の側壁にはロードロック室 141へ窒素ガス等の不活性ガスを給気するための ガス供給管 144と、ロードロック室 141を負圧に維持しながらロードロック室 141内の ガスを排気するため排気管（図示略)とがそれぞれ接続されて ヽる。
[0094] ロードロック室 141の上方には処理炉 202が設けられている。処理炉 202の下端部 は炉口ゲートバルブ 147により開閉されるように構成されて 、る。
[0095] 図 10に模式的に示されているように、ロードロック室 141にはボート 217を昇降させ るためのボートエレベータ 115が設置されている。ボートエレベータ 115には連結具 としてのアーム（図示略）が連結されており、当該アームには蓋体としてのシールキヤ ップ 219が水平に据え付けられている。シールキャップ 219はボート 217を垂直に支 持するもので、処理炉 202の下端部を閉塞可能なように構成されて 、る。
[0096] ボート 217は複数の保持部材を備えており、複数枚 (例えば 50〜150枚程度）のゥ ェハ 200をその中心を揃えて垂直方向に整列させた状態で、それぞれ水平に保持 するように構成されている。 [0097] 次に、基板処理装置 101の動作について説明する。
[0098] カセット 110がカセットステージ 114に供給されるに先立って、カセット搬入搬出口 1 12がフロントシャツタ 113によって開放される。その後、カセット 110はカセット搬入搬 出口 112からカセットステージ 114上に搬入される。このとき、カセット 110内のウェハ 200は垂直姿勢に保持され、カセット 110のウェハ出し入れ口が上方向を向くように 載置される。
[0099] 次に、カセット 110は、カセット搬送装置 118によって、カセットステージ 114から持 ち上げられるとともに、カセット 110内のウェハ 200が水平姿勢となりかつカセット 110 のウェハ出し入れ口が筐体 111の後方を向くように、右周り縦方向 90° 回転させら れる。引き続いて、カセット 110は、カセット搬送装置 118によって、カセット棚 105な いしバッファ棚 107の指定された棚位置へ自動的に搬送されて受け渡され、一時的 に保管された後、カセット搬送装置 118によってカセット棚 105に移載されるか、もし くは直接カセット棚 105に搬送される。
[0100] その後、スライドステージ 106がカセット棚 105を水平移動させ、移載の対象となる カセット 110をウェハ移載装置 125aに対畤する様に位置決めする。そして、予め内 部が大気圧状態とされていたロードロック室 141のウェハ搬入搬出口 142がゲートバ ルブ 143の動作により開放され、ウェハ 200がカセット 110からウェハ移載装置 125a のツイ一ザ 125cによってウェハ出し入れ口を通じてピックアップされ、ウェハ搬入搬 出口 142を通じてロードロック室 141に搬入され、ボート 217へ移載されて装填される 。ボート 217にウェハ 200を受け渡したウェハ移載装置 125aはカセット 110に戻り、 後続のウェハ 200をボート 217に装填する。
[0101] 予め指定された枚数のウェハ 200がボート 217に装填されると、ウェハ搬入搬出口 142がゲートバルブ 143によって閉じられ、ロードロック室 141が真空引きされ減圧さ れる。ロードロック室 141が処理炉 202内の圧力と同圧に減圧されると、処理炉 202 の下端部が炉ロゲートバルブ 147によって開放される。続いて、シールキャップ 219 がボートエレベータ 115によって上昇されて、シールキャップ 219に支持されたボート 217が処理炉 202内へ搬入（ローデイング）される。
[0102] ローデイング後は、処理炉 202にてウェハ 200に任意の処理 (前述の Si酸ィ匕膜の形 成処理）が実施される。処理後は、ボートエレベータ 115によりボート 217が引き出さ れ更に、ロードロック室 140内部を大気圧に復圧させた後にゲートバルブ 143が開か れる。その後は、上記と逆の手順で、カセット 110及びウェハ 200が筐体 111の外部 に搬出される。
実施例 2
[0103] 次に、図 11を参照しながら、本発明の好ましい実施例に係る半導体装置の変形例 について説明する。
[0104] 図 11は、図 1の半導体装置の変形例を示す図面である。
図 11の半導体装置 15は、図 1の半導体装置 15と略同様の構成を有しているが、 ゲート電極 31が下層の poly-Si層 29とその上層の W膜 30とから構成されている。この ような半導体装置 15においても、 W膜 30を形成した後に SiO膜 32と SiN膜 33とが順 次形成されるが、 SiO膜 32を形成させる際に、 W膜 30が酸化されると Wの酸ィ匕による 体積膨張で形状が変わるという問題を引き起こすため、酸化原料の供給の際に H
2を 供給しながら W膜の酸ィ匕を防止つつ、 W膜 30に対し ALD法により SiO膜 32が形成さ れている。
[0105] 以上、本発明の好ましい実施例を説明したが、本発明の好ましい実施の形態によ れば、表面にタングステン膜が形成された少なくとも 1枚の基板を処理室内に搬入す る工程と、前記基板を 400°Cに加熱しながら、シリコン原子を含む第 1の反応物質を 前記処理室内に供給する工程と、前記基板を 400°Cに加熱しながら、第 2の反応物 質である水と、水素とを、前記水素に対する前記水の比率を 2 X 10—1以下として前記 処理室内に供給する工程と、を交互に複数回繰り返して、前記タングステン膜を含む 基板表面にシリコン酸化膜を形成する工程と、を備える半導体装置の製造方法が提 供される。
[0106] 本発明の好ましい実施の形態によれば、特定の比率で水と水素とを処理室内に供 給するから、タングステン膜が仮に酸ィ匕されたとしてもその酸ィ匕物は還元されるし、 4 00°C以下という低温でも第 1の反応物質が酸ィ匕される。そのため、タングステン膜の 酸ィ匕を防止しつつ、そのタングステン膜上に 400°Cという低温でシリコン酸ィ匕膜を形 成することができる。 [0107] 本発明の他の好ましい実施の形態によれば、表面に金属膜が形成された少なくと も 1枚の基板を処理室内に搬入する工程と、前記金属膜を含む基板表面にシリコン を含む酸化膜を形成する工程と、を少なくとも備える半導体装置の製造方法であって 、前記酸ィ匕膜の形成工程は、前記基板を所定の温度に加熱しながら、シリコン原子 を含む第 1の反応物質を前記処理室内に供給する工程と、前記基板を前記所定の 温度に加熱しながら、酸素原子を含む第 2の反応物質と、水素とを前記処理室内に 供給する工程と、を有する半導体装置の製造方法が提供される。
[0108] 本発明の他の好ましい実施形態によれば、酸素原子を含む第 2の反応物質と水素 とを処理室内に供給するから、金属膜が仮に酸化されたとしてもその酸化物は還元さ れるし、低温でも第 1の反応物質が酸化される。そのため、金属膜の酸化を防止しつ つ、その金属膜上に低温で酸ィ匕膜を形成することができる。
[0109] 好ましくは、前記酸化膜の形成工程では、前記第 1の反応物質の供給と前記第 2の 反応物質及び前記水素の供給とを交互に複数回繰り返して前記酸化膜を形成する 半導体装置の製造方法が提供され、この製造方法の一例として ALD法が使用される
[0110] 好ましくは、前記金属膜がタングステン膜であり、前記所定の温度が 100〜450°C であり、前記第 2の反応物質が水であり、前記水素に対する前記水の供給比が、前 記所定の温度と前記水素に対する前記水の供給比とを (T, H O/H )とした場合に
2 2
、 (T, H O/H ) = (100°C, 8 X 10"4) , (200°C, 2 X 10"2) , (300°C, 9 X 10"2)
2 2
, (400°C, 2 X 10"1) , (450°C, 2. 5 X 10_ 1)の各点を結ぶ直線以下である半導体 装置の製造方法が提供される。
[0111] 好ましくは、前記金属膜がタングステン膜であり、前記所定の温度が 100〜450°C であり、前記第 2の反応物質がオゾンであり、前記水素に対する前記オゾンの供給比 力 前記所定の温度と前記水素に対する前記オゾンの供給比とを (T, O ZH )とし
3 2 た場合に、（T, O /H ) = (100°C, 8 X 10"4) , (200°C, 2 X 10"2) , (300°C, 9
3 2
X 10"2) , (400°C, 2 X 10"1) , (450°C, 2. 5 X 10_1)の各点を結ぶ直線以下であ る半導体装置の製造方法が提供される。
[0112] 好ましくは、前記酸ィ匕膜の形成工程では、前記酸化膜の厚さが所望の厚さに達し た後は、前記第 2の反応物質及び前記水素の供給工程において、前記水素の供給 を行わずに前記酸化膜を形成する半導体装置の製造方法が提供される。
[0113] 好ましくは、前記所望の厚さが次式で定義される Xである半導体装置の製造方法
0
が提供される。
X =B/A(t+ τ )
ο
但し、「B/A」=Ce_E2/kTであり、「C」 = 18. 35A/秒であり、「E」= 7. 5 X 10"
2
2eVであり、「k」はボルツマン定数であって k= 8. 62 X 10_5eVK_1であり、「t」は前 記第 2の反応物質の供給時間である。
[0114] 好ましくは、前記所定の温度が 300°Cであり、前記第 2の反応物質がオゾンであり、 前記酸化膜の形成工程では、前記酸ィ匕膜の厚さが 20Aに達するまで、前記第 2の 反応物質及び前記水素の供給工程において、前記水素を前記処理室内に供給し、 前記酸化膜の厚さが 20Aに達した後は、前記第 2の反応物質及び前記水素の供給 工程において、前記水素の前記処理室内への供給を行わずに前記酸化膜を形成 する半導体装置の製造方法が提供される。
[0115] 好ましくは、前記酸化膜の形成工程では、前記第 1の反応物質と前記第 2の反応物 質及び前記水素とが同時に前記処理室内に存在するように、前記第 1の反応物質の 供給と前記第 2の反応物質及び前記水素の供給とを同時に行って前記酸化膜を形 成する半導体装置の製造方法が提供され、この製造方法の一例として CVD法が使 用される。
[0116] 更に好ましくは、シリコン原子を含む第 1の反応物質力 TDMAS (Tris dimethyl ami no silane)等のシリコンの有機化合物である半導体装置の製造方法が提供される。
[0117] 更に好ましくは、第 2の反応物質が、水、オゾン、酸素等の酸化原料である半導体 装置の製造方法が提供される。
[0118] 更に好ましくは、第 2の反応物質及び水素を供給する際に、ピリジン等の触媒を添 加して酸化膜を形成する半導体装置の製造方法が提供される。
[0119] 更に好ましくは、第 2の反応物質及び水素を供給する際に、酸化原料の一例として の酸素を励起させるために、プラズマ励起を使用する半導体装置の製造方法が提供 される。 [0120] 更に好ましくは、第 1の反応物質の供給工程の後や第 2の反応物質及び水素の供 給工程の後に、不活性ガスで処理室内をパージする半導体装置の製造方法が提供 され、その不活性ガスの一例としてヘリウム（He)、ネオン (Ne)、アルゴン (Ar)、窒素（ N )を使用する半導体装置の製造方法が提供される。
2
[0121] 更に好ましくは、処理室内の温度を 0〜700°Cとする半導体装置の製造方法が提 供される。
[0122] 更に好ましくは、酸化膜の形成工程での処理室圧力を 1〜： LOOOOPaとする半導体 装置の製造方法が提供される。
[0123] なお、明細書、特許請求の範囲、図面及び要約書を含む 2006年 1月 17日提出の 日本国特許出願 2006— 008611号の開示内容全体は、本国際出願で指定した指 定国、又は選択した選択国の国内法令の許す限り、そのまま引用してここに組み込 まれる。
[0124] 種々の典型的な実施の形態を示しかつ説明してきたが、本発明はそれらの実施の 形態に限定されない。従って、本発明の範囲は、次の請求の範囲によってのみ限定 されるちのである。
産業上の利用可能性
[0125] 以上説明したように、本発明の好ましい実施の形態によれば、金属膜の酸ィ匕を防 止しつつ、その金属膜上に低温で酸ィ匕膜を形成することができる。その結果、本発 明は、下地となる金属膜が形成された基板に対しその金属膜の酸化を防止しつつ酸 化膜を形成する半導体装置の製造方法に特に好適に利用することができる。

Claims

請求の範囲
[1] 表面にタングステン膜が形成された少なくとも 1枚の基板を処理室内に搬入するェ 程と、
前記基板を 400°Cに加熱しながら、シリコン原子を含む第 1の反応物質を前記処理 室内に供給する工程と、前記基板を 400°Cに加熱しながら、第 2の反応物質である 水と、水素とを、前記水素に対する前記水の比率を 2 X 10—1以下として前記処理室 内に供給する工程と、を交互に複数回繰り返して、前記タングステン膜を含む基板表 面にシリコン酸化膜を形成する工程と、
を備える半導体装置の製造方法。
[2] 表面に金属膜が形成された少なくとも 1枚の基板を処理室内に搬入する工程と、 前記金属膜を含む基板表面にシリコンを含む酸化膜を形成する工程と、 を少なくとも備える半導体装置の製造方法であって、
前記酸ィ匕膜の形成工程は、
前記基板を所定の温度に加熱しながら、シリコン原子を含む第 1の反応物質を前記 処理室内に供給する工程と、
前記基板を前記所定の温度に加熱しながら、酸素原子を含む第 2の反応物質と、 水素とを前記処理室内に供給する工程と、
を有する半導体装置の製造方法。
[3] 前記酸ィ匕膜の形成工程では、
前記第 1の反応物質の供給と前記第 2の反応物質及び前記水素の供給とを交互に 複数回繰り返して前記酸化膜を形成する、請求の範囲第 2項に記載の半導体装置 の製造方法。
[4] 前記金属膜がタングステン膜であり、
前記所定の温度が 100〜450°Cであり、
前記第 2の反応物質が水であり、
前記水素に対する前記水の供給比が、前記所定の温度と前記水素に対する前記 水の供給比とを (T, H O/H )とした場合に、 (T, H O/H ) = (100°C, 8 X 10"4
2 2 2 2
)， (200°C, 2 X 10_2)， （300。C， 9 X 10"2) , (400。C， 2 X 10"1) , (450。C， 2. 5 X 10_1)の各点を結ぶ直線以下である、請求の範囲第 3項に記載の半導体装置の 製造方法。
[5] 前記金属膜がタングステン膜であり、
前記所定の温度が 100〜450°Cであり、
前記第 2の反応物質がオゾンであり、
前記水素に対する前記オゾンの供給比が、前記所定の温度と前記水素に対する 前記オゾンの供給比とを (T, O /H )とした場合に、 (T, O /H )= (100°C, 8X
3 2 3 2
10"4), (200°C, 2X10—2), (300°C, 9X10"2), (400°C, 2X10"1), (450°C, 2.5X10_1)の各点を結ぶ直線以下である、請求の範囲第 3項に記載の半導体装 置の製造方法。
[6] 前記酸ィ匕膜の形成工程では、
前記酸化膜の厚さが所望の厚さに達した後は、
前記第 2の反応物質及び前記水素の供給工程にお 、て、前記水素の供給を行わ ずに前記酸ィ匕膜を形成する、請求の範囲第 3項に記載の半導体装置の製造方法。
[7] 前記所望の厚さが次式で定義される Xである、請求の範囲第 6項に記載の半導体
0
装置の製造方法。
X =B/AXt
0
但し、「： BZA」=Ce_E2/kTであり、「C」 = 18.35AZ秒であり、「E」=7.5X10"
2
2eVであり、「k」はボルツマン定数であって k= 8.62X10_5eVK_1であり、「t」は前 記第 2の反応物質の供給時間である。
[8] 前記所定の温度が 300°Cであり、
前記第 2の反応物質がオゾンであり、
前記酸ィ匕膜の形成工程では、
前記酸ィ匕膜の厚さが 20Aに達するまで、前記第 2の反応物質及び前記水素の供 給工程において、前記水素を前記処理室内に供給し、
前記酸化膜の厚さが 20Aに達した後は、前記第 2の反応物質及び前記水素の供 給工程において、前記水素の前記処理室内への供給を行わずに前記酸ィ匕膜を形 成する、請求の範囲第 6項に記載の半導体装置の製造方法。 前記酸ィ匕膜の形成工程では、
前記第 1の反応物質と前記第 2の反応物質及び前記水素とが同時に前記処理室 内に存在するように、前記第 1の反応物質の供給と前記第 2の反応物質及び前記水 素の供給とを同時に行って前記酸ィ匕膜を形成する、請求の範囲第 2項に記載の半 導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141191A (ja) * 2006-11-14 2008-06-19 Applied Materials Inc 低温ＡＬＤＳｉＯ２
JP2010153776A (ja) * 2008-10-29 2010-07-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
JP2011129877A (ja) * 2009-11-20 2011-06-30 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
JP2011129879A (ja) * 2009-11-20 2011-06-30 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
JP2011176330A (ja) * 2006-01-17 2011-09-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2014064041A (ja) * 2008-10-29 2014-04-10 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
WO2015045163A1 (ja) * 2013-09-30 2015-04-02 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、基板処理システム及び記録媒体
JPWO2020178973A1 (ja) * 2019-03-05 2020-09-10

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090035951A1 (en) * 2007-07-20 2009-02-05 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor device
JP5616591B2 (ja) * 2008-06-20 2014-10-29 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
JP5770892B2 (ja) * 2009-11-20 2015-08-26 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
US9466476B2 (en) 2010-12-27 2016-10-11 Tokyo Electron Limited Film-forming method for forming silicon oxide film on tungsten film or tungsten oxide film
US9460913B2 (en) 2010-12-27 2016-10-04 Tokyo Electron Limited Film-forming method for forming silicon oxide film on tungsten film or tungsten oxide film
JP2012138500A (ja) * 2010-12-27 2012-07-19 Tokyo Electron Ltd タングステン膜又は酸化タングステン膜上への酸化シリコン膜の成膜方法及び成膜装置
JP2013084643A (ja) * 2011-10-06 2013-05-09 Nano Material Kenkyusho:Kk 半導体製造装置及び製造方法
JP2013187324A (ja) * 2012-03-07 2013-09-19 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
US20140034632A1 (en) 2012-08-01 2014-02-06 Heng Pan Apparatus and method for selective oxidation at lower temperature using remote plasma source
JP6112928B2 (ja) * 2013-03-19 2017-04-12 株式会社日立国際電気 半導体装置の製造方法、基板処理装置及びプログラム
JP6277388B2 (ja) * 2014-01-14 2018-02-14 株式会社昭和真空 成膜方法
JP6211941B2 (ja) * 2014-01-28 2017-10-11 東京エレクトロン株式会社 成膜方法および成膜装置
US9953830B2 (en) 2014-03-13 2018-04-24 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus and recording medium
CN116978778A (zh) * 2016-06-28 2023-10-31 应用材料公司 用于3d nand存储器器件的基于cvd的氧化物-金属多结构
JP2018148142A (ja) 2017-03-08 2018-09-20 東芝メモリ株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111962A (ja) * 2002-09-19 2004-04-08 Samsung Electronics Co Ltd 金属ゲートパターンを有する半導体素子の製造方法
JP2005079223A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2005327836A (ja) * 2004-05-13 2005-11-24 Ulvac Japan Ltd 成膜方法
JP2006054432A (ja) * 2004-07-15 2006-02-23 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3610745B2 (ja) * 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
US6905939B2 (en) * 2002-02-27 2005-06-14 Applied Materials, Inc. Process for forming silicon oxide material
KR100505668B1 (ko) * 2002-07-08 2005-08-03 삼성전자주식회사 원자층 증착 방법에 의한 실리콘 산화막 형성 방법
TWI262960B (en) * 2003-02-27 2006-10-01 Samsung Electronics Co Ltd Method for forming silicon dioxide film using siloxane
US20050252449A1 (en) * 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
KR100938528B1 (ko) * 2006-01-17 2010-01-25 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법
JP5665289B2 (ja) * 2008-10-29 2015-02-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
JP5813303B2 (ja) * 2009-11-20 2015-11-17 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
JP5616737B2 (ja) * 2009-11-20 2014-10-29 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111962A (ja) * 2002-09-19 2004-04-08 Samsung Electronics Co Ltd 金属ゲートパターンを有する半導体素子の製造方法
JP2005079223A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2005327836A (ja) * 2004-05-13 2005-11-24 Ulvac Japan Ltd 成膜方法
JP2006054432A (ja) * 2004-07-15 2006-02-23 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176330A (ja) * 2006-01-17 2011-09-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2008141191A (ja) * 2006-11-14 2008-06-19 Applied Materials Inc 低温ＡＬＤＳｉＯ２
JP2012142611A (ja) * 2006-11-14 2012-07-26 Applied Materials Inc 低温ＡＬＤＳｉＯ２
US9011601B2 (en) 2008-10-29 2015-04-21 Hitachi Kokusai Electric Inc. Substrate processing apparatus
JP2010153776A (ja) * 2008-10-29 2010-07-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
US9269566B2 (en) 2008-10-29 2016-02-23 Hitachi Kokusai Electric Inc. Substrate processing apparatus
JP2014064041A (ja) * 2008-10-29 2014-04-10 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
US8809204B2 (en) 2008-10-29 2014-08-19 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9039838B2 (en) 2009-11-20 2015-05-26 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
JP2011129879A (ja) * 2009-11-20 2011-06-30 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
JP2011129877A (ja) * 2009-11-20 2011-06-30 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
US9966252B2 (en) 2009-11-20 2018-05-08 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9966251B2 (en) 2009-11-20 2018-05-08 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
WO2015045163A1 (ja) * 2013-09-30 2015-04-02 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、基板処理システム及び記録媒体
JP6068661B2 (ja) * 2013-09-30 2017-01-25 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、基板処理システム及びプログラム
JPWO2020178973A1 (ja) * 2019-03-05 2020-09-10
WO2020178973A1 (ja) * 2019-03-05 2020-09-10 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
CN113243042A (zh) * 2019-03-05 2021-08-10 株式会社国际电气 半导体器件的制造方法、衬底处理装置及程序
JP7149407B2 (ja) 2019-03-05 2022-10-06 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
CN113243042B (zh) * 2019-03-05 2024-04-09 株式会社国际电气 半导体器件的制造方法、衬底处理方法、衬底处理装置及记录介质

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