CN114038848A - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制备方法，包括：提供一形成有凹槽的衬底，所述衬底上形成有栅极结构和侧墙结构；在凹槽中形成第一种层；在第一种层上形成第二种层；在凹槽中填充外延主体层以及在外延主体层上形成盖帽层，其中，第二种层中掺杂的P/N型导电离子浓度大于第一种层中掺杂的P/N型导电离子浓度。本发明提供一种半导体器件，包括：形成有凹槽的衬底以及形成于凹槽中的第一种层、第二种层和外延主体层。本申请通过在所述凹槽中依次形成第一种层和第二种层并且在所述第二种层中掺杂浓度大于所述第一种层中的P/N型导电离子，可以有效提高器件沟道区(凹槽位置)中载流子迁移率，从而提高器件的性能与良率。
Description
技术领域
本申请涉及FinFET器件技术领域，具体涉及一种半导体器件及其制备方法。
背景技术
随着技术的发展，PMOS器件、NMOS器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm及以下时，目前现有工艺会考虑在源/漏区采用嵌入式外延层来改变沟道区的应力，提高沟道区载流子的迁移率，从而提高器件的性能。通常形成嵌入式外延层的步骤包括：在形成栅极结构之后，在栅极结构的两侧的衬底中先自对准形成凹槽；之后，再采用外延工艺在凹槽中自对准形成嵌入式外延层。
现有工艺中，14nm工艺节点的PMOS/NMOS的源/漏区的凹槽内生长嵌入式掺硼/磷外延层，但是实际工艺过程中，现有的嵌入式掺硼/磷外延层存在导电离子浓度过低的问题，这造成PMOS/NMOS器件的短沟道效应明显，对器件性能产生严重的影响。
发明内容
本申请提供了一种半导体器件及其制备方法，可以解决PMOS、NMOS器件的短沟道效应缺陷的问题。
一方面，本申请实施例提供了一种半导体器件的制备方法，包括：
提供一衬底，所述衬底上形成有栅极结构和位于所述栅极结构侧的侧墙结构，所述侧墙结构两侧的所述衬底中形成有凹槽；
形成第一种层，所述第一种层覆盖所述凹槽的底壁和侧壁，所述第一种层中掺杂有N型导电离子或P型导电离子；
形成第二种层，所述第二种层覆盖所述第一种层，所述第二种层中掺杂有N型导电离子或P型导电离子，其中，所述第二种层中掺杂的离子与所述第一种层中掺杂的离子的种类相同并且所述第二种层中掺杂的离子浓度大于所述第一种层中掺杂的离子浓度；
形成外延主体层，所述外延主体层覆盖所述第二种层并填充所述凹槽；以及，
形成盖帽层，所述盖帽层覆盖所述外延主体层。
可选的，在所述半导体器件的制备方法中，采用高压选择性外延生长工艺形成所述第一种层，其中，反应腔的压力设置为50Torr～300Torr。
可选的，在所述半导体器件的制备方法中，所述第一种层中的N型导电离子或P型导电离子的掺杂浓度为1E19atom/cm3～5E19atom/cm3。
可选的，在所述半导体器件的制备方法中，所述第一种层的厚度为0.1nm～5nm。
可选的，在所述半导体器件的制备方法中，采用低压选择性外延生长工艺形成所述第二种层，其中，反应腔的压力设置为5Torr～50Torr。
可选的，在所述半导体器件的制备方法中，所述第二种层中的N型导电离子或P型导电离子的掺杂浓度为3E19atom/cm3～5E20atom/cm3。
可选的，在所述半导体器件的制备方法中，所述第二种层的厚度为5nm～10nm。
可选的，在所述半导体器件的制备方法中，采用选择性外延生长工艺形成所述外延主体层，其中，工艺温度为500℃～800℃，反应腔的压力为1torr～100torr，参与反应气体包括：SiH2、Cl2、SiH4、GeH4、PH3、HCl、H2和N2。
可选的，在所述半导体器件的制备方法中，所述外延主体层的材质为SiGeB或SiP。
另一方面，本申请实施例还提供了一种半导体器件，包括：
衬底，所述衬底上形成有栅极结构和位于所述栅极结构侧的侧墙结构，所述侧墙结构两侧的所述衬底中形成有凹槽；
第一种层，所述第一种层覆盖所述凹槽的底壁和侧壁；
第二种层，所述第二种层覆盖所述第一种层；
外延主体层，所述外延主体层覆盖所述第二种层并填充所述凹槽；以及，
盖帽层，所述盖帽层覆盖所述外延主体层。
本申请技术方案，至少包括如下优点：
本申请通过在所述凹槽中依次形成第一种层和第二种层，并且所述第二种层中掺杂的P/N型导电离子浓度大于所述第一种层中掺杂的P/N型导电离子浓度，可以有效提高器件沟道区(凹槽位置)中掺杂的P/N型导电离子的浓度，提高器件沟道区的载流子迁移率，消除器件的短沟道效应，提升沟道区的工作电压，从而提高器件的性能与良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的半导体器件的制备方法的流程图；
图2-图6是本发明实施例的制备半导体器件的各工艺步骤中的半导体结构示意图；
其中，附图标记说明如下：
100-衬底，110-栅极结构，120-侧墙结构，130-第一种层，140-第二种层，150-外延主体层，160-盖帽层，200-凹槽。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本申请实施例提供了一种半导体器件的制备方法，请参考图1，图1是本发明实施例的半导体器件的制备方法的流程图，所述半导体器件的制备方法包括：
S10：提供一衬底，所述衬底上形成有栅极结构和位于所述栅极结构侧的侧墙结构，所述侧墙结构两侧的所述衬底中形成有凹槽；
S20：形成第一种层，所述第一种层覆盖所述凹槽的底壁和侧壁，所述第一种层中掺杂有N型导电离子或P型导电离子；
S30：形成第二种层，所述第二种层覆盖所述第一种层，所述第二种层中掺杂有N型导电离子或P型导电离子，其中，所述第二种层中掺杂的离子与所述第一种层中掺杂的离子的种类相同并且所述第二种层中掺杂的离子浓度大于所述第一种层中掺杂的离子浓度；
S40：形成外延主体层，所述外延主体层覆盖所述第二种层并填充所述凹槽；
S50：形成盖帽层，所述盖帽层覆盖所述外延主体层。
具体的，请参考图2-图6，图2-图6是本发明实施例的制备半导体器件的各工艺步骤中的半导体结构示意图。
首先，如图2所示，提供一衬底100，所述衬底100上形成有多个栅极结构110和对应位于所述栅极结构110侧的侧墙结构120，所述侧墙结构120两侧(所述栅极结构110之间)的所述衬底100中形成有凹槽200。具体的，所述衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述衬底100也可以是砷化镓、硅稼化合物等，所述衬底100还可以是其它半导体材质，这里不再一一列举。本实施例提供的半导体器件的制备方法可以用于PMOS器件也可以用于NMOS器件。所述衬底100中可以根据器件具体是PMOS器件还是NMOS器件对应会形成有N型阱区或P型阱区(未图示)，所述衬底100中也可以形成有隔离有源区的浅沟槽隔离结构(STI)。所述栅极结构110可以包括堆叠的栅氧化层和多晶硅栅极，所述侧墙结构120可以是氮化硅或者氮化硅和氧化硅的堆叠结构。所述凹槽200呈U型，用于后续沉积硅锗外延结构，嵌入式的硅锗外延结构可以提高沟道区应力，提高器件载流子迁移率，从而优化器件性能。
然后，如图3所示，形成第一种层130，所述第一种层130覆盖所述凹槽200的底壁和侧壁，所述第一种层130中掺杂有N型导电离子或P型导电离子。具体的，当器件是PMOS器件时，所述第一种层130中掺杂有P型导电离子，例如硼离子，所述第一种层130中的P型导电离子的掺杂浓度可以为1E19atom/cm3～5E19 atom/cm3，所述第一种层130的材质可以是SiGeB；当器件是NMOS器件时，所述第一种层130中掺杂有N型导电离子，例如磷离子，所述第一种层130中的N型导电离子的掺杂浓度可以为1E19atom/cm3～5E19atom/cm3，所述第一种层130的材质可以是SiP。本实施例中，采用高压选择性外延生长工艺形成所述第一种层130，其中，反应腔的压力可以设置为50Torr～300Torr。进一步的，本实施例中所述第一种层130的厚度沉积得较薄，可以为0.1nm～5nm。较薄的所述第一种层130为后续形成晶体质量更好的第二种层140提供了条件。
接着，如图4所示，形成第二种层140，所述第二种层140覆盖所述第一种层130，所述第二种层140中掺杂有N型导电离子或P型导电离子。具体的，当器件是PMOS器件时，所述第二种层140中掺杂有P型导电离子，例如硼离子，所述第二种层140中的P型导电离子的掺杂浓度可以为3E19atom/cm3～5E20atom/cm3，所述第二种层140的材质可以是SiGeB；当器件是NMOS器件时，所述第二种层140中掺杂有N型导电离子，例如磷离子，所述第二种层140中的N型导电离子的掺杂浓度可以为3E19atom/cm3～5E20atom/cm3，所述第二种层140的材质可以是SiP。本实施例中，采用低压选择性外延生长工艺形成所述第二种层140，其中，反应腔的压力可以设置为5Torr～50Torr。本实施例中所述第二种层140的厚度沉积得比所述第一种层130厚，可以为5nm～10nm，低压生长工艺并进行离子掺杂可以得到致密性更好，晶体质量更好、厚度更均匀的所述第二种层140，可以抑制N型导电离子或P型导电离子的扩散，从而提高了后续形成的所述外延主体层150的生长基底，提高了整个嵌入式外延结构的晶体质量，从而提高了器件的晶体质量。进一步的，所述第二种层140中掺杂的离子与所述第一种层130中掺杂的离子的种类一定是相同的并且所述第二种层140中掺杂的离子浓度大于所述第一种层130中掺杂的离子浓度。高浓度的所述第二种层140和次高浓度的第一种层130可以将器件沟道区的离子，N型导电离子或P型导电离子的掺杂水平维持在一个较高的水平，发明人发现，采用本发明提供的半导体制备方法可以将PMOS器件或NMOS器件的沟道区的掺杂水平维持在1E20atom/cm3及以上，明显提高了器件沟道区的载流子迁移率。本申请通过在所述凹槽200中依次形成所述第一种层130和所述第二种层140，并且所述第二种层140中掺杂的P型导电离子或N型导电离子的浓度大于所述第一种层130中掺杂的P型导电离子或N型导电离子的浓度，可以有效提高器件沟道区(凹槽200位置)中掺杂的P型导电离子或N型导电离子的浓度，提高器件沟道区的载流子迁移率，消除器件的短沟道效应，提升沟道区的工作电压，从而优化器件的性能，提高器件的良率。
进一步的，如图5所示，形成外延主体层150，所述外延主体层150覆盖所述第二种层140并填充所述凹槽200。具体的，采用选择性外延生长工艺形成所述外延主体层150，其中，具体工艺参数为：工艺温度可以设置为500℃～800℃，反应腔的压力可以设置为1torr～100torr，参与反应气体可以包括：SiH2、Cl2、SiH4、GeH4、PH3、HCl、H2和N2等。其中，H2和N2载气的气体流量设置为1slm～50slm。除H2和N2载气外，其它气体(SiH2、Cl2、SiH4、GeH4、PH3、HCl等气体)的流量设置为1sccm～1000sccm。本实施例中，当器件是PMOS器件时，所述外延主体层150的材质可以为SiGeB；当器件是NMOS器件时，所述外延主体层150的材质可以为SiP。
最后，如图6所示，形成盖帽层160，所述盖帽层160覆盖所述外延主体层150。具体的，本实施例可以采用选择性外延生长工艺形成所述盖帽层160。本实施例中，当器件是PMOS器件时，所述盖帽层160的材质可以为SiGeB；当器件是NMOS器件时，所述盖帽层160的材质可以为SiP。
基于同一发明构思，本申请实施例还提供了一种半导体器件，请参考图6，所述半导体器件包括：衬底100、第一种层130、第二种层140、外延主体层150和盖帽层160，其中，所述衬底100上形成有栅极结构110和位于所述栅极结构110侧的侧墙结构120，所述侧墙结构120两侧的所述衬底100中形成有凹槽200；所述第一种层130覆盖所述凹槽200的底壁和侧壁；所述第二种层140覆盖所述第一种层130；所述外延主体层150覆盖所述第二种层140并填充所述凹槽200；所述盖帽层160覆盖所述外延主体层150。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底上形成有栅极结构和位于所述栅极结构侧的侧墙结构，所述侧墙结构两侧的所述衬底中形成有凹槽；
形成第一种层，所述第一种层覆盖所述凹槽的底壁和侧壁，所述第一种层中掺杂有N型导电离子或P型导电离子；
形成第二种层，所述第二种层覆盖所述第一种层，所述第二种层中掺杂有N型导电离子或P型导电离子，其中，所述第二种层中掺杂的离子与所述第一种层中掺杂的离子的种类相同并且所述第二种层中掺杂的离子浓度大于所述第一种层中掺杂的离子浓度；
形成外延主体层，所述外延主体层覆盖所述第二种层并填充所述凹槽；以及，
形成盖帽层，所述盖帽层覆盖所述外延主体层。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用高压选择性外延生长工艺形成所述第一种层，其中，反应腔的压力设置为50Torr～300Torr。
3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一种层中的N型导电离子或P型导电离子的掺杂浓度为1E19atom/cm3～5E19atom/cm3。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一种层的厚度为0.1nm～5nm。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用低压选择性外延生长工艺形成所述第二种层，其中，反应腔的压力设置为5Torr～50Torr。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二种层中的N型导电离子或P型导电离子的掺杂浓度为3E19atom/cm3～5E20atom/cm3。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二种层的厚度为5nm～10nm。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用选择性外延生长工艺形成所述外延主体层，其中，工艺温度为500℃～800℃，反应腔的压力为1torr～100torr，参与反应气体包括：SiH2、Cl2、SiH4、GeH4、PH3、HCl、H2和N2。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述外延主体层的材质为SiGeB或SiP。
10.一种半导体器件，其特征在于，包括：
衬底，所述衬底上形成有栅极结构和位于所述栅极结构侧的侧墙结构，所述侧墙结构两侧的所述衬底中形成有凹槽；
第一种层，所述第一种层覆盖所述凹槽的底壁和侧壁；
第二种层，所述第二种层覆盖所述第一种层；
外延主体层，所述外延主体层覆盖所述第二种层并填充所述凹槽；以及，
盖帽层，所述盖帽层覆盖所述外延主体层。
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2021
- 2021-10-29 CN CN202111268383.7A patent/CN114038848A/zh active Pending
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Legal Events
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