CN101937874A - 产生不对称场效应晶体管的方法 - Google Patents

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Abstract

本发明提供一种形成不对称场效应晶体管的方法。该方法包括以下步骤：在半导体衬底的顶上至少形成第一和第二栅极-掩模叠层，其中第一和第二栅极-掩模叠层至少分别包括第一和第二晶体管的第一和第二栅极导体并分别具有顶表面、第一侧以及第二侧，其中第二侧与第一侧相反；从第一和第二栅极-掩模叠层的第一侧以第一角度进行第一晕圈注入，同时应用第一栅极-掩模叠层来防止第一晕圈注入到达第二晶体管的第一源极/漏极区，其中第一角度等于或大于预定值；以及从第一和第二栅极-掩模叠层的第二侧以第二角度进行第二晕圈注入，由此在第二晶体管的第二源极/漏极区中产生晕圈注入物，其中相对于衬底的法线测量第一和第二角度。

Description

产生不对称场效应晶体管的方法
技术领域
本发明一般而言涉及半导体器件制造领域，更具体而言，涉及通过应用硬掩模遮蔽(shadowing)来制造不对称场效应晶体管的方法。
背景技术
伴随着半导体集成电路(IC)技术的近期的进步，电子器件和/或产品已经能够获得由用于制造该电子器件和/或产品的各种集成电路所提供的更低的功率消耗和更高的性能。通常，各种集成电路的功率消耗和性能源自/或依赖于集成电路所包含的部件(电气结、布线、电介质等等)的电容、电阻以及泄漏电流、以及集成电路所包括的各种晶体管(例如，场效应晶体管(FET))的工作电流。
通过缩小各种集成电路部件的尺寸，诸如FET的晶体管的性能随着时间的推移已经被显著改善。该改善主要归功于在其中使用的部件的减小的尺寸，对于晶体管，这通常可以解释为减小的电容和增加的电流。然而，当缩放超过特定的点时，由于不可避免地与器件尺寸的该持续减小相关联的增加的泄漏电流和易变性，通过器件尺寸的该类型的“经典”缩放获得的性能改善近期已经遇到了障碍，甚至受到挑战。
目前，很多的努力致力于修改诸如FET的晶体管的现有特性以改善由这样的晶体管构建的集成电路的功率消耗和性能。如本领域所公知的，FET通常包含各种部件，例如，包括源极/漏极的深扩散区和将FET的栅极连接到源极/漏极的深扩散区的较浅扩展区。为了控制和/或限定FET的阈值电压和可能地最小化源极、漏极及其扩展区之间的泄漏，FET通常包含在深扩展和扩展区附近的相反极性的阱和晕圈(halo)注入。
此外，例如，在高性能逻辑集成电路中，FET的上述部件通常被制造或形成为相对于FET的栅极对称。更具体而言，源极侧结构被制造为与漏极侧结构相同，即，希望将深度、掺杂剂类型、深扩散的横向扩散程度、扩展以及晕圈注入都制造为相同或至少基本上相同。FET的源极和漏极的区别仅在于其在使用期间的电连接性。例如，对于FET的源极端子和漏极端子，在n型掺杂剂掺杂的FET(NFET)中，漏极为较高电势端子，而在p型掺杂剂掺杂的FET(PFET)中，漏极为较低电势端子。
已经证实，对FET的每一侧独立地进行了结构修改的普通FET，换言之，不对称FET结构在特定的方面可以获得比FET的对称结构实施方式更高的性能。例如，已经证实，通过使用较高的源极扩展剂量而减小源极侧的电阻，以及通过使用较低的晕圈剂量或晕圈注入而减小漏极侧的电容，可以改善FET的性能。鉴于潜在的益处，已经开发了不同的低成本制造方法和/或产生不对称FET结构的途径。
目前，已经提出了几种用于产生不对称FET结构的方法，这些方法包括例如这样的方法，该方法使用构图的光致抗蚀剂来限定不接收离子注入的区域与需要接收离子注入的、由构图的光致抗蚀剂中的开口限定的区域。例如，可以通过光致抗蚀剂层中的开口为离子注入开放(unblock)FET晶体管的源极，同时通过光致抗蚀剂层屏蔽(block)或覆盖FET晶体管的漏极。此外，例如，提出了这样的方法，其中需要仔细地控制注入的角度和光致抗蚀剂的开口。通过该方法，即使光致抗蚀剂在要屏蔽注入的晶体管上方是开口的，光致抗蚀剂边缘也可以通过遮蔽倾斜的(angled)注入而屏蔽对附近的晶体管的注入。然而，由于在FET上方设置光致抗蚀剂的边缘(这需要光致抗蚀剂屏蔽FET的一侧而开放FET的另一侧)的困难，该方法不能够为产生的FET提供相对小的几何结构。结果，会发生光致抗蚀剂边缘设置的大的变化，这缩小了在离子注入期间遮蔽FET时的制造容差。
正如半导体技术的持续缩放所通常断言的，随着缩小尺寸的晶体管变得具有更小的几何结构且其间的距离变得更靠近，预期在产生不对称FET器件时的困难会更加严重。特别地，当前提出的技术和/或方法将不可避免地遇到对光致抗蚀剂的小区域开口的困难，其表现为到邻近的晶体管栅极的光致抗蚀剂桥接或浮渣(scumming)。当光致抗蚀剂边缘与FET栅极之间的间隔变得更小时，需要通过光致抗蚀剂曝光和显影而开口的区域将越来越难以开口。在这样的桥接区域中，注入将被完全或部分地屏蔽，然而希望的动作却是不屏蔽注入。
发明内容
因此，需要一种产生以非常小的栅极尺寸和间隔实现的具有不对称的源极和漏极的晶体管的方法。在本发明中描述的所述方法不依赖于在小几何图形开口之间的开口光致抗蚀剂，因此避免了现有技术在小尺寸几何结构中的问题。
本发明的实施例提供了一种形成不对称场效应晶体管(FET)的方法。所述方法包括以下步骤：在半导体衬底的顶上至少形成第一和第二栅极-掩模叠层，其中所述第一和第二栅极-掩模叠层至少分别包括第一和第二晶体管的第一和第二栅极导体并分别具有顶表面、第一侧和第二侧，其中所述第二侧与所述第一侧相反；从所述第一和第二栅极-掩模叠层的所述第一侧以第一角度进行第一晕圈注入，同时应用所述第一栅极-掩模叠层来防止所述第一晕圈注入到达所述第二晶体管的第一源极/漏极区，其中所述第一角度等于或大于预定值；以及从所述第一和第二栅极-掩模叠层的所述第二侧以第二角度进行第二晕圈注入，由此在所述第二晶体管的第二源极/漏极区中产生晕圈注入物，其中相对于所述衬底的法线测量所述第一和第二角度，并且所述第一和第二角度基本上相同。
所述第一栅极-掩模叠层的所述第二侧和所述第二栅极-掩模叠层的所述第一侧通过距离D1而被分隔，所述第一栅极-掩模叠层包括高度为H1的第一栅极导体和高度为H2的第一硬掩模。在一个实施例中，所述第一和第二角度具有大于(D1/(H1+H2))的反正切的值。在另一实施例中，所述第一和第二角度在(D1/(H1+H2))的反正切与(D1/H1)的反正切之间。所述方法还包括在所述第二晕圈注入期间在所述第一晶体管的第二源极/漏极区中产生晕圈注入物。
所述第一硬掩模与所述第一栅极导体自对准，并且所述第二硬掩模与所述第二栅极导体自对准。所述第一和第二栅极导体本身又与所述第一和第二晶体管的沟道区域自对准。例如，可以通过在沉积于所述衬底的顶上的栅极导电层的顶上形成硬掩模图形，且利用蚀刻工艺将所述硬掩模图形转移到所述栅极导电层，来形成所述第一和第二栅极-掩模叠层。
还可以以小于所述预定值的角度从所述第二晶体管的所述第一和第二侧都进行浅离子注入，以形成所述第二晶体管的源极/漏极扩展区。
根据另一实施例，所述方法包括以下步骤：在半导体衬底的顶上至少形成第一和第二栅极-掩模叠层，其中所述第一和第二栅极-掩模叠层分别包括第一和第二晶体管的第一和第二栅极导体以及在所述第一和第二栅极导体的顶上的第一和第二多层硬掩模，并且所述第一和第二栅极-掩模叠层具有高度H0并通过距离D1而被分隔；去除所述第二栅极-掩模叠层的所述多层硬掩模的第一层，由此所述第二栅极-掩模叠层具有减小的高度H1；从所述第一和第二栅极-掩模叠层的第一侧以第一角度进行第一晕圈注入，同时应用所述第一栅极-掩模叠层来防止所述第一晕圈注入到达所述第二晶体管的第一源极/漏极区，其中所述第一角度在反正切(D1/H0)与反正切(D1/H1)之间；以及从所述第一和第二栅极-掩模叠层的第二侧以第二角度进行第二晕圈注入，由此在所述第一晶体管的第二源极/漏极区中产生晕圈注入物，其中所述第二角度与所述第一角度基本上相同。在一个实施例中，所述第一和第二多层硬掩模包括通过一个或多个蚀刻停止层分隔的多个硬掩模层，并与其下方的各自的栅极导体自对准。
根据再一实施例，所述方法包括在半导体衬底的顶上形成多个栅极-掩模叠层；从所述多个栅极-掩模叠层的第一侧以第一角度进行第一晕圈注入，同时至少应用所述多个栅极-掩模叠层中的与第一晶体管对应的第一栅极-掩模叠层来防止所述第一晕圈注入到达与所述第一晶体管邻近的近邻晶体管的第一源极/漏极区。在一个实施例中，所述多个栅极-掩模叠层具有基本上相同的高度且被不相等地间隔。在另一实施例中，所述多个栅极-掩模叠层具有不同的高度且被相等地间隔。
附图说明
通过结合附图给出的对本发明的以下详细描述，将更全面地理解和了解本发明，在附图中：
图1为根据本发明的实施例在产生不对称场效应晶体管时形成光致抗蚀剂图形的方法的示意性示例；
图2为根据本发明的另一实施例在产生不对称场效应晶体管时形成硬掩模图形的方法的示意性示例；
图3为根据本发明的再一实施例在产生不对称场效应晶体管时形成栅极-掩模叠层的方法的示意性示例；
图4为根据本发明的再一实施例在产生不对称场效应晶体管时覆盖一些栅极-掩模叠层的方法的示意性示例；
图5为根据本发明的再一实施例在产生不对称场效应晶体管时从选择的栅极-掩模叠层去除硬掩模的方法的示意性示例；
图6为根据本发明的再一实施例在产生不对称场效应晶体管时进行源极/漏极扩展离子注入的方法的示意性示例；
图7为根据本发明的再一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例；
图8为根据本发明的再一实施例在产生不对称场效应晶体管时形成间隔物和源极/漏极硅化物的方法的示意性示例；
图9为根据本发明的实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例；
图10为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例；
图11为根据本发明的实施例在产生不对称场效应晶体管时形成多层硬掩模的方法的示意性示例；
图12为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例；
图13为根据本发明的再一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例；
图14A和图14B为根据本发明的实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例；以及
图15为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。
应该理解，为了简单和清楚地示例，附图中的要素未必按比例绘制。例如，为了清楚起见，一些要素的尺寸相对于其他要素被放大。
具体实施方式
在以下详细的描述中，阐述了多个特定的细节以提供对本发明的各实施例的透彻的理解。然而，应该理解，可以在没有这些特定细节的条件下实施本发明的实施例。
为了不使对本发明的本质和/或实施例的表述模糊，在以下描述中，为了表述和/或示例的目的，本领域公知的一些处理步骤和/或操作被组合到一起，并且在一些情况下未被详细描述。在其他情况下，完全没有描述本领域公知的一些处理步骤和/或操作。此外，为了不使对本发明的本质和/或实施例的描述模糊，也没有详细描述一些公知的器件处理技术，并且在一些情况下，可以查阅其他公开的论文、专利和/或专利申请作为参考。应理解，以下描述更确切地针对本发明的各实施例的区别特征和/或要素。
图1为根据本发明的实施例在产生不对称场效应晶体管时形成光致抗蚀剂图形的方法的示意性示例。例如，本发明的实施例可以包括提供半导体衬底101，在衬底101的顶上形成栅极绝缘层201，在栅极绝缘层201的顶上形成栅极导电层301，以及在栅极导电层301的顶上形成硬掩模层401。更详细地，半导体衬底101可以为硅衬底、绝缘体上硅(SOI)衬底或适合在其上制造半导体芯片的任何其他衬底。在半导体衬底101内部，可以形成一个或多个浅沟槽隔离(STI)区(未示出)以分隔和/或分组形成在其上的半导体器件。栅极绝缘层201可以为电介质层，例如可以为氧化硅层、氮化硅层和/或其他高介电常数(高k)材料。可以通过沉积电介质材料和/或通过氧化半导体衬底101的顶表面来形成栅极绝缘层201，但本发明的实施例在这方面不受限制并且还高度预期形成栅极绝缘层201的其他方法。可以将栅极绝缘层201形成为具有典型地约1到3nm的厚度。在栅极绝缘层201的顶上，可通过当前可得的前段制程(FEOL)工艺，例如，沉积工艺和/或任何将来开发的技术，来形成栅极导电层301。栅极导电层301可以为多晶硅层或金属层或其组合，并具有典型地约30到100nm的厚度。在一个实施例中，当与栅极导电层301的厚度相比时，栅极绝缘层201的厚度可忽略，因此在一些附图中没有示出。
在栅极导电层301的顶上形成硬掩模层401，并使其具有典型地约30到100nm的厚度，这与栅极导电层301的厚度是可比较的。通常，硬掩模层为电介质层并可以是与栅极导电层301的材料不同的材料，这有助于硬掩模层401的相对于栅极导电层301的选择性蚀刻工艺，或者反之亦然。例如，栅极导电层301可以为多晶硅层，而硬掩模层401可以为氮化硅层。为了构图硬掩模层401，在硬掩模层401的顶上施加光致抗蚀剂层，随后对其进行光刻构图工艺并将其形成为在硬掩模层401的顶上的光致抗蚀剂图形502。光致抗蚀剂图形502可以限定其中形成由栅极导电层301和/或硬掩模层401构成的栅极-掩模叠层的区域，可以如下面更详细的描述那样形成。栅极-掩模叠层可以包括场效应晶体管(FET)的组的栅极导体。
图2为根据本发明的另一实施例在产生不对称场效应晶体管时形成硬掩模图形的方法的示意性示例。将图1的光致抗蚀剂图形502用作屏蔽掩模，对图1的硬掩模层401进行可以对栅极导电层301具有选择性蚀刻工艺，并将硬掩模层401形成为硬掩模图形402，如图2所示。因为硬掩模层401可以由不同于栅极导电层301的材料而制成，该选择性蚀刻工艺可以停止在栅极导电层301的顶表面处。在转移到硬掩模图形402之后，通过使用任何公知的技术，例如，湿法剥离，去除光致抗蚀剂图形502，在栅极导电层301的顶上留下硬掩模图形402。
图3为根据本发明的另一实施例在产生不对称场效应晶体管时形成栅极-掩模叠层的方法的示意性示例。例如，使用硬掩模图形402作为屏蔽掩模，对栅极导电层301进行蚀刻工艺，由此将其形成为栅极导体302的组。下文中，词“组”的意义为包括单数的“一个”。例如，栅极导体302可以包括将要形成在半导体衬底101的顶上的场效应晶体管(FET)F1、F2、F3、F4、F5和F6的组的栅极导体，如下面更详细地描述的。在一个实施例中，除了其源极/漏极掺杂分布之外，晶体管F1、F2、F3、F4、F5和F6可以被形成为彼此相似，并且在半导体衬底101的顶上被基本上相等地间隔。例如，晶体管F1、F2、F3、F4、F5和F6可以在其之间具有例如小于150nm、优选在10到150nm之间的间隔。下文中，将栅极导体302和硬掩模图形402合称为栅极-掩模叠层。在一个实施例中，栅极-掩模叠层可以仅仅包括通常在其顶面上的一个或多个硬掩模402被去除的栅极导体。本领域的技术人员应该理解，根据本发明的实施例形成的硬掩模402(如上所述)与其各自的栅极导体302自对准。栅极导体302与其各自的晶体管(例如，晶体管F1、F2、F3、F4、F5和F6)的下部的沟道区自对准。
在形成栅极导体302之后，可选地，在栅极导体302的侧壁处形成间隔物。这里，应理解，本发明的实施例在该方面不受限制，并且可以在其他阶段形成间隔物，例如，在稍后的阶段，这依赖于实际的掺杂分布设计、掺杂对沟道的接近性以及其他因素。如果形成间隔物，则间隔物可以通过公知的沉积和各向异性蚀刻工艺而形成，并可以由不同于硬掩模图形402的材料形成。通过使用与硬掩模图形402不同的材料，使硬掩模图形402在对间隔物材料的各向异性和选择性蚀刻工艺期间至少保持基本上完整。例如，如果硬掩模图形402的材料为氮化硅，则间隔物材料可以为氧化硅。
图4为根据本发明的另一实施例在产生不对称场效应晶体管时覆盖一些栅极-掩模叠层的方法的示意性示例。例如，本发明的实施例可以包括选择性地覆盖一些硬掩模402而暴露另一些硬掩模402以便在为了基于特定的FET版图设计而去除暴露的硬掩模402做准备。更详细地，例如，可以将光致抗蚀剂层(但也可以使用其他材料)施加在晶体管F1、F2、F3、F4、F5和F6的顶上，然后对其进行光刻构图工艺以形成为光致抗蚀剂图形602。结果，光致抗蚀剂图形602可以被形成在例如晶体管F1、F4和F5的顶上并覆盖晶体管F1、F4和F5，并可以具有暴露例如晶体管F2、F3和F6的开口603。
光致抗蚀剂图形602可以被形成为能够选择性地去除在特定晶体管(例如，晶体管F2、F3和F6)的栅极导体上的特定硬掩模402。因此，只要光致抗蚀剂图形602暴露将被去除的硬掩模402(即，在晶体管F2、F3和F6的栅极导体的顶上的硬掩模402)便是足够的。换言之，可以将光致抗蚀剂图形602的边缘形成为例如在晶体管F3与晶体管F4之间的任何位置中。因此，本发明的实施例在形成光致抗蚀剂图形602时提供了相对更大的工艺窗口。
在本发明的一个实施例中，晶体管F1可以被形成为具有与晶体管F2的漏极(“D”)邻近的源极(“S”)；晶体管F4可以被形成为具有与晶体管F3的漏极邻近的源极；晶体管F2和晶体管F3可以彼此邻近并被形成为使其各自的源极彼此邻近。另外，晶体管F4和晶体管F5可以彼此邻近并被形成为使其各自的漏极彼此邻近。晶体管F1、F2、F3、F4和F5(其中这样的晶体管为n型晶体管)的设置可以提供利用串联连接的F1和F2的两输入(two-input)NAND电路的NFET部分、以及利用并联连接的F4和F5的两输入NOR电路。晶体管F3和F6可以不被使用，这依赖于电路配置和所需的连接性。这里，应理解，本发明的实施例在该方面不受限制，并且晶体管的其他设置也是可以的，通过将本发明的实施例应用于形成不对称FET，可以提供不同电路配置的不同功能性。
图5为根据本发明的另一实施例在产生不对称场效应晶体管时从选择的栅极-掩模叠层去除硬掩模的方法的示意性示例。例如，本发明的实施例可以包括去除未被光致抗蚀剂图形602覆盖和/或保护的一些硬掩模402(图4)，以暴露晶体管F2、F3和F6的栅极导体的顶表面。可以通过湿法蚀刻工艺和/或通过各向异性或各向同性干法蚀刻工艺(其为选择性蚀刻工艺)来去除硬掩模402，但本发明的实施例在该方面不受限制并可以使用其他的去除技术。保留在栅极导体的顶上的硬掩模与栅极导体自对准，而栅极导体本身又与其各自的晶体管(例如，晶体管F1、F4和F5)的沟道区自对准。
图6为根据本发明的另一实施例在产生不对称场效应晶体管时进行源极/漏极扩展离子注入的方法的示意性示例。在选择性地去除一些硬掩模402之后，可以去除图5的光致抗蚀剂图形602，留下被硬掩模402覆盖的或被暴露的晶体管F1、F2、F3、F4、F5和F6的栅极导体。可以通过离子注入工艺701形成晶体管F1、F2、F3、F4、F5和/或F6的扩展区702(在栅极导体之间的浓阴影区)。离子可以被轻掺杂到晶体管F1-F6的源极(“S”)和/或漏极(“D”)区。在离子注入工艺中使用的离子的类型依赖于形成的晶体管的类型。例如，在形成N型FET时，在注入时使用磷(P)或砷(As)或任何其他适宜的N型掺杂剂，在形成P型FET时，在注入时使用硼(B)、BF2、铟(In)或任何其他适宜的P型掺杂剂。注入可以从栅极导体F1-F6的第一侧(例如，左侧)和第二侧(例如，右侧)进行，并以范围为0度到15度的足够小的角度θ2(相对于衬底101的法线测得)进行，以便在一些栅极导体的顶上的硬掩模图形402的存在和栅极导体自身不影响离子注入工艺和/或成为离子注入工艺的障碍。下文中，除非另有说明，所有角度都是相对于衬底的法线测量的。这里，应理解，本发明的实施例在该方面不受限制，并且可以在之后的阶段中实施源极/漏极扩展区的形成，这依赖于特定的设计和/或制造工序。
图7为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。例如，本发明的实施例可以包括对成组的选择的晶体管进行源极晕圈注入。从晶体管F1-F6的第一侧(例如左侧)和/或第二侧(例如右侧)进行注入801，其中第二侧(例如右侧)与第一侧(例如，左侧)相反。以偏离衬底101的法线测量的足够大的角度θ1进行注入，以便硬掩模402(当存在时)阻挡注入到达邻近的晶体管的源极/漏极区，如在图7中通过虚线后的短箭头801示例的。另一方面，注入的角度θ1要足够小，以便在其顶上没有硬掩模402的栅极导体(例如，晶体管F2的栅极导体)将允许和不阻挡注入到达邻近的晶体管(例如，晶体管F1和F3)的源极/漏极区，如在图7中通过直接指向源极/漏极区802(如图7中的淡阴影所示)的长箭头801所示。
角度θ1在约15度到约45度之间，优选在20与40度之间，更典型地约30度，并被选择为适宜于上述注入工艺。还可以与所使用的剂量和能量一起调整注入角度，以改善和/或最优化晶体管F1-F6的电特性。注入可以在源极区提供深晕圈注入，例如，为NFET使用P型掺杂剂和为PFET使用N型掺杂剂。在一个实施例中，在该阶段，可以以与晕圈注入801相同或相似的角度来进行较高剂量浅深度扩展。这可被执行为附加到对晶体管F1-F6以较小的角度θ2(图7)进行的源极/漏极扩展注入701。仅仅对源极的较高剂量扩展注入可以在源极侧提供较低电阻的益处。即使在源极扩展上增加的剂量可能造成对栅极的较高电容，但该高电容的不良影响也小于较高的漏极电容(其中观察到米勒(Miller)效应)，因此这是为了获得较低的源极电阻而做出的有利和/或可接受的折衷。
这里，应理解，上面描述的并在图6和图7中示例的步骤和/或工序可以被应用于NFET，其中通过光致抗蚀剂和掩蔽步骤而屏蔽PFET，并且所述步骤和/或工序同样可以被应用于PFET，其中通过光致抗蚀剂和掩蔽步骤而屏蔽NFET。然而，为了不使本发明的本质模糊，在这里未描述这些步骤的细节，因为它们可以从上述方法中得出。
图8为根据本发明的另一实施例在产生不对称场效应晶体管时形成间隔物和源极/漏极硅化物的方法的示意性示例。例如，通过蚀刻去除在一些栅极导体上保留的硬掩模层402(图7)。如果需要，可以沉积并各向异性蚀刻电介质层，以形成间隔物902，从而使深源极/漏极区901与晶体管F1-F6的栅极区分隔。可以通过随后的以类似于θ2的较小的角度进行的深离子注入工艺，然后通过高温(约900到1050摄氏度)退火工艺以激活和扩散注入的掺杂剂，来形成深源极/漏极区901。另外，可以在栅极(903)的顶部和深源极/漏极扩散区(904)的顶上的硅表面上形成硅化物。形成接触和金属化，从而完成该集成电路。
图9为根据本发明的实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。概括而言，该实施例包括在半导体衬底101的顶上形成具有第一晶体管F7的第一栅极导体的第一栅极-掩模叠层和具有第二晶体管F8的第二栅极导体的第二栅极-掩模叠层。换言之，第一和第二栅极导体二者在其顶表面处都被硬掩模402覆盖。本发明可以包括从栅极-掩模叠层的左侧以角度θ1(相对于衬底101的法线测量)进行第一晕圈注入801，并使用第一栅极-掩模叠层来防止第一晕圈注入到达第二晶体管F8的第一源极/漏极区(“D”)，而且以与角度θ1基本上相等的角度从栅极-掩模叠层的右侧进行第二晕圈注入801，由此在第二晶体管F8的第二源极/漏极区(“S”)中产生晕圈注入物(halo implant)。
如图9所示，可以通过距离D1而使晶体管F7的栅极导体的右侧与晶体管F8的栅极导体的左侧分隔，优选地，该距离D1大于10nm但小于150nm。晶体管F7和F8的栅极导体具有典型地在30nm与100nm之间的高度H1，而在栅极导体的顶上的硬掩模402具有典型地在30与100nm之间的高度H2。不考虑在栅极导体下方的图1的栅极绝缘层201的厚度(其与栅极导体和/或硬掩模402的厚度相比可忽略)。角度θ1可以具有在(D1/(H1+H2))的反正切与(D1/H1)的反正切之间的值。例如，在一个实施例中，角度θ1可以在20度与40度之间。
图10为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。如所示，晶体管F9的栅极导体被硬掩模402覆盖，而晶体管F10的栅极导体被暴露且没有被任何硬掩模覆盖。本发明的实施例可以从两个晶体管的右侧进行晕圈注入801以在晶体管F9的右侧源极/漏极区和晶体管F10的右侧源极(“S”)处产生晕圈注入物。当从两个晶体管的左侧进行晕圈注入时，由于在晶体管F9的顶上的硬掩模402，可以防止晶体管F10的左侧漏极(“D”)的晕圈注入。是否将在晶体管F9的左侧源极/漏极区处形成晕圈注入依赖于是否在晶体管F9的左侧存在任何栅极-掩模叠层、叠层的高度以及与晶体管F9的左侧的距离。
图11为根据本发明的实施例在产生不对称场效应晶体管时形成多层硬掩模的方法的示意性示例。例如，本发明的实施例包括形成晶体管G1、G2、G3和G4的栅极导体，这些栅极导体具有高度H1并在其各自的顶表面处被多层硬掩模1010覆盖。下文中，术语“多层”还可以包括仅仅一个层。下文中，将栅极导体及其顶上的多层硬掩模合称为栅极-掩模叠层。
更详细地，硬掩模1010可以包括高度为H2的第一硬掩模层1001和高度为H3的第二硬掩模层1003，可选地，可以通过厚度可忽略的蚀刻停止层1002而分隔第一硬掩模层1001与第二硬掩模层1003。在本发明的另一实施例中，硬掩模1010可以包括多于两个的硬掩模层。不同的硬掩模层可以由不同的材料形成，优选地，它们通过一个或多个蚀刻停止层而被分隔，以便于蚀刻工艺在稍后去除它们中的一个或多个层。然而，应理解，本发明的实施例在该方面不受限制，可以将相同的材料用于不同的硬掩模层。例如，在使用蚀刻停止层时，即使这些硬掩模层由相同的材料形成，蚀刻停止层也可以帮助选择性地去除一个或多个硬掩模层。晶体管G1、G2、G3和G4可以通过距离D1而被相等地间隔，并且在随后的工序中可以对其源极(“S”)和漏极(“D”)区进行各种注入工艺，例如，晕圈注入，如下面更详细的描述。
图12为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。例如，本发明的实施例可以包括去除在例如晶体管G1和G3的选择的栅极导体上的第二硬掩模层1003，并从晶体管G1、G2、G3和G4的左侧以偏离衬底101的法线测量的角度θ3进行第一晕圈注入1100。通过将注入角度θ3适当地调整为优选具有在反正切(D1/(H1+H2+H3))与反正切(D1/(H1+H2))之间的值，可以至少使用晶体管G2的栅极-掩模叠层的第二硬掩模层1003来防止第一晕圈注入1100到达例如晶体管G3的漏极区(“D”)，同时可以利用所使用的掺杂剂注入晶体管G2和G4的源极区(“S”)。可选地，还可以从晶体管G1、G2、G3和G4的右侧以基本上相同的角度θ3进行相似的晕圈注入。
图13为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。在上述第一晕圈注入之后，可以从剩余的晶体管(例如，晶体管G2和G4)去除图12的第二硬掩模1003。此外，还可以从晶体管G2和G4的栅极导体的顶表面选择性地去除第一硬掩模层1001以及蚀刻停止层1002。结果，如图13所示，可以暴露晶体管G2和G4的顶表面，并且晶体管G1和G3的栅极导体可以仅仅被第一硬掩模层1001覆盖。接下来，可以从晶体管G1、G2、G3和G4的右侧并以角度θ4进行第二晕圈注入1200。通过将注入角度θ4适当地调整为优选地在反正切(D1/(H1+H2))与反正切(D1/H1)之间的值，使用第一硬掩模层1001来防止第二晕圈注入1200到达晶体管G2的漏极区(“D”)，通过利用所使用的掺杂剂注入晶体管G1和G3的源极区(“S”)。可选地，还可以从晶体管G1、G2、G3和G4的左侧以基本上相同的角度θ4进行相似的晕圈注入。
图14A和图14B为根据本发明的实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。概括而言，图14A示出的实施例包括从晶体管G5的右侧以角度θ3对晶体管G5进行晕圈注入。晶体管G5具有总组合厚度(H1+H2+H3)的栅极-掩模叠层，其阻止和/或防止从晶体管G6的左侧以基本上相同的角度θ3对晶体管G6进行晕圈注入。图14B示出的实施例包括当去除晶体管G5的栅极导体的顶上的多层硬掩模时从左侧以角度θ4对晶体管G6进行晕圈注入。晶体管G6具有总组合厚度(H1+H2)的栅极-掩模叠层，其阻止和/或防止从晶体管G5的右侧以基本上相同的角度θ4对晶体管G5进行晕圈注入。
通常，可以使用特定的晶体管的不同高度的栅极-掩模叠层来启动和/禁止以不同注入角度对邻近的晶体管的晕圈注入。注入角度可以由栅极-掩模叠层的总高度确定，并可以通过调整在栅极导体的顶上使用的硬掩模层的数目来适当地调整。可以通过选择性地蚀刻掉多层硬掩模的一个或多个层来调整栅极-掩模叠层的总组合高度。
图15为根据本发明的另一实施例在产生不对称场效应晶体管时进行晕圈注入的方法的示意性示例。例如，本发明可以包括形成晶体管J1、J2和J3的高度为H1的栅极导体。在这种情况下，晶体管J1、J2和J3可以不被相等地间隔。在图15中，晶体管J2和J3可以被较近地间隔并通过距离D1而被分隔，但晶体管J1可以通过例如约为距离D1的2到3倍的距离而与晶体管J2分隔。在随后的晕圈注入工艺1300期间，可以使用晶体管J2的栅极导体来防止在晶体管J3的其左侧的漏极区(“D”)中晕圈注入，并且可以使用晶体管J3的栅极导体来防止在晶体管J2的其右侧的漏极区(“D”)中晕圈注入。可以以基本上等于或大于反正切(D1/H1)的角度θ5和θ6进行注入，这里，如上所述，相对于衬底101的法线测量角度θ5和θ6。同时，因为晶体管J1通过约为距离D1的2到3倍的距离而与晶体管J2分隔，所以晶体管J1的源极区(其右侧)和晶体管J2的源极区(其左侧)仍可以经历适当的晕圈注入。
虽然这里示例并描述了本发明的特定的特征，但现在本领域的普通技术人员很容易想到许多修改、替代、改变以及等价物。因此，应理解，所附权利要求旨在覆盖落入本发明的精神内的所有这样的修改和改变。

Claims (27)

1.一种方法，包括以下步骤：
在半导体衬底的顶上至少形成第一和第二栅极-掩模叠层，其中所述第一和第二栅极-掩模叠层至少分别包括第一和第二晶体管的第一和第二栅极导体并分别具有顶表面、第一侧和第二侧，其中所述第二侧与所述第一侧相反；
从所述第一和第二栅极-掩模叠层的所述第一侧以第一角度进行第一晕圈注入，同时应用所述第一栅极-掩模叠层来防止所述第一晕圈注入到达所述第二晶体管的第一源极/漏极区，其中所述第一角度等于或大于预定值；以及
从所述第一和第二栅极-掩模叠层的所述第二侧以第二角度进行第二晕圈注入，由此在所述第二晶体管的第二源极/漏极区中产生晕圈注入物，
其中相对于所述衬底的法线测量所述第一和第二角度。
2.根据权利要求1的方法，其中所述第一和第二栅极-掩模叠层为所述第一和第二栅极导体，并且所述第一和第二栅极-掩模叠层的所述顶表面为所述第一和第二栅极导体的顶表面。
3.根据权利要求1的方法，其中所述第二角度与所述第一角度基本上相同。
4.根据权利要求1的方法，其中通过距离D1分隔所述第一栅极-掩模叠层的所述第二侧和所述第二栅极-掩模叠层的所述第一侧，所述第一栅极-掩模叠层包括高度为H1的第一栅极导体和高度为H2的第一硬掩模，并且其中所述第一和第二角度具有大于(D1/(H1+H2))的反正切的值。
5.根据权利要求4的方法，其中所述第一和第二角度具有在(D1/(H1+H2))的反正切与(D1/H1)的反正切之间的值，还包括在所述第二晕圈注入期间在所述第一晶体管的第二源极/漏极区中产生晕圈注入物。
6.根据权利要求5的方法，其中通过约在10与150nm之间的距离分隔所述第一栅极-掩模叠层的所述第二侧与所述第二栅极-掩模叠层的所述第一侧，并且其中所述第一和第二角度优选地在约20与40度之间。
7.根据权利要求1的方法，包括在所述第一晕圈注入期间在所述第一晶体管的第一源极/漏极区中产生晕圈注入物。
8.根据权利要求7的方法，包括应用所述第二栅极-掩模叠层来防止所述第二晕圈注入到达所述第一晶体管的第二源极/漏极区。
9.根据权利要求8的方法，包括在所述第一栅极-掩模叠层的所述第一侧形成第三、第四和第五栅极-掩模叠层，其中所述第五栅极-掩模叠层距离所述第一栅极-掩模叠层最近而所述第三栅极-掩模叠层距离所述第一栅极-掩模叠层最远，并且其中所述第三、第四和第五栅极-掩模叠层分别包括第三、第四和第五晶体管的第三、第四和第五栅极导体，其中所述第一晕圈注入在所述第五晶体管的第一源极/漏极区中产生晕圈注入物且所述第二晕圈注入在所述第三和第四晶体管的第二源极/漏极区中产生晕圈注入物，并且其中所述第三栅极-掩模叠层防止所述第一晕圈注入到达所述第四晶体管的第一源极/漏极区且所述第一栅极-掩模叠层防止所述第二晕圈注入到达所述第五晶体管的第二源极/漏极区。
10.根据权利要求9的方法，其中所述第一、第二、第三、第四和第五栅极-掩模叠层被基本上相等地间隔，还包括在形成所述第四和第五栅极-掩模叠层之后去除在所述第四和第五栅极导体的顶上的硬掩模。
11.根据权利要求9的方法，其中所述第三和第四晶体管是提供两输入NAND电路的被串联连接的n型场效应晶体管，并且所述第一和第二晶体管是提供两输入NOR电路的被并联连接的n型场效应晶体管。
12.根据权利要求1的方法，其中形成所述第一和第二栅极-掩模叠层包括在沉积于所述衬底的顶上的栅极导电层的顶上形成硬掩模图形，以及通过蚀刻工艺将所述硬掩模图形转移到所述栅极导电层。
13.根据权利要求1的方法，还包括以小于所述预定值的角度从所述第二晶体管的所述第一侧和第二侧都进行浅离子注入，以形成所述第二晶体管的源极/漏极扩展区。
14.根据权利要求1的方法，其中通过距离D1分隔所述第一栅极-掩模叠层的所述第二侧与所述第二栅极-掩模叠层的所述第一侧，所述第一栅极-掩模叠层包括高度为H1的第一栅极导体以及具有高度为H2的第一层和高度为H3的第二层的第一硬掩模，还包括以下步骤：
从所述第一栅极-掩模叠层去除所述第一硬掩模的所述第二层；以及
从所述第一和第二栅极-掩模叠层的所述第一侧以第三角度进行第三晕圈注入，由此在所述第二晶体管的第一源极/漏极区中产生晕圈注入物，
其中所述第一和第二角度具有在(D1/(H1+H2+H3))的反正切与(D1/(H1+H2))的反正切之间的值，并且所述第三角度具有在(D1/(H1+H2))的反正切与(D1/H1)的反正切之间的值。
15.根据权利要求1的方法，其中通过距离D1分隔所述第一栅极-掩模叠层的所述第二侧与所述第二栅极-掩模叠层的所述第一侧，所述第二栅极-掩模叠层包括高度为H1的第二栅极导体以及具有高度为H2的第一层和高度为H3的第二层的第二硬掩模，还包括以下步骤：
从所述第二栅极-掩模叠层去除所述第二硬掩模的所述第二层；以及
从所述第一和第二栅极-掩模叠层的所述第二侧以第三角度进行第三晕圈注入，由此在所述第一晶体管的第二源极/漏极区中产生晕圈注入物，
其中所述第一和第二角度具有在(D1/(H1+H2+H3))的反正切与(D1/(H1+H2))的反正切之间的值，并且所述第三角度具有在(D1/(H1+H2))的反正切与(D1/H1)的反正切之间的值。
16.根据权利要求14的方法，其中通过蚀刻停止层分隔所述第一硬掩模的所述第一层和第二层，并且去除所述第一硬掩模的所述第二层包括选择性地蚀刻所述第一硬掩模的所述第二层，所述蚀刻在所述蚀刻停止层处停止。
17.根据权利要求1的方法，其中所述第一栅极-掩模叠层包括第一栅极导体和第一硬掩模，其中所述第一硬掩模与所述第一栅极导体自对准，并且所述第二栅极-掩模叠层包括第二栅极导体和第二硬掩模，其中所述第二硬掩模与所述第二栅极导体自对准。
18.一种方法，包括以下步骤：
在半导体衬底的顶上至少形成第一和第二栅极-掩模叠层，其中所述第一和第二栅极-掩模叠层分别包括第一和第二晶体管的第一和第二栅极导体以及在所述第一和第二栅极导体的顶上的第一和第二多层硬掩模，所述第一和第二栅极-掩模叠层具有高度H0并通过距离D1而被分隔；
去除所述第二栅极-掩模叠层的所述多层硬掩模的第一层，由此所述第二栅极-掩模叠层具有减小的高度H1；
从所述第一和第二栅极-掩模叠层的第一侧以第一角度进行第一晕圈注入，同时应用所述第一栅极-掩模叠层来防止所述第一晕圈注入到达所述第二晶体管的第一源极/漏极区，其中所述第一角度在反正切(D1/H0)与反正切(D1/H1)之间；以及
从所述第一和第二栅极-掩模叠层的第二侧以第二角度进行第二晕圈注入，由此在所述第一晶体管的第二源极/漏极区中产生晕圈注入物，其中所述第二角度与所述第一角度基本上相同，
其中相对于所述衬底的法线测量所述第一和第二角度。
19.根据权利要求18的方法，还包括以下步骤：
去除所述第一栅极-掩模叠层的所述多层硬掩模的第一和第二层，由此所述第一栅极-掩模叠层具有小于H1的减小的高度H2；
从所述第一和第二栅极-掩模叠层的所述第一侧以第三角度进行第三晕圈注入，由此在所述第二晶体管的第一源极/漏极区中产生晕圈注入物，其中所述第三角度在反正切(D1/H1)与反正切(D1/H2)之间；以及
从所述第一和第二栅极-掩模叠层的所述第二侧以第四角度进行第四晕圈注入，同时应用所述第二栅极-掩模叠层来防止所述第四晕圈注入到达所述第一晶体管的第二源极/漏极区，其中所述第四角度与所述第三角度基本上相同。
20.根据权利要求18的方法，还包括以下步骤：
去除所述第二栅极-掩模叠层的所述多层硬掩模的第二层，由此所述第二栅极-掩模叠层具有小于H1的减小的高度H2；
从所述第一和第二栅极-掩模叠层的所述第二侧以第三角度进行第三晕圈注入，由此在所述第一晶体管的所述第二源极/漏极区中产生另一晕圈注入物，其中所述第三角度在反正切(D1/H1)与反正切(D1/H2)之间。
21.根据权利要求18的方法，其中所述第一和第二多层硬掩模包括通过一个或多个蚀刻停止层而分隔的多个硬掩模层，并与其各自的下方的栅极导体自对准。
22.根据权利要求18的方法，其中去除所述第二栅极-掩模叠层的所述多层硬掩模的所述第一层包括通过选择性蚀刻工艺去除所述第一层。
23.根据权利要求18的方法，其中所述第一晕圈注入产生一个或多个晶体管的一个或多个晕圈注入的源极/漏极区。
24.一种方法，包括以下步骤：
在半导体衬底的顶上形成多个栅极-掩模叠层；
从所述多个栅极-掩模叠层的第一侧以第一角度进行第一晕圈注入，同时至少应用所述多个栅极-掩模叠层中的与第一晶体管对应的第一栅极-掩模叠层来防止所述第一晕圈注入到达与所述第一晶体管邻近的近邻晶体管的第一源极/漏极区。
25.根据权利要求24的方法，其中所述多个栅极-掩模叠层具有基本上相同的高度且被不相等地间隔。
26.根据权利要求24的方法，其中所述多个栅极-掩模叠层具有不同的高度且被相等地间隔。
27.根据权利要求24的方法，包括至少减小所述多个栅极-掩模叠层的与第二晶体管对应的第二栅极-掩模叠层的高度，以允许第二晕圈注入到达与所述第二晶体管邻近的近邻晶体管的第一源极/漏极区，所述第一源极/漏极区面对所述第二栅极-掩模叠层，并且以大于所述第一角度的第二角度进行所述第二晕圈注入。
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