CN1976030A - 集成电路及其制造方法 - Google Patents

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艾德华·约瑟夫·诺瓦克
安东尼·K.·斯塔姆普尔
杰弗里·P.·冈比诺
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Abstract

为了在高密度集成电路中减少对功率耗散的需求、获得全部潜在的晶体管性能以及避免功率耗散对晶体管性能的限制，晶体管在亚阈值(亚Vth)或亚Vth附近电压状况(通常约0.2伏，而不是约1.2伏或更高的超Vth状况)工作，并且为了这样的工作而进行优化，特别是通过简化晶体管结构进行优化，这是因为本征沟道电阻在亚Vth工作电压状况中是至关重要的。这样的简化包括源漏极区域从栅极的欠重叠或凹进，从而避免交叠电容，因此使得否则由于低电压工作而导致的切换速度损失得到部分恢复；具有500或更小厚度的超薄栅极结构的形成，从而简化了晶体管连接件的形成并避免在晶体管的源极、漏极和/或栅极中形成硅化或合金。

Description

集成电路及其制造方法
技术领域
本发明通常涉及用于集成电路的场效应晶体管，更具体地说，本发明涉及适合极高集成密度和以高时钟速度工作的廉价超低功率耗散器件，其能够以低工艺成本和最小的工艺复杂性来可靠地制造。
背景技术
在有限芯片区域的目前集成电路设计中集成密度的增大，一直被以增大的时钟速度来改善性能的潜能所驱动，这是因为由于集成在半导体芯片上的电子器件之间更加接近而导致信号的传播时间减小和抗噪度增大；另外还通过在减小每个芯片上的器件的工艺成本的同时增大单个芯片上的功能性的潜能所驱动。然而，由于每个电子器件、特别是诸如晶体管之类的有源器件，必须在每次切换转变中耗散一些功率，并且在不对芯片造成损坏的温度下能从有限区域的芯片中耗散出来的热量有限，因此功率备受关注，因为其限制了目前集成电路设计(尤其是微处理器)的性能，甚至可能排除了性能在将来进一步增大的可能性。
更具体地说，理想的晶体管在处于导电状态时由于其没有表现出电阻因而是不耗散功率的，并且在处于非导电状态时由于不携带电流也不会耗散功率。然而，甚至在理想的晶体管中，在导电与非导电状态(反之亦然)之间的切换过程中的短间隔内都耗散功率，因为电流和电阻在这样的间隔中都是非零的。在实际的器件中，在导电与非导电状态期间也耗散功率，因为在非导电状态中有一些泄漏电流，在导电状态中展现出较大的电阻。
因此，在数字切换电路中通常实践的是，用远高于晶体管切换阈值的控制电压(有时称作超Vth)来操作晶体管，以便在所谓的开态电阻与关态电阻之间获得最高的可能比例(有时称作开态/关态或关态/开态电阻比)，从而使开态和关态期间的功率耗散最小，以及获得最大的抗噪度和信号电压摆动。然而，当将晶体管设计按比例变换/缩放到更小的尺寸以便适应增大的集成密度时，关态/开态电阻比就总是减小，许多现代化集成电路甚至在用远高于切换阈值Vth的信号(例如超Vth电压)进行驱动时，也以100∶1甚至更低的关态/开态电阻比进行工作，并且为了维持那些电阻比而开发出高度精密的晶体管设计，以允许采用目前获得的最小光刻特征尺寸。具体地说，业已利用几何形状复杂且通常与栅极交叠的所谓的延伸光圈注入物，来减小传导沟道电阻，同时使短沟道及其它有害效应最小，但是此交叠导致栅极电容增大、切换速度减小一些以及驱动电流要求增大。切换速度的这种减小和栅极电容的增大相信是提高关态/开态电阻比所能够容忍的。
关于这一点，所谓的外部电阻(例如源极和漏极及其在晶体管传导沟道端部的连接件的非本征串联电阻)是晶体管开态电阻的无法避免的分量，并且虽然需要昂贵的附加工艺步骤(包括可消耗相当部分的整个制造热量预算的退火)，但是在许多现代化晶体管设计中已经采用栅极和源漏极区域的硅化作用(例如形成半导体材料与金属或金属组合物的合金)，以便使其内的电阻最小，但是电阻的这种减小在一些情况下也倾向于稍稍增大栅极-源极/漏极的电容，特别是在栅极的边缘，尤其是在源极/漏极和/或延伸注入物与栅极交叠的地方。另外，发现，具有未硅化源漏极区域的晶体管在超-Vth电压状况中仅贫乏地工作(即使有也极少)，而栅极与源漏极区域或者至少与延伸注入物不交叠，这是由于其对栅极与栅极由此不能控制的源极/漏极扩散区之间的块半导体的非本征串联电阻、以及源极/漏极区域本身的电阻的作用显著。由此，交叠电容实质上是不可避免的，特别是在源漏极区域没有硅化以及工艺不复杂的时候。
这样的设计经常仅仅是由复杂、昂贵的工艺顺序实现的，该工艺顺序的制造产率明显损失，该工艺顺序还会限制该设计比例变换的最小尺寸，同时如此制造的器件的性能还受从中除去热量的能力所限。经常利用复杂、昂贵的冷却布置例如微型-和毫微型-结构的风扇、强制空气或液体冷却等，来支持临界应用的边缘性能的改善，同时热耗散仍然是对获得当前和可预知的集成电路设计的整个理论性能水平的主要限制。
解决该问题的其它方法包括减小工作电压(也允许将结构额外变换/缩放到发生电击穿的尺寸)，同时用超-Vth控制电压进行工作。然而，在工作电压减小时由于切换速度减小(切换速度的减小又可限制所能够实现的功率耗散的减少(即由于切换时间随后消耗更大部分的时钟循环，由此使相当高的功率耗散工作的工作周期延长))，电路延迟戏剧性地增大。然而，一些研究至少在功能性上显示，通过利用大程度的并行工作在功率限制性能方面获得净增益，使得在处理量方面慢的切换速度优于关态设定(off-set)，尽管并行工作意味着有源器件的总数和逻辑电路的尺寸要增大一些；因此倾向于减小功率限制性能方面的增益，至少减小到一定程度。
因此，可以看到，在本领域的目前状况，对集成电路设计的已知改进涉及避免由于功率耗散而造成的性能限制被大大耗尽，并且经常不允许当前的集成电路设计的全部潜在性能得以实现。而且，最近对集成电路性能的边缘改进仅仅是利用极其主动(aggressive)的晶体管设计实现的，这种晶体管设计鉴于工艺复杂性和制造产率而使制造成本增大，从而使性能改进的程度减小，因此变得更不经济。
发明内容
因此，本发明的一个目的是，提供一种新颖、经济的晶体管设计，这种晶体管设计被优化，从而能够在亚Vth或亚Vth附近控制电压状况以及在减小的电源电压下工作。
本发明的另一个目的是，提供一种用于集成电路的简化晶体管设计，这种晶体管能够以极小的尺寸并且更接近高集成密度来可靠地生产。
为了实现本发明的这些及其它目的，所提供的集成电路包括至少一个在亚Vth电压工作的场效应晶体管，这种晶体管包括一层半导体材料、栅极结构、结，所述结与栅极结构欠重叠或者从栅极结构凹进，并在所述半导体材料层中限定出源漏极区域，从而当所述晶体管在亚Vth电压状况工作时，所述晶体管的非本征电阻小于所述晶体管沟道区域的本征开态电阻，或者其中的栅极结构以及源漏极区域基本上是由未合金化的半导体材料构成的。
按照本发明的另一个方面，提供一种集成电路的制造方法，包括如下步骤：将位于半导体材料层上的硬掩模进行构图，从而限定出栅极叠层的位置；按照所述的硬掩模的所述构图形成栅极叠层结构；在所述栅极叠层之间的以下这样区域中注入并扩散杂质：这些区域与所述栅极叠层欠重叠或者从所述栅极叠层凹进，从而当所述晶体管在亚Vth电压状况工作时，所述晶体管的非本征串联电阻不超过所述晶体管的本征沟道开态电阻；以及形成以下这样位置的触点：在这些位置，在不使所述区域合金化的情况下实施所述注入步骤，以便当所述晶体管在亚Vth电压状况工作时，所述晶体管的非本征串联电阻不超过所述晶体管的本征沟道开态电阻。
附图说明
从以下参照附图对本发明优选实施例的详细描述中，前面以及其它目的、方面和优点将得到更好的理解，其中：
图1是按照本发明、包括其可能的优选特征的晶体管的截面图，
图1A是亚Vth、亚Vth附近和超-Vth控制电压状况的图表描述，以及
图2、3、4、5、6和7是图1的晶体管制造的中间阶段的截面图。
具体实施方式
现在参照附图，更具体的是图1，该图是按照本发明的场效应晶体管(FET)的截面图。此图表示2004年6月11日提交的共同待审的美国专利申请10/710,007中公开的晶体管设计的极限情况，该申请转让给本发明的受让人，在此全部引入作为参考。然而，虽然这种设计包括在一些应用中需要的许多特征，但是在按照本发明、在亚Vth或亚Vth附近状况工作的高集成密度、高性能的集成电路中，并不是所有这些特征都是必需的、或者甚至需要的，因此在用于具体应用的本发明上下文中这些特征应该被认为是任选的优选特征。
应该理解，所示出的基本结构可等同应用于nFET和pFET，这些nFET和pFET是在半导体基片或任何半导体材料(例如硅、锗、SiGe等)层(例如，绝缘体上半导体基片有源层、杂质阱等)上和/或之内制造的。还应该理解，按照本发明的晶体管不同于以从图1的截面图中不能立刻明显看出的若干方式形成的常规FET设计，具体是由于文献中常规晶体管的许多截面图是高度理想化的且在一定程度上是示意性的，尽管按照本发明其区别是非常难以凭直觉感知的并且与晶体管设计的常规目的相反，同时用理想化的高度示意性说明也非常难以感受这些区别。然而，以下更详细讨论的区别点包括(但不限于)从栅极结构凹进(有时称作欠重叠)的源漏极注入物/区域、不与栅极结构交叠且由此具有低电容的延伸注入物、超薄的低电容栅极结构和/或晶体管的源极和/或漏极区域，其中低电容栅极结构使得栅极叠层的高度相对于形成有源极和漏极的表面而减小，从而大大简化了触点形成工艺，并且优选地在栅极结构中无需形成硅化物。
还应该理解，本发明寻求在亚Vth或亚Vth附近控制电压状况开拓工作，此电压状况本身是难以凭直觉感知的并且与通常用于数字电路的超-Vth控制电压状况相反(如上所述)。更具体地说，FET的阈电压Vth被定义为晶体管的导电特征曲线的“膝盖(knee)”处的栅压，如图1A所示(该图也表示出亚Vth、亚Vth附近和超-Vth工作电压状况的工作电压范围)，在此电压，源极-漏极电流从与栅压的指数相关性(考虑到图1A的对数纵坐标，表现出基本上是线性的)转变为与栅压的线性或二次相关性。正如所公知的，Vth随着漏极偏压而变化。对于用于微处理器的一般FET，Vth大约为0.2伏，而目前FET设计的公共栅压通常要大几倍，例如为1.2伏(在名义上大约与电源电压相同)。这样超Vth栅极工作电压提供了切换速度更高以及关态/开态电阻比最大化的优点。
与常规的目前FET和集成电路设计相反，在非常低的亚Vth工作使得器件的本征沟道电阻(尤其是在“开”态，即沟道的本征开态电阻)起主要作用，并且因此源极、漏极和延伸区域的非本征串联电阻就比较不重要了。同时，在常规的晶体管设计中，栅极-源极和漏极的电容由于源极和/或漏极和/或延伸注入物与栅极的交叠而成为性能退化的主要来源。因此，本发明寻求通过以相当高的非本征串联电阻为代价使交叠电容最小同时将沟道电阻(和外部或非本征串联电阻)保持到可接受的水平，而优化FET。此设计优化标准与目前的超Vth技术非常不同，即沟道电阻低并且不能容忍栅极/扩散欠重叠(例如，不存在源极/漏极或延伸注入物与栅极的交叠)，这是由于栅极与源极/漏极扩散结之间区域中的非本征串联电阻较高并且表现出有害的短沟道效应、穿通等。利用如下措施进一步优化按照本发明的FET设计：通过提供超薄栅极叠层、优选是也降低成本和工艺复杂性的未硅化源极/漏极区域，而将容许的(与亚Vth工作状况中增大的名义沟道电阻相比)高栅极和扩散电阻赋予给串联电阻，同时避免由于延伸注入物的复杂性而对比例变换极限到更小尺寸的限制，以及避免由于省略形成这种结构所需要的工艺而危及产率。
再参照图1，在所示出的示范性实施例中按照本发明的FET100与美国专利申请10/710,007中公开的相似(该文献作为参考全部并入本文)，包括在基片或层10中从栅极凹进的源极/漏极深扩散区110、任选的扩散延伸区120，扩散延伸区120与源极/漏极区110邻接，并大致延伸到栅极结构，同时与其欠重叠但不在其下面延伸，可能从其中稍稍凹进。源极/漏极扩散区的深度倾向于减小其中的电阻，即使在由于倾向于提高关态/开态电阻比的延伸区120而使得传导沟道保持接近于基片或层10的表面时不硅化。
FET100的沟道在延伸区120之间也可具有掺杂区170，此掺杂区170优选用可用作注入物之硬掩模的镶嵌(damascene)栅极心140形成(如果使用的话)。这样的注入物可用来进一步界定基片10的表面附近和栅极结构附近的注入物传导沟道，并减小传导沟道的电阻，但已经发现，本发明在通过对上述并入的美国专利申请中公开的结构进行其它改进而获得极高性能和低成本时，这样的注入物是不必要的。同样，虽然镶嵌栅极结构在本发明的一些应用中对于具体的集成电路设计是优选的，但是这样的栅极结构以及镶嵌电极心的使用，对于本发明的成功实践都不是必要的，并且事实上，对于本发明的普通应用由于其成本较高也不是优选的。总之，虽然以上并入的美国专利申请公开了一种为了在亚Vth状况工作而完全优化的晶体管结构，但是为了用于在这种状况工作的高集成密度集成电路，其不必完全优化，只是作为本发明的优选实施例，这是因为诸如被认为是优选特征的延伸注入物和沟道掺杂区之类的特征成本高且复杂，因此按照本发明这些特征由于成本和工艺复杂性使得产率下降，而变成可采用但不是优选的(除非在具体的关键应用中)。
栅极叠层结构对于本发明的实践同样不是关键的，但优选包括诸如氧化物或高介电常数材料(称作“高K”材料)之类的薄栅极绝缘体180和栅导体160，正如以上提及的，这些元件优选非常薄，且将优选的总厚度(尽管对于本发明的成功实践不是关键的)优选地限制到约500或更小，而栅极氧化物的厚度保持到大约10-100。通过比较，对于超-Vth工作范围的晶体管，最小的栅极叠层高度经常为1000-1700，即使这样的栅极叠层高度使得在光刻触点的形成中具有一定的工艺困难。优选地提供第一间隔物130和第二间隔物150，并且这二者或其一可任选地用来控制源极/漏极和/或延伸注入物。然而，应该理解，延伸注入物/扩散区对于本发明的实践也不是关键的，并且事实上，为了减小工艺复杂性，优选省略延伸注入物/扩散区，这样的省略据发现，对由包括按照本发明基本原理的晶体管的高密度集成电路获得的性能影响相当小。总之，虽然上述一些特征被认为是本发明的优选特征，并且栅极和延伸区或源极/漏极区域的欠重叠(例如避免交叠)详细公开在以上并入的美国专利申请中，但是本发明，按照其最基本的原理，优选省略延伸区120和沟道掺杂区170，因为利用通过参照图2-7将要论述的简化工艺生产的非常简单的结构，就能够获得与增大的高集成密度相符的高性能。以下工艺完成了集成电路晶体管和集成电路本身的制造，直到在芯片上形成附加元件和器件(例如逻辑和存储器)并进一步将这些元件连接起来。因此，该工艺也称作线路前端(FEOL)工艺。
形成具有欠重叠源极和漏极以及超薄栅极叠层但没有沟道注入物170或延伸区120的晶体管的优选简化工艺，是从基片或层10开始的，其中在基片或层10上依次沉积栅极氧化物层180’、优选多晶硅半导体层160’和氧化物硬掩模(例如氧化物)层200’。或者是，将这些层的任一层、全部或任意组合在提前制造的晶片中作为几层来提供。然而，通常优选的是，在基片或层10上形成这些层，以便控制栅极氧化物层180’的质量和厚度，以及优选非常薄的总栅极叠层厚度。然后，如图3所示，将硬掩模层200’进行构图，从而在栅极结构的所需部位产生掩模部分200。(当然，如果需要镶嵌栅极结构和/或沟道掺杂区170，那么像以上提及的那样，在所需的栅极部位进行硬掩模层200’的蚀刻，以本领域技术人员显而易见并在以上并入的美国专利申请中详细论述的方式制作沟道注入物并取代栅极叠层结构和硬掩模)。然后，通过蚀刻层160’和180’以形成栅极叠层400，而形成栅极结构。硬掩模可留在原地，以便使后序的杂质注入步骤容易进行。
然后，如图5所示，将用能够相对多晶硅和硬掩模200有选择被蚀刻的材料制成的侧壁间隔物500沉积在栅极叠层和硬掩模的侧面上并进行蚀刻和/或生长(如果使用两个间隔物500，600，那么第一间隔物通常是优选的)。优选地继续此工艺，以便用能够相对硬掩模200和侧壁间隔物500有选择地被蚀刻的材料来增大间隔物的厚度600(这样，如果随后除去间隔物600，那么间隔物500也能留在原地，以保护栅极氧化物的边缘，这是优选的)，直到使横向厚度大于用于各个nFET和pFET的源极/漏极扩散区的杂质扩散距离，以确保产生欠重叠(例如，从栅极叠层结构凹进)以及避免与栅极叠层交叠，这是由于在各个晶体管导电类型中使用的硼磷和/或砷的扩散速率不同而在nFET与pFET之间有所不同。通常，为了开发足够的最终侧壁厚度600，在将侧壁材料(例如，氧化物或氮化物，但也可能是提供上述蚀刻选择性的其它材料)进行覆盖各向同性沉积之后，进行各向异性蚀刻(如图6所示)。
然后，利用侧壁600和硬掩模，进行注入610，随后进行退火以激活并扩散注入的杂质，从而形成欠重叠结700(如图7所示)。正如图7中进一步示出的，现在去除侧壁600和硬掩模200，并且把它们去除是优选的。这两个结构的去除是利用一个选择性蚀刻实施的，如果其材料对选择的蚀刻剂显现出相比以上提及的有选择地蚀刻的硬掩模200和侧壁间隔物500的材料所保护的基片10和栅极叠层结构材料相当的蚀刻速率。
晶体管结构现在实质上已经完成，因为优选的是，避免栅极、源极和漏极的硅化，同时利用任何公知技术形成它们的触点730，以便这些晶体管结构基本上包括未合金化的半导体材料，因为按照本发明，由于源极和漏极扩散的欠重叠/凹进而导致的栅极电容的减小已经发现远远优越于从减小的源极/漏极电阻赢得的可能性能。也就是说，即使源极和漏极没有硅化，当晶体管在亚Vth或亚Vth附近控制电压状况工作以减小可能的功率耗散需求时，非本征串联电阻也是可比的并且通常不会明显大于沟道电阻(尽管如上所述，由于提供掺杂区170，可使沟道电阻减小一定程度)。通常，延伸注入物，虽然可能是与本发明相符的优选特征，但是在亚Vth和亚Vth附近状况工作的过程中将不能明显改善传导特征，因此足以证明工艺复杂性需要增大。而且，在图7中，欠重叠的结700形成CMOS电路中经常需要的各个晶体管的公共源极和漏极区域。然而，通过在上述工艺之前(例如在图2所示的步骤之前)在基片或层10上首先形成隔离结构710，或者通过在图6的注入步骤之后蚀刻沟槽720并沉积隔离结构710，或者以本领域技术人员显而易见的其它方式，能够将这些晶体管分离开。
从前面应该看出，参照图2-7的上述工艺的复杂性最小，并且甚至在晶体管被按比例变换到可与目前及可预见的技术状态中的最小光刻特征尺寸相比的尺寸时，也能够可靠、重复和以高产率来实施。还应该理解，为了在亚Vth或亚Vth附近控制电压状况进行工作，对由此复杂性最小的工艺获得的晶体管结构进行实质性优化，并且其性能得到大大改善，这是因为通过如下措施使得栅极-源极和/或漏极扩散电容最小，同时栅电极厚度最小(并且按照在更低电压进行工作，栅极绝缘体的厚度减小到已知晶体管设计中要求的厚度以下)：开发超薄栅极叠层(鉴于栅极表面在形成有源极和漏极的基片之上的距离更短，还简化了触点的形成)；增大切换速度，同时减小驱动要求并改善对沟道传导的控制，并且通常提高所获得的与最大集成密度相符的潜在关态/开态电阻比，从而也增大了抗噪度和可用的时钟速率(由于在与常规集成电路相比减小更多的电压下工作而不会被功率耗散所限)。
考虑到前面的描述，看到，本发明提供了一种包括新颖的晶体管设计的集成电路，这种晶体管设计甚至在以最大集成密度的集成电路中最小的可用光刻特征尺寸进行生产时，也可能以高产率利用最小复杂程度的工艺可靠地生产，并且提供了高性能(不是以高关态/开态电阻比限制的功率耗散)。当性能的非常轻微的进一步改进对于本发明的给定应用是关键的时候，参照图1论述的优选特征能够与容许的工艺复杂性合并。
虽然已经就单个优选的实施例描述了本发明，但是本领域的技术人员将认识到，本发明能够用所附权利要求书的精髓和范围内的修改进行实践。

Claims (20)

1、一种包括至少一个在亚阈值电压工作的场效应晶体管的集成电路，所述场效应晶体管包括：
半导体材料层，
栅极结构，
结，所述结与所述栅极结构欠重叠或者从所述栅极结构凹进，所述结在所述半导体材料层中限定出源漏极区域，其中
所述栅极结构以及所述源漏极区域基本上是由未合金化的半导体材料构成的。
2、如权利要求1所述的集成电路，其中所述的栅极结构具有不超过500的总厚度。
3、如权利要求2所述的集成电路，其中所述栅极结构的栅极绝缘体具有小于100的厚度。
4、如权利要求2所述的集成电路，其中所述栅极结构的栅极绝缘体具有10-100范围内的厚度。
5、如权利要求1所述的集成电路，其中所述栅极结构的栅极绝缘体包括高K材料。
6、如权利要求1所述的集成电路，其中所述结是作为两个相邻晶体管公共的扩散区而形成的。
7、如权利要求1所述的集成电路，其中所述晶体管还包括延伸注入物。
8、如权利要求6所述的集成电路，其中所述延伸注入物延伸到所述栅极结构但不与其交叠。
9、如权利要求1所述的集成电路，其中所述晶体管还包括镶嵌栅极心。
10、如权利要求1所述的集成电路，其中所述晶体管还包括沟道掺杂区。
11、如权利要求1所述的集成电路，其中在晶体管之间还包括隔离结构。
12、一种包括至少一个晶体管的集成电路，所述晶体管包括：
半导体材料层，
在所述半导体材料层上形成的栅极叠层，所述栅极叠层具有500或更小的厚度，以及
源漏极扩散区，所述源漏极扩散区与所述栅极结构欠重叠，从而当所述晶体管在亚Vth电压状况工作时，所述晶体管的非本征电阻小于所述晶体管的沟道区域的本征开态电阻。
13、如权利要求12所述的集成电路，其中所述栅极结构的栅极绝缘体具有10-100的厚度。
14、如权利要求12所述的集成电路，其中所述栅极结构的栅极绝缘体包括高K材料。
15、如权利要求12所述的集成电路，其中所述结是作为两个相邻晶体管公共的扩散区而形成的。
16、如权利要求12所述的集成电路，其中所述晶体管还包括延伸注入物。
17、一种集成电路的制造方法，包括如下步骤：
对位于半导体材料层上的硬掩模进行构图，从而限定出栅极叠层的位置；
按照所述硬掩模的所述构图形成栅极叠层结构；
在所述栅极叠层之间的以下这样的区域中注入并扩散杂质：这些区域与所述栅极叠层欠重叠或者从所述栅极叠层凹进，从而当所述晶体管在亚Vth电压状况工作时，所述晶体管的非本征串联电阻不超过所述晶体管的本征沟道开态电阻；以及
形成以下位置的触点：在这些位置，在不使所述区域合金化的情况下实施所述注入步骤。
18、如权利要求17所述的方法，其中还包括在所述集成电路的晶体管之间形成隔离结构的步骤。
19、如权利要求18所述的方法，其中所述注入步骤包括：通过在所述栅极叠层结构上形成侧壁而限定所述欠重叠的步骤。
20、如权利要求18所述的方法，其中形成触点的所述步骤是这样的：源漏极区域基本上是由未合金化的掺杂半导体材料构成的。
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