CN101295734A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，所述半导体装置可以以进一步简单的工艺比常规的半导体装置降低结电容且实现低耗电量化。本发明的半导体装置具有基础衬底、形成在基础衬底上的半导体膜、形成在半导体膜上的栅绝缘膜、以及形成在栅绝缘膜上的电极，其中半导体膜具有中间夹着栅绝缘膜与电极重叠的沟道形成区域，在半导体膜所具有的凹部和基础衬底之间形成有空洞，并且沟道形成区域在凹部与空洞接触。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种使用SOI(绝缘体上硅)衬底的半导体装置及其制造方法。本发明特别涉及贴合SOI技术，并且涉及一种半导体装置及其制造方法，所述半导体装置使用通过中间夹着绝缘膜将单晶或多晶半导体膜贴合在衬底上而获得的SOI衬底。
背景技术
对于半导体集成电路的高集成化、高速化、高功能化、低耗电量化的要求提高，为了实现这些要求，作为替代体晶体管的有效手段，使用SOI衬底的晶体管引人注目。与体晶体管相比，使用SOI衬底的晶体管可以期待实现高速化、低耗电量化，这是因为由于在绝缘膜上形成半导体膜，所以可以降低寄生电容并且抑制流过衬底的泄漏电流的产生的缘故。由于可以减少用作有源层的半导体膜的厚度，所以可以进一步抑制短沟道效应，而可以实现元件的微细化及半导体集成电路的高集成化。另外，使用SOI衬底的晶体管是完全无闩锁的，所以没有元件被起因于闩锁的发热损坏的担忧。而且，由于没有如体晶体管那样进行元件分离的必要，所以具有可以缩短元件之间的距离而实现高集成化之类的优点。
作为SOI衬底的制造方法的一种，有中间夹着绝缘膜将半导体膜贴合到衬底上的贴合法诸如以智能剥离(Smart Cut)为典型的UNIBOND、ELTRAN(外延层转移法)、介电质隔离法、PACE(等离子体辅助化学刻蚀)法等。通过使用上述贴合法，可以将使用单晶半导体膜的高功能集成电路形成在任何衬底上。
使用SOI衬底的晶体管在半导体膜的杂质区域和衬底之间形成结电容。当实现半导体集成电路的进一步低耗电量化时，该结电容的降低是非常重要的问题。优选对于在杂质区域和衬底之间存在的绝缘膜使用维持绝缘性且低介电常数的材料，以便降低结电容并且确保集成电路的稳定工作。
在下述的专利文献1中公开了具有SON(Silicon on Nothing)结构的晶体管，其中在半导体膜和衬底之间设置有空心的空间。另外，在专利文献2中公开了在半导体膜和衬底之间具有空洞的SOI衬底的结构。通过使用相对介电常数为1的空气来使衬底和半导体膜绝缘，可以降低结电容。
[专利文献1]日本专利申请特开2001-144276号公报
[专利文献2]日本专利申请特开2004-146461号公报
然而，在专利文献1所公开的具有SON结构的晶体管在制造工序中多使用要注意处理的氢气体，并且难以控制半导体膜的厚度和空洞的位置，而需要通过复杂工艺来形成。在半导体膜中，结晶生长进行并相遇的部分的结晶性比其他部分差，所以存在有元件特性不均匀而难以获得高成品率的问题。另一方面，在采用专利文献2所公开的SOI衬底时，要形成的具有SON结构的晶体管还有降低结电容的余地。
发明内容
鉴于上述问题，本发明提供一种半导体装置及其制造方法，所述半导体装置可以以进一步简单的工艺比常规的半导体装置降低结电容而实现低耗电量化。
在本发明中，通过将形成有凹部的键合衬底(半导体衬底)的一部分转置到基础衬底(支撑衬底)上，在基础衬底上形成与基础衬底之间具有空洞的半导体膜。使用该半导体膜来形成具有晶体管等的半导体元件的半导体装置。具体而言，本发明的半导体装置所具有的晶体管在用作有源层的半导体膜和基础衬底之间具有空洞。上述空洞可以是一个或多个。另外，上述空洞可以形成为与半导体膜的沟道形成区域重叠，也可以形成为与源极及漏极中的任一方重叠，或者也可以形成为与源极、漏极、以及沟道形成区域重叠。
另外，在本发明的半导体装置的制造方法中，在键合衬底上形成之后用作空洞的凹部。接着，通过以使所述凹部朝向基础衬底一侧的方式贴合键合衬底和基础衬底来在键合衬底和基础衬底之间形成空洞。将键合衬底劈开使其一部分残留在基础衬底上，并且在基础衬底上形成在其与基础衬底之间具有所述空洞的半导体膜。接着，在将所述空洞维持在半导体膜与基础衬底之间的同时，将所述半导体膜加工成所希望的形状，来形成晶体管等的半导体元件。
或者，在本发明的半导体装置的制造方法中，在键合衬底形成之后用作空洞的凹部、以及之后用作半导体元件的凸部。以凸部的高低差比凹部的高低差大、并且形成有凹部的区域包含在凸部的内部的方式进行配置。接着，贴合键合衬底和基础衬底以使所述凹部及所述凸部朝向基础衬底一侧，从而在键合衬底和基础衬底之间形成空洞。将键合衬底劈开使其凸部的一部分残留在基础衬底上，来在基础衬底上形成与基础衬底之间具有所述空洞的半导体膜。使用形成在基础衬底上的半导体膜来形成晶体管等的半导体元件。
在本发明的半导体装置所具有的晶体管中，半导体膜与空洞相接触。由此，通过例如使用其相对介电常数比氧化硅等的无机绝缘膜低的空气、氮、惰性气体等充满空洞，可以降低晶体管的寄生电容或结电容。由此，可以实现半导体装置的低耗电量化。
在本发明的制造方法中，可以通过已确立的工艺如蚀刻等来形成凹部，所以可以更加安全且简单的制造方法可控性好地形成具有所希望的深度及形状的空洞。因此，可以抑制制造半导体装置所需的成本并提高成品率。
附图说明
图1A至1C是示出本发明的半导体装置所具有的晶体管的结构的截面图；
图2A至2C是示出本发明的半导体装置所具有的晶体管的结构的俯视图及截面图；
图3A至3C是示出本发明的半导体装置所具有的晶体管的结构的俯视图及截面图；
图4A至4C是示出本发明的半导体装置所具有的晶体管的结构的俯视图及截面图；
图5A至5C是示出本发明的半导体装置所具有的晶体管的结构的俯视图及截面图；
图6A至6D是示出本发明的半导体装置所具有的晶体管的结构的俯视图及截面图；
图7A至7D是示出本发明的半导体装置的制造方法的图；
图8A至8C是示出本发明的半导体装置的制造方法的图；
图9A至9D是示出本发明的半导体装置的制造方法的图；
图10A和10B是示出本发明的半导体装置的制造方法的图；
图11A至11D是示出本发明的半导体装置的制造方法的图；
图12A至12C是示出本发明的半导体装置的制造方法的图；
图13是示出本发明的半导体装置的制造方法的图；
图14A至14C是示出本发明的半导体装置所具有的反相器的结构的图；
图15A至15C是示出本发明的半导体装置所具有的NAND的结构的图；
图16是示出本发明的半导体装置的一种的RF标签的结构的图；
图17是示出本发明的半导体装置的一种的CPU的结构的图；
图18A和18B是示出本发明的半导体装置的制造方法的图；
图19A和19B是示出本发明的半导体装置的制造方法的图；
图20是示出本发明的半导体装置的制造方法的图；
图21A至21C是使用了本发明的半导体装置的电子设备的图。
具体实施方式
下面，将参照附图说明本发明的实施方式。但是，本发明可以通过多种不同的方式来实施，所属技术领域的普通人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。
实施方式1
使用图1A对于在本发明的半导体装置中的半导体元件所具有的半导体膜的结构进行说明。
图1A所示的半导体膜100形成在平坦的基础衬底101上。半导体膜100在基础衬底101一侧具有凹部，由该凹部形成在半导体膜100和基础衬底101之间的空洞102。空洞102的位置及数量不局限于图1A所示的结构。设在半导体膜100和基础衬底101之间的空洞102可以是一个或多个。
另外，在半导体膜100和基础衬底101之间的除了形成有空洞102的部分以外的区域形成有绝缘膜103。另外，在绝缘膜103和基础衬底101之间还形成有绝缘膜104。通过将绝缘膜103和绝缘膜104接合，可以贴合半导体膜100和基础衬底101。
绝缘膜103可以由一个绝缘膜形成或层叠多个绝缘膜来形成。另外，绝缘膜104也可以由一个绝缘膜形成或层叠多个绝缘膜来形成。
绝缘膜104既可以形成在基础衬底101的整个表面上，又可以至少在与绝缘膜103重叠的区域中部分地形成。
虽然在图1A中使用绝缘膜103及绝缘膜104贴合半导体膜100和基础衬底101，但本发明不局限于该结构。不需要一定设置绝缘膜103和绝缘膜104双方，而只设置任一方即可。例如，在仅形成绝缘膜103和绝缘膜104中的绝缘膜104时，通过将绝缘膜104和半导体膜100接合，可以贴合基础衬底101和半导体膜100。而在仅形成绝缘膜103和绝缘膜104中的绝缘膜103时，通过将绝缘膜103和基础衬底101接合，可以贴合基础衬底101和半导体膜100。
接着，对于一种晶体管的结构进行说明，所述晶体管是使用了图1A所示的半导体膜100的半导体元件的一种。图1B是使用半导体膜100形成的晶体管的截面图的一例。图1B所示的晶体管在其半导体膜100中具有用作源极或漏极的一对杂质区域105、106、以及沟道形成区域107。图1B所示的晶体管以中间夹着栅绝缘膜108地与沟道形成区域107重叠的方式具有用作栅极的电极109。
在图1B所示的晶体管中，空洞102设置在与沟道形成区域107及电极109重叠的位置。另外，在本发明中，空洞的位置不局限于图1B所示的结构。空洞既可以形成为与一对杂质区域105、106的任一方重叠，又可以形成为与一对杂质区域105、106及沟道形成区域107重叠。在将空洞形成为至少与沟道形成区域107重叠时，与将空洞形成为仅重叠于杂质区域105、106时相比，可以进一步抑制自加热。
接着说明使用具有两个凹部的半导体膜110的晶体管的结构。图1C是使用具有两个凹部的半导体膜110形成的晶体管的截面图的一例。图1C所示的晶体管在其半导体膜110中具有用作源极或漏极的一对杂质区域111、112、以及沟道形成区域113。图1C所示的晶体管具有用作栅极的电极115，该电极115夹着栅绝缘膜114与沟道形成区域113重叠。
图1C所示的晶体管在其半导体膜110和基础衬底116之间具有由凹部形成的空洞117、118。空洞117、118设置在分别与一对杂质区域111、112重叠的位置。在空洞117、118至少与杂质区域111、112重叠时，与形成仅重叠于沟道形成区域113的空洞时相比，可以进一步降低晶体管的结电容。
本发明的半导体装置所具有的晶体管在半导体膜100与基础衬底102之间具有空洞102，在半导体膜110与基础衬底116之间具有空洞117、118，并且半导体膜100与空洞102接触，半导体膜110与空洞117、118接触。由此，例如通过使用其相对介电常数比氧化硅等的无机绝缘膜低的空气、氮、惰性气体等充满空洞102、117、118，可以降低晶体管的寄生电容或结电容。优选降低上述气体的含水率，以便抑制温度变化所导致的体积膨胀。另外，实际上，在半导体膜100、110的分别与空洞102、117、118接触的部分有时形成自然氧化膜。然而，专利文献2所记载的绝缘膜以具有几μm至几百μm的厚度为前提，与该绝缘膜相比，自然氧化膜的厚度非常薄为几nm左右。由此，可以说，本发明与在半导体膜100、110的分别与空洞102、117、118接触的部分形成具有上述厚度的绝缘膜时相比，可以降低晶体管的寄生电容或结电容。
另外，虽然在本实施方式中示出了使用空气等的气体填充空洞102、117、118的情况，但本发明不局限于该结构。例如，也可以使用其相对介电常数比氧化硅等的无机绝缘膜低的气体以外的材料，例如里面有多个气孔的多孔绝缘膜(多孔材料)等，填充空洞102、117、118。
另外，包含在本发明的范畴的半导体装置包括所有半导体装置，例如微处理器、图像处理电路等的集成电路、半导体显示装置等。半导体显示装置在其范畴包括液晶显示装置、在各个像素中具有以有机发光元件(OLED)为典型的发光元件的发光装置、DMD(数字微镜装置)、PDP(等离子体显示面板)、FED(场致发光显示装置)等、以及具有将使用半导体膜的电路元件用于驱动电路的其它显示装置。
实施方式2
在本实施方式中，对于本发明的半导体装置所具有的晶体管的更具体结构进行说明。
图2A至2C示出本发明的半导体装置所具有的晶体管的截面图及俯视图的一例。图2A是晶体管的俯视图，将图2A的A-A’的截面图示出于图2B，并且将图2A的B-B’的截面图示出于图2C。
图2A至2C所示的晶体管具有用作有源层的半导体膜120、与半导体膜120重叠的部分用作栅极的电极121、以及设置在半导体膜120和电极121之间的栅绝缘膜122。另外，半导体膜120具有用作源极或漏极的杂质区域123、124、沟道形成区域125、以及分别设置在杂质区域123与沟道形成区域125及杂质区域124与沟道形成区域125之间的LDD(轻掺杂漏)区域126、127。
在半导体膜120和基础衬底129之间设置有一个空洞130。空洞130设置在与半导体膜120重叠的区域内部。另外，空洞130与半导体膜120中的沟道形成区域125重叠。在将空洞形成为至少与沟道形成区域125重叠时，与将空洞形成为仅重叠于杂质区域123、124时相比，可以进一步抑制自加热。
另外，虽然在图2A至2C所示的晶体管中，半导体膜120具有LDD区域126、127，但本发明不局限于该结构。既可以不需要一定设置LDD区域126、127，又可以仅设置有LDD区域126、127的任一方。另外，虽然在图2A至2C所示的晶体管中，LDD区域126、127设置在半导体膜120中的与电极121重叠的区域以外的区域，但本发明不局限于该结构。LDD区域126、127也可以设置在与电极121重叠的区域。或者，也可以以延伸至与电极121重叠的区域及其他区域方式进行设置。
另外，虽然在图2A至2C所示的晶体管中，当形成LDD区域126、127时用作掩模的侧壁128设置在电极121的侧部，但本发明不局限于该结构。
图3A至3C示出本发明的半导体装置所具有的晶体管的截面图及俯视图的一例。图3A是晶体管的俯视图，将图3A的A-A’的截面图示出于图3B，并且将图3A的B-B’的截面图示出于图3C。
图3A至3C所示的晶体管具有用作有源层的半导体膜140、与半导体膜140重叠的部分用作栅极的电极141、以及设置在半导体膜140和电极141之间的栅绝缘膜142。另外，半导体膜140具有用作源极或漏极的杂质区域143、144、沟道形成区域145、以及分别设置在杂质区域143与沟道形成区域145及杂质区域144与沟道形成区域145之间的LDD(轻掺杂漏)区域146、147。
在半导体膜140和基础衬底149之间设置有一个空洞150。空洞150不是在与半导体膜140重叠的区域里面设置，而是扩展到半导体膜140的端部。由此，空洞150与图2A至2C的晶体管不同，凹部扩展到半导体膜140的端部，因而，空洞150在半导体膜140的端部开口。另外，空洞150与半导体膜140中的沟道形成区域145重叠。在将空洞形成为至少与沟道形成区域145重叠时，与将空洞形成为仅重叠于杂质区域143、144时相比，可以进一步抑制自加热。另外，通过使空洞150在半导体膜140的端部开口，可以降低空洞150的内部和外部的气压差。由此，即使热处理时急剧改变温度时，也可以防止半导体膜140的形状变化。
另外，虽然在图3A至3C所示的晶体管中，半导体膜140具有LDD区域146、147，但本发明不局限于该结构。既可以不需要一定设置LDD区域146、147，又可以仅设置LDD区域146、147的任一方。另外，虽然在图3A至3C所示的晶体管中，LDD区域146、147设置在半导体膜140中的与电极141重叠的区域以外的区域，但本发明不局限于该结构。LDD区域146、147也可以设置在与电极141重叠的区域。或者，也可以以延伸至与电极141重叠的区域及其他区域的方式进行设置。
另外，虽然在图3A至3C所示的晶体管中，当形成LDD区域146、147时用作掩模的侧壁148设置在电极141的侧部，但本发明不局限于该结构。
图4A至4C示出本发明的半导体装置所具有的晶体管的截面图及俯视图的一例。图4A是晶体管的俯视图，将图4A的A-A’的截面图示出于图4B，并且将图4A的B-B’的截面图示出于图4C。
图4A至4C所示的晶体管具有用作有源层的半导体膜160、与半导体膜160重叠的部分用作栅极的电极161、以及设置在半导体膜160和电极161之间的栅绝缘膜162。另外，半导体膜160具有用作源极或漏极的杂质区域163、164、沟道形成区域165、以及分别设置在杂质区域163与沟道形成区域165及杂质区域164与沟道形成区域165之间的LDD(轻掺杂漏)区域166、167。
在半导体膜160和基础衬底169之间设置有两个空洞170和空洞171。空洞170与杂质区域163重叠，并且空洞171与杂质区域164重叠。另外，空洞170和空洞171既可以完全容纳在与半导体膜160重叠的区域内部，又可以不是容纳而是扩展到半导体160的端部从而在半导体膜160的端部具有凹部。在以至少与杂质区域163、164重叠的方式形成空洞170、171时，与将空洞形成为仅重叠于沟道形成区域165时相比，可以降低晶体管的结电容。另外，在空洞170、171扩展到半导体膜160的端部时，空洞170、171在半导体膜160的端部开口，可以降低空洞170、171的内部和外部的气压差。由此，在热处理中急剧改变温度时，也可以防止半导体膜160的形状变化。
另外，虽然在图4A至4C所示的晶体管中，半导体膜160具有LDD区域166、167，但本发明不局限于该结构。既可以不需要一定设置LDD区域166、167，又可以仅设置LDD区域166、167的任一方。另外，虽然在图4A至4C所示的晶体管中，LDD区域166、167设置在半导体膜160中的与电极161重叠的区域以外的区域，但本发明不局限于该结构。LDD区域166、167也可以设置在与电极161重叠的区域。或者，也可以以延伸至与电极161重叠的区域及其他区域的方式来设置。
另外，虽然在图4A至4C所示的晶体管中，当形成LDD区域166、167时用作掩模的侧壁168设置在电极161的侧部，但本发明不局限于该结构。
图5A至5C示出本发明的半导体装置所具有的晶体管的截面图及俯视图的一例。图5A是晶体管的俯视图，将图5A的A-A’的截面图示出于图5B，并且将图5A的B-B’的截面图示出于图5C。
图5A至5C所示的晶体管具有用作有源层的半导体膜180、与半导体膜180重叠的部分用作栅极的电极181、以及设置在半导体膜180和电极181之间的栅绝缘膜182。另外，半导体膜180具有用作源极或漏极的杂质区域183、184、沟道形成区域185、以及分别设置在杂质区域183与沟道形成区域185及杂质区域184与沟道形成区域185之间的LDD(轻掺杂漏)区域186、187。
在半导体膜180和基础衬底189之间设置有一个空洞190。空洞190与杂质区域183、184、以及沟道形成区域185重叠。另外，空洞190既可以完全容纳在与半导体膜180重叠的区域内部，又可以不是容纳而扩展到半导体180的端部从而在半导体膜180的端部具有凹部。在空洞190与杂质区域183、184、以及沟道形成区域185重叠时，不仅可以抑制自加热，而且可以进一步降低晶体管的结电容。另外，当在半导体膜180的端部具有凹部时，由于空洞190在半导体膜180的端部开口，所以可以降低空洞190的内部和外部的气压差。由此，即使热处理中急剧改变温度时，也可以防止半导体膜180的形状变化。
另外，虽然在图5A至5C所示的晶体管中，半导体膜180具有LDD区域186、187，但本发明不局限于该结构。既可以不需要一定设置LDD区域186、187，又可以仅设置LDD区域186、187的任一方。另外，虽然在图5A至5C所示的晶体管中，LDD区域186、187设置在半导体膜180中的与电极181重叠的区域以外的区域，但本发明不局限于该结构。LDD区域186、187也可以设置在与电极181重叠的区域。或者，也可以以延伸至与电极181重叠的区域及其他区域的方式来设置。
另外，虽然在图5A至5C所示的晶体管中，当形成LDD区域186、187时用作掩模的侧壁188设置在电极181的侧部，但本发明不局限于该结构。
图6A至6D示出本发明的半导体装置所具有的晶体管的截面图及俯视图的一例。图6A是晶体管的俯视图，将图6A的A-A’的截面图示出于图6B，将图6A的B-B’的截面图示出于图6C，并且图6A的C-C’的截面图示出于图6D。
图6A至6D所示的晶体管具有用作有源层的半导体膜500、与半导体膜500重叠的部分用作栅极的电极501、以及设置在半导体膜500和电极501之间的栅绝缘膜502。另外，半导体膜500具有用作源极或漏极的杂质区域503、504、沟道形成区域505、以及分别设置在杂质区域503与沟道形成区域505及杂质区域504与沟道形成区域505之间的LDD(轻掺杂漏)区域506、507。
在半导体膜500和基础衬底509之间设置有多个空洞510至515。空洞510、511与杂质区域503重叠，空洞512、513与杂质区域504重叠。另外，空洞514、515与杂质区域503、504及沟道形成区域505重叠。通过使空洞510、511与杂质区域503重叠且使空洞512、513与杂质区域504重叠，可以抑制自加热。另外，通过使空洞514、515与杂质区域503、504及沟道形成区域505重叠，不仅可以抑制自加热，而且可以进一步降低晶体管的结电容。
另外，空洞510至515既可以容纳在与半导体膜500重叠的区域内部，又可以不是容纳而是扩展到半导体500的端部从而在半导体膜500的端部具有凹部。在空洞510至515扩展到半导体膜500的端部时，由于空洞510至515在半导体膜500的端部开口，所以可以降低空洞510至515的内部和外部的气压差。由此，即使在通过加热处理而急剧改变温度时，也可以防止半导体膜500的形状变化。
另外，虽然在图6A至6D所示的晶体管中，半导体膜500具有LDD区域506、507，但本发明不局限于该结构。既可以不需要一定设置LDD区域506、507，又可以仅设置LDD区域506、507的任一方。另外，虽然在图6A至6D所示的晶体管中，LDD区域506、507设置在半导体膜500中的与电极501重叠的区域以外的区域，但本发明不局限于该结构。LDD区域506、507也可以设置在与电极501重叠的区域。或者，也可以以延伸至与电极501重叠的区域及其他区域的方式来设置。
另外，虽然在图6A至6D所示的晶体管中，当形成LDD区域506、507时用作掩模的侧壁508设置在电极501的侧部，但本发明不局限于该结构。
另外，在设置在半导体膜的下部的空洞如图5A至5C所示那样为一个的情况下，由于可以在半导体膜下部以更大的面积对空洞进行布图，因此与有多个空洞时相比，可以进一步降低结电容及寄生电容并且可以进一步抑制自加热。反之，在设置在半导体膜的下部的空洞如图6A至6D所示那样有多个的情况下，可以形成物理强度比有一个空洞时更大的晶体管。
另外，虽然在图2A至2C及图3A至3C所示的晶体管中，以与沟道形成区域重叠的方式仅形成有一个空洞，但本发明不局限于该结构。也可以以与沟道形成区域重叠的方式设置有多个空洞。在有一个空洞时，由于可以在沟道形成区域下部以更大的面积对空洞进行布图，因此，与有多个空洞时相比，可以进一步抑制自加热。反之，在设置在沟道形成区域的下部的空洞有多个时，与有一个空洞时相比，可以形成物理强度更大的晶体管。
另外，虽然在图4A至4C所示的晶体管中，分别设置有一个与各个杂质区域重叠的空洞，但本发明不局限于该结构。也可以设置有多个与一个杂质区域重叠的空洞。在与一个杂质区域重叠的空洞有一个的情况下，由于可以在杂质区域的下部以更大的面积对空洞进行布图，因此，与有多个空洞时相比，可以进一步抑制自加热。反之，设置在一个杂质区域的下部的空洞有多个的情况下，与有一个空洞时相比，可以形成物理强度更大的晶体管。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式3
在本实施方式中，对于本发明的半导体装置的制造方法进行说明，其中将半导体膜从加工成所希望的形状的半导体衬底(键合衬底)转置到支撑衬底(基础衬底)上。
首先，如图7A所示，准备在表面形成有绝缘膜201的键合衬底200。绝缘膜201由如氧化硅、氮氧化硅、氮化硅等的具有绝缘性的材料形成。由于绝缘膜201的厚度与之后形成的缺陷层202的深度有关，所以其厚度优选是均匀的。例如，在将氧化硅用于绝缘膜201时，优选使键合衬底200热氧化来形成绝缘膜201，例如优选在水蒸汽气氛中进行900℃至1100℃的热处理来形成。或者，也可以通过氧等离子体处理使键合衬底200氧化来形成绝缘膜201。另外，在将氧化硅用于绝缘膜201时，也可以使用硅烷和氧、TEOS(Tetraethoxysilane；正硅酸乙酯)和氧等的混合气体通过如热CVD、等离子体CVD、常压CVD、偏压ECRCVD等的气相淀积法形成绝缘膜201。在此情况下，也可以通过氧等离子体处理使绝缘膜201的表面致密化。
另外，作为绝缘膜201，也可以采用使用有机硅烷气体通过化学气相淀积法来制造的氧化硅。作为有机硅烷气体，可以使用如正硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲基氨基)硅烷(SiH(N(CH3)2)3)等的含硅化合物。
绝缘膜201可以由一个绝缘膜形成也可以层叠多个绝缘膜来形成。例如，在本实施方式中使用如下绝缘膜201：即从靠近键合衬底200一侧按顺序层叠有含氧量高于含氮量的氮氧化硅、含氮量高于含氧量的氮氧化硅、以及使用有机硅烷气体通过化学气相淀积法制造的氧化硅。
另外，在将氮化硅用于绝缘膜201时，可以使用硅烷和氨的混合气体通过等离子体CVD等的气相淀积法来形成。另外，在将氮氧化硅用于绝缘膜201时，可以使用硅烷和氨的混合气体或硅烷和氧化氮的混合气体通过等离子体CVD等的气相淀积法来形成。
另外，在从键合衬底200获得半导体膜的工序中，由于向键合衬底200注入高浓度的氢或稀有气体、或者氢离子或稀有气体离子，因此，存在键合衬底200的表面变粗，当使它与基础衬底接合时不能获得充分大的结合强度的情况。通过设置绝缘膜201，当注入氢或稀有气体、或者氢离子或稀有气体离子时保护键合衬底200的表面免受影响，而可以良好地接合基础衬底和键合衬底200。
接着，如箭头所示那样注入氢或稀有气体、或者氢离子或稀有气体离子，在离键合衬底200的表面一定深度的区域形成具有微孔的缺陷层202。缺陷层202的形成位置取决于上述注入的加速电压。由于从键合衬底200转置到基础衬底上的半导体膜207的厚度取决于缺陷层202的位置，因此，考虑到半导体膜的厚度来设定上述注入的加速电压。该半导体膜207的厚度为10nm至200nm，优选为10nm至50nm。例如，在向键合衬底200注入氢时，剂量优选为1×1016至1×1017/cm2。
接着，如图7B所示，通过将键合衬底200及绝缘膜201加工(构图)成所希望的形状，部分地去除绝缘膜201来形成开口部，进而在部分地去除了绝缘膜201的区域中、在键合衬底200形成凹部204。具体而言，可以通过使用由抗蚀剂形成的掩模203蚀刻键合衬底200及绝缘膜201，进行构图。凹部204相当于之后形成在晶体管的半导体膜和基础衬底之间的空洞。由此，考虑晶体管的半导体膜的形状而形成凹部204。将凹部204形成为其深度比形成有缺陷层202的位置的深度小。另外，在将键合衬底200加工(构图)成所希望的形状时，也可以不使用抗蚀剂而使用氮化硅等的无机绝缘膜作为硬质掩模。
对于蚀刻，例如使用如反应离子蚀刻(RIE)法、ICP(感应耦合等离子体)蚀刻法、ECR(电子回旋共振)蚀刻法、平行平板型(电容耦合型)蚀刻法、磁控管等离子体蚀刻法、双频等离子体蚀刻法或螺旋波等离子体蚀刻法等的干法蚀刻法即可。
例如，在使用ICP蚀刻法的情况下，将作为蚀刻气体的氯的流量设定为40sccm至100sccm，将投入线圈型电极的电力设定为100W至200W，将投入底部电极(偏压一侧)的电力设定为40W至100W，并且将反应压力设定为0.5Pa至1.0Pa即可。在本实施方式中，在作为蚀刻气体的氯的流量为100sccm、反应压力为1.0Pa、底部电极的温度为70℃、投入线圈型电极的RF(13.56MHz)电力为150W、以及投入底部电极(偏压一侧)的电力为40W的条件下进行蚀刻，来形成在键合衬底200中的深度为5nm至190nm、优选为20nm至150nm左右的凹部204。作为蚀刻气体，可以适当地使用如氯、氯化硼、氯化硅或四氯化碳等的氯基气体；如四氟化碳、氟化硫或氟化氮等的氟基气体；以及氧等。
另外，也可以在进行上述蚀刻之后，在可以抑制键合衬底200所受的损伤的条件下进一步进行蚀刻。例如，在作为蚀刻气体的氯的流量为100sccm、反应压力为0.67Pa、底部电极的温度为0℃、投入线圈型电极的RF(13.56MHz)电力为2000W、投入底部电极(偏压一侧)的电力为0W、以及蚀刻时间为30秒的条件下蚀刻几nm左右。另外，在上述蚀刻中所使用的蚀刻气体不局限于氯，例如也可以使用水、氢、氨等。通过进行上述蚀刻，可以修复当形成键合衬底200的凹部204时凹部204中的半导体表面所受到的等离子体损伤。通过修复等离子体损伤，由于可以防止载流子的寿命变短，因此可以降低当晶体管截止时的泄漏电流，即可以提高截止特性。而且，可以防止晶体管的阈值电压因为受等离子体损伤的影响而偏移。
另外，也可以不通过干法蚀刻而通过湿法蚀刻来形成凹部204。例如，在绝缘膜201由氧化硅、氧氮化硅、氮氧化硅形成的情况下，使用氢氟酸水溶液部分地蚀刻绝缘膜201。接着，使用氢氧化四甲铵(缩写：TMAH)溶液部分地蚀刻键合衬底200，来形成凹部204即可。
另外，也可以在形成凹部204之后且在贴合键合衬底200和基础衬底205之前对键合衬底200进行氢化处理。例如，在氢气气氛中以350℃进行两个小时左右的氢化处理。
在去除掩模203之后，如图7C所示，将形成有凹部204的键合衬底200和基础衬底205贴合在一起。以凹部204朝向键合衬底200一侧的方式贴合键合衬底200和基础衬底205。在基础衬底205的表面形成有绝缘膜206，以便进一步提高键合衬底200和基础衬底205的贴合强度。通过形成绝缘膜206，可以将形成在键合衬底200的绝缘膜201和绝缘膜206接合，来贴合键合衬底200和基础衬底205。
利用范德华力而形成接合，在室温下形成强固的接合。另外，由于可以在低温下进行上述接合，所以作为基础衬底205可以使用各种衬底。例如，作为基础衬底205，除了使用铝硅酸盐玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底之外，还可以使用石英衬底、蓝宝石衬底等的衬底。另外，作为基础衬底205，可以使用硅、砷化镓、磷化铟等的半导体衬底等。
作为键合衬底200，可以使用硅、锗等的单晶半导体衬底或多晶半导体衬底。除此之外，可以使用由砷化镓、磷化铟等的化合物半导体形成的单晶半导体衬底或多晶半导体衬底作为键合衬底200。另外，作为键合衬底200，还可以使用具有晶格畸变的硅、对于硅添加了锗的硅锗等的半导体衬底。具有晶格畸变的硅可以通过在其晶格常数大于硅的硅锗或氮化硅上进行成膜来形成。
另外，在贴合基础衬底205和键合衬底200之后，还可以进行加热处理或加压处理。通过进行加热处理或加压处理，可以提高接合强度。
绝缘膜206可以使用氧化硅、氮氧化硅来形成。在将氮氧化硅用于绝缘膜206的情况下，优选使用氧含量高于氮含量的氮氧化硅，具体而言，优选以55原子％至65原子％的浓度范围含有氧、以1原子％至20原子％的浓度范围含有氮、以25原子％至35原子％的浓度范围含有硅、以0.1原子％至10原子％的浓度范围含有氢的氮氧化硅。另外，在将半导体衬底用作基础衬底205的情况下，可以通过使基础衬底205热氧化，来形成绝缘膜206。
另外，还可以在绝缘膜206和基础衬底205之间设置氮化硅膜。通过在绝缘膜206和基础衬底205之间设置氮化硅膜，可以防止钠等的碱金属或碱土金属扩散到键合衬底200中而使之后形成的晶体管等的半导体元件的特性受负面影响。另外，还可以替代氮化硅膜而使用氮含量大于氧含量的氮氧化硅膜，其中以15原子％至30原子％的浓度范围含有氧、以20原子％至35原子％的浓度范围含有氮、以25原子％至35原子％的浓度范围含有硅、以15原子％至25原子％的浓度范围含有氢，以便防止杂质的扩散。或者，也可以使用氮化铝、氮氧化铝等来防止杂质的扩散。
通过在键合衬底200和基础衬底205之间接合然后进行热处理，在缺陷层202中相邻的微孔彼此结合，而微孔的体积增大。结果，如图7D所示，键合衬底200在缺陷层202中劈开，而键合衬底200的一部分的半导体膜207和绝缘膜201剥离。优选在键合衬底200的耐热温度以下的温度进行热处理，例如，在400℃至600℃的范围内进行热处理即可。借助于该剥离，半导体膜207和绝缘膜201被转置到基础衬底205上。之后，优选进行400℃至600℃的热处理，以便使绝缘膜201和绝缘膜206进一步强固地接合。
可以根据键合衬底200的面取向来控制半导体膜207的晶面取向。适当地选择具有与要形成的半导体元件适合的晶面取向的键合衬底200来使用即可。另外，晶体管的迁移率根据半导体膜207的晶面取向而不同。在要获得更高迁移率的晶体管的情况下，考虑到沟道方向和晶面取向而设定键合衬底200的贴合方向。
接着，如图8A所示，使转置了的半导体膜207的表面平坦化。平坦化不是一定需要的，但通过进行平坦化，可以提高之后形成的晶体管中的在半导体膜207和栅绝缘膜之间的界面的特性。具体而言，平坦化可以通过化学机械抛光(CMP)或液体喷射抛光等来进行。借助于上述平坦化，半导体膜207的厚度被减薄。
另外，在本实施方式中，虽然示出了采用智能剥离法的情况，其中通过形成缺陷层202将半导体膜207从键合衬底200剥离，但也可以采用其他贴合法如ELTRAN(外延层转移法)、介电质隔离法、PACE(等离子体辅助刻蚀)法等来将半导体膜207贴合在基础衬底205上。
接着，如图8B所示，通过对半导体膜207进行构图，形成岛状半导体膜208。也可以使用当对半导体膜207进行构图时使用的掩模来进行对绝缘膜201的构图。在岛状半导体膜208和基础衬底205之间设置有由凹部204形成的一对空洞209。
在本发明中，可以使用经过上述工序形成的半导体膜208来形成晶体管等的各种半导体元件。在图8C中，举例说明使用半导体膜208形成的晶体管210。
在本发明的制造方法中，由于通过蚀刻形成凹部204，所以可以以简单的步骤可控性好地形成具有所希望的深度及形状的空洞209。
另外，制造了的晶体管210在半导体膜208和基础衬底205之间具有空洞209，并且半导体膜208和空洞209彼此接触。由此，例如通过使用相对介电常数比氧化硅等的无机绝缘膜低的空气、氮、惰性气体等填充空洞209，可以降低晶体管210的寄生电容或结电容。优选降低上述气体中的含水率，以便抑制温度变化所导致的体积膨胀。另外，在实际上，有时在半导体膜208的与空洞209接触的部分形成自然氧化膜。然而，专利文献2所记载的绝缘膜以具有几μm至几百μm的厚度为前提，与该绝缘膜相比，自然氧化膜的厚度非常薄为几nm左右。由此，可以说，与在半导体膜208的与空洞接触的部分形成具有上述厚度的绝缘膜时相比，本发明可以降低晶体管210的寄生电容或结电容。
另外，虽然在本实施方式中示出了使用空气等的气体充满空洞209的情况，但本发明不局限于该结构。例如，也可以使用其相对介电常数比氧化硅等的无机绝缘膜低的气体以外的材料诸如里面有多个气孔的多孔绝缘膜(多孔材料)等充满空洞209。
另外，虽然在本实施方式中示出了在岛状半导体膜208和基础衬底205之间设置有两个空洞209的结构，但本发明不局限于该结构。被提供的空洞209可以是一个或三个以上的多个。另外，虽然在本实施方式中将空洞209形成为与用作源极或漏极的杂质区域211重叠，但本发明不局限于该结构。既可以将空洞209形成为与半导体膜208的沟道形成区域212重叠，又可以将空洞209形成为与一对杂质区域211及沟道形成区域212重叠。
另外，在空洞209至少与杂质区域211重叠时，与形成仅重叠于沟道形成区域212的空洞209时相比，可以进一步降低晶体管210的结电容。而在将空洞209形成为至少重叠于沟道形成区域21 2时，与将空洞209形成为仅重叠于杂质区域211时相比，可以进一步抑制自加热。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式4
在本实施方式中，对于本发明的半导体装置的制造方法进行说明，其中在形成成为岛状半导体膜的区域之后将半导体膜从半导体衬底(键合衬底)转置到支撑衬底(基础衬底)。
首先，如图9A所示，准备在表面形成有绝缘膜301的键合衬底300。绝缘膜301由如氧化硅、氮氧化硅、氮化硅等的具有绝缘性的材料形成。由于绝缘膜301的厚度与之后形成的缺陷层302的深度有关，所以其厚度优选是均匀的。例如，在将氧化硅用于绝缘膜301时，优选使键合衬底300热氧化来形成绝缘膜301，例如优选在水蒸汽气氛中进行900℃至1100℃的热处理来形成。或者，也可以通过氧等离子体处理使键合衬底300氧化来形成。另外，在将氧化硅用于绝缘膜301时，也可以使用硅烷和氧、TEOS(Tetraethoxysilane；正硅酸乙酯)和氧等的混合气体通过如热CVD、等离子体CVD、常压CVD、偏压ECRCVD等的气相淀积法形成绝缘膜301。在此情况下，也可以通过氧等离子体处理使绝缘膜301的表面致密化。
另外，作为绝缘膜301，也可以采用使用有机硅烷气体通过化学气相淀积法来制造的氧化硅。作为有机硅烷气体，可以使用如正硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲基氨基)硅烷(SiH(N(CH3)2)3)等的含硅化合物。
绝缘膜301可以由一个绝缘膜形成也可以层叠多个绝缘膜来形成。例如，在本实施方式中使用如下绝缘膜301：即从靠近键合衬底300一侧按顺序层叠有含氧量高于含氮量的氮氧化硅、含氮量高于含氧量的氮氧化硅、以及使用有机硅烷气体通过化学气相淀积法制造的氧化硅。
另外，在将氮化硅用于绝缘膜301时，可以使用硅烷和氨的混合气体通过等离子体CVD法等的气相淀积法来形成。另外，在将氮氧化硅用于绝缘膜301时，可以使用硅烷和氨的混合气体或硅烷和氧化氮的混合气体通过等离子体CVD法等的气相淀积法来形成。
另外，在从键合衬底300获得半导体膜的工序中，由于以高剂量条件向键合衬底300注入氢离子，因此，存在键合衬底300的表面变粗，当使它与基础衬底接合时不能获得充分大的结合强度的情况。通过设置绝缘膜301，当注入氢离子时保护键合衬底300的表面免受影响，而可以良好地接合基础衬底和键合衬底300。
接着，如箭头所示那样注入氢或稀有气体、或者氢离子或稀有气体离子，在离键合衬底300的表面一定深度的区域形成具有微孔的缺陷层302。缺陷层302被形成的位置取决于上述注入的加速电压。并且，由于从键合衬底300转置到基础衬底上的半导体膜310的厚度取决于缺陷层302的位置，因此，考虑到半导体膜的厚度来设定上述注入的加速电压。该半导体膜310的厚度为10nm至200nm、优选为10nm至50nm。例如，在向键合衬底300注入氢时，剂量优选为1×1016至1×1017/cm2。
接着，如图9B所示，通过将键合衬底300及绝缘膜301加工(构图)成所希望的形状，部分去除绝缘膜301来形成开口部，进而在部分去除绝缘膜301的区域的键合衬底300形成凹部304。具体而言，可以通过使用由抗蚀剂形成的掩模303蚀刻键合衬底300及绝缘膜301，进行构图。凹部304相当于之后形成在晶体管的半导体膜和基础衬底之间的空洞。由此，考虑晶体管的半导体膜的形状而形成凹部304。将凹部304形成为其深度比形成有缺陷层302的位置的深度小。另外，当将键合衬底300加工(构图)成所希望的形状时，也可以不使用抗蚀剂而使用氮化硅等的无机绝缘膜作为硬质掩模。
对于蚀刻，例如使用如反应离子蚀刻(RIE)法、ICP(感应耦合等离子体)蚀刻法、ECR(电子回旋共振)蚀刻法、平行平板型(电容耦合型)蚀刻法、磁控管等离子体蚀刻法、双频等离子体蚀刻法或螺旋波等离子体蚀刻法等的干法蚀刻法即可。
例如，在使用ICP蚀刻法的情况下，将作为蚀刻气体的氯的流量设定为40sccm至100sccm，将投入线圈型电极的电力设定为100W至200W，将投入底部电极(偏压一侧)的电力设定为40W至100W，并且将反应压力设定为0.5Pa至1.0Pa即可。在本实施方式中，在作为蚀刻气体的氯的流量为100sccm、反应压力为1.0Pa、底部电极的温度为70℃、投入线圈型电极的RF(13.56MHz)电力为150W、以及投入底部电极(偏压一侧)的电力为40W的条件下进行蚀刻，来形成在键合衬底300中的深度为5nm至190nm、优选为20nm至150nm左右的凹部304。作为蚀刻气体，可以适当地使用如氯、氯化硼、氯化硅或四氯化碳等的氯基气体；如四氟化碳、氟化硫或氟化氮等的氟基气体；以及氧等。
另外，也可以在进行上述蚀刻之后，在可以抑制键合衬底300所受的损伤的条件下进一步进行蚀刻。例如，在作为蚀刻气体的氯的流量为100sccm、反应压力为0.67Pa、底部电极的温度为0℃、投入线圈型电极的RF(13.56MHz)电力为2000W、投入底部电极(偏压一侧)的电力为0W、以及蚀刻时间为30秒的条件下蚀刻几nm左右。另外，在上述蚀刻中所使用的蚀刻气体不局限于氯，例如也可以使用水、氢、氨等。通过进行上述蚀刻，可以修复当形成键合衬底300的凹部304时凹部304中的半导体表面所受到的等离子体损伤。通过修复等离子体损伤，由于可以防止载流子的寿命变短，因此可以降低当晶体管截止时的泄漏电流，即可以提高截止特性。另外，可以防止晶体管的阈值电压因为受等离子体损伤的影响而偏移。
另外，也可以不通过干法蚀刻而通过湿法蚀刻来形成凹部304。例如，在绝缘膜301由氧化硅、氧氮化硅、氮氧化硅形成的情况下，使用氢氟酸水溶液部分地蚀刻绝缘膜301。接着，使用氢氧化四甲铵(缩写：TMAH)溶液部分地蚀刻键合衬底300，来形成凹部304即可。
通过在去除掩模303之后，如图9C所示那样对键合衬底300及绝缘膜301再次进行构图，部分去除绝缘膜301，进而在部分地残留有绝缘膜301的区域的键合衬底300上形成凸部305。具体而言，可以通过使用由抗蚀剂形成的掩模306并且蚀刻键合衬底300及绝缘膜301，进行构图。凸部305相当于之后成为岛状半导体膜的区域。由此，考虑到晶体管的半导体膜的形状来形成凸部305。另外，对形成凸部305的区域进行布图，使它将形成凹部304的区域包含在内部。凸部305以外的凹部307形成为深度大于形成缺陷层302的位置。另外，当将键合衬底300加工(构图)成所希望的形状时，也可以不使用抗蚀剂而使用氮化硅等的无机绝缘膜作为硬质掩模。
另外，在本实施方式中，在形成凹部304之后形成凸部305，但也可以在形成凸部305之后形成凹部304。
另外，也可以在形成凹部304和凸部305之后且在贴合键合衬底300和基础衬底308之前对键合衬底300进行氢化处理。例如，在氢气气氛中以350℃进行两个小时左右的氢化处理。
接着，在去除掩模306之后，如图9D所示，将形成有凹部304的键合衬底300和基础衬底308贴合在一起。以凹部304及凸部305朝向基础衬底308一侧的方式贴合键合衬底300和基础衬底308。在基础衬底308的表面形成有绝缘膜309，以便进一步提高键合衬底300和基础衬底308的贴合强度。通过形成绝缘膜309，可以将形成在键合衬底300的绝缘膜301和绝缘膜309接合，从而贴合键合衬底300和基础衬底308。
利用范德华力而形成接合，在室温下形成强固的接合。另外，由于可以在低温下进行上述接合，所以作为基础衬底308可以使用各种衬底。例如，作为基础衬底308，除了使用铝硅酸盐玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底之外，还可以使用石英衬底、蓝宝石衬底等的衬底。而且，作为基础衬底308，可以使用硅、砷化镓、磷化铟等的半导体衬底等。
作为键合衬底300，可以使用硅、锗等的单晶半导体衬底或多晶半导体衬底。除此之外，可以使用由砷化镓、磷化铟等的化合物半导体形成的单晶半导体衬底或多晶半导体衬底作为键合衬底300。另外，作为键合衬底300，还可以使用具有晶格畸变的硅、对于硅添加了锗的硅锗等的半导体衬底。具有晶格畸变的硅可以通过在其晶格常数大于硅的硅锗或氮化硅上进行成膜来形成。
另外，在贴合基础衬底308和键合衬底300之后，还可以进行加热处理或加压处理。通过进行加热处理或加压处理，可以提高接合强度。
绝缘膜309可以使用氧化硅、氮氧化硅来形成。在将氮氧化硅用于绝缘膜309的情况下，优选使用其氧含量高于氮含量的氮氧化硅，具体而言，优选以55原子％至65原子％的浓度范围含有氧、以1原子％至20原子％的浓度范围含有氮、以25原子％至35原子％的浓度范围含有Si、以0.1原子％至10原子％的浓度范围含有氢的氮氧化硅。另外，在将半导体衬底用作基础衬底308的情况下，可以通过使基础衬底308热氧化，来形成绝缘膜309。
另外，还可以在绝缘膜309和基础衬底308之间设置氮化硅膜。通过在绝缘膜309和基础衬底308之间设置氮化硅膜，可以防止钠等的碱金属或碱土金属扩散到键合衬底300中而之后形成的晶体管等的半导体元件的特性受负面影响。另外，还可以替代氮化硅膜而使用氮含量大于氧含量的氮氧化硅膜，其中可以15原子％至30原子％的浓度范围含有氧、以20原子％至35原子％的浓度范围含有氮、以25原子％至35原子％的浓度范围含有硅、以15原子％至25原子％的浓度范围含有氢，以便防止杂质的扩散。或者，也可以使用氮化铝、氮氧化铝等来防止杂质的扩散。
通过在键合衬底300和基础衬底308之间进行接合然后进行热处理，在缺陷层302中相邻的微孔彼此结合，而微孔的体积增大。结果，如图10A所示，键合衬底300在缺陷层302中劈开，而键合衬底300所具有的凸部305的一部分的半导体膜310和绝缘膜301剥离。优选在键合衬底300的耐热温度以下的温度进行热处理，例如，在400℃至600℃的范围内进行热处理即可。借助于该剥离，岛状半导体膜310和绝缘膜301被转置到基础衬底308上。之后，优选进行400℃至600℃的热处理，以便使绝缘膜301和绝缘膜309进一步强固地接合。
可以根据键合衬底300的面取向来控制半导体膜310的晶面取向。适当地选择具有与要形成的半导体元件适合的晶面取向的键合衬底300来使用即可。另外，晶体管的迁移率取决于半导体膜310的晶面取向。在要获得更高迁移率的晶体管的情况下，考虑到沟道方向和晶面取向而设定键合衬底300的贴合方向。
接着，如图10B所示，使转置了的半导体膜310的表面平坦化。平坦化不是一定需要的，但通过进行平坦化，可以提高之后形成的晶体管中的在半导体膜310和栅绝缘膜之间的界面的特性。具体而言，平坦化可以通过化学机械抛光(CMP)或液体喷射抛光等来进行。借助于上述平坦化，半导体膜310的厚度被减薄。
另外，在本实施方式中，虽然示出了采用智能剥离法的情况，其中通过形成缺陷层302将半导体膜310从键合衬底300剥离，但也可以采用其他贴合法如ELTRAN(外延层转移法)、介电质隔离法、PACE(等离子体辅助刻蚀)法等来将半导体膜310贴合在基础衬底308上。
在岛状半导体膜310和基础衬底308之间设置有由凹部304形成的一对空洞311。
在本发明中，可以使用经过上述工序形成的半导体膜310来形成晶体管等的各种半导体元件。
在本发明的制造方法中，由于通过蚀刻形成凹部304，所以可以以简单的步骤可控性好地形成具有所希望的深度及形状的空洞311。
另外，如本实施方式，在仅将岛状半导体膜310从键合衬底300剥离且转置到基础衬底308上的制造方法的情况下，不需要进行对转置到基础衬底308上的半导体膜的构图。由此，可以降低由于在转置到基础衬底308上之后进行的加工处理而导致的加热或蚀刻损伤。
另外，使用图10B所示的半导体膜310来形成的晶体管在半导体膜310和基础衬底308之间具有空洞311，并且半导体膜310和空洞311彼此接触。由此，通过使用其相对介电常数比氧化硅等的无机绝缘膜低的空气、氮、惰性气体等充满空洞311，可以降低晶体管的寄生电容或结电容。优选降低上述气体中的含水率，以便抑制温度变化所导致的体积膨胀。另外，在实际上，有时在半导体膜310的与空洞311接触的部分形成自然氧化膜。然而，专利文献2所记载的绝缘膜以具有几μm至几百μm的厚度为前提，与该绝缘膜相比，自然氧化膜的厚度非常薄为几nm左右。由此，可以说，与在半导体膜310的接触于空洞的部分形成具有上述厚度的绝缘膜时相比，本发明可以降低晶体管的寄生电容或结电容。
另外，虽然在本实施方式中示出了使用空气等的气体充满空洞311的情况，但本发明不局限于该结构。例如，也可以使用其相对介电常数比氧化硅等的无机绝缘膜低的气体以外的材料诸如里面有多个气孔的多孔绝缘膜(多孔材料)等充满空洞311。
另外，虽然在本实施方式中示出了在岛状半导体膜310和基础衬底308之间设置有两个空洞311的结构，但本发明不局限于该结构。被提供的空洞311可以是一个或三个以上的多个。
本实施方式可以与上述实施方式适当地组合来实施。
实施方式5
在本实施方式中，对于使用在实施方式3或实施方式4形成的半导体膜而成的晶体管的具体制造方法的一例进行说明。
首先，如图11A所示，形成岛状半导体膜404、岛状半导体膜405，以在该岛状半导体膜404、岛状半导体膜405和基础衬底401之间分别具有一对空洞402、一对空洞403。通过接合形成在基础衬底401上的绝缘膜406和形成为与岛状半导体膜404及岛状半导体膜405接触的绝缘膜407，岛状半导体膜404和岛状半导体膜405贴合在基础衬底401上。
岛状半导体膜404、405也可以添加有杂质，以便控制阈值电压。例如，在作为p型杂质添加硼的情况下，以5×1017cm-3以上且1×1018cm-3以下的浓度添加即可。以控制阈值电压为目的的杂质的添加可以在将半导体膜转置到基础衬底401上之前或在转置之后进行。
另外，也可以在形成岛状半导体膜404、405之后且在形成栅绝缘膜408之前进行氢化处理。氢化处理例如在氢气气氛中以350℃进行两个小时左右。
接着，如图11B所示，以覆盖岛状半导体膜404、405的方式形成栅绝缘膜408。可以使用等离子体CVD法或溅射法等以单层或叠层形成包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽的膜来形成栅绝缘膜408。
栅绝缘膜408也可以通过进行高密度等离子体处理使岛状半导体膜404、405的表面氧化或氮化来形成。高密度等离子体处理例如使用He、Ar、Kr、Xe等的稀有气体与氧、氧化氮、氨、氮、氢等的混合气体来进行。在此情况下，可以通过导入微波来激发等离子体，而产生低电子温度且高密度的等离子体。通过使用由这种高密度的等离子体产生的氧基(也有包括OH基的情况)或氮基(也有包括NH基的情况)使半导体膜的表面氧化或氮化，形成与半导体膜接触的1nm至20nm、优选为5nm至10nm的绝缘膜。该5nm至10nm的绝缘膜用作栅绝缘膜408。
上述的利用高密度等离子体处理的半导体膜的氧化或氮化以固相反应进行，从而可以使栅绝缘膜和半导体膜之间的界面态密度极为低。另外，通过利用高密度等离子体处理来直接使半导体膜氧化或氮化，可以抑制被形成的绝缘膜的厚度的不均匀性。另外，在半导体膜具有结晶性的情况下，通过利用高密度等离子体处理以固相反应使半导体膜的表面氧化，可以仅在晶粒界面抑制氧化的快速进行，并且形成均匀性好且界面态密度低的栅绝缘膜。在栅绝缘膜的一部分或整体包括利用高密度等离子体处理来形成的绝缘膜而成的晶体管可以抑制特性的不均匀性。
接着，如图11C所示，通过在栅绝缘膜408上形成导电膜，然后将该导电膜加工(构图)成预定的形状，来在岛状半导体膜404、405的上方形成电极409。可以使用CVD法、溅射法等来形成导电膜。作为导电膜可以使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等。另外，也可以使用以上述金属为主要成分的合金，也可以使用包含上述金属的化合物。或者，也可以使用对半导体膜掺杂了赋予导电性的杂质元素如磷等而成的多晶硅等半导体来形成。
作为两层导电膜的组合，可以使用氮化钽或钽(Ta)作为第一层，并且使用钨(W)作为第二层。除了上述实例以外，还可以举出氮化钨和钨、氮化钼和钼、铝和钽、以及铝和钛等。由于钨和氮化钽具有高耐热性，所以在形成两层导电膜之后的工序中可以进行以热激活为目的的加热处理。另外，作为两层导电膜的组合，例如可以使用掺杂了赋予n型的杂质的硅和NiSi(镍硅化物)、掺杂了赋予n型的杂质的Si和WSix等。
另外，虽然在本实施方式中由单层导电膜形成电极409，但本实施方式不局限于该结构。电极409可以由被层叠的多个导电膜形成。在采用层叠三层以上的导电膜而成的三层结构的情况下，优选采用钼膜、铝膜和钼膜的叠层结构。
另外，作为当形成电极409时使用的掩模，也可以使用氧化硅、氧氮化硅等而替代抗蚀剂。在此情况下，虽然还添加有进行构图来形成氧化硅、氧氮化硅等的掩模的工序，但由于当蚀刻时的掩模的厚度的降低比抗蚀剂少，所以可以形成具有所需宽度的电极409。另外，也可以通过使用液滴喷射法选择性地形成电极409，而不使用掩模。
注意，液滴喷射法意味着从细孔喷射或喷出包含预定组分的液滴来形成预定图案的方法，喷墨法等包括在其范畴内。
另外，通过在形成导电膜之后使用ICP(感应耦合等离子体)蚀刻法并且适当地调节蚀刻条件(施加到线圈型电极层的电力量、施加到衬底侧电极层的电力量、衬底侧电极温度等)，可以将电极409蚀刻成具有所希望的锥状。另外，还可以根据掩模形状来控制锥状的角度等。另外，作为蚀刻用气体，可以适当地使用氯基气体如Cl2、BCl3、SiCl4、CCl4等；氟基气体如CF4、SF6、NF3等；或者氧。
在将高介电常数物质(high-k材料)用于栅绝缘膜408的情况下，使用多晶硅、硅化物、金属或金属氮化物形成电极409。尤其，在使用高介电常数物质的情况下，最优选使用金属或金属氮化物形成电极409。例如，使用金属氮化物材料形成与栅绝缘膜408接触的导电膜，并且使用金属材料形成在其上的导电膜。通过采用该组合，即使在栅绝缘膜408的厚度减薄时也可以防止耗尽层扩大到电极409，并且在实现微细化时也可以防止晶体管的驱动能力的损失。
接着，如图11D所示，将电极409作为掩模向半导体膜404、405添加赋予一种导电类型的杂质元素。在本实施方式中，向半导体膜405添加赋予p型的杂质元素(例如硼)，而向半导体膜404添加赋予n型的杂质元素(例如磷或砷)。另外，当将赋予p型的杂质元素添加到半导体膜405时，使用掩模等覆盖要添加n型杂质的半导体膜404，来选择性地添加赋予p型的杂质元素。反之，当将赋予n型的杂质元素添加到半导体膜404时，使用掩模等覆盖要添加赋予p型的杂质的半导体膜405，来选择性地添加赋予n型的杂质元素。或者，还可以首先向半导体膜404及半导体膜405添加赋予p型或n型的杂质元素，之后仅向一方半导体膜以更高浓度选择性地添加赋予p型或n型的杂质元素的任一方。借助于上述杂质的添加，在半导体膜404中形成杂质区域410，在半导体膜405中形成杂质区域411。
接着，如图12A所示，在电极409的侧面形成侧壁412。例如可以通过以覆盖栅绝缘膜408及电极409的方式形成新的绝缘膜，并且进行以垂直方向为主的各向异性蚀刻而部分地蚀刻新形成的该绝缘膜，来形成侧壁412。另外，借助于上述各向异性蚀刻，栅绝缘膜408也被部分地蚀刻。通过等离子体CVD法或溅射法等以单层或叠层形成硅膜、氧化硅膜、氧氮化硅膜、氮氧化硅膜、或含有有机树脂等的有机材料的膜，来形成用来形成侧壁412的绝缘膜。在本实施方式中，通过等离子体CVD法形成100nm厚的氧化硅膜。另外，作为蚀刻气体，可以使用CHF3和He的混合气体。另外，形成侧壁412的工序不局限于这些。
接着，如图12B所示，将电极409及侧壁412作为掩模向半导体膜404、405添加赋予一种导电类型的杂质元素。另外，将具有与在上述工序中添加的杂质元素相同导电类型的杂质元素以更高浓度分别添加到半导体膜404、405。另外，当将赋予p型的杂质元素添加到半导体膜405时，使用掩模等覆盖要添加n型杂质的半导体膜404，来选择性地添加赋予p型的杂质元素。反之，当将赋予n型的杂质元素添加到半导体膜404时，使用掩模等覆盖要添加p型杂质的半导体膜405，来选择性地添加赋予n型的杂质元素。
借助于上述杂质元素的添加，在半导体膜404中形成一对高浓度杂质区域413和一对低浓度杂质区域414。高浓度杂质区域413用作源极或漏极，而低浓度杂质区域414用作LDD(轻掺杂漏极)区域。另外，借助于上述杂质元素的添加，在半导体膜405中形成一对高浓度杂质区域415和一对低浓度杂质区域422。
另外，形成在半导体膜405上的侧壁412和形成在半导体膜404上的侧壁412既可以形成为在沟道移动的方向上的宽度彼此相同，又可以形成为该宽度彼此不同。用作p型晶体管的半导体膜405上的侧壁412的宽度可以比用作n型晶体管的半导体膜404上的侧壁412的宽度长。这是因为，为了在p型晶体管中形成源极及漏极而注入的硼容易扩散，从而容易引起短沟道效应的缘故。通过在p型晶体管中将侧壁412的宽度设定得更长，可以将高浓度的硼添加到源极及漏极，而可以使源极及漏极低电阻化。
接着，也可以通过使半导体膜404、405成为硅化物来形成硅化物层，以便进一步使源极及漏极低电阻化。通过使金属与半导体膜接触，并且通过加热处理、GRTA法、LRTA法等使半导体膜中的硅和金属反应来形成硅化物。作为硅化物层，可以使用钴硅化物或镍硅化物。在半导体膜404、405的厚度薄时，也可以进行硅化物反应直到该区域的半导体膜404、405的底部来形成全硅化物结构。作为用于形成硅化物的金属材料，可以使用钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、钕(Nd)、铬(Cr)、铂(Pt)、钯(Pd)等。另外，也可以借助于激光辐射或灯等的光辐射来形成硅化物。
借助于上述的一连串工序，形成了n沟道型晶体管416和p沟道型晶体管417。
接着，如图12C所示，形成用于保护晶体管416、417的绝缘膜418。虽然不需要一定设置绝缘膜418，但可以通过形成绝缘膜418来防止碱金属或碱土金属等杂质进入到晶体管416、417中。具体地，作为绝缘膜418，优选使用氮化硅、氮氧化硅、氮化铝、氧化铝、氧化硅等。在本实施方式中，使用600nm左右厚的氧氮化硅膜作为绝缘膜418。在此情况下，也可以在形成该氧氮化硅膜之后进行上述氢化工序。
接着，以覆盖晶体管416、417的方式在绝缘膜418上形成绝缘膜419。作为绝缘膜419可以使用具有耐热性的有机材料如聚酰亚胺、丙烯酸、聚酰亚胺酰胺、苯并环丁烯、聚酰胺、环氧等。另外，除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)、硅氧烷系树脂、氧化硅、氮化硅、氧氮化硅、氮氧化硅、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、铝土等。硅氧烷树脂除了氢之外也可以具有氟基、烷基、或芳烃中的至少一种作为取代基。另外，也可以通过层叠多个由这些材料形成的绝缘膜，来形成绝缘膜419。通过CMP法或液体喷射抛光等使绝缘膜419的表面平坦化。
另外，硅氧烷树脂相当于以硅氧烷材料作为起始材料而形成的包含Si-O-Si键的树脂。硅氧烷树脂除了氢以外，还可以具有氟、烷基、或芳烃中的至少一种作为取代基。
绝缘膜419可以根据其材料而使用CVD法、溅射法、SOG法、旋转涂敷法、浸渍法、喷涂法、液滴喷射法(喷墨法、丝网印刷、胶版印刷等)、刮刀、辊涂、幕涂、刮刀涂布等来形成。
接着，如图13所示，使岛状半导体膜404、405的一部分分别露出地在绝缘膜418及绝缘膜419中形成接触孔。之后，形成通过该接触孔与岛状半导体膜404、405接触的导电膜420、421。虽然使用CHF3和He的混合气体作为用于当形成接触孔时的蚀刻工序的气体，但不局限于此。
导电膜420、421可以通过CVD法或溅射法等来形成。具体地，作为导电膜420、421，可以使用铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)等。另外，既可以使用以上述金属为主要成分的合金，又可以使用包含上述金属的化合物。导电膜420、421可以单层结构或叠层结构形成使用了上述金属的膜。
作为以铝为主要成分的合金的实例，可以举出以铝为主要成分且包含镍的合金。另外，也可以举出以铝为主要成分且包含镍、以及碳和硅中一方或双方的合金作为实例。由于铝和铝硅的电阻值很低且其价格低廉，所以作为形成导电膜420、421的材料最合适。尤其，与铝膜相比，当对导电膜420、421进行构图时，铝硅(Al-Si)膜可以进一步防止在进行抗蚀剂焙烧时产生的小丘。另外，也可以在铝膜中混入0.5重量％左右的Cu而替代硅(Si)。
导电膜420、421例如优选采用阻挡膜、铝硅膜和阻挡膜的叠层结构；阻挡膜、铝硅膜、氮化钛膜和阻挡膜的叠层结构。另外，阻挡膜就是使用钛、钛的氮化物、钼、或钼的氮化物来形成的膜。若以中间夹着铝硅膜的方式形成阻挡膜，则可以进一步防止铝或铝硅的小丘的产生。另外，若使用具有高还原性的元素的钛来形成阻挡膜，即使在岛状半导体膜420、421上形成有薄的氧化膜，包含在阻挡膜中的钛也还原该氧化膜，而导电膜420、421和岛状半导体膜404、405可以良好地接触。另外，也可以层叠多个阻挡膜来使用。在此情况下，例如，可以使导电膜420、421具有从下层按顺序层叠有钛、氮化钛、铝硅、钛、氮化钛的五层结构。
另外，导电膜420连接到n沟道型晶体管416的高浓度杂质区域413。导电膜421连接到p沟道型晶体管417的高浓度杂质区域415。
图13示出了n沟道型晶体管416及p沟道型晶体管417的俯视图。在本实施方式中，电极409被布图为使它与一对空洞402之间及一对空洞403之间重叠，但本发明不局限于该结构。空洞402及空洞403的数量及布图、以及空洞402及空洞403与电极409的位置关系不局限于本实施方式所示的结构。
另外，虽然在本实施方式中示出了n沟道型晶体管416和p沟道型晶体管417分别具有一个用作栅极的电极的情况，但本发明不局限于该结构。本发明的半导体装置所具有的晶体管具有多个用作栅极的电极，并且还可以具有该多个电极彼此电连接的多栅极结构。
另外，本发明的半导体装置所具有的晶体管也可以具有栅极平面结构。
在使用了本发明的制造方法的半导体装置中，因为在基础衬底上形成岛状半导体膜，所以不需要进行元件分离，因而可以简化工序。另外，在本发明的制造方法中，由于通过蚀刻形成空洞402、空洞403，所以可以以简单的步骤可控性好地形成具有所希望的深度及形状的空洞402、空洞403。
本实施方式可以与上述实施方式适当地组合来实施。
实施例1
在本实施例中，将反相器作为例子说明使用具有本发明的SON结构的晶体管的各种电路的具体结构。图14A示出反相器的电路图，图14B示出图14A所示的反相器的俯视图作为一例。
图14A所示的反相器具有p沟道型晶体管2001和n沟道型晶体管2002。晶体管2001和晶体管2002串联连接。具体而言，晶体管2001的漏极和晶体管2002的漏极连接。晶体管2001的漏极及晶体管2002的漏极的电位供应给输出端子OUT。
另外，晶体管2001的栅极和晶体管2002的栅极连接。输入到输入端子IN的信号的电位供应给晶体管2001的栅极及晶体管2002的栅极。高电平的电压VDD供应给晶体管2001的源极，而低电平的电压VSS供应给晶体管2002的源极。
在图14B所示的反相器中，晶体管2001的漏极和晶体管2002的漏极通过布线2003彼此电连接。布线2003连接到布线2004。由此，晶体管2001的漏极及晶体管2002的漏极的电位通过布线2003及布线2004作为输出端子OUT的电位供应给后级的电路。
另外，在图14B所示的反相器中，布线2005的一部分用作晶体管2001的栅极及晶体管2002的栅极。供应给布线2005的电位作为输入端子IN的电位供应给晶体管2001的栅极及晶体管2002的栅极。电压VDD通过布线2006供应给晶体管2001的源极，而电压VSS通过布线2007供应给晶体管2002的源极。
晶体管2001所具有的半导体膜2008具有与衬底之间形成的空洞2009。另外，晶体管2002所具有的半导体膜2010具有与衬底之间形成的空间2011。图14C仅示出图14B所示的反相器中的半导体膜2008、空洞2009、半导体膜2010、空洞2011，以便明确显示半导体膜2008和空洞2009的位置关系、以及半导体膜2010和空洞2011的位置关系。
如图14C所示，在半导体膜2008和衬底之间形成有多个空洞2009。多个空洞2009分别形成在其与晶体管2001的源极、沟道形成区域、漏极重叠的区域。另外，也在半导体膜2010和衬底之间形成有多个空洞2011。多个空洞2011分别形成在其与晶体管2002的源极、沟道形成区域、漏极重叠的区域。
另外，虽然在图14B及14C中示出了在半导体膜2008、半导体膜2010中提供有多个空洞2009、空洞2011的例子，但本发明不局限于该结构。设置在半导体膜下部的空洞也可以是一个。若形成有空洞的面积相同，在采用形成有多个空洞的结构时，可以形成其物理强度比在采用形成有一个空洞的结构时大的晶体管。另外，在采用形成有一个空洞的结构时，由于可以在半导体膜的下部以更大的面积对空洞进行布图，所以可以使其结电容比在形成有多个空洞时降低。
另外，虽然在图14B及14C中示出了空洞2009、空洞2011形成在其与晶体管2001及晶体管2002的源极、沟道形成区域、漏极重叠的区域的例子，但本发明不局限于该结构。也可以以仅与源极和漏极中的任一方重叠的方式形成有空洞。在此情况下，空洞可以与沟道形成区域重叠或不重叠。在空洞至少与源极或漏极重叠的情况下，与形成仅重叠于沟道形成区域的空洞时相比，可以进一步降低结电容。反之，在形成至少与沟道形成区域重叠的空洞的情况下，与形成仅重叠于源极或漏极的空洞时相比，可以进一步抑制自加热。
本实施例可以与上述实施方式适当地组合来实施。
实施例2
在本实施例中，将NAND作为例子说明使用具有本发明的SON结构的晶体管的各种电路的具体结构。图15A示出NAND的电路图，图15B示出图15A所示的NAND的俯视图作为一例。
图15A所示的NAND具有p沟道型晶体管3001、p沟道型晶体管3002、n沟道型晶体管3003、n沟道型晶体管3004。晶体管3001、晶体管3003、晶体管3004按顺序串联连接。另外，晶体管3001和晶体管3002并联连接。
具体地，对于晶体管3001的源极和漏极而言，高电平的电压VDD供应给其中一方，而另一方连接到输出端子OUT。对于晶体管3002的源极和漏极而言，高电平的电  VDD供应给其中一方，而另一方连接到输出端子OUT。对于晶体管3004的源极和漏极而言，低电平的电压VSS供应给其中一方。对于晶体管3003的源极和漏极而言，其中一方连接到输出端子OUT。晶体管3004的源极和漏极中的另一方和晶体管3003的源极和漏极中的另一方彼此连接。输入端子IN1的电位供应给晶体管3001的栅极和晶体管3003的栅极。另外，输入端子IN2的电位供应给晶体管3002的栅极和晶体管3004的栅极。
在图15B所示的NAND中，串联连接的晶体管3001和晶体管3002共用半导体膜3005。另外，串联连接的晶体管3003和晶体管3004共用半导体膜3006。另外，布线3007的一部分用作晶体管3001的栅极及晶体管3003的栅极。供应给布线3007的电位作为输入端子IN1的电位供应给晶体管3001的栅极及晶体管3003的栅极。布线3008的一部分用作晶体管3002的栅极及晶体管3004的栅极。供应给布线3008的电位作为输入端子IN2的电位供应给晶体管3002的栅极及晶体管3004的栅极。
高电平的电压VDD通过布线3009供应给晶体管3001的源极和漏极中的一方及晶体管3002的源极和漏极中的一方。另外，低电平的电压VSS通过布线3010供应给晶体管3004的源极和漏极中的一方。晶体管3001的源极和漏极中的另一方的电位、晶体管3002的源极和漏极中的另一方的电位、以及晶体管3003的源极和漏极中的一方的电位通过布线3011及布线3012作为输出端子OUT的电位供应给后级的电路。
半导体膜3005具有形成在与衬底之间的空洞3013。另外，半导体膜3006具有形成在与衬底之间的空间3014。图15C仅示出图15B所示的NAND中的半导体膜3005、空洞3013、半导体膜3006、空洞3014，以便明确显示半导体膜3005和空洞3013的位置关系、以及半导体膜3006和空洞3014的位置关系。
如图15C所示，在半导体膜3005和衬底之间形成有多个空洞3013。多个空洞3013分别形成在与晶体管3001的源极、沟道形成区域、漏极、以及晶体管3002的源极、沟道形成区域、漏极重叠的区域。另外，在半导体膜3006和衬底之间也形成有多个空洞3014。多个空洞3014分别形成在与晶体管3003的源极、沟道形成区域、漏极、以及晶体管3004的源极、沟道形成区域、漏极重叠的区域。
另外，虽然在图15B及15C中示出了半导体膜3005、半导体膜3006中提供有多个空洞3013、空洞3014的例子，但本发明不局限于该结构。设置在半导体膜下部的空洞也可以是一个。若形成有空洞的面积相同，在采用形成有多个空洞的结构时，可以形成其物理强度比在采用形成有一个空洞的结构时大的晶体管。另外，在采用形成有一个空洞的结构时，由于可以在半导体膜的下部以更大的面积对空洞布图，所以可以使其结电容比在形成有多个空洞时降低。
另外，虽然在图15B及15C中示出了空洞3013、空洞3014形成在与晶体管3001、晶体管3002、晶体管3003及晶体管3004的源极、沟道形成区域、漏极重叠的区域的例子，但本发明不局限于该结构。也可以以仅与源极和漏极中的任一方重叠的方式形成有空洞。在此情况下，空洞可以与沟道形成区域重叠或不重叠。在空洞至少与源极或漏极重叠的情况下，与形成仅重叠于沟道形成区域的空洞时相比，可以进一步降低结电容。反之，在形成至少与沟道形成区域重叠的空洞的情况下，与形成仅重叠于源极或漏极的空洞时相比，可以进一步抑制自加热。
另外，虽然在图15B及15C中示出了晶体管3001和晶体管3002共用半导体膜3005及空洞3013的例子，但本发明不局限于该结构。在多个晶体管共用半导体膜及空洞的情况下，可以将多个晶体管在衬底上所占的面积抑制为更小，同时形成进一步降低结电容的晶体管。
本实施例可以与上述实施方式或实施例适当地组合来实施。
实施例3
在本实施例中，对于作为本发明的半导体装置的一种的RF标签的结构进行说明。图16是示出本发明的RF标签的一个方式的框图。在图16中，RF标签900具有天线901和集成电路902。集成电路902具有电源电路903、解调电路904、调制电路905、调整器906、控制电路907、存储器909。本发明的整流电路可以在电源电路903、解调电路904中使用。
从询问器传送电波，该电波在天线901变换为交流电压。在电源电路903中，将来自天线901的交流电压整流来产生电源用电压。在电源电路903中所产生的电源用电压供应给控制电路907和调整器906。调整器906在使来自电源电路903的电源用电压稳定或调整其高度之后将它供应给集成电路902中的解调电路904、调制电路905、控制电路907或存储器909等的各种电路。
解调电路904解调天线901所接收的交流信号，并将它输出到后级的控制电路907。控制电路907根据从解调电路904输入的信号进行运算处理，并另外产生信号。当进行上述运算处理时，存储器909可以用作一次或二次高速缓冲存储器。另外，控制电路907分析从解调电路904输入的信号，并根据来自询问器的指令内容而输出存储器909内的信息或者在存储器909中存储指令内容。从控制电路907输出的信号被编码，并发送到调制电路905。调制电路905根据该信号调制天线901所接收的电波。由询问器接收在天线901被调制的电波。因此，可以知道从RF标签900输出的信息。
像这样，通过调制用作载波的电波，进行RF标签900和询问器之间的通信。关于载波，根据规格有各种频率如125kHz、13.56MHz、950MHz等。另外，根据规格有各种调制方式如调幅、调频及调相等。只要是根据规格的调制方式，就可以采用任一种调制方式。
信号的传送方式可以根据载波的波长而分类为各种方式如电磁耦合方式、电磁感应方式、微波方式等。
存储器909可以是非易失性存储器或易失性存储器。作为存储器909，例如可以使用SRAM、DRAM、闪存、EEPROM、FeRAM等。
虽然在本实施例中说明了具有天线901的RF标签900的结构，但本发明的RF标签也可以不需要一定具有天线。另外，也可以在图16所示的RF标签中设置振荡电路或二次电池。
另外，虽然在图16中说明了仅具有一个天线的RF标签的结构，但本发明不局限于该结构。也可以具有以下两个天线，即用来接收电力的天线、以及用来接收信号的天线。当具有一个天线时，例如，当以950MHz的电波进行电力的供应和信号的传送时，大电力传送到远地方，从而有可能妨碍其他无线设备的接收动作。由此，优选降低电波的频率以近距离供应电力，但在此情况下通信距离必然缩短。但是，当具有两个天线时，可以分别使用供应电力的电波的频率和发送信号的电波的频率。例如，当发送电力时可以以电波的频率为13.56MHz且利用电磁感应方式，而当发送信号时以电波的频率为950MHz且利用电波方式。像这样，若根据功能分别使用天线，则当供应电力时仅进行近距离的通信，而当发送信号时也能够进行远距离的通信。
在作为本发明的半导体装置的一种的RF标签中，集成电路902由具有绝缘表面的衬底或接合在绝缘衬底上的单晶半导体层(SOI层)形成，所以不仅可以谋求处理速度的高速化，而且还可以谋求低耗电量化。另外，通过使用抑制了结电容的晶体管，可以进行RF标签的高速驱动。另外，通过具有与半导体膜接触的空洞，可以有效地将驱动晶体管时产生的热散发掉，并且可以防止由于自加热而导致的误动作、元件损坏等。
本实施例可以与上述实施方式或实施例适当地组合来实施。
实施例4
本实施例说明作为本发明的半导体装置的一种的CPU(中央处理单元)的结构。
图17是示出本实施例的CPU的结构的框图。图17所示的CPU在衬底800上主要包括运算电路(ALU：算术逻辑单元)801、运算电路用控制部(ALU控制器)802、指令译码部(Instruction Decoder)803、中断控制部(Interrupt Controller)804、时序控制部(TimingController)805、寄存器806、寄存器控制部807、总线接口(总线I/F)808、存储器809、以及存储器接口820。还可以在另外芯片上设置存储器809及存储器接口820。当然，图17所示的CPU仅是一个简化了结构的例子，而实际的CPU根据其用途具有多种多样的结构。
通过总线接口808输入到CPU的指令在指令译码部803被译码，然后输入到运算电路用控制部802、中断控制部804、寄存器控制部807、时序控制部805。运算电路用控制部802、中断控制部804、寄存器控制部807、时序控制部805根据被译码的指令进行各种控制。具体而言，运算电路用控制部802产生用于控制运算电路801的动作的信号。另外，中断控制部804当CPU执行程序时，根据其优先级或掩码状态来判断而处理来自外部输入/输出装置或外围电路的中断请求。寄存器控制部807产生寄存器806的地址，并且根据CPU的状态进行寄存器806的读取或写入。
另外，时序控制部805产生用于控制运算电路801、运算电路用控制部802、指令译码部803、中断控制部804、寄存器控制部807的驱动时序的信号。例如，时序控制部805具备根据参考时钟信号产生内部时钟信号的内部时钟产生部，并将该内部时钟信号供应给上述各种电路。
在作为本发明的半导体装置的一种的CPU中，集成电路由具有绝缘表面的衬底或接合在绝缘衬底上的单晶半导体层(SOI层)形成，所以不仅可以谋求处理速度的高速化，而且还可以谋求低耗电量化。另外，通过使用抑制了结电容的晶体管，可以进行CPU的高速驱动。另外，通过具有与半导体膜接触的空洞，可以有效地将驱动晶体管时产生的热发散掉，并且可以防止由于自加热而导致的误动作、元件损坏等。
另外，半导体衬底与玻璃衬底相比，由于热处理而导致的收缩小，并且在衬底的表面上的起伏少。由此，在使用半导体衬底作为基础衬底的情况下，可以提高掩模的对准精度和分辨率，因而，可以形成100nm以下的非常微细的图案。由此，由于可以实现高功能、低耗电量、高集成度，所以可以制造包括CPU的各种大规模集成电路(LSI)。
本实施例可以与上述实施方式或实施例适当地组合来实施。
实施例5
在本实施例中，对于使用一个基础衬底形成多个半导体装置时的步骤进行说明。
图18A示出加工成预定形状的键合衬底1801的外观。在图18A中，还示出了部分放大了键合衬底1801的表面的图。在键合衬底1801的表面上形成有之后成为空洞的凹部1802。另外，在图18A中，示出了根据实施方式3所示的制造方法制造半导体装置的情况。由此，在键合衬底1801的表面上仅形成有凹部1802，而没有形成凸部。然而，也可以根据实施方式4所示的制造方法，在其表面上形成凹部及凸部。
接着，如图18B所示，通过接合将键合衬底1801贴合到基础衬底1803上。贴合键合衬底1801，以使其具有凹部1802的表面朝向基础衬底1803一侧。
通过如图19A所示那样将键合衬底1801劈开，如图19B所示那样将作为键合衬底1801的一部分的半导体膜1804转置到基础衬底1803上。在半导体膜1804和基础衬底1803之间设置有由凹部1802形成的空洞。
如图20所示，通过使用形成在基础衬底1803上的半导体膜1804形成多个半导体装置1805，并且通过切割等使多个半导体装置1805与基础衬底1803一起彼此分开。借助于上述结构，可以形成多个半导体装置1805。
另外，虽然在本实施例中说明了贴合一个基础衬底1803和一个键合衬底1801的情况，但本发明不局限于该结构。也可以将多个键合衬底1801贴合到一个基础衬底1803上。然而，在此情况下，通过使各个键合衬底1801的面取向一致，可以使形成在基础衬底1803上的多个半导体膜的晶面取向一致，因而，可以使半导体装置1 805的特性一致。
本实施例可以与上述实施方式或实施例适当地组合来实施。
实施例6
作为可以使用本发明的半导体装置的电子设备，可以举出移动电话、便携式游戏机、电子书籍、影像拍摄装置如摄像机和静态数码相机等、护目镜型显示器(头盔显示器)、导航系统、音响再生装置(例如，汽车音响、组合音响等)、笔记本个人电脑、具有记录介质的图像再生装置(典型地，再现记录介质如数字通用光盘(DVD)等并具备显示该图像的显示器的装置)等。图21A至21C示出了这些电子设备的具体例子。
图21A是移动电话，包括主体2101、显示部2102、声音输入部2103、声音输出部2104、操作键2105。将本发明的显示装置用于显示部2 102，可以抑制耗电量而获得高功能且可靠性高的移动电话。
图21B是摄像机，包括主体2601、显示部2602、框体2603、外部连接端口2604、遥控器接收部2605、图像接收部2606、电池2607、声音输入部2608、操作键2609、取景部2610等。将本发明的显示装置用于显示部2602，可以抑制耗电量而获得高功能且可靠性高的摄像机。
图21C是图像显示装置，包括框体2401、显示部2402、扬声器部2403等。将本发明的显示装置用于显示部2402，可以抑制耗电量而获得高功能且可靠性高的图像显示装置。另外，图像显示装置包括个人电脑用、TV广播接收用、广告显示用等的用于显示图像的所有图像显示装置。
如上那样，本发明的应用范围很广泛，而可以应用到所有领域的电子设备。
本实施例可以与上述实施方式或上述实施例适当地组合来实施。
本说明书根据2007年4月25日在日本专利局受理的日本专利申请编号2007-114922而制作，所述申请内容包括在本说明书中。

Claims (21)

1.一种半导体装置，包括：
基础衬底；以及
形成在所述基础衬底上且包括凹部的半导体膜，
其中，在所述凹部和所述基础衬底之间形成有空洞。
2.根据权利要求1所述的半导体装置，其中在所述基础衬底和所述半导体膜之间形成有绝缘膜。
3.根据权利要求2所述的半导体装置，其中所述绝缘膜与所述基础衬底接触。
4.根据权利要求2所述的半导体装置，其中所述绝缘膜包括开口部，并且该开口部与所述凹部重叠。
5.一种半导体装置，包括：
基础衬底；
形成在所述基础衬底上且包括凹部的半导体膜；
形成在所述半导体膜上的栅绝缘膜；以及
形成在所述栅绝缘膜上的电极，
其中，所述半导体膜包括中间夹着所述栅绝缘膜与所述电极重叠的沟道形成区域，
在所述凹部和所述基础衬底之间形成有空洞，
所述沟道形成区域与所述空洞重叠。
6.根据权利要求5所述的半导体装置，其中所述半导体膜包括多个空洞和多个凹部。
7.根据权利要求5所述的半导体装置，其中在所述基础衬底和所述半导体膜之间形成有绝缘膜。
8.一种半导体装置，包括：
基础衬底；
形成在所述基础衬底上且包括第一凹部和第二凹部的半导体膜；
形成在所述半导体膜上的栅绝缘膜；
形成在所述栅绝缘膜上的电极，
其中，所述半导体膜包括中间夹着所述栅绝缘膜与所述电极重叠的沟道形成区域，以及中间夹有所述沟道形成区域的一对杂质区域，
在所述第一凹部和所述基础衬底之间形成有第一空洞，
在所述第二凹部和所述基础衬底之间形成有第二空洞，
所述一对杂质区域中的一方与所述第一空洞重叠，以及
所述一对杂质区域中的另一方与所述第二空洞重叠。
9.根据权利要求8所述的半导体装置，
其中所述半导体膜包括多个所述第一凹部和多个所述第二凹部，
所述半导体装置包括多个所述第一空洞和多个所述第二空洞。
10.根据权利要求8所述的半导体装置，
其中所述半导体膜包括第三凹部，
在所述第三凹部和所述基础衬底之间形成有第三空洞，
所述沟道形成区域与所述第三空洞重叠。
11.根据权利要求10所述的半导体装置，
其中所述半导体膜包括多个所述第三凹部，
所述半导体装置包括多个所述第三空洞。
12.根据权利要求8所述的半导体装置，
其中在所述基础衬底和所述半导体膜之间形成有绝缘膜。
13.一种半导体装置的制造方法，包括如下工序：
在半导体衬底上形成绝缘膜；
进行第一加工，该第一加工对所述绝缘膜和所述半导体膜进行构图以在所述半导体衬底上形成凹部；
将所述半导体衬底的形成有所述凹部的表面贴合到基础衬底上，它们之间夹着所述绝缘膜；以及
与所述半导体衬底表面平行地将所述半导体衬底劈开。
14.根据权利要求13所述的半导体装置的制造方法，其中在将所述半导体衬底劈开之后还包括对所述半导体衬底进行构图的第二加工。
15.根据权利要求13所述的半导体装置的制造方法，其中在所述第一加工之后且在贴合所述半导体衬底的表面之前还包括对所述半导体衬底进行构图的第二加工。
16.一种半导体装置的制造方法，包括如下工序：
进行第一加工，该第一加工在半导体衬底上形成凹部；
将所述半导体衬底的形成有所述凹部的表面贴合到形成有绝缘膜的基础衬底上，它们之间夹着所述绝缘膜；以及
与所述半导体衬底表面平行地将所述半导体衬底劈开。
17.根据权利要求16所述的半导体装置的制造方法，其中在将所述半导体衬底劈开之后还包括对所述半导体衬底进行构图的第二加工。
18.根据权利要求16所述的半导体装置的制造方法，其中在所述第一加工之后且在贴合所述半导体衬底的表面之前还包括对所述半导体衬底进行构图的第二加工。
19.一种半导体装置的制造方法，包括如下工序：
在半导体衬底上形成第一绝缘膜；
进行第一加工，该第一加工对所述第一绝缘膜和所述半导体衬底进行构图以在所述半导体衬底上形成凹部；
将所述半导体衬底的形成有所述凹部的一侧贴合到形成有第二绝缘膜的基础衬底，它们之间夹着所述第一绝缘膜和所述第二绝缘膜；
与所述半导体衬底表面平行地将所述半导体衬底劈开。
20.根据权利要求19所述的半导体装置的制造方法，其中在将所述半导体衬底劈开之后还包括对所述半导体衬底进行构图的第二加工。
21.根据权利要求19所述的半导体装置的制造方法，其中在所述第一加工之后且在贴合所述半导体衬底的一侧之前还包括对所述半导体衬底进行构图的第二加工。
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