KR20130046641A - 상변화 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 장치는 제1 방향으로 연장하며 제1 방향에 수직한 제2 방향을 따라 배치되는 복수의 워드 라인, 워드 라인 상에 배열되며 제1 방향에 대해 제1 경사 각도의 사선 방향으로 배치되는 복수의 하부 전극들 및 각 하부 전극 상에 배치되는 상변화 물질 패턴을 포함한다. 인접하는 하부 전극 및 상변화 물질 패턴 사이의 거리를 증가시켜 메모리 셀들 사이의 써멀 크로스토크 현상을 방지할 수 있다.

Description

상변화 메모리 장치 및 그 제조 방법{PHASE CHANGE MEMORY DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 상변화 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 대시(dash) 형상 혹은 바(bar) 형상의 하부 전극 및 상변화 물질 패턴을 구비하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
상변화 메모리 장치는 상변화 물질 패턴이 비정질 상태 및 결정질 상태 사이에서 상전이를 함에 따라 발생하는 저항의 변화를 이용하여 데이터를 저장한다. 상기 상변화 물질 패턴의 상전이는 리셋(reset) 전류 및 셋(set) 전류가 하부 전극을 통해 흐를 때 발생하는 주울 열(Joule Heat)이 상기 상변화 물질 패턴에 전달됨으로써 일어난다.
그러나, 상기 상변화 메모리 장치의 집적도가 증가함에 따라, 인접하는 메모리 셀 간의 간격이 감소되고, 상기 하부 전극을 통해 발생하는 주울 열이 인접 메모리 셀의 상변화 물질 패턴의 결정화에 영향을 미치는 써멀 크로스토크(thermal crosstalk) 현상이 문제될 수 있다.
본 발명의 일 목적은 써멀 크로스토크를 방지할 수 있는 상변화 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 써멀 크로스토크을 방지할 수 있는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시실시예들에 따른 상변화 메모리 장치는 제1 방향으로 연장하며 상기 제1 방향에 수직한 제2 방향을 따라 배치되는 복수의 워드 라인, 상기 워드 라인 상에 배열되며 상기 제1 방향에 대해 제1 경사 각도의 사선 방향으로 배치되는 복수의 하부 전극들 및 상기 각 하부 전극 상에 배치되는 상변화 물질 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극은 라인 형상 혹은 바(bar) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질 패턴은 상기 하부 전극과 실질적으로 동일한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 경사각도는 약 30도 내지 약 60도일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 경사각도는 45도일 수 있다.
예시적인 실시예들에 있어서, 인접하는 상기 상변화 물질 패턴들 또는 인접하는 상기 하부 전극들 사이의 최단 거리는 상기 하부 전극이 상기 제1 방향 또는 제2 방향에 평행하게 배치될 때보다 큰 값을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 메모리 장치는 인접하는 상기 상변화 물질 패턴들을 연결하며 상기 제2 방향으로 연장하는 비트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 메모리 장치는 상기 제1 방향에 대해 제2 경사각도의 사선 방향으로 연장하며 인접하는 상기 상변화 물질 패턴들을 연결하는 비트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 경사각도 및 상기 제2 경사각도는 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 경사각도의 사선 방향은 상기 제1 경사각도의 사선방향과 수직할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판 상에 층간절연막을 형성한다. 상기 기판 상에 상기 층간절연막을 관통하며 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 규칙적으로 배치되는 복수의 도전 패턴들을 형성한다. 상기 층간 절연막 및 상기 도전 패턴들 상에 하부 전극막 및 상변화 물질막을 순차적으로 형성한다. 상기 상변화 물질막 및 상기 하부 전극막을 식각하여 상기 제1 방향에 대해 제1 사선 방향으로 연장하는 제1 상변화 물질막 패턴 및 제1 하부 전극막 패턴을 형성한다. 상기 제1 상변화 물질막 패턴 및 제1 하부 전극막 패턴을 상기 제1 사선 방향으로 부분적으로 식각하여 제2 상변화 물질막 패턴 및 제2 하부 전극막 패턴을 형성한다. 상기 제2 상변화 물질막 패턴 및 상기 제2 하부 전극막 패턴을 상기 제1 사선 방향에 대해 제2 사선 방향으로 식각하여 상변화 물질 패턴 및 하부 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 사선 방향은 상기 제1 방향 또는 제2 방향에 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 사선 방향은 상기 제1 사선 방향과 직교할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 사선 방향은 상기 제1 방향과 45도의 경사각도를 형성할 수 있다.
예시적인 실시예들에 있어서, 인접하는 상기 제1 상변화 물질막 패턴 및 상기 제1 하부 전극막 패턴들 사이에서 상기 층간 절연막 및 도전 패턴들을 부분적으로 노출시키는 개구부가 정의될 수 있다. 또한, 상기 제1 상변화 물질막 패턴 및 제1 하부 전극막 패턴을 상기 제1 사선 방향으로 부분적으로 식각함에 있어서, 상기 개구부를 매립하며 인접하는 상기 제1 상변화 물질막 패턴의 측부들을 덮는 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 상변화 물질막 패턴 및 제1 하부 전극막 패턴을 식각할 수 있다.
본 발명의 실시예들에 따르면, 하부 전극 및 상변화 물질 패턴을 워드 라인 연장 방향과 사선 방향으로 형성함으로써, 인접하는 상기 하부 전극들 사이 또는 상기 상변화 물질 패턴들 사이의 이격 거리를 최대화 할 수 있다. 따라서, 상기 하부 전극에서 상기 상변화 물질 패턴으로 전달되는 주울 열이 인접하는 상변화 물질 패턴에까지 영향을 주는 써멀 크로스토크 현상을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 개략적인 사시도이다.
도 2는 상변화 물질 패턴 및 하부 전극의 배치를 나타내는 평면도이다.
도 3a 및 도 3b는 비교예에 따른 상변화 물질 패턴 및 하부 전극의 배치를 나타내는 평면도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 상변화 메모리 장치의 상부 전극 및 비트 라인의 배치를 나타내는 평면도이다.
도 7a 내지 도 19는 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 사시도들이다.
도 20 내지 도 23은 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 34는 또 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 35 내지 도 37은 또 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 개략적인 사시도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 상변화 메모리 장치(10)는 워드 라인(20), 스위칭 소자(30), 하부 전극(40) 및 상변화 물질 패턴(50)을 포함할 수 있다.
워드 라인(20)은 제1 방향으로 연장하며, 기판 등과 같은 대상체(도시되지 않음) 상에 구비될 수 있다. 워드 라인(20)은 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전성 물질을 포함할 수 있다. 이와는 달리, 워드 라인(20)은 기판 상에 제공되며 불순물이 도핑된 활성 영역일 수 있다.
스위칭 소자(30)는 워드 라인(20) 상에 구비될 수 있다. 예시적인 실시예들에 따르면, 복수의 스위칭 소자들(30)이 상기 제1 방향을 따라 소정의 간격으로 이격되어 배치됨으로써, 셀 스트링을 형성할 수 있다. 또한, 복수의 상기 셀 스트링들이 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 배치될 수 있다. 도 1에 도시된 바와 같이, 스위칭 소자(30)는 원통 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 스위칭 소자(30)는 직육면체 형상을 가질 수도 있다. 예시적인 실시예들에 있어서, 스위칭 소자(30)는 P-N 다이오드를 포함할 수 있다.
하부 전극(40)은 스위칭 소자(30) 상면의 일부 상에 구비될 수 있다. 하부 전극(40)은 전류를 열로 변환시키는 히터 역할을 수행할 수 있다. 따라서, 하부 전극(40)은 금속보다 비저항이 큰 금속 질화물 혹은 금속 실리콘 질화물을 포함할 수 있다. 예를 들면, 하부 전극(40)은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 혼합하여 사용할 수 있다.
하부 전극(40)에서의 발열 효율 향상을 위해 하부 전극(40)은 스위칭 소자(30)와 작은 면적에서 접촉될 수 있다. 따라서, 하부 전극(40)은 실질적으로 대시(dash) 형상 혹은 바(bar) 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 하부 전극(40)은 워드 라인(20) 상면 혹은 기판 등의 상기 대상체의 상면과 실질적으로 평행하면서, 상기 제1 방향 또는 상기 제2 방향에 대해 소정의 각도로 기울어진 사선 방향으로 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 각도는 약 30 내지 60도일 수 있다. 일 실시예에 있어서, 상기 각도는 약 45도 일 수 있다.
일 실시예에 있어서, 하부 전극(40) 및 스위칭 소자(30) 사이에 도전 패턴(도시되지 않음)이 더 형성될 수 있다.
상변화 물질 패턴(50)은 하부 전극(40) 상에 배치될 수 있다. 하부 전극(40)으로부터 전달된 주울 열(Joule Heat)에 의해 상변화 물질 패턴(50)은 비정질 상태에서 결정화 상태로 상전이 할 수 있다. 상변화 물질 패턴(50)은 GeSbTe(GST)와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 칼코겐 화합물과 같은 상변화 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상변화 물질 패턴(50)은 하부 전극(40)과 실질적으로 동일하거나 유사한 형상을 가질 수 있다. 즉, 상변화 물질 패턴(50) 역시 상기 제1 방향 또는 제2 방향에 대해 소정의 각도로 기울어진 사선 방향으로 배치될 수 있다.
상변화 물질 패턴(50) 상에는 상부 전극(도시되지 않음)이 배치되며, 인접하는 복수의 상부 전극들을 연결하는 비트 라인(도시되지 않음)이 상기 상부 전극 상에 구비될 수 있다. 상기 상부 전극 및 비트 라인의 형상 및 구조에 대해서는 후술한다.
도 2는 상변화 물질 패턴 및 하부 전극의 배치를 나타내는 평면도이다. 도 3a 및 도 3b는 비교예에 따른 상변화 물질 패턴 및 하부 전극의 배치를 나타내는 평면도이다. 설명의 편의를 위해 상변화 물질 패턴(50) 아래의 하부 전극(40)은 도시하지 않았다.
도 2를 참조하면, 도 1을 참조로 설명한 바와 같이, 상변화 물질 패턴(50)은 상기 제1 방향에 대해 제1 경사각도(θ1)의 사선 방향으로 배치될 수 있다. 이 경우, 인접하는 상변화 물질 패턴들(50) 사이의 상기 제1 방향으로의 최단 거리는 "D1"으로 표시될 수 있다. 또한, 인접하는 상변화 물질 패턴들(50) 사이의 상기 제2 방향으로의 최단 거리는 "D2"로 표시될 수 있다.
도 3a를 참조하면, 상변화 물질 패턴들(50a)이 워드 라인(20a) 상에 구비된 스위칭 소자(30a) 상에서 상기 제2 방향에 실질적으로 평행하게 배치되는 경우, 인접하는 상변화 물질 패턴들(50a) 사이의 최단 거리는 "D3"로 표시될 수 있다.
도 3b를 참조하면, 상변화 물질 패턴들(50b)이 워드 라인(20b) 상에 구비된 스위칭 소자(30b) 상에서 상기 제1 방향에 실질적으로 평행하게 배치되는 경우, 인접하는 상변화 물질 패턴들(50b) 사이의 최단 거리는 "D4"로 표시될 수 있다.
도 2 내지 도 3b에서, 상기 제1 방향 및 제2 방향으로의 인접하는 스위칭 소자들(30, 30a, 30b)의 간격이 모두 동일하다고 가정하면, D1은 D4 보다 큰 값을 가지며, D2는 D3보다 큰 값을 가질 수 있다. 즉, 상변화 물질 패턴(50) 및 하부 전극(40)이 제1 경사 각도(θ1)의 사선 방향으로 배치됨에 따라, 인접하는 상변화 물질 패턴들(50) 또는 하부 전극들(40)사이의 최단거리인 D1 및 D2 모두 최대화 될 수 있다.
예시적인 실시예들에 있어서, 제1 경사각도(θ1)는 약 30도 내지 약 60도 범위의 값을 가질수 있다. 일 실시예에 있어서, 제1 경사각도(θ1)가 약 45도 일 때, D1 및 D2 모두 최대화 될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따르면, 인접하는 상변화 물질 패턴들(50) 및 하부 전극들(40) 사이의 거리가 최대화 됨으로써, 하나의 메모리 셀의 하부 전극(40)에서 발생하는 주울 열이 인접하는 메모리 셀의 상변화 물질 패턴(50)에 전달되어 셋(set) 오류 또는 리셋(reset) 오류 등을 발생시키는 써멀 크로스토크(thermal crosstalk) 현상을 방지할 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 상변화 메모리 장치의 상부 전극 및 비트 라인의 배치를 나타내는 평면도이다.
도 4 내지 도 6을 참조하면, 상변화 물질 패턴(50) 상에 상부 전극(60)이 배치되고 인접하는 상부 전극들(60) 상에서 연장하는 비트 라인(70, 70a, 70b)이 구비된다. 일 실시예에 있어서, 상부 전극(60) 및 비트 라인(70, 70a, 70b) 사이에 비트 라인 콘택(도시되지 않음)이 더 구비될 수 있다.
상부 전극(60)은 상변화 물질 패턴(50) 보다 넓은 단면적을 가질 수 있다. 도 4 내지 도 6에서는 상부 전극(60)이 직사각형 단면을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 원형, 타원형 형상 등을 가질 수도 있다.
도 4에 도시된 바와 같이, 비트 라인(70)은 워드 라인(20)의 연장 방향인 상기 제1 방향과 실질적으로 수직한 상기 제2 방향으로 연장될 수 있다. 즉, 워드 라인(20) 및 비트 라인(70)이 실질적으로 서로 수직한 방향으로 연장할 수 있다. 이 경우, 비트 라인(70)은 상변화 물질 패턴들(50)이 최단거리 "D2"로 이격된 인접하는 메모리 셀들을 연결할 수 있다.
한편, 도 5에 도시된 바와 같이, 비트 라인(70a)은 상기 제1 방향에 대해 제2 경사각도(θ2)의 사선 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 제2 경사 각도(θ2)는 상변화 물질 패턴(50)의 제1 경사 각도(θ1)와 실질적으로 동일할 수 있다. 이 경우, 비트 라인(70a)은 상변화 물질 패턴들(50)이 최단 거리 "D5"로 이격된 인접하는 메모리 셀들을 연결할 수 있다. D5는 D2 보다 큰 값을 가지므로, 비트 라인(70a)에 의해 연결된 인접하는 상기 메모리 셀들의 이격 거리가 증가될 수 있다. 따라서, 써멀 크로스토크에 의해 발생될 수 있는 전류 교란을 더욱 감소시킬 수 있다.
또한, 도 6에 도시된 바와 같이, 비트라인(70b)은 상변화 물질 패턴(50)이 배치된 사선 방향과 실질적으로 수직한 방향으로 연장할 수 있다. 즉, 상기 제1 경사 각도(θ1)의 사선 방향과 비트라인(70b)의 연장방향은 실질적으로 직교할 수 있다. 이 경우, 비트라인(70b)은 상변화 물질 패턴들(50)이 최단거리 "D6"으로 이격된 인접하는 메모리 셀들을 연결할 수 있다. 이 때, D6은 D5 보다 큰 값을 가질 수 있으므로, 비트라인(70b)에 의해 연결되는 인접하는 상변화 물질 패턴(50)들의 이격거리를 최대화 할 수 있다.
도 7a 내지 도 19는 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 사시도들이다. 구체적으로, 도 7a 내지 도 11, 도 12b, 도 13b, 도 14b 및 도 17 내지 도 19는 상기 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 12a, 도 13a, 도 14a, 도 15 및 도 16은 상기 상변화 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 7a를 참조하면, 기판(100) 상부에 불순물을 주입하고, 소자 분리막(110)을 형성함으로써, 불순물 영역(115)을 형성한다.
소자 분리막(110)은 기판(100) 상부에 쉘로우 트렌치 소자 분리(shallow trench isolation: STI) 공정을 수행하여 형성될 수 있다. 소자 분리막(100)에 의해 기판의 활성 영역 및 비활성 영역이 정의될 수 있다.
불순물 영역(115)은 이온 주입 공정을 통해 기판(100) 상부에, 예를 들면 N형 불순물들을 주입하여 형성될 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(115)은 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 불순물 영역(115)은 상변화 메모리 장치의 워드 라인으로 제공될 수 있다.
일 실시예에 있어서, 도 7b에 도시된 바와 같이, 상기 워드 라인의 저항을 줄이기 위해 불순물 영역(115) 상에 금속 실리사이드 패턴(115a)을 더 형성할 수도 있다. 예를 들면, 기판(100) 상에 도전막을 형성하고 상기 도전막을 열처리 등에 의해 불순물 영역(115)과 반응시킨 후 미반응 도전막 부분을 제거함으로써, 금속 실리사이드 패턴(115a)을 형성할 수 있다.
도 8을 참조하면, 기판(100) 상에 제1 층간 절연막(120)을 형성하고, 제1 층간 절연막(120)을 부분적으로 식각하여, 불순물 영역(115)을 노출시키는 제1 콘택 홀(125)을 형성한다.
제1 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 스핀 코팅(spin coating)공정, 고밀도 플라즈마-화학 기상 증착(high density plasma: HDP-CVD) 공정 등을 통해 형성될 수 있다.
제1 콘택 홀(125)은 불순물 영역(115)을 전체적으로 혹은 부분적으로 노출시킬 수 있다. 예시적인 실시예들에 있어서, 복수의 제1 콘택 홀들(125)이 상기 제1 방향을 따라 형성될 수 있다.
도 9를 참조하면, 불순물 영역(115) 상에 제1 콘택 홀(125)을 채우는 스위칭 소자(130)를 형성한다. 예시적인 실시예들에 있어서, 스위칭 소자(130)는 P-N 다이오드를 포함할 수 있다.
예시적인 실시예들에 따르면, 불순물 영역(115)을 시드(seed)로 사용하는 선택적 에피택시얼 공정(selective epitaxial growth : SEG)을 수행하여 개구부(125)를 채우는 하부 도전막을 형성할 수 있다. 한편, 하부 도전막 상부를 평탄화하는 공정을 더 수행하여, 상기 하부 도전막 상면이 제1 층간 절연막(120)의 상면과 동일한 높이가 되도록 할 수 있다. 이와는 달리, 제1 콘택 홀(125) 내부에 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상부를 연마하여 하부 도전막을 형성할 수도 있다.
이어서, 상기 하부 도전막의 상부 및 하부에 각각 상이한 불순물을 주입하여 스위칭 소자(130)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 하부 도전막의 하부에는 N형 불순물이 주입되고, 상기 하부 도전막 상부에는 P형 불순물을 주입하여 P-N 다이오드를 형성할 수 있다.
다른 예시적인 실시예들에 있어서, 스위칭 소자(130)를 P-N 다이오드 대신 트랜지스터 구조를 갖도록 형성할 수도 있다. 그러나, P-N 다이오드를 사용하여 스위칭 소자(130)를 구성하는 것이 상변화 메모리 장치의 집적도 측면에서 유리할 수 있다.
도 10을 참조하면, 스위칭 소자(130) 상에 도전 패턴(135)을 더 형성할 수도 있다. 예를 들면, 제1 층간 절연막(120) 및 스위칭 소자(130) 상에 금속막을 증착한 후, 상기 금속막과 스위칭 소자(130)를 열처리를 통해 반응시키고 미반응한 상기 금속막을 제거함으로써, 도전 패턴(135)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 금속막은 코발트, 니켈, 티타늄 등을 사용하여 형성할 수 있고, 이 경우 도전 패턴(135)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 11을 참조하면, 제1 층간 절연막(120) 및 도전 패턴(135) 상에 하부 전극막(140) 및 상변화 물질막(150)을 순차적으로 형성한다.
하부 전극막(140)은 금속보다 비저항이 큰 금속 질화물 혹은 금속 실리콘 질화물을 사용하여, 원자층 증착(atomic layer deposition : ALD) 공정, 스퍼터링(sputtring) 공정, 물리 기상 증착 공정(physical vapor deposition : PVD) 등을 수행하여 형성할 수 있다. 예를 들면, 하부 전극막(125)은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등을 사용하여 형성할 수 있다.
상변화 물질막(150)은 GeSbTe(GST)와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 칼코겐 화합물 등을 사용하여 PVD 공정, ALD 공정 혹은 스퍼터링 공정 등을 통해 형성될 수 있다.
도 12a 및 도 12a의 I-II 라인을 따라 절단한 단면도인 도 12b를 참조하면, 상변화 물질막(150) 상에 기판(100) 상면과 평행하며, 상기 제1 방향에 대해 소정의 경사각도의 제1 사선 방향으로 배치되는 제1 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 경사 각도는 약 30도 내지 약 60도 일 수 있으며, 일 실시예에 있어서, 상기 경사 각도는 약 45도 일 수 있다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상변화 물질막(150) 및 하부 전극막(140)을 식각함으로써, 제1 상변화 물질막 패턴(150a) 제1 하부 전극막 패턴(140a)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 상변화 물질막 패턴(150a) 및 제1 하부 전극막 패턴(140a)은 상기 제1 포토레지스트 패턴과 실질적으로 동일한 상기 제1 사선 방향으로 제1 층간 절연막(120) 및 도전 패턴(135) 상에서 연장할 수 있다. 제1 하부 전극막 패턴(140a) 및 제1 상변화 물질막 패턴(150a)은 제1 층간 절연막(120) 및 인접하는 두 상변화 물질막 패턴들(150a)의 각각 일부를 커버할 수 있다.
이후, 상가 제1 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정에 의해 제거될 수 있다. 이에 따라, 제1 상변화 물질막 패턴(150a) 및 제1 하부 전극막 패턴(140a)에 의해 제1 층간 절연막(120) 및 도전 패턴(135) 일부를 노출시키는 개구부(155)가 형성될 수 있다.
도 13a 및 도 13a의 I-II 라인을 따라 절단한 단면도인 도 13b를 참조하면, 개구부(155)를 채우며 제1 상변화 물질막 패턴(150a)의 양 측부를 덮는 제2 포토레지스트 패턴(160)을 형성한다. 도 13a에서 제2 포토레지스트 패턴(160)에 의해 커버되는 제1 상변화 물질막 패턴(150a)의 상기 양 측부는 점선으로 도시하였다. 제2 포토레지스트 패턴(160)은 제1 상변화 물질막 패턴(150a)과 실질적으로 평행한 방향으로 연장될 수 있다. 즉, 제2 포토레지스트 패턴(160)은 상기 제1 포토레지스트 패턴과 실질적으로 동일한 상기 제1 사선 방향으로 연장할 수 있다.
도 14a 및 도 14a의 I-II 라인을 따라 절단한 단면도인 도 14b를 참조하면, 제2 포토레지스트 패턴(160)을 식각 마스크로 사용하여 제1 상변화 물질막 패턴(150a) 및 제1 하부 전극막 패턴(140a)을 식각함으로써, 제2 상변화 물질막 패턴(150b) 및 제2 하부 전극막 패턴(140b)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 상변화 물질 패턴(150b) 및 제2 하부 전극막 패턴(140b)은 상기 제1 사선 방향 연장하는 라인 형상을 가질 수 있다. 또한. 제2 상변화 물질 패턴(150b) 및 제2 하부 전극막 패턴(140b)은 도전 패턴(135)이 원형 형상을 갖는 경우 도전 패턴(135)의 지름 방향으로 연장할 수 있다. 다른 예시적인 실시예들에 있어서, 도전 패턴(135)이 직사각형 형상을 갖는 경우, 제2 상변화 물질 패턴(150b) 및 제2 하부 전극막 패턴(140b)은 도전 패턴(135)의 대각선 방향으로 연장할 수 있다.
제2 포토레지스트 패턴(160)은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
도 15를 참조하면, 제1 층간 절연막(120) 및 도전 패턴(135) 상에 상기 제1 방향으로 연장하며 제2 상변화 물질 패턴(150b) 및 제2 하부 전극막 패턴(140b) 일부를 커버하는 제3 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 제2 상변화 물질 패턴(150b) 및 제2 하부 전극막 패턴(140b)을 상기 제1 방향을 따라 부분적으로 식각함으로써, 도전 패턴(135) 상에 순차적으로 적층된 하부 전극(170, 도 17 참조) 및 상변화 물질 패턴(175)를 형성할 수 있다. 하부 전극(170)은 상변화 물질 패턴(175)과 실질적으로 동일한 형상을 가질 수 있다. 이 경우, 상변화 물질 패턴(175)의 상면은 상기 제1 방향과 실질적으로 평행한 제1 변(175a) 및 상기 제1 사선 방향과 실질적으로 평행한 제2 변(175b)을 가질 수 있다. 이후, 상기 제3 포토레지스트 패턴은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
도 16을 참조하면, 상기 제3 포토레지스트 패턴은 상기 제1 사선 방향과 실질적으로 직교하는 제2 사선 방향으로 연장하도록 형성될 수도 있다. 이 경우, 상변화 물질 패턴(176)의 상면은 상기 제1 사선 방향과 실질적으로 평행한 제2 변(176b) 및 제2 변(176b)과 실질적으로 직교하며, 상기 제2 사선 방향과 실질적으로 평행한 제1 변(176a)를 가질 수 있다.
이하에서는 도 15의 I-II 라인을 따라 절단한 단면도들을 참조하여 후속 공정에 대해 설명한다.
도 17을 참조하면 제1 층간 절연막(120) 및 도전 패턴(135) 상에 하부 전극(170) 및 상변화 물질 패턴(175)을 덮는 제2 층간 절연막(180)을 형성한다. 이후, 제2 층간 절연막(180) 상부를 상변화 물질 패턴(175)의 상면이 노출될 때 까지 화학 기계적 연마(chemical mechanical polishing: CMP) 공정 및/또는 에치-백(etch-back) 공정을 통해 연마할 수 있다.
제2 층간 절연막(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
도 18을 참조하면, 상변화 물질 패턴(175)과 접촉하는 상부 전극(185)을 형성한다. 예를 들어, 제2 층간 절연막(180) 및 상변화 물질 패턴(175) 상에 상부 전극막을 형성한 후, 상기 상부 전극막을 패터닝함으로써, 상부 전극(185)을 형성할 수 있다. 상기 상부 전극막은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 지르코늄 질화물 등과 같은 금속 혹은 금속 질화물을 사용하여 스퍼터링 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 상부 전극(185)은 원형 혹은 다각형 형상의 상면을 가질 수 있다.
도 19를 참조하면, 제2 층간 절연막(180) 상에 상부 전극(185)을 덮는 제3 층간 절연막(190)을 형성한다. 제3 층간 절연막(190)을 부분적으로 식각하여, 상부 전극(185)을 노출시키는 제2 콘택 홀(도시되지 않음)을 형성한다. 이어서, 제3 층간 절연막(190) 및 상부 전극(185) 상에 상기 제2 콘택 홀을 채우는 도전막을 형성한 후, 상기 도전막 상부를 연마하여 비트 라인 콘택(195)을 형성할 수 있다.
이후, 제3 층간 절연막(190) 및 비트 라인 콘택(195) 상에 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 비트 라인(200)을 형성할 수 있다. 일 실시예에 있어서, 비트 라인 콘택(195)을 형성하지 않고 비트 라인(200)이 직접 상부 전극(185)과 접촉하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 비트 라인(200)은 상기 2 방향을 따라 연장되도록 형성될 수 있다. 이 경우, 비트 라인(200)은 도 4에 도시된 바와 같이, 상기 제2 방향으로 인접하는 상부 전극들(185)과 전기적으로 연결될 수 있다.
이와는 달리, 비트 라인(200)은 도 5에 도시된 바와 같이, 상변화 물질 패턴(175) 및 하부 전극(170)이 배치된 사선 방향, 즉 상기 제1 사선 방향과 실질적으로 동일한 방향으로 연장되도록 형성될 수도 있다. 이 경우, 비트 라인(200)을 통해 연결되는 인접하는 메모리 셀들의 상변화 물질 패턴들(175)의 이격 거리가 증가될 수 있다.
또한, 도 6에 도시된 바와 같이, 비트 라인(200) 상기 제1 사선 방향과 실질적으로 직교하는 상기 제2 사선 방향으로 연장되도록 형성될 수 있다. 이 경우, 비트 라인(200)을 통해 연결되는 인접하는 메모리 셀들의 상변화 물질 패턴들(175)의 이격 거리가 최대화 될 수 있다.
도 20 내지 도 23은 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 20 내지 도 23에 도시된 방법은 도전 패턴의 형성 공정을 제외하고는 도 7 내지 도 19를 참조로 설명한 방법과 실질적으로 동일하거나 유사하므로 중복되는 공정들에 대한 상세한 설명은 생략한다.
도 20을 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 기판(100)의 불순물 영역(115) 상에 스위칭 소자(130)를 형성한다.
도 21을 참조하면, 제1 층간 절연막(120) 상에 하부 층간 절연막(132)을 형성하고, 하부 층간 절연막(132)을 부분적으로 식각하여 스위칭 소자(130)를 노출시키는 개구부(134)를 형성할 수 있다. 개구부(134)에 의해 스위칭 소자(130)의 상면이 전체적으로 혹은 부분적으로 노출될 수 있다.
도 22를 참조하면, 스위칭 소자(130) 상에 개구부(134)를 채우는 도전패턴(136)을 형성할 수 있다, 예시적인 실시예들에 있어서, 도전 패턴(136)은 배리어 금속막 패턴(137) 및 금속막 패턴(139)을 포함할 수 있다.
하부 층간 절연막(132)의 상면, 개구부(134)의 측벽 및 저면을 따라 배리어 금속막을 형성하고, 상기 배리어 금속막 상에 상기 개구부(134)의 나머지 부분을 채우는 금속막을 형성한다.
예를 들면, 상기 배리어 금속막은 티타늄 혹은 티타늄 질화막 등을 사용하여 ALD 공정, 스퍼터링 공정, PVD 공정등을 통해 형성될 수 있다. 상기 금속막은 텅스텐 혹은 알루미늄 등의 금속 물질을 사용하여 ALD 공정, 스퍼터링 공정, PVD 공정등을 통해 형성될 수 있다.
이어서, 하부 층간 절연막(132)의 상면이 노출될 때까지 상기 금속막 및 배리어 금속막의 상부를 연마함으로써, 개구부(134)를 채우는 배리어 금속막 패턴(137) 및 금속막 패턴(139)을 포함하는 도전 패턴(136)을 형성할 수 있다. 예시적인 실시예들에 있어서, 배리어 금속막 패턴(137)은 금속막 패턴(139)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
도 23을 참조하면, 도 11 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 도전 패턴(136) 상에 하부 전극(170) 및 상변화 물질 패턴(175)을 형성하고, 상변화 물질 패턴(175)과 연결되는 상부 전극(185), 비트 라인 콘택(195) 및 비트 라인(200)을 형성할 수 있다.
도 24 내지 도 34는 또 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 구체적으로, 도 24, 도 26 내지 도 31 및 도 34는 상기 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 25, 도 32 및 도 33은 상기 상변화 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 24를 참조하면, 도 7 내지 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100)의 불순물 영역(115) 상에 스위칭 소자(130) 및 도전 패턴(135)을 형성한다.
도 25를 참조하면, 제1 층간 절연막(120) 및 도전 패턴(135) 상에서 상기 제1 방향에 대해 소정의 경사 각도(θ1)를 가지며 제1 사선 방향으로 연장하는 제1 하부 전극막 패턴(142)을 형성한다.
예시적인 실시예들에 따르면, 제1 층간 절연막(120) 및 도전 패턴(135) 상에 하부 전극막을 형성한 후, 상기 하부 전극막 상에 상기 제1 사선 방향으로 배치되며 상기 하부 전극막을 부분적으로 노출시키는 제1 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부 전극막을 패터닝함으로써 제1 층간 절연막(120) 및 도전 패턴들(135)을 부분적으로 노출시키는 제1 하부 전극막 패턴(142)을 형성할 수 있다. 이후, 제1 포토레지스트 패턴은 애싱 및/또는 스트립 공정 등을 통해 제거될 수 있다.
도 26 내지 도 31은 도 25의 III-IV 라인을 따라 절단한 단면도들이다.
도 26을 참조하면, 제1 하부 전극막 패턴(142)을 덮는 제2 층간 절연막(182)을 제1 층간 절연막(120) 및 도전 패턴(135) 상에 형성하고, 제2 층간 절연막(182)을 일부 제거하여 하부 전극막 패턴(142) 상면을 노출시키는 제1 개구부(144)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(182)은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성될 수 있다.
도 27을 참조하면, 제2 층간 절연막(182), 제1 개구부(144)의 측벽 및 제1 하부 전극막 패턴(142) 상에 희생막(146)을 형성한다. 희생막(146)은 제2 층간 절연막(182) 및 제1 하부 전극막 패턴(142)의 프로파일을 따라 균일한 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 희생막(146)은 실리콘 산화물을 사용하여 형성될 수 있다.
도 28을 참조하면, 에치-백 공정을 수행하여 제2 층간 절연막(182) 상면 및 제1 하부 전극막 패턴(142) 상면 상에 형성된 희생막(146) 부분을 제거한다. 상기 희생막(146) 부분이 제거됨에 따라 노출되는 제1 하부 전극막 패턴(142) 부분도 상기 에치-백 공정에 의해 제거될 수 있다. 이에 따라, 제2 층간 절연막(182)의 측벽에 희생막 패턴(146a)이 형성되며, 희생막 패턴(146a) 및 도전 패턴(135) 사이에는 제2 하부 전극막 패턴(142a)이 형성될 수 있다. 희생막 패턴(146a) 및 제2 하부 전극막 패턴(142a)은 상기 제1 사선 방향으로 연장될 수 있다.
한편, 희생막 패턴(146a) 및 제2 하부 전극막 패턴(142a)을 포함하는 구조물과 제2 층간 절연막(182) 사이에서는 제2 개구부(144a)가 정의될 수 있다.
도 29를 참조하면, 제2 개구부(144a)를 매립하는 절연막을 제1 층간 절연막(120), 도전 패턴(135), 제2 층간 절연막(182) 및 희생막 패턴(146a) 상에 형성한다. 이 경우, 상기 절연막은 제2 층간 절연막(182)과 병합되어 형성될 수 있다.
이후, CMP 공정 또는 에치-백 공정을 통해 상기 절연막 상부를 연마하여 희생막 패턴(146a) 상면을 노출시킬 수 있다.
도 30을 참조하면, 희생막 패턴(146a)을 제거하여 제2 하부 전극막 패턴(142a) 상면을 노출시키는 제3 개구부(144b)를 형성할 수 있다.
예시적인 실시예들에 있어서, 희생막 패턴(146a)은 실리콘 산화물에 대해 식각 선택비가 높은 식각 용액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들어, 상기 식각 용액은 LAL 용액, 불산(HF) 용액 혹은 버퍼산화물 식각 용액(Buffer Oxide Etchant, BOE) 등을 포함할 수 있다.
도 31을 참조하면, 제3 개구부(144b)를 매립하는 상변화 물질막을 제2 하부 전극막 패턴(142a) 및 제2 층간 절연막(182) 상에 형성한다. 이후, CMP 공정 혹은 에치-백 공정을 통해 제2 층간 절연막(182) 상면이 노출될 때까지 상기 상변화 물질막 상부를 제거할 수 있다. 이에 따라, 제3 개구부(144b)를 채우는 상변화 물질막 패턴(152)을 형성할 수 있다. 상변화 물질막 패턴(152)은 제2 하부 전극막 패턴(142a)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 상변화 물질막 패턴(152)은 경사 각도(θ1)를 갖는 상기 제1 사선 방향으로 연장될 수 있다.
도 31의 평면도인 도 32를 참조하면, 제2 층간 절연막(182) 및 상변화 물질막 패턴(152) 상에 상기 제1 방향으로 연장하는 제2 포토 레지스트패턴(162)을 형성한다. 인접하는 제2 포토 레지스트 패턴들(162) 사이에서 제2 층간 절연막(182) 및 상변화 물질막 패턴(152)이 부분적으로 노출될 수 있다.
도 33을 참조하면, 제2 포토 레지스트 패턴들(162) 사이에 노출된 상변화 물질막 패턴(152) 부분을 건식 식각 혹은 습식 식각 공정을 통해 제거한다. 이 때, 상변화 물질막 패턴(152) 아래의 제2 하부 전극막 패턴(142a)도 함께 제거될 수 있다. 이에 따라, 각 도전 패턴들(135) 상에는 하부 전극(172, 도 34 참조) 및 상변화 물질 패턴(177)이 적층된 구조물이 형성될 수 있다. 이후, 제2 포토 레지스트 패턴(162)은 애싱 및/또는 스트립 공정 등을 통해 제거될 수 있다.
이어서, 상변화 물질막 패턴(152) 및 제2 하부 전극막 패턴(142a)이 부분적으로 제거된 공간을 채우는 절연막을 제2 층간 절연막(182) 및 상변화 물질 패턴(177) 상에 형성할 수 있다. 상기 절연막은 제2 층간 절연막(182)과 병합될 수 있다. 상변화 물질 패턴(177)의 상면이 노출될 때까지 상기 절연막 상부를 연마함으로써, 제2 층간 절연막(182)은 내부에 하부 전극(172) 및 상변화 물질 패턴(177)이 적층된 복수의 상기 구조물들을 포함하는 구조를 가질 수 있다. 도 33에서 제2 층간 절연막(182) 아래의 도전 패턴(135)은 점선으로 표시된다.
다른 예시적인 실시예들에 있어서, 상기 제2 포토레지스트 패턴은 도 16을 참조로 설명한 바와 같이, 상기 제1 사선 방향에 실질적으로 수직한 제2 사선 방향으로 배치될 수도 있다. 이에 따라 형성되는 상변화 물질 패턴 및 하부 전극의 형상은 도 16을 참조로 설명한 바와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 33의 III-IV 라인을 따라 절단한 단면도인 도 34를 참조하면, 도 18 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상변화 물질 패턴(177) 상에 상부 전극(185), 비트 라인 콘택(195) 및 비트 라인(200)을 형성할 수 있다. 이 경우, 비트 라인(200)은 상기 제2 방향으로 인접하는 메모리 셀들의 상부 전극들(185)과 연결되도록 형성될 수 있다.
이와는 달리, 비트 라인(200)은 도 5에 도시된 바와 같이, 상변화 물질 패턴(177) 및 하부 전극(172)의 경사 각도와 실질적으로 동일한 경사 각도를 갖는 상기 제1 사선 방향으로 연장되도록 형성될 수도 있다. 이 경우, 비트 라인(200)을 통해 연결되는 인접하는 메모리 셀들의 상변화 물질 패턴들(177)의 이격 거리가 증가될 수 있다.
또한, 비트 라인(200)은 도 6에 도시된 바와 같이, 상기 제1 사선 방향과 실질적으로 수직한 상기 제2 사선 방향으로 연장되도록 형성될 수도 있다. 이 경우, 비트 라인(200)을 통해 연결되는 인접하는 상변화 물질 패턴들(177)의 이격 거리가 최대화 될 수 있다.
도 35 내지 도 37은 또 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 35를 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 기판(100)의 불순물 영역(115) 상에 스위칭 소자(130)를 형성한다.
도 36을 참조하면, 도 21 및 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 스위칭 소자(130) 및 제1 층간 절연막(132) 상에 하부 층간 절연막(132)을 형성하고, 하부 층간 절연막(132)을 관통하여 스위칭 소자(130)와 접촉하는 도전 패턴(136)을 형성한다. 도전 패턴(136)은 배리어 금속막 패턴(137) 및 금속막 패턴(139)을 형성할 수 있다.
도 37을 참조하면, 도 25 내지 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도전 패턴(136) 상에 하부 전극(172) 및 상변화 물질 패턴(177)을 형성하고, 상변화 물질 패턴(177)과 연결되는 상부 전극(185), 비트 라인 콘택(195) 및 비트 라인(200)을 형성할 수 있다.
본 발명의 실시예들에 따른 상변화 메모리 장치 및 이의 제조 방법에 따르면, 인접하는 하부 전극들 및 상변화 물질 패턴들 사이의 거리를 최대화하여 메모리 셀들 사이의 써멀 크로스토크 현상을 감소시킬 수 있다. 따라서, 본 발명이 예시적인 실시예들은 메모리 셀들이 고도로 집적된 메모리 장치에 유용하게 활용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 상변화 메모리 장치 20: 워드 라인
30: 스위칭 소자 40: 하부 전극
50: 상변화 물질 패턴 60: 상부 전극
70, 70a, 70b: 비트 라인 100: 기판
110: 소자 분리막 115: 불순물 영역
115a: 금속 실리사이드 패턴 120: 제1 층간 절연막
125: 제1 콘택홀 130: 스위칭 소자
132: 하부 층간 절연막 134: 개구부
135, 136: 도전 패턴 137: 배리어 금속막 패턴
139: 금속막 패턴 140: 하부 전극막
140a: 제1 하부 전극막 패턴 140b: 제2 하부 전극막 패턴
142: 제1 하부 전극막 패턴 142a: 제2 하부 전극막 패턴
144: 제1 개구부 144a: 제2 개구부
144b: 제3 개구부 146: 희생막
146a: 희생막 패턴 150: 상변화 물질막
150a: 제1 상변화 물질막 패턴 152: 상변화 물질막 패턴
155: 개구부
160, 162: 제2 포토레지스트 패턴 150b: 제2 상변화 물질막 패턴
170, 172: 하부 전극
175, 176, 177: 상변화 물질 패턴
175a, 177a: 제1 변 176b, 176b: 제2 변
180, 182: 제2 층간 절연막 185: 상부 전극
190: 제3 층간 절연막 195: 비트 라인 콘택
200: 비트 라인

Claims (10)

  1. 제1 방향으로 연장하며 상기 제1 방향에 수직한 제2 방향을 따라 배치되는 복수의 워드 라인;
    상기 워드 라인 상에 배열되며, 상기 제1 방향에 대해 제1 경사 각도의 사선 방향으로 배치되는 복수의 하부 전극들; 및
    상기 각 하부 전극 상에 배치되는 상변화 물질 패턴을 구비하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 하부 전극은 대시(dash) 형상 혹은 바(bar) 형상을 갖는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제1항에 있어서, 상기 상변화 물질 패턴은 상기 하부 전극과 동일한 형상을 갖는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제1항에 있어서, 상기 제1 경사각도는 30도 내지 60도인 것을 특징으로 하는 상변화 메모리 장치.
  5. 제1항에 있어서, 상기 제1 경사각도는 45도인 것을 특징으로 하는 상변화 메모리 장치.
  6. 제1항에 있어서, 인접하는 상기 상변화 물질 패턴들을 연결하며 상기 제2 방향으로 연장하는 비트 라인을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 제1항에 있어서, 상기 제1 방향에 대해 제2 경사각도의 사선 방향으로 연장하며, 인접하는 상기 상변화 물질 패턴들을 연결하는 비트 라인을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서, 상기 제1 경사각도 및 상기 제2 경사각도는 동일한 것을 특징으로 하는 상변화 메모리 장치.
  9. 제7항에 있어서, 상기 제2 경사각도의 사선 방향은 상기 제1 경사각도의 사선방향과 수직한 것을 특징으로 하는 상변화 메모리 장치.
  10. 기판 상에 층간절연막을 형성하는 단계;
    상기 기판 상에 상기 층간절연막을 관통하며 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 규칙적으로 배치되는 복수의 도전 패턴들을 형성하는 단계;
    상기 층간 절연막 및 상기 도전 패턴들 상에 하부 전극막 및 상변화 물질막을 순차적으로 형성하는 단계;
    상기 상변화 물질막 및 상기 하부 전극막을 식각하여 상기 제1 방향에 대해 제1 사선 방향으로 연장하는 제1 상변화 물질막 패턴 및 제1 하부 전극막 패턴을 형성하는 단계;
    상기 제1 상변화 물질막 패턴 및 제1 하부 전극막 패턴을 상기 제1 사선 방향으로 부분적으로 식각하여 제2 상변화 물질막 패턴 및 제2 하부 전극막 패턴을 형성하는 단계; 및
    상기 제2 상변화 물질막 패턴 및 상기 제2 하부 전극막 패턴을 제2 사선 방향으로 식각하여 상변화 물질 패턴 및 하부 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
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