JP2023033303A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2023033303A
JP2023033303A JP2022203169A JP2022203169A JP2023033303A JP 2023033303 A JP2023033303 A JP 2023033303A JP 2022203169 A JP2022203169 A JP 2022203169A JP 2022203169 A JP2022203169 A JP 2022203169A JP 2023033303 A JP2023033303 A JP 2023033303A
Authority
JP
Japan
Prior art keywords
layer
oxide semiconductor
oxide
semiconductor layer
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022203169A
Other languages
English (en)
Other versions
JP7466618B2 (ja
Inventor
舜平 山崎
Shunpei Yamazaki
昭治 宮永
Shoji Miyanaga
正弘 高橋
Masahiro Takahashi
英幸 岸田
Hideyuki Kishida
淳一郎 坂田
Junichiro Sakata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023033303A publication Critical patent/JP2023033303A/ja
Application granted granted Critical
Publication of JP7466618B2 publication Critical patent/JP7466618B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Abstract

【課題】安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することを目的の一つとする。【解決手段】未結合手に代表される欠陥を多く含む酸化シリコン層を、酸化物半導体層に接して形成し、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、上記酸化シリコン層に拡散させ、上記酸化物半導体層中の不純物濃度を低減する。また、酸化物半導体層と酸化シリコン層の界面に混合領域を設ける。【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数～数百ｎｍ程度）を用い
て薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは集
積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、略号ＩＣ）や電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれて
いる。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよ
く知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いら
れている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている（特許文献１及び特許文献２参照。）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
しかしながら酸化物半導体は薄膜形成工程において化学量論的組成からのずれが生じてし
まう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。また
、酸化物半導体の薄膜形成中に混入する水素や水分が酸素（Ｏ）－水素（Ｈ）結合を形成
して電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ－Ｈは極性分子な
ので、酸化物半導体によって作製される薄膜トランジスタのような能動デバイスに対して
特性の変動要因となる。
このような問題に鑑み本発明の一形態は、安定した電気的特性を有する酸化物半導体を用
いた半導体装置を提供することを目的とする。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するため、変動要因と
なる水素や水分を酸化物半導体層より排除する。具体的には、酸化物半導体層が含む水素
濃度を１×１０１８以上２×１０２０ｃｍ－３以下とすることが好ましい。
未結合手に代表される欠陥を多く含む酸化シリコン層（ＳｉＯｘ、好ましくはｘは２以上
）を、酸化物半導体層に接して形成し、酸化物半導体層に含まれる水素や水分（水素原子
や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、上記酸化シリコン層に拡散させ
、上記酸化物半導体層中の不純物濃度を低減すればよい。
酸化シリコン層に含まれる欠陥には、シリコンの未結合手、酸素の未結合手、又はその両
方が含まれる。酸素の未結合手を欠陥として多く含む酸化シリコン層は、主に水素に対し
て束縛エネルギーがより大きくなり、酸化物半導体層から酸化シリコン層への拡散が促進
され、酸化シリコン層において不純物を安定化させることができるため好ましい。
また、酸化物半導体層、又は酸化物半導体層に接する酸化シリコン層を、クライオポンプ
を用いて排気して不純物濃度が低減された成膜室内で、成膜すればよい。
本明細書で開示する発明の構成の一形態は、基板上にゲート電極層と、ゲート電極層上の
ゲート絶縁層と、ゲート絶縁層上の酸化物半導体層と、酸化物半導体層上のソース電極層
及びドレイン電極層と、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半
導体層の一部と接する酸化シリコン層を有し、酸化物半導体層と酸化シリコン層の界面に
混合領域が設けられ、混合領域は、酸素、シリコン、及び酸化物半導体層に含まれる金属
元素を少なくとも一種類以上含む半導体装置である。
上記混合領域は膜厚１ｎｍ乃至１０ｎｍ（好ましくは２ｎｍ乃至５ｎｍ）とすればよい。
混合領域を設け、酸化物半導体層と酸化シリコン層とを明確な界面としないことで、より
酸化物半導体層から酸化シリコン層への水素の拡散が容易になる。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層と、ゲート電極層
上のゲート絶縁層と、ゲート絶縁層上の酸化物半導体層と、酸化物半導体層上のソース電
極層及びドレイン電極層と、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化
物半導体層の一部と接する酸化シリコン層を有し、酸化シリコン層は、欠陥を含む半導体
装置である。
上記構成において、酸化シリコン層を覆う保護絶縁層を有する構成であってもよい。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極
層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された第１の処理室に導入
し、第１の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガ
スを導入し、第１処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上
に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成
した後、該基板を第２処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び
水分が除去された酸素を含むスパッタリングガスを導入し、第２処理室内に装着されたシ
リコンを含むターゲットを用いて、酸化物半導体層上に、欠陥を含む酸化シリコン層を形
成し、該基板を１００乃至４００℃の温度に加熱して酸化物半導体層中に含まれる水素若
しくは水分を酸化シリコン層側に拡散させる半導体装置の作製方法である。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極
層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された第１の処理室に導入
し、第１の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガ
スを導入し、第１処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上
に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成
した後、該基板を第２処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び
水分が除去された酸素を含むスパッタリングガスを導入し、第２処理室内に装着されたシ
リコンを含むターゲットを用いて酸化物半導体層上に、欠陥を含む酸化シリコン層を形成
した後、該基板を減圧状態に保持された第３の処理室に導入し、第３の処理室内の残留水
分を除去しつつ水素及び水分が除去された窒素を含むスパッタリングガスを導入し、第３
処理室内に装着されたシリコンを含むターゲットを用いて酸化シリコン層上に窒化シリコ
ン層を形成し、該基板を１００乃至４００℃の温度に加熱して酸化物半導体層中に含まれ
る水素若しくは水分を酸化シリコン層側に拡散させる半導体装置の作製方法である。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極
層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された第１の処理室に導入
し、第１の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガ
スを導入し、第１処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上
に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成
した後、該基板を第２処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び
水分が除去された酸素を含むスパッタリングガスを導入し、第２処理室内に装着されたシ
リコンを含むターゲットを用いて酸化物半導体層上に、欠陥を含む酸化シリコン層を形成
した後、該基板を減圧状態に保持された第３の処理室に導入し、該基板を１００乃至４０
０℃の温度に加熱し、第３の処理室内の残留水分を除去しつつ水素及び水分が除去された
窒素を含むスパッタリングガスを導入し、第３処理室内に装着されたシリコンを含むター
ゲットを用いて酸化シリコン層上に窒化シリコン層を形成し、酸化物半導体層中に含まれ
る水素若しくは水分を酸化シリコン層側に拡散させる半導体装置の作製方法である。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極
層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された第１の処理室に導入
し、第１の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガ
スを導入し、第１処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上
に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成
した後、該基板を第２処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び
水分が除去された酸素を含むスパッタリングガスを導入し、第２処理室内に装着されたシ
リコンを含むターゲットを用いて、酸化物半導体層上に、欠陥を含む酸化シリコン層を形
成し、酸素を含むスパッタリングガスを切り替えて水素及び水分が除去された窒素を含む
スパッタリングガスを導入し、第２処理室内に装着されたシリコンを含むターゲットを用
いて酸化シリコン層上に窒化シリコン層を形成し、窒化シリコン層が形成された基板を１
００乃至４００℃の温度に加熱して酸化物半導体層中に含まれる水素若しくは水分を酸化
シリコン層側に拡散させる半導体装置の作製方法である。
上記半導体装置の作製方法において、第２処理室に導入された該基板を０℃乃至５０℃の
温度とし、酸化物半導体層上に欠陥を含む酸化シリコン層を形成することができる。
上記半導体装置の作製方法において、酸化物半導体層及び／又は酸化シリコン膜を作製す
る際に、第１の処理室及び／又は第２の処理室の排気は吸着型の真空ポンプを用いること
が好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。上記吸着型の真空ポンプは、酸化物半導体層及び／又は酸化シリ
コン膜に含まれる水素、水酸基又は水素化物の量を低減するように作用する。
上記半導体装置の作製方法において、酸化物半導体層を成膜するためのターゲットは、酸
化亜鉛を主成分として含むものを用いることができる。また、ターゲットとして、インジ
ウム、ガリウム、亜鉛を含む金属酸化物を用いることができる。
上記半導体装置の作製方法において、酸化シリコン膜を成膜するためのシリコンを含むタ
ーゲットは、シリコン半導体のターゲット又は合成石英のターゲットを用いることができ
る。
上記各構成は、上記課題の少なくとも一つを解決する。
なお、酸化物半導体層としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜で
あり、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示
す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇ
ａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとし
て含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または
該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の
酸化物半導体をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体とよび、その薄膜をＩｎ－Ｇａ－Ｚ
ｎ－Ｏ系膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ－Ｓｎ－Ｏ系、Ｉ
ｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ
－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－
Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の金属酸化物を適用することができる
。また上記金属酸化物からなる酸化物半導体層に酸化シリコンを含ませてもよい。
また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成しても
よい。酸化物導電層とソース電極及びドレイン電極を形成するための金属層は、連続成膜
が可能である。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが
好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ま
しい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。
半導体装置の作製方法を説明する図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する
。本実施の形態で示す半導体装置は薄膜トランジスタである。
図１（Ａ）乃至（Ｅ）に半導体装置の断面構造の一例を示す。図１（Ａ）乃至（Ｅ）に示
す薄膜トランジスタ１１０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つであ
り逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ１１０はシングルゲート構造の薄膜トランジスタを用いて説明す
るが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１（Ａ）乃至（Ｅ）を用い、基板１００上に薄膜トランジスタ１１０を作製する
工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１０１を形成する。形成されたゲート電極層の端部はテーパ形状
であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用
的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用い
ることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板１００とゲート電極層１０１との間に設けてもよい。下地膜は
、基板１００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層１０１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層１０１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、または銅層上にモリブデン層を積層した２層構造、また
は銅層上に窒化チタン層若しくは窒化タンタルを積層した２層構造、窒化チタン層とモリ
ブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タング
ステン層または窒化タングステンと、アルミニウムとシリコンの合金またはアルミニウム
とチタンの合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。
なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有
する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層１０１上にゲート絶縁層１０２を形成する。
ゲート絶縁層１０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層１０２中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層１０２を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガスとして酸
素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層１０２は、ゲート電極層１０１側から窒化シリコン層と酸化シリコン層を積
層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法に
より膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し
、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする
。
また、ゲート絶縁層１０２に水素、水酸基及び水分がなるべく含まれないようにするため
に、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層１０１が形成
された基板１００を２００℃以上の温度で加熱し、基板１００に吸着した不純物を除去す
ることが好ましい。
次いで、ゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層１２
０を形成する（図１（Ａ）参照。）。
なお、酸化物半導体層１２０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタリングを行い、ゲート絶縁層１０２の表面に付着
しているゴミを除去することが好ましい。逆スパッタリングとは、アルゴン雰囲気下で基
板側にＲＦ電源を用いて電圧を印加することによって、基板表面をプラズマに曝して表面
を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用い
てもよい。
酸化物半導体層１２０はスパッタリング法により成膜する。酸化物半導体層１２０は、Ｉ
ｎ－Ｇａ－Ｚｎ－Ｏ系膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇ
ａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系
、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物
半導体層を用いる。本実施の形態では、酸化物半導体層１２０をＩｎ－Ｇａ－Ｚｎ－Ｏ系
金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層
１２０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的
にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる
。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むタ
ーゲットを用いて成膜を行い、酸化物半導体層１２０に結晶化を阻害するＳｉＯｘ（Ｘ＞
０）を含ませ、後の工程で行う加熱処理の際に酸化物半導体が結晶化してしまうのを抑制
することが好ましい。
酸化物半導体層１２０をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比と
して、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］を用いることができ
る。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝２：２：１［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１
：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。金属酸化物
ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％である
。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻
密な膜となる。
減圧状態に保持された処理室内に基板を保持し、基板を室温以上４００℃未満の温度に加
熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリ
ングガスを導入し、金属酸化物をターゲットとして基板１００上に酸化物半導体層１２０
を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いること
が好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップ
を加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素
原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため
、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
なお、酸化物半導体層を成膜する際に導入する酸素ガスや、窒素、ヘリウム、ネオン、ア
ルゴン等の希ガスは、水、水素などの不純物が含まれないことが好ましく、ガスの純度を
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
上記のようにして酸化物半導体層１２０をスパッタリング法で成膜することで、二次イオ
ン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔ
ｒｙ）による水素濃度の定量結果が２×１０１９ｃｍ－３以下好ましくは５×１０１８ｃ
ｍ－３以下に抑制された酸化物半導体層を得ることができる。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣ
スパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層１
２１に加工する（図１（Ｂ）参照。）。また、島状の酸化物半導体層１２１を形成するた
めのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェ
ット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層１０２にコンタクトホールを形成する場合、その工程は酸化物半導体
層１２１の形成時に行うことができる。
なお、ここでの酸化物半導体層１２０のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタリングを行い、酸化物半導体層１２１及
びゲート絶縁層１０２の表面に付着しているレジスト残渣などを除去することが好ましい
。
次いで、ゲート絶縁層１０２、及び酸化物半導体層１２１上に、導電膜を形成する。導電
膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネ
シウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された材料を用いて
もよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２
層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ
膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、
スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた合金膜、もしくは
窒化膜を用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジスト
マスクを除去する（図１（Ｃ）参照。）。
なお、導電膜のエッチングの際に、酸化物半導体層１２１は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層１２１にはＩｎ－Ｇａ
－Ｚｎ－Ｏ系酸化物を用いて、エッチング液としては、アンモニア過水（３１重量％過酸
化水素水：２８重量％アンモニア水：水＝５：２：２）を用いて導電膜としてＴｉ膜をエ
ッチングする。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層１２１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層１
１５ａ、ドレイン電極層１１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物
半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガ
スを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護
絶縁膜となる酸化物絶縁層として酸化シリコン層１１６を形成する。本実施の形態では、
酸化物半導体層１２１がソース電極層１１５ａ、ドレイン電極層１１５ｂと重ならない領
域において、酸化物半導体層１２１と酸化シリコン層１１６とが接するように形成する。
酸化シリコン層１１６として、島状の酸化物半導体層１２１、ソース電極層１１５ａ、ド
レイン電極層１１５ｂまで形成された基板１００を室温以上１００℃未満の温度に加熱し
、水素及び水分が除去された高純度酸素を含むスパッタリングガスを導入しシリコンター
ゲットを用いて、欠陥を含む酸化シリコン層を成膜する。なお、酸化シリコン層１１６は
、酸化シリコン（ＳｉＯｘ、好ましくはｘは２以上）層となるように形成する。
例えば、純度が６Ｎ（９９．９９９９％）であり、ボロンがドープされたシリコンターゲ
ット（抵抗値０．０１Ωｃｍ）を用い、ターゲットと基板との間の距離（Ｔ－Ｓ間距離）
を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）
雰囲気下でパルスＤＣスパッタリング法により酸化シリコン膜を成膜する。膜厚は３００
ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリ
コン膜を成膜するためのターゲットとして用いることができる。なお、スパッタリングガ
スとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
なお、酸化シリコン層を成膜する際に導入するスパッタリングガスは、水、水素などの不
純物が含まれないことが好ましい。例えば、水素ガスの純度を６Ｎ（９９．９９９９％）
以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。
この場合において、処理室内の残留水分を除去しつつ酸化シリコン層１１６を成膜するこ
とが好ましい。酸化物半導体層１２１及び酸化シリコン層１１６に水素、水酸基又は水分
が含まれないようにするためである。
なお、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化
窒化アルミニウム層などを用いることもできる。
次に、欠陥を含む酸化シリコン層１１６と酸化物半導体層１２１とを接した状態で１００
℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１２１中に含ま
れる水素若しくは水分を欠陥を含む酸化シリコン層１１６に拡散させることができる。酸
化シリコン層１１６は欠陥（ダングリングボンド）を多く含むため、島状の酸化物半導体
層１２１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１２１と酸化シリ
コン層１１６が接する界面を介して、酸化シリコン層１１６に拡散する。具体的には、酸
化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原
子を含む化合物等が酸化シリコン層１１６に拡散移動し易くなる。
酸化物半導体層から酸化シリコン層への水素の拡散について、水素原子が酸化物半導体層
（アモルファスＩＧＺＯ）内と酸化シリコン層（アモルファスＳｉＯｘ）内のどちらに存
在しやすいかを計算した。
環境における水素原子の安定性を評価するために水素原子の束縛エネルギーＥ＿ｂｉｎｄ
を以下で定義し、評価を行った。Ｅ＿ｂｉｎｄ＝｛Ｅ（元の構造）＋Ｅ（Ｈ）｝－Ｅ（Ｈ
を付加した構造）この束縛エネルギーＥ＿ｂｉｎｄが大きい方が水素原子は存在しやすい
といえる。Ｅ（元の構造）、Ｅ（Ｈ） Ｅ（Ｈを付加した構造）はそれぞれ、元の構造の
エネルギー、水素原子のエネルギー、Ｈを付加した構造のエネルギーを表す。この束縛エ
ネルギーをアモルファスＩＧＺＯ、ダングリングボンド（以下、ＤＢと略す）無しのアモ
ルファスＳｉＯ２、ＤＢ有りのアモルファスＳｉＯｘを２種類、の計４つに対して計算し
た。
計算には密度汎関数法の計算プログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法
として平面波基底擬ポテンシャル法を用い、汎関数はＬＤＡを用いた。カットオフエネル
ギーは３００ｅＶとした。ｋ点は２×２×２のグリッドとした。
計算した構造に関して以下に記す。はじめに元の構造に関して以下に記す。アモルファス
ＩＧＺＯのユニットセルはＩｎを１２原子、Ｇａを１２原子、Ｚｎを１２原子、Ｏを４８
原子、計８４原子を含む。ＤＢ無しのアモルファスＳｉＯ２のユニットセルはＳｉを１６
原子、Ｏを３２原子、計４８原子を含む。ＤＢ有りのアモルファスＳｉＯｘ（１）は、Ｄ
Ｂの無いアモルファスＳｉＯ２からＯを抜き、上記Ｏと結合していたＳｉの内１つにＨを
結合させた構造である。つまり、Ｓｉを１６原子、Ｏを３１原子、Ｈを１原子、計４８原
子を含む。ＤＢ有りのアモルファスＳｉＯｘ（２）は、ＤＢの無いアモルファスＳｉＯ２
からＳｉを抜き、上記Ｓｉと結合していたＯの内３つにＨを結合させた構造である。つま
り、Ｓｉを１５原子、Ｏを３２原子、Ｈを３原子、計５０原子を含む。Ｈを付加した構造
は上記の４つの構造にＨを付加した構造である。尚、Ｈは、アモルファスＩＧＺＯではＯ
原子、ＤＢの無いアモルファスＳｉＯ２ではＳｉ、ＤＢ有りのアモルファスＳｉＯｘでは
ＤＢを有する原子に付加した。Ｈを計算した構造はユニットセル内にＨを一つ含む。なお
、各構造のセルサイズを表１にまとめた。
Figure 2023033303000002
計算結果を表２に示す。
Figure 2023033303000003
以上より、Ｓｉを抜き該Ｓｉと結合していたＯの内３つにＨを結合させたＤＢがある場合
のアモルファスＳｉＯｘ（２）が最も束縛エネルギーが大きく、次にＯを抜き該Ｏと結合
していたＳｉの内１つにＨを結合させたＳｉＯｘ（１）、次にＩＧＺＯ、最も小さいのが
ＤＢ無しのアモルファスＳｉＯ２の順となった。よって、水素はアモルファスＳｉＯｘ中
のＤＢに結合した場合に最も安定となる。
よって、以下のような過程が考えられる。アモルファスＳｉＯｘには多量のＤＢが存在す
る。従って、アモルファスＩＧＺＯ―アモルファスＳｉＯｘ界面を拡散する水素原子はア
モルファスＳｉＯｘ内のＤＢに捉えられる事で安定化する。よって、アモルファスＩＧＺ
Ｏ内の水素原子はアモルファスＳｉＯｘ中のＤＢに移動する。
さらに、Ｓｉを抜くことでタングリングボンドを発生させた構造であるＤＢがある場合の
アモルファスＳｉＯｘ（２）が、Ｏを抜くことでタングリングボンドを発生させた構造で
あるＤＢがある場合のアモルファスＳｉＯｘ（１）より束縛エネルギーが大きいことから
、ＳｉＯｘにおいて、水素原子はＯと結合することでより安定する。従ってＳｉＯｘにお
いて、ｘが２以上であることが好ましい。
欠陥を含む酸化シリコン層において、酸素の未結合手を欠陥として多く含む酸化シリコン
層であると、水素に対する束縛エネルギーが強くなるので、より酸化物半導体層から、水
素若しくは水素を含む不純物を、欠陥を含む酸化シリコン層に拡散させることができる。
従って、ＳｉＯｘにおいて、ｘが２以上であることが好ましい。
また、酸化物半導体層１２１に接して酸化シリコン層１１６を形成すると、酸化物半導体
層と酸化シリコン層との界面に酸化物半導体及び酸化シリコンを含む混合領域１１９が形
成される（図１（Ｄ）参照。）
混合領域１１９は、酸素、シリコン、及び酸化物半導体に含まれる少なくとも一種以上の
金属元素を有する。例えば、酸化物半導体としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を用いる
場合、混合領域には、Ｉｎ、Ｇａ、及びＺｎのうち少なくとも一種以上の金属元素と、シ
リコン、及び酸素が含まれる。混合領域において酸化物半導体に含まれる金属をＭとする
と、Ｍ－ＯＨ、Ｍ－Ｈ、Ｍ－Ｏ－Ｓｉ－Ｈ、Ｍ－Ｏ－Ｓｉ－ＯＨなど様々な状態で存在し
えり、例えばＺｎ－ＨやＺｎ－ＯＨなどが考えられる。
混合領域の膜厚は、１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至５ｎｍとする。混合領域
の膜厚は、酸化シリコン層を形成する際のスパッタリング法の成膜条件によって制御する
ことができる。スパッタリング法の電源のパワーをより強く、基板とターゲットとの間の
距離をより近くすれば、混合領域を厚く形成することができる。また、より強いパワーで
スパッタリング法を行うことによって、酸化物半導体層表面に付着した吸着水等を除去す
ることもできる。
混合領域１１９を酸化物半導体層１２１と酸化シリコン層１１６との間に設けることによ
って、より上記酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む
化合物や、炭素原子を含む化合物等の酸化シリコン層１１６への拡散が促進され、移動し
易くなる。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１１２を有する薄膜
トランジスタ１１０を形成することができる（図１（Ｅ）参照。）。
上記のように酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体層の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層１０３を酸
化シリコン層１１６上に形成する。保護絶縁層１０３としては、窒化シリコン膜、窒化酸
化シリコン膜、または窒化アルミニウム膜などを用いる。
保護絶縁層１０３として、酸化シリコン層１１６まで形成された基板１００を１００℃～
４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガ
スを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合に
おいても、酸化シリコン層１１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層
１０３を成膜することが好ましい。
なお、窒化シリコン膜を成膜する際に導入するスパッタリングガスは、水、水素などの不
純物が含まれないことが好ましい。例えば、窒素ガスの純度を６Ｎ（９９．９９９９％）
以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。
保護絶縁層１０３を形成する場合、保護絶縁層１０３の成膜時に１００℃～４００℃に基
板１００を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁
層（欠陥を含む酸化シリコン膜）に拡散させることができる。よって上記酸化シリコン層
１１６の形成後に加熱処理を行わなくてもよい。
酸化シリコン層１１６と保護絶縁層１０３として窒化シリコン層を積層する場合、酸化シ
リコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成
膜することができる。先に酸素を含むスパッタリングガスを導入して、処理室内に装着さ
れたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタリングガスを窒
素を含むスパッタリングガスに切り替えて同じシリコンターゲットを用いて窒化シリコン
層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成する
ことができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止
することができる。この場合、酸化シリコン層１１６と保護絶縁層１０３として窒化シリ
コン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層（欠
陥を含む酸化シリコン膜）に拡散させる加熱処理（温度１００℃乃至４００℃）を行えば
よい。
なお、酸化シリコン膜または窒化シリコン膜を成膜する際に導入するスパッタリングガス
は、水、水素などの不純物が含まれないことが好ましい。例えば、酸素ガス又は窒素ガス
の純度を６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、
（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい
。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの
降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前
に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができ
る。この加熱処理よって、ノーマリーオフとなる薄膜トランジスタを得ることができる。
よって半導体装置の信頼性を向上できる。
欠陥を含む酸化シリコン層上に、基板を加熱して窒化シリコン層を成膜することで、酸化
物半導体層から該酸化シリコン膜に水素、水分を拡散させつつ、同時に外気から水分の侵
入を防ぐバリア膜を設けることができる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応
雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を
低減することができる。また、酸化物半導体層に接して欠陥を含む酸化シリコン層を設け
ることで酸化物半導体層中の水素、水分を酸化シリコン膜へ拡散させ酸化物半導体層の水
素及び水素化合物の濃度を低減することができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用い
た表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用いる
ことができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で
、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４
００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するため
に多大なエネルギーを消費しないで済む。
図３は酸化物半導体層及び酸化物半導体層を用いた半導体装置の作製に用いることのでき
る成膜装置１０００の一例を示す。
成膜装置１０００は、ローダー室１１１０と、アンローダー室１１２０を有し、それぞれ
処理前の基板を収納するカセット１１１１と、処理済みの基板を収納するカセット１１２
１が設置されている。ローダー室１１１０と、アンローダー室１１２０の間には第１の搬
送室１１００があり、基板を搬送する搬送手段１１０１が設置されている。
成膜装置１０００は第２の搬送室１２００を有している。第２の搬送室１２００には搬送
手段１２０１が設置され、ゲートバルブを介して周囲に４つの処理室（第１の処理室１２
１０、第２の処理室１２２０、第３の処理室１２３０、及び第４の処理室１２４０）と接
続されている。なお、第１の処理室１２１０はゲートバルブを介して、一方が第１の搬送
室１１００と接続され、他方が第２の搬送室１２００と接続されている。
第２の搬送室１２００、第１の処理室１２１０、第２の処理室１２２０、第３の処理室１
２３０、及び第４の処理室１２４０には、それぞれ排気手段１２０５、排気手段１２１５
、排気手段１２２５、排気手段１２３５、及び排気手段１２４５が設けられている。また
、これらの排気手段は各処理室の使用用途に応じて適宜排気装置を選定すればよいが、特
にクライオポンプを備えた排気手段が好ましい。また、ターボ分子ポンプにコールドトラ
ップを備えた手段であってもよい。
酸化物半導体層を成膜する場合、酸化物半導体層を成膜する処理室はもちろんのこと、酸
化物半導体層に接する膜、及び酸化物半導体層の成膜前後の工程において、処理室内に残
留する水分が不純物として混入しないよう、クライオポンプなどの排気手段を用いること
が好ましい。
第１の処理室１２１０には、基板加熱手段１２１１が設けられている。また、第１の処理
室１２１０は、大気圧状態の第１の搬送室１１００から減圧状態の第２の搬送室１２００
に、基板を搬送する受け渡し室の役割を有している。受け渡し室を設けることにより、第
２の搬送室１２００を大気による汚染から守ることができる。
第２の処理室１２２０、第３の処理室１２３０、及び第４の処理室１２４０には、それぞ
れスパッタリング法により窒化シリコン膜、酸化シリコン膜、酸化物半導体層を成膜する
ための構成が備えられている。すなわち、各処理室にはターゲット、基板加熱手段が備え
られ、スパッタリングガスを導入するガス供給手段、グロー放電生成手段が付加されてい
る。
成膜装置１０００の動作の一例について説明する。ここでは、図１（Ａ）で示すように、
ゲート電極層１０１が形成された基板にゲート絶縁層と酸化物半導体層を連続成膜する方
法について説明する。
搬送手段１１０１が、カセット１１１１から第１の処理室１２１０に、ゲート電極１０１
が形成された基板１００を搬送する。次いで、ゲートバルブを閉じ第１の処理室１２１０
で基板１００を予備加熱し、基板に吸着した不純物を脱離させ排気する。不純物は、例え
ば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物などである
。
次いで、基板１００を第２の処理室１２２０に搬送して窒化シリコン膜を成膜し、その後
基板１００を第３の処理室１２３０に搬送して酸化シリコン膜を成膜してゲート絶縁層１
０２を形成する。第２の処理室１２２０、及び第３の処理室１２３０はクライオポンプ等
により排気され、成膜室内の不純物濃度が低減されていると好ましい。不純物が低減され
た処理室内で積層された窒化シリコン膜と酸化シリコン膜は、含有する水素、水酸基又は
水分等が抑制されたゲート絶縁層１０２として用いる。
次いで、基板１００を第４の処理室１２４０に搬送する。第４の処理室１２４０は、酸化
物半導体用のターゲットを備えており、排気手段としてクライオポンプを有している。第
４の処理室１２４０では、酸化物半導体層を成膜する。
第４の処理室１２４０において酸化物半導体層１２０を形成する方法を図２を用いて説明
する。図２に示すように第４の処理室１２４０は排気室５００２を介してメインバルブに
よって排気手段１２４５と接続され、電源５００３、ドライポンプ５００１、カソード５
００５、ステージ昇降機構５００６、基板ステージ５００７、ゲートバルブ５００８、冷
却水５００９、流量調節器５０１０、ガスタンク５０１１を有しており、基板ステージ５
００７上に基板１００が保持され、カソード５００５側に酸化物半導体用のターゲット５
００４が装着されている。
第４の処理室１２４０はまずドライポンプ５００１によって排気室５００２を介して排気
され、減圧化される。次にクライオポンプである排気手段１２４５によって排気され、第
４の処理室１２４０内の水素、水分、水素化物、水素化合物などの不純物を排気する。な
お、クライオポンプに代えて、ターボ分子ポンプを用い、当該ターボ分子ポンプの吸気口
上に水分等を吸着させるためのコールドトラップを設ける構成としても良い。
ゲート絶縁層１０２まで形成された基板１００をゲートバルブ５００８を通って第４の処
理室１２４０へ搬送し、基板ステージ５００７上に保持する。ガスタンク５０１１から流
量調節器５０１０によって流量を制御しながらスパッタリングガスを第４の処理室１２４
０内に導入し、電源５００３よりカソード５００５に電圧を印加してプラズマを発生させ
、ターゲット５００４を用いて基板１００上に酸化物半導体層１２０を形成する。
図２では第４の処理室を例として説明したが、本明細書における成膜装置のどの処理室に
おいても図２の方法が適宜適用できる。
第４の処理室１２４０では室内に残留する水分がクライオポンプにより除去され、酸化物
半導体層１２０の水素濃度を低減することができる。また、酸化物半導体層１２０は基板
を加熱しながら成膜する。クライオポンプにより処理室内に残留する水分を除去しながら
スパッタリング成膜を行うことで、酸化物半導体層１２０を成膜する際の基板温度は室温
から４００℃以下とすることができる。
以上のようにして、成膜装置１０００によってゲート絶縁層１０２から酸化物半導体層１
２０を連続して形成することができる。なお、図３では、３つ以上の処理室が搬送室を介
して接続する構成を有しているがこれに限られない。例えば、基板の搬入口と搬出口を有
し、各処理室が互いに接続する構成、所謂インライン型の構成としてもよい。
図４は、図１（Ｃ）で示すように島状の酸化物半導体層１２１上に、酸化シリコン層１１
６及び保護絶縁層１０３を形成するための成膜装置３０００の一例を示す。
成膜装置３０００は、ローダー室３１１０と、アンローダー室３１２０を有し、それぞれ
処理前の基板を収納するカセット３１１１と、処理済みの基板を収納するカセット３１２
１が設置されている。
また、成膜装置３０００は第１の搬送室３１００を有している。第１の搬送室３１００に
は搬送手段３１０１が設置され、ゲートバルブを介して周囲に５つの処理室（第１の処理
室３２１０、第２の処理室３２２０、第３の処理室３２３０、第４の処理室３２４０、及
び第５の処理室３２５０）と接続されている。
ローダー室３１１０、アンローダー室３１２０、第１の搬送室３１００、第１の処理室３
２１０、第２の処理室３２２０、第３の処理室３２３０、第４の処理室３２４０、及び第
５の処理室３２５０には、それぞれ排気手段３１１５、排気手段３１２５、排気手段３１
０５、排気手段３２１５、排気手段３２２５、排気手段３２３５、排気手段３２４５、及
び排気手段３２５５が設けられており、減圧状態を実現できる。また、これらの排気手段
は各処理室の使用用途に応じて適宜排気装置を選定すればよいが、特にクライオポンプを
備えた排気手段が好ましい。また、ターボ分子ポンプにコールドトラップを備えた手段で
あってもよい。
ローダー室３１１０、及びアンローダー室３１２０は第１の搬送室３１００に、基板を搬
送する受け渡し室の役割を有している。受け渡し室を設けることにより、第１の搬送室３
１００を大気による汚染から守ることができる。
第１の処理室３２１０及び第４の処理室３２４０には、それぞれ基板加熱手段３２１１、
及び基板加熱手段３２４１が設けられている。第２の処理室３２２０、第３の処理室３２
３０には、それぞれスパッタリング法により酸化シリコン膜、窒化シリコン膜を成膜する
ための構成が備えられている。すなわち、各処理室にはターゲット、基板加熱手段が備え
られ、スパッタリングガスを導入するガス供給手段、グロー放電生成手段が付加されてい
る。また、第５の処理室３２５０には冷却手段３２５１が設けられている。
成膜装置３０００の動作の一例について説明する。ここでは、図１（Ｃ）で示した島状の
酸化物半導体層１２１上に、酸化シリコン層１１６及び保護絶縁層１０３を形成する方法
について説明する。
はじめに、ローダー室３１１０を排気し、ローダー室３１１０の圧力が第１の搬送室３１
００の圧力と概略等しくなったら、ゲートバルブを開き第１の搬送室３１００を介してロ
ーダー室３１１０から第１の処理室３２１０へ基板１００を搬送する。
次いで、基板１００を第１の処理室３２１０の基板加熱手段３２１１で予備加熱し、基板
に吸着した不純物を脱離し排気することが好ましい。不純物としては、例えば、水素原子
や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物などである。なお、予備
加熱の温度としては、１００℃以上４００℃以下好ましくは１５０℃以上３００℃以下で
ある。なお、第１の処理室３２１０に設ける排気手段はクライオポンプが好ましい。基板
１００に吸着していた不純物が予備加熱により脱離し、第１の処理室３２１０内に拡散す
るため、クライオポンプを用いて不純物を第１の処理室３２１０から排出する必要がある
。なお、この予備加熱の処理は省略することもできる。
次いで、基板１００を第２の処理室３２２０に搬送し、酸化シリコン層１１６を成膜する
。例えば、酸化シリコン層１１６として酸化シリコン膜を成膜する。第２の処理室３２２
０はクライオポンプ等により排気され、成膜室内の不純物濃度が低減されている。不純物
が低減された処理室内で成膜された酸化物絶縁膜は、不純物濃度が抑制される。具体的に
は、酸化物絶縁膜に含まれる水素濃度を低減することができる。また、酸化シリコン層１
１６は基板１００を加熱しながら成膜しても良いが、酸化シリコン層１１６に欠陥を含ま
せるため０℃乃至５０℃程度の温度、好ましくは室温で成膜することが望ましい。
スパッタリング法により酸化シリコン層１１６として酸化シリコン膜を成膜する場合、タ
ーゲットとして石英ターゲットまたはシリコンターゲットを用いることができ、特にシリ
コンターゲットが好ましい。シリコンターゲットを用いて、酸素、及び希ガス雰囲気下で
スパッタリング法により成膜した酸化シリコン膜は、シリコン原子または酸素原子の未結
合手（ダングリングボンド）を含ませることができる。また、欠陥を含む酸化シリコン層
１１６において、酸素の未結合手を欠陥として多く含む酸化シリコン層１１６であると、
水素、水酸基又は水分などの不純物に対する束縛エネルギーが大きくなるので、より酸化
物半導体層１２１から、水素若しくは水素を含む不純物を、欠陥を含む酸化シリコン層に
拡散させることができる。
未結合手を多く含む酸化シリコン層１１６を島状の酸化物半導体層１２１に接して設ける
ことにより、島状の酸化物半導体層１２１に含まれる水素、水酸基又は水分などの不純物
は、島状の酸化物半導体層１２１と酸化シリコン層１１６が接する界面を介して、酸化シ
リコン層１１６に拡散し易くなる。具体的には、島状の酸化物半導体層１２１に含まれる
水素原子や、Ｈ２Ｏなど水素原子を含む化合物が酸化シリコン層１１６に拡散移動し易く
なる。その結果、島状の酸化物半導体層１２１の不純物濃度が低減される。
次いで、基板１００を第３の処理室３２３０に搬送し、酸化シリコン層１１６上に保護絶
縁層１０３を成膜する。保護絶縁層１０３としては、不純物元素の拡散を防止する機能が
あればよく、例えば窒化シリコン膜、窒化酸化シリコン膜などにより形成することができ
る。また、第３の処理室３２３０はクライオポンプ等により排気され、成膜室内の不純物
濃度が低減されている状態が好ましい。
保護絶縁層１０３は薄膜トランジスタ１１０の外部から不純物が拡散し、侵入することを
防止する。不純物は、水素、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物
などである。
スパッタリング法により保護絶縁層１０３として窒化シリコン膜を成膜する場合、例えば
、シリコンターゲットを用い、第３の処理室３２３０に窒素とアルゴンの混合ガスを導入
して、反応性スパッタリングにより成膜を行う。基板温度を、１００℃以上４００℃以下
例えば２００℃以上３５０℃以下として成膜する。加熱しながら成膜することにより、水
素、水酸基又は水分など水素原子を含む不純物を酸化シリコン層１１６に拡散させ、島状
の酸化物半導体層１２１における当該不純物濃度を低減させることができる。特に、水素
原子の拡散が促進される２００℃以上３５０℃以下の温度範囲が好適である。
また、酸化シリコン層１１６と保護絶縁層１０３として窒化シリコン層を積層する場合、
酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用
いて成膜することができる。先に酸素を含むスパッタリングガスを導入して、処理室内に
装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタリングガ
スを窒素を含むスパッタリングガスに切り替えて同じシリコンターゲットを用いて窒化シ
リコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形
成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着すること
を防止することができる。この場合、酸化シリコン層１１６と保護絶縁層１０３として窒
化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁
層（欠陥を含む酸化シリコン膜）に拡散させる加熱処理（温度１００℃乃至４００℃）を
行えばよい。
なお、酸化シリコン層または窒化シリコン層を成膜する際に導入するスパッタリングガス
は、水、水素などの不純物が含まれないことが好ましい。例えば、酸素ガス又は窒素ガス
の純度を６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、
（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい
。
なお、水素、水酸基又は水分など水素原子を含む不純物を酸化シリコン層１１６に拡散さ
せ、島状の酸化物半導体層１２１における当該不純物濃度を低減させるために、保護絶縁
層１０３を成膜した後に加熱処理を行っても良い。
例えば、図４で示すように、基板１００を第４の処理室３２４０に搬送し成膜後の加熱処
理を行う。成膜後の加熱処理において基板温度を１００℃以上４００℃以下とする。加熱
処理により、酸化物半導体層に含まれる不純物を島状の酸化物半導体層１２１と酸化シリ
コン層１１６が接する界面を介して、酸化シリコン層１１６に拡散し易くなる。具体的に
は、島状の酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合
物が酸化物絶縁膜に拡散移動し易くなる。その結果、酸化物半導体層の不純物濃度が低減
される。
加熱処理の後は、基板１００を第５の処理室３２５０に搬送する。成膜後の加熱処理の基
板温度Ｔから、再び水等の不純物が入らないよう、十分低い温度まで冷却する。具体的に
は加熱温度Ｔよりも１００℃以上下がるまで徐冷する。冷却は窒素または、ヘリウム、ネ
オン、アルゴン等を第５の処理室３２５０に導入して行ってもよい。なお、冷却に用いる
窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないこと
が好ましい。窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９
．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
クライオポンプを設けた排気手段を適用した成膜装置３０００を用いることで、処理室内
の不純物を低減できる。処理室の内壁に吸着していた不純物が脱離し、成膜中の基板や、
膜の中に不純物が混入する不具合を低減できる。また、予備加熱中の雰囲気から脱離する
不純物を排気して、基板に再吸着される現象を防ぐことができる。
このようにして形成した酸化シリコン層１１６は、未結合手を多く含む。島状の酸化物半
導体層１２１に接して酸化シリコン層１１６を設けることにより、島状の酸化物半導体層
１２１に含まれる不純物、具体的には水素原子や、Ｈ２Ｏなど水素原子を含む化合物が島
状の酸化物半導体層１２１から酸化シリコン層１１６へ拡散、移動し、その結果、島状の
酸化物半導体層１２１に含まれる不純物濃度を低減できる。
例えば、本実施の形態で例示する成膜装置を用いて形成した酸化物絶縁層が接して設けら
れた酸化物半導体層をチャネル形成領域に適用した薄膜トランジスタは、ゲート電極に電
圧を印加しない状態、所謂オフ状態において、チャネル形成領域のキャリア濃度が低減さ
れているため、オフ電流が少なく、良好な特性を示す。
なお、図４では、３つ以上の処理室が搬送室を介して接続する構成を例示したがこれに限
られない。例えば、基板の搬入口と搬出口を有し、各処理室が互いに接続する構成、所謂
インライン型の構成としてもよい。
上記の成膜装置を用いた工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、
電子インクを用いた表示装置などのバックプレーン（薄膜トランジスタが形成された基板
）の製造に用いることができる。上記の成膜装置を用いた工程は、４００℃以下の温度で
行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程に
も適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができ
るので、表示パネルを製造するために多大なエネルギーを消費しないで済む。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態２）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図５を用いて説明する
。
図５（Ａ）乃至（Ｅ）に半導体装置の断面構造の一例を示す。図５（Ａ）乃至（Ｅ）に示
す薄膜トランジスタ１６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれ
るボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ１６０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図５（Ａ）乃至（Ｅ）を用い、基板１５０上に薄膜トランジスタ１６０を作製する
工程を説明する。
まず、絶縁表面を有する基板１５０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１５１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、ゲート電極層１５１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層１５１上にゲート絶縁層１５２を形成する。
本実施の形態では、ゲート絶縁層１５２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化シリコン層を形成する。
次いで、ゲート絶縁層１５２上に、酸化物半導体層を形成し、第２のフォトリソグラフィ
工程により島状の酸化物半導体層１７１に加工する。本実施の形態では、酸化物半導体層
としてＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成
膜する。
減圧状態に保持された処理室内に基板を保持し、基板を室温以上４００℃未満の温度に加
熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリ
ングガスを導入し、金属酸化物をターゲットとして基板１５０上に酸化物半導体層を成膜
する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ま
しい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いる
ことが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加え
たものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や
、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該
成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
なお、酸化物半導体層を成膜する際に導入する酸素ガスや、窒素、ヘリウム、ネオン、ア
ルゴン等の希ガスは、水、水素などの不純物が含まれないことが好ましく、ガスの純度を
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
次いで、ゲート絶縁層１５２、及び酸化物半導体層１７１上に、酸化シリコン層１７３を
形成する。
酸化シリコン層１７３として、島状の酸化物半導体層１７１まで形成された基板１５０を
室温以上１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパ
ッタリングガスを導入しシリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜
する。なお、酸化シリコン層１７３は、欠陥を含む。酸化シリコン層１７３はＳｉＯｘ（
好ましくはｘは２以上）膜とすると望ましい。
なお、酸化シリコン層を成膜する際に導入するスパッタリングガスは、水、水素などの不
純物が含まれないことが好ましい。例えば、水素ガスの純度を６Ｎ（９９．９９９９％）
以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、欠陥を含む酸化シリコン層１７３において、酸素の未結合手を欠陥として多く含む
酸化シリコン層１７３であると、水素、水酸基又は水分などの不純物に対する束縛エネル
ギーが大きくなるので、より酸化物半導体層１７１から、水素若しくは水素を含む不純物
を、欠陥を含む酸化シリコン層に拡散させることができる。
例えば、純度が６Ｎ（９９．９９９９％）であり、ボロンがドープされたシリコンターゲ
ット（抵抗値０．０１Ωｃｍ）を用い、ターゲットと基板との間の距離（Ｔ－Ｓ間距離）
を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）
雰囲気下でパルスＤＣスパッタリング法により酸化シリコン層１７３を成膜する。膜厚は
３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸
化シリコン層１７３を成膜するためのターゲットとして用いることができる。また、酸化
シリコン層１７３は基板１５０を加熱しながら成膜しても良いが、酸化シリコン層１７３
に欠陥を含ませるため０℃乃至５０℃程度の温度、好ましくは室温で成膜することが望ま
しい。
この場合において、処理室内の残留水分を除去しつつ酸化シリコン層１７３を成膜するこ
とが好ましい。酸化物半導体層１７１及び酸化シリコン層１７３に水素、水酸基又は水分
が含まれないようにするためである。
なお、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化
窒化アルミニウムなどを用いることもできる。
また、酸化物半導体層１７１に接して酸化シリコン層１７３を形成すると、酸化物半導体
層と酸化シリコン層との界面に酸化物半導体及び酸化シリコンを含む混合領域１７９が形
成される（図５（Ｂ）参照。）
混合領域１７９は、酸素、シリコン、及び酸化物半導体に含まれる少なくとも一種以上の
金属元素を有する。
混合領域の膜厚は、１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至５ｎｍとする。混合領域
の膜厚は、酸化シリコン層を形成する際のスパッタリング法の成膜条件によって制御する
ことができる。スパッタリング法の電源のパワーをより強く、基板とターゲットとの間の
距離をより近くすれば、混合領域を厚く形成することができる。また、より強いパワーで
スパッタリング法を行うことによって、酸化物半導体層表面に付着した吸着水等を除去す
ることもできる。
混合領域１７９を酸化物半導体層１７１と酸化シリコン層１７３との間に設けることによ
って、より上記酸化物半導体層１７１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む
化合物や、炭素原子を含む化合物等の酸化シリコン層１７３への拡散が促進され、移動し
易くなる。
次に、欠陥を含む酸化シリコン層１７３と酸化物半導体層１７１とを接した状態で１００
℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１７１中に含ま
れる水素若しくは水分を欠陥を含む酸化シリコン層１７３に拡散させることができる。酸
化シリコン層１７３は欠陥（ダングリングボンド）を多く含むため、島状の酸化物半導体
層１７１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１７１と酸化シリ
コン層１７３が接する界面を介して、酸化シリコン層１７３に拡散する。具体的には、酸
化物半導体層１７１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原
子を含む化合物等が酸化シリコン層１７３に拡散移動し易くなる。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１６２を形成するこ
とができる。
酸化シリコン層１７３上に第３のフォトリソグラフィ工程によりレジストマスクを形成し
、選択的にエッチングを行って酸化シリコン層１６６を形成した後、レジストマスクを除
去する（図５（Ｃ）参照。）。
次いで、ゲート絶縁層１５２、酸化物半導体層１６２、及び酸化シリコン層１６６上に、
導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選
択的にエッチングを行ってソース電極層１６５ａ、ドレイン電極層１６５ｂを形成した後
、レジストマスクを除去する（図５（Ｄ）参照。）。
ソース電極層１６５ａ、ドレイン電極層１６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上
述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、
２層以上の積層構造としてもよい。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１６２を有する薄膜
トランジスタ１６０を形成することができる（図５（Ｄ）参照。）。
上記のように酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体層の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層１５３を酸
化シリコン層１６６、ソース電極層１６５ａ、ドレイン電極層１６５ｂ上に形成する。保
護絶縁層１５３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウ
ム膜などを用いる。本実施の形態では、保護絶縁層１５３を、窒化シリコン膜を用いて形
成する（図５（Ｅ）参照。）。
なお、ソース電極層１６５ａ、ドレイン電極層１６５ｂ、酸化シリコン層１６６上にさら
に酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層１５３を積層してもよい。また
、保護絶縁層１５３上に平坦化絶縁層を形成してもよい。
欠陥を含む酸化シリコン層上に、基板を加熱して窒化シリコン層を成膜することで、酸化
物半導体層から該酸化シリコン膜に水素、水分を拡散させつつ、同時に外気から水分の侵
入を防ぐバリア膜を設けることができる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応
雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を
低減することができる。また、酸化物半導体層に接して欠陥を含む酸化シリコン層を設け
ることで酸化物半導体層中の水素、水分を酸化シリコン膜へ拡散させ酸化物半導体層の水
素及び水素化合物の濃度を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態３）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図６を用いて説明する
。
また、薄膜トランジスタ１９０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図６（Ａ）乃至（Ｃ）を用い、基板１４０上に薄膜トランジスタ１９０を作製する
工程を説明する。
まず、絶縁表面を有する基板１４０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１８１を形成する。本実施の形態では、ゲート電極層１８１とし
て、膜厚１５０ｎｍのタングステン膜を、スパッタリング法を用いて形成する。
次いで、ゲート電極層１８１上にゲート絶縁層１４２を形成する。本実施の形態では、ゲ
ート絶縁層１４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化シリコン
層を形成する。
次いで、ゲート絶縁層１４２に、導電膜を形成し、第２のフォトリソグラフィ工程により
導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１９５ａ
、ドレイン電極層１９５ｂを形成した後、レジストマスクを除去する。
次に酸化物半導体層を形成し、第３のフォトリソグラフィ工程により島状の酸化物半導体
層１４１に加工する（図６（Ａ）参照。）。本実施の形態では、酸化物半導体層としてＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
減圧状態に保持された処理室内に基板を保持し、基板を室温以上４００℃未満の温度に加
熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリ
ングガスを導入し、金属酸化物をターゲットとして基板１４０上に酸化物半導体層を成膜
する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ま
しい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いる
ことが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加え
たものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や
、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該
成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
なお、酸化物半導体層を成膜する際に導入する酸素ガスや、窒素、ヘリウム、ネオン、ア
ルゴン等の希ガスは、水、水素などの不純物が含まれないことが好ましく、ガスの純度を
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
次いで、ゲート絶縁層１４２、酸化物半導体層１４１、ソース電極層１９５ａ、及びドレ
イン電極層１９５ｂ上に、酸化シリコン層１９６を形成する。
酸化シリコン層１９６として、島状の酸化物半導体層１４１まで形成された基板１４０を
室温以上１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパ
ッタリングガスを導入しシリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜
する。酸化シリコン層１９６はＳｉＯｘ（好ましくはｘは２以上）膜とすると望ましい。
また、欠陥を含む酸化シリコン層１９６において、酸素の未結合手を欠陥として多く含む
酸化シリコン層１９６であると、水素、水酸基又は水分などの不純物に対する束縛エネル
ギーが大きくなるので、より酸化物半導体層１４１から、水素若しくは水素を含む不純物
を、欠陥を含む酸化シリコン層に拡散させることができる。
例えば、純度が６Ｎ（９９．９９９９％）であり、ボロンがドープされたシリコンターゲ
ット（抵抗値０．０１Ωｃｍ）を用い、ターゲットと基板との間の距離（Ｔ－Ｓ間距離）
を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）
雰囲気下でパルスＤＣスパッタリング法により酸化シリコン層１９６を成膜する。膜厚は
３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸
化シリコン層１９６を成膜するためのターゲットとして用いることができる。また、酸化
シリコン層１９６は基板１４０を加熱しながら成膜しても良いが、酸化シリコン層１９６
に欠陥を含ませるため０℃乃至５０℃程度の温度、好ましくは室温で成膜することが望ま
しい。
なお、酸化シリコン層を成膜する際に導入するスパッタリングガスは、水、水素などの不
純物が含まれないことが好ましい。例えば、水素ガスの純度を６Ｎ（９９．９９９９％）
以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。
この場合において、処理室内の残留水分を除去しつつ酸化シリコン層１９６を成膜するこ
とが好ましい。酸化物半導体層１４１及び酸化シリコン層１９６に水素、水酸基又は水分
が含まれないようにするためである。
なお、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化
窒化アルミニウムなどを用いることもできる。
また、酸化物半導体層１４１に接して酸化シリコン層１９６を形成すると、酸化物半導体
層と酸化シリコン層との界面に酸化物半導体及び酸化シリコンを含む混合領域１９９が形
成される。
混合領域１９９は、酸素、シリコン、及び酸化物半導体に含まれる少なくとも一種以上の
金属元素を有する。
混合領域の膜厚は、１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至５ｎｍとする。混合領域
の膜厚は、酸化シリコン層を形成する際のスパッタリング法の成膜条件によって制御する
ことができる。スパッタリング法の電源のパワーをより強く、基板とターゲットとの間の
距離をより近くすれば、混合領域を厚く形成することができる。また、より強いパワーで
スパッタリング法を行うことによって、酸化物半導体層表面に付着した吸着水等を除去す
ることもできる。
混合領域１９９を酸化物半導体層１４１と酸化シリコン層１９６との間に設けることによ
って、より上記酸化物半導体層１４１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む
化合物や、炭素原子を含む化合物等の酸化シリコン層１９６への拡散が促進され、移動し
易くなる。
次いで、保護絶縁層１８３を酸化シリコン層１９６上に形成する。保護絶縁層１８３とし
ては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウム膜などを用いる。
保護絶縁層１８３として、酸化シリコン層１９６まで形成された基板１４０を１００℃～
４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガ
スを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。
なお、窒化シリコン膜を成膜する際に導入するスパッタリングガスは、水、水素などの不
純物が含まれないことが好ましい。例えば、窒素ガスの純度を６Ｎ（９９．９９９９％）
以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。
保護絶縁層１８３の成膜時に１００℃～４００℃に基板１４０を加熱することで、酸化物
半導体層中に含まれる水素若しくは水分を酸化物絶縁層（欠陥を含む酸化シリコン膜）に
拡散させることができる。酸化シリコン層１９６は欠陥（ダングリングボンド）を多く含
むため、島状の酸化物半導体層１４１に含まれる水素、水酸基又水分等の不純物は、酸化
物半導体層１４１と酸化シリコン層１９６が接する界面を介して、酸化シリコン層１９６
に拡散する。具体的には、酸化物半導体層１４１に含まれる水素原子や、Ｈ２Ｏなど水素
原子を含む化合物や、炭素原子を含む化合物等が酸化シリコン層１９６に拡散移動し易く
なる。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１９２を有する薄膜
トランジスタ１９０を形成することができる（図６（Ｃ）参照。）。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態４）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示
す。
本実施の形態では、ゲート電極層、ソース電極層及びドレイン電極層に透光性を有する導
電材料を用いる例を示す。従って、他は上記実施の形態と同様に行うことができ、上記実
施の形態と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する
。また同じ箇所の詳細な説明は省略する。
例えば、ゲート電極層、ソース電極層、ドレイン電極層の材料として、可視光に対して透
光性を有する導電材料、例えばＩｎ－Ｓｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ
－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－
Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ
系、Ｚｎ－Ｏ系の金属酸化物を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下
の範囲内で適宜選択する。ゲート電極層、ソース電極層、ドレイン電極層に用いる金属酸
化物の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク
放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる
場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光
性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う加熱
処理の際に酸化物半導体層が結晶化してしまうのを抑制することが好ましい。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ－ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
また、薄膜トランジスタが配置される画素には、画素電極層、またはその他の電極層（容
量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透光性を有する
導電膜を用いると、高開口率を有する表示装置を実現することができる。勿論、画素に存
在するゲート絶縁層、酸化物絶縁層、保護絶縁層、平坦化絶縁層も可視光に対して透光性
を有する膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５～１００
％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用
いてもよい。可視光に対して半透明とは可視光の透過率が５０～７５％であることを指す
。
薄膜トランジスタに透光性を持たせると、開口率を向上させることができる。特に１０イ
ンチ以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像
の高精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。
また、薄膜トランジスタの構成部材に透光性を有する膜を用いることで、広視野角を実現
するため、１画素を複数のサブピクセルに分割しても高い開口率を実現することができる
。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとることができ、表示
領域の面積を十分に確保することができる。例えば、一つの画素内に２～４個のサブピク
セルを有する場合、薄膜トランジスタが透光性を有するため、開口率を向上させることが
できる。また、薄膜トランジスタの構成部材と同工程で同材料を用いて保持容量を形成す
ると、保持容量も透光性とすることができるため、さらに開口率を向上させることができ
る。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示
す。
本実施の形態では、実施の形態１において、酸化物半導体層とソース電極層又はドレイン
電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設ける例を図７に示
す。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同
様な機能を有する部分、及び工程の繰り返しの説明は省略する。また、図７は、図１と工
程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細
な説明は省略する。
図７に示す薄膜トランジスタ１３０はチャネルエッチ型の薄膜トランジスタであり、絶縁
表面を有する基板１００上に、ゲート電極層１１１、ゲート絶縁層１０２、酸化物半導体
層１１２、酸化物導電層１１８ａ、１１８ｂ、ソース電極層１１５ａ、及びドレイン電極
層１１５ｂを含む。また、薄膜トランジスタ１３０を覆い、酸化物半導体層１１２に接す
る酸化シリコン層１１６が設けられ、さらにその上に保護絶縁層１０３が積層されている
。酸化シリコン層１１６は欠陥を含み、酸化物半導体層１１２と酸化シリコン層１１６と
の間には混合領域１１９が設けられている。
実施の形態１に従って、基板１００上にゲート電極層１１１を形成し、ゲート絶縁層１０
２を積層する。ゲート絶縁層１０２上に酸化物半導体層１１２を形成する。
酸化物半導体層１１２上に酸化物導電層１１８ａ、１１８ｂを形成する。本実施の形態で
は酸化物導電層１１８ａ、１１８ｂを酸化物半導体層１１２と同じフォトリソグラフィ工
程によって形状を加工する例を示すが、酸化物導電層１１８ａ、１１８ｂはソース電極層
及びドレイン電極層と同じフォトリソグラフィ工程によって形状を加工してもよい。
酸化物導電層１１８ａ、１１８ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビ
ーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化
物導電層１１８ａ、１１８ｂの材料としては、酸化亜鉛を成分として含むものが好ましく
、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層１１８
ａ、１１８ｂとして、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化
亜鉛ガリウムなどを適用することができる。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内
で適宜選択する。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重
量％以下含むターゲットを用いて成膜を行い、酸化物導電膜に結晶化を阻害するＳｉＯｘ
（Ｘ＞０）を含ませ、後の工程で行う加熱処理の際に酸化物半導体が結晶化してしまうの
を抑制することが好ましい。
本実施の形態では酸化物導電層を酸化物半導体層と同じフォトリソグラフィ工程によって
形状を加工した後、ソース電極層１１５ａ、ドレイン電極層１１５ｂをマスクとして、さ
らに酸化物導電層をエッチングし、酸化物導電層１１８ａ、１１８ｂを形成する。酸化亜
鉛を成分とする酸化物導電層１１８ａ、１１８ｂは、例えばレジストの剥離液のようなア
ルカリ性溶液を用いて容易にエッチングすることができる。
酸化物半導体層と酸化物導電層のエッチング速度の差を利用して、チャネル領域を形成す
るために酸化物導電層を分割するためのエッチング処理を行う。酸化物導電層のエッチン
グ速度が酸化物半導体層と比較して速いことを利用して、酸化物半導体層上の酸化物導電
層を選択的にエッチングする。
よって、ソース電極層１１５ａ、ドレイン電極層１１５ｂの形成に用いるレジストマスク
の除去は、アッシング工程によって除去することが好ましい。剥離液を用いたエッチング
の場合は、酸化物導電層及び酸化物半導体層が過剰にエッチングされないように、エッチ
ング条件（エッチャントの種類、濃度、エッチング時間）を適宜調整する。
酸化物半導体層１１２と金属材料からなるドレイン電極層１１５ｂの間に設けられる酸化
物導電層１１８ｂは低抵抗ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ－
ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）領域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ
Ｄｒａｉｎ）領域とも呼ぶ）としても機能する。同様に、酸化物半導体層１１２と金属材
料からなるソース電極層１１５ａの間に設けられる酸化物導電層１１８ａは低抵抗ドレイ
ン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ－ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉ
ｔｙ）領域、ＬＲＳ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）と
しても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイン電極
層の構成とすることによって、よりトランジスタの耐圧を向上させることができる。具体
的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）より
も大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると
好ましい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域と
して酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるため
に有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等
）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
また、半導体装置で配線材料の一部として用いられているモリブデン（Ｍｏ）は（例えば
、Ｍｏ／Ａｌ／Ｍｏ）、酸化物半導体層との接触抵抗が高くて課題であった。これは、Ｔ
ｉに比べＭｏは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が弱く、Ｍｏと
酸化物半導体層の接触界面がｎ型化しないためである。しかし、かかる場合でも、酸化物
半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接
触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、よ
り短チャネル化ができる。例えば、チャネル長Ｌ０．１μｍ以上２μｍ以下と短くして、
動作速度を高速化することができる。
実施の形態１を例として説明したが、本実施の形態は、他の実施の形態と適宜組み合わせ
て実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至５に示した半導体装置において、薄膜トランジスタ
と、エレクトロルミネッセンスを利用する発光素子とを用い、アクティブマトリクス型の
発光表示装置を作製する一例を示す。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機
化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子
と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、電流が流れる。そして、それら
キャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を
形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、この
ような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す
図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図８と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図８に示す画素構成は、これに限定されない。例えば、図８に示す画素に新たにス
イッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図９を用いて説明する。ここでは、駆動用ＴＦＴがｎ型
の場合を例に挙げて、画素の断面構造について説明する。図９（Ａ）（Ｂ）（Ｃ）の半導
体装置に用いられる駆動用ＴＦＴ７０１１、７０２１、７００１は、実施の形態１で示す
薄膜トランジスタと同様に作製でき、酸化物半導体層を含む透光性の薄膜トランジスタを
用いる例を示す。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出構造や、基板側の面から発光を取り出す下面射出構造や、基板側及び基板
とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出
構造の発光素子にも適用することができる。
下面射出構造の発光素子について図９（Ａ）を用いて説明する。
駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が第１の電極７０１
３側に射出する場合の、画素の断面図を示す。図９（Ａ）では、駆動用ＴＦＴ７０１１の
ドレイン電極層と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０
１２の第１の電極７０１３が形成されており、第１の電極７０１３上にＥＬ層７０１４、
第２の電極７０１５が順に積層されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることがで
きる。
また、発光素子の第１の電極７０１３は様々な材料を用いることができる。例えば、第１
の電極７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、例え
ば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およ
びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等
が好ましい。図９（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好まし
くは、５ｎｍ～３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を
、第１の電極７０１３として用いる。
また、第１の電極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキ
サンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、第１の電極７０
１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面と
なるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合
、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極とし
て機能する第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホ
ール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０１３を陽極として機能させ、第１の電極
７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層
してもよい。ただし、消費電力を比較する場合、第１の電極７０１３を陰極として機能さ
せ、第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注
入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできる
ため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０１５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯなどの
透明導電性材料が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６として、例え
ば光を遮光する金属、光を反射する金属等を用いる。本実施の形態では、第２の電極７０
１５としてＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
第１の電極７０１３及び第２の電極７０１５で、発光層を含むＥＬ層７０１４を挟んでい
る領域が発光素子７０１２に相当する。図９（Ａ）に示した素子構造の場合、発光素子７
０１２から発せられる光は、矢印で示すように第１の電極７０１３側に射出する。
なお、図９（Ａ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電極
層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子７
０１２から発せられる光は、カラーフィルタ層７０３３を通過し、基板を通過して射出さ
せることができる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図９（Ａ）ではオーバーコート層７０３４は薄い膜厚で
図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸を
平坦化する機能を有している。
また、保護絶縁層７０３５、平坦化絶縁層７０３６、絶縁層７０３２、及び絶縁層７０３
１に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０１９と重な
る位置に配置する。
次に、両面射出構造の発光素子について、図９（Ｂ）を用いて説明する。
図９（Ｂ）では、駆動用ＴＦＴ７０２１のドレイン電極層と電気的に接続された透光性を
有する導電膜７０２７上に、発光素子７０２２の第１の電極７０２３が形成されており、
第１の電極７０２３上にＥＬ層７０２４、第２の電極７０２５が順に積層されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることがで
きる。
また、第１の電極７０２３は様々な材料を用いることができる。例えば、第１の電極７０
２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本
実施の形態では、第１の電極７０２３を陰極として用い、その膜厚は、光を透過する程度
（好ましくは、５ｎｍ～３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極として用いる。
また、第１の電極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキ
サンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、第１の電極７０
２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面と
なるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合
、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を含
めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能する
第１の電極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層
の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０２３を陽極として用い、陽極上にホール
注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし
、消費電力を比較する場合、第１の電極７０２３を陰極として用い、陰極上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少
ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極７０２５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０２５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることができ
る。本実施の形態では、第２の電極７０２５を陽極として用い、酸化シリコンを含むＩＴ
Ｏ膜を形成する。
第１の電極７０２３及び第２の電極７０２５で、発光層を含むＥＬ層７０２４を挟んでい
る領域が発光素子７０２２に相当する。図９（Ｂ）に示した素子構造の場合、発光素子７
０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０２
３側の両方に射出する。
なお、図９（Ｂ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電極
層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子７
０２２から第１の電極７０２３側に発せられる光は、カラーフィルタ層７０４３を通過し
、基板を通過して射出させることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、保護絶縁層７０４５、平坦化絶縁層７０４６、絶縁層７０４２及び、絶縁層７０４
１に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０２９と重な
る位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
第２の電極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラ
ーフィルタ層を備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図９（Ｃ）を用いて説明する。
図９（Ｃ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が第
２の電極７００５側に抜ける場合の、画素の断面図を示す。図９（Ｃ）では、駆動用ＴＦ
Ｔ７００１のドレイン電極層と第１の電極７００３と接しており、駆動用ＴＦＴ７００１
と発光素子７００２の第１の電極７００３とを電気的に接続している。第１の電極７００
３上にＥＬ層７００４、第２の電極７００５が順に積層されている。
また、第１の電極７００３は様々な材料を用いることができる。例えば、第１の電極７０
０３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、第１の電極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキ
サンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極７０
０３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面と
なるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合
、レジストマスクを形成する工程を省略することができる。
また、第１の電極７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極とし
て用いる第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホー
ル注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陽極として用いる第１の電極７００３上にホール注入層
、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図９（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注入
層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａｇ
合金薄膜とＩＴＯとの積層を形成する。
ただし、駆動用ＴＦＴ７００１がｎ型の場合、第１の電極７００３上に電子注入層、電子
輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路における
電圧上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透
光性を有する導電性導電膜を用いても良い。
第１の電極７００３及び第２の電極７００５で発光層を含むＥＬ層７００４を挟んでいる
領域が発光素子７００２に相当する。図９（Ｃ）に示した画素の場合、発光素子７００２
から発せられる光は、矢印で示すように第２の電極７００５側に射出する。
また、図９（Ｃ）において、駆動用ＴＦＴ７００１のドレイン電極層は、酸化シリコン層
７０５１、保護絶縁層７０５２、平坦化絶縁層７０５６、平坦化絶縁層７０５３、及び絶
縁層７０５５に設けられたコンタクトホールを介して第１の電極７００３と電気的に接続
する。平坦化絶縁層７０５３、７０５６は、ポリイミド、アクリル、ベンゾシクロブテン
、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、
低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ
（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜
を複数積層させることで、平坦化絶縁層７０５３、７０５６を形成してもよい。平坦化絶
縁層７０５３、７０５６の形成法は、特に限定されず、その材料に応じて、スパッタリン
グ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット
法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテン
コーター、ナイフコーター等を用いることができる。
また、第１の電極７００３と、隣り合う画素の第１の電極とを絶縁するために隔壁７００
９を設ける。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹
脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感
光性の樹脂材料を用い、第１の電極７００３上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００
９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略すること
ができる。
また、図９（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７００
２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発
光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色発光素子を加えた
４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図９（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子として
、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、フ
ルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材料
を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うこ
とができる。
半導体装置に用いられる薄膜トランジスタ７００１、７０１１、７０２１としては、実施
の形態１乃至５のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程及
び材料で形成することができる。薄膜トランジスタ７００１、７０１１、７０２１は酸化
物半導体層と酸化シリコン層との間に混合領域を有する。また、欠陥を含む（酸素のタン
グリングボンドを多く含むと好ましい）酸化シリコン層（ＳｉＯｘ、好ましくはｘは２以
上）を積層し、加熱処理することにより酸化物半導体層中に含まれる水素や水は酸化シリ
コン層に拡散され、酸化物半導体層は水素や水が低減されている。従って、薄膜トランジ
スタ７００１、７０１１、７０２１は信頼性の高い薄膜トランジスタである。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、発光表示パネル（発光パネルともいう）の外観及び断面について、図
１０を用いて説明する。図１０（Ａ）は、第１の基板上に形成された薄膜トランジスタ及
び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、
図１０（Ｂ）は、図１０（Ａ）のＨ－Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１０（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至５のいずれか一の薄膜トラン
ジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜トラ
ンジスタ４５０９、４５１０は酸化物半導体層と酸化シリコン層との間に混合領域を有す
る。また、欠陥を含む（酸素のタングリングボンドを多く含むと好ましい）酸化シリコン
層（ＳｉＯｘ、好ましくはｘは２以上）を積層し、加熱処理することにより酸化物半導体
層中に含まれる水素や水は酸化シリコン層に拡散され、酸化物半導体層は水素や水が低減
されている。従って、薄膜トランジスタ４５０９、４５１０は信頼性の高い薄膜トランジ
スタである。
なお、駆動回路用の薄膜トランジスタ４５０９としては、薄膜トランジスタの酸化物半導
体層のチャネル形成領域と重なる位置に導電層を設けた構造とする。本実施の形態におい
て、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
酸化シリコン層４５４２上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導
体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４
０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前
後における薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。
また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよ
いし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、
導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、薄膜トランジスタ４５１０の酸化物半導体層を覆う酸化シリコン層４５４２が形成
されている。薄膜トランジスタ４５１０のソース電極層又はドレイン電極層は薄膜トラン
ジスタ上に設けられた酸化シリコン層４５４２及び絶縁層４５５１に形成された開口にお
いて配線層４５５０と電気的に接続されている。配線層４５５０は第１の電極４５１７と
接して形成されており、薄膜トランジスタ４５１０と第１の電極４５１７とは配線層４５
５０を介して電気的に接続されている。
酸化シリコン層４５４２は実施の形態１で示した酸化シリコン層１１６と同様な材料及び
方法で形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、絶縁層４５５
１上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能する
オーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４
は、実施の形態１で示した保護絶縁層１０３と同様に形成すればよく、例えば窒化シリコ
ン膜をスパッタリング法で形成すればよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極４
５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と配線層４５
５０を介して電気的に接続されている。なお発光素子４５１１の構成は、第１電極４５１
７、電界発光層４５１２、第２電極４５１３の積層構造であるが、示した構成に限定され
ない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成
は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５
１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、
窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１７と同じ導電膜から
形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイン
電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は透光性でなければならない。
その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィル
ムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光板
又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、
映り込みを低減できるアンチグレア処理を施すことができる。
シール材は、スクリーン印刷法、インクジェット装置またはディスペンス装置を用いて形
成することができる。シール材は、代表的には可視光硬化性、紫外線硬化性または熱硬化
性の樹脂を含む材料を用いることができる。また、フィラーを含んでもよい。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１０の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて
説明する。図１６（Ａ）（Ｃ）は、薄膜トランジスタ４０１０、４０１１、及び液晶素子
４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によっ
て封止した、パネルの平面図であり、図１６（Ｂ）は、図１６（Ａ）または図１６（Ｃ）
のＭ－Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ）は
、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ｃ）は、ＴＡ
Ｂ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、４０４
２、４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至５のいずれか一の薄膜トラン
ジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜トラ
ンジスタ４０１０、４０１１は酸化物半導体層と酸化シリコン層との間に混合領域を有す
る。また、欠陥を含む（酸素のタングリングボンドを多く含むと好ましい）酸化シリコン
層（ＳｉＯｘ、好ましくはｘは２以上）を積層し、加熱処理することにより酸化物半導体
層中に含まれる水素や水は酸化シリコン層に拡散され、酸化物半導体層は水素や水が低減
されている。従って、薄膜トランジスタ４０１０、４０１１は信頼性の高い薄膜トランジ
スタである。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル
型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０のソ
ース電極層又はドレイン電極層と電気的に接続されている。そして液晶素子４０１３の対
向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向
電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する
。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁
層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を
挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。ま
た配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって
引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損
を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジス
タの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体
層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることは
より効果的である。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとし
て機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１、４０１０上には、酸化物半導体層に接して絶縁層４０４１が
形成されている。絶縁層４０４１は実施の形態１で示した酸化シリコン層１１６と同様な
材料及び方法で形成すればよい。ここでは、絶縁層４０４１として、実施の形態１を用い
てスパッタリング法により欠陥を含む酸化シリコン層を形成する。また、絶縁層４０４１
上に接して保護絶縁層４０４２を形成する。また、保護絶縁層４０４２は実施の形態１で
示した保護絶縁層１０３と同様に形成すればよく、例えば窒化シリコン膜を用いることが
できる。また、保護絶縁層４０４２上に薄膜トランジスタの表面凹凸を低減するため平坦
化絶縁膜として機能する絶縁層４０２１で覆う構成となっている。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
透光性の導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
また、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学
部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用
いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周波数を通常の１．５倍、好ましくは２倍以上にすることで動画特性を改
善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、さらに画素部または駆
動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を
用いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査
線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回
路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、
画素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサ
ージ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路
は、走査線及び共通配線の間に並列に配置された非線形素子によって構成されている。非
線形素子は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成
される。例えば、画素部の薄膜トランジスタと同じ工程で形成することも可能であり、例
えばゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持たせる
ことができる。
また、液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰ
Ｓ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌ
ｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌ
ｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓ
ａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
このように、本明細書に開示される半導体装置としては、特に限定されず、ＴＮ液晶、Ｏ
ＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディス
コティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル
、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい
。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏ
ｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅ
ｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることが
できる。
以下にＶＡ型の液晶表示装置の一例を示す。
ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種であ
る。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子
が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領
域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これを
マルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン
設計が考慮された液晶表示装置について説明する。
図１２と図１３は、ＶＡ型液晶表示パネルの画素構造を示している。図１３は基板６００
の平面図であり、図中に示す切断線Ｙ－Ｚに対応する断面構造を図１２に表している。以
下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にＴＦＴ
が接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。
すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を
、独立して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、及び絶縁膜６２２をそれぞれ貫通するコンタクトホ
ール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極６２６
は、絶縁膜６２０、及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２７におい
て、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、Ｔ
ＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離
されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９
で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１乃至５のいずれか
一の薄膜トランジスタを適宜用いることができる。なお、ゲート配線６０２、ゲート配線
６０３上にはゲート絶縁層６０６が形成されている。
また、容量配線６９０が設けられ、ゲート絶縁層６０６を誘電体とし、画素電極層または
画素電極層と電気的に接続する容量電極と保持容量を形成する。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分
離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が
形成されている。画素電極層６２４と画素電極層６２６に印加する電圧のタイミングを、
ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。こ
の画素構造の等価回路を図１５に示す。ＴＦＴ６２８はとＴＦＴ６２９は、共に配線６１
６と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えるこ
とで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、Ｔ
ＦＴ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶の配向を精密に制御
して視野角を広げることができる。
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極層６４０が形成されている
。また、着色膜６３６と対向電極層６４０の間にはオーバーコート膜とも呼ばれる平坦化
膜６３７が形成され、液晶の配向乱れを防いでいる。図１４に対向基板側の構造を示す。
対向電極層６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形
成されている。このスリット６４１と、画素電極層６２４及び画素電極層６２６側のスリ
ットとを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配
向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせる
ことができ、視野角を広げている。
対向電極層６４０は画素部に設けられる第１の対向電極層であり、駆動回路部に設けられ
る開口パターンを有する第２の対向電極層と同電位である。開口パターンを有する第２の
対向電極層を駆動回路部に設けることによって、高信頼性及び低消費電力の半導体装置と
することができる。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素
子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重な
り合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２
の液晶素子が設けられたマルチドメイン構造である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、本発明の一実施の形態である半導体装置として電子ペーパーの例を示
す。
図１１は、本発明の一実施の形態を適用した半導体装置の例としてアクティブマトリクス
型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実
施の形態１乃至５のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程
及び材料で形成することができる。薄膜トランジスタ５８１は酸化物半導体層と酸化シリ
コン層との間に混合領域を有する。また、欠陥を含む（酸素のタングリングボンドを多く
含むと好ましい）酸化シリコン層（ＳｉＯｘ、好ましくはｘは２以上）を積層し、加熱処
理することにより酸化物半導体層中に含まれる水素や水は酸化シリコン層に拡散され、酸
化物半導体層は水素や水が低減されている。従って、薄膜トランジスタ５８１は信頼性の
高い薄膜トランジスタである。
図１１の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用い、電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、ソース電極層又はドレイン電極層は、酸化シリコン層５８３、保護絶縁層５８
４、絶縁層５８５に形成される開口において第１の電極層５８７と接して電気的に接続さ
れている。
第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９
０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設け
られており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１１参
照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、対向基板５
９６に設けられる第２の電極層５８８が共通電極に相当する。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図１７（Ａ）は、携帯電話機の一例を示している。携帯電話機１６００は、筐体１６０１
に組み込まれた表示部１６０２の他、操作ボタン１６０３ａ、１６０３ｂ、外部接続ポー
ト１６０４、スピーカー１６０５、マイク１６０６などを備えている。
図１７（Ａ）に示す携帯電話機１６００は、表示部１６０２を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
１６０２を指などで触れることにより行うことができる。
表示部１６０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１６０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１６０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１６００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１６００の向き（縦か横か）を判断して、表
示部１６０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１６０２を触れること、又は筐体１６０１の操作
ボタン１６０３ａ、１６０３ｂの操作により行われる。また、表示部１６０２に表示され
る画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画
像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替
える。
また、入力モードにおいて、表示部１６０２の光センサで検出される信号を検知し、表示
部１６０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１６０２は、イメージセンサとして機能させることもできる。例えば、表示部１６
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
表示部１６０２には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図１７（Ｂ）も携帯電話機の一例である。図１７（Ｂ）を一例とした携帯型情報端末は、
複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様
々なデータ処理機能を備えることもできる。
図１７（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構
成されている。筐体１８０１には、表示パネル１８０２、スピーカー１８０３、マイクロ
フォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続
端子１８０８などを備え、筐体１８００には、キーボード１８１０、外部メモリスロット
１８１１などを備えている。また、アンテナは筐体１８００内部に内蔵されている。
また、表示パネル１８０２はタッチパネルを備えており、図１７（Ｂ）には映像表示され
ている複数の操作キー１８０５を点線で示している。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
上記実施の形態に示す半導体装置は、表示パネル１８０２に用いることができ、使用形態
に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レ
ンズ１８０７を備えているため、テレビ電話が可能である。スピーカー１８０３及びマイ
クロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さ
らに、筐体１８００と筐体１８０１は、スライドし、図１７（Ｂ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１８（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
表示部９６０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図１８（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
表示部９７０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１９は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されてお
り、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８
２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。
表示部９８８３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
また、図１９に示す携帯型遊技機は、その他、スピーカー部９８８４、記録媒体挿入部９
８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、セン
サ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明
細書に開示する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設け
られた構成とすることができる。図１９に示す携帯型遊技機は、記録媒体に記録されてい
るプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図１９に示す携帯型遊技機が有する機
能はこれに限定されず、様々な機能を有することができる。
図２１は、上記実施の形態を適用して形成される半導体装置の一例である発光装置を、室
内の照明装置３００１として用いた例である。本明細書に示す発光装置は大面積化も可能
であるため、大面積の照明装置として用いることができる。また、上記実施の形態で示し
た発光装置は、卓上照明器具３００２として用いることも可能である。なお、照明器具に
は天井固定型の照明器具、卓上照明器具の他にも、壁掛け型の照明器具、車内用照明、誘
導灯なども含まれる。
以上のように、実施の形態１乃至９のいずれか一で示した半導体装置は、上記のような様
々な電子機器の表示パネルに適用することができ、信頼性の高い電子機器を提供すること
ができる。
（実施の形態１１）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２０に示す。
図２０は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１お
よび筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、
軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことが
できる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部
（図２０では表示部２７０７）に画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えてい
る。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキ
ーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 保護絶縁層
１１０ 薄膜トランジスタ
１１１ ゲート電極層
１１２ 酸化物半導体層
１１５ａ ソース電極層
１１５ｂ ドレイン電極層
１１６ 酸化シリコン層
１１８ａ 酸化物導電層
１１８ｂ 酸化物導電層
１１９ 混合領域
１２０ 酸化物半導体層
１２１ 酸化物半導体層
１３０ 薄膜トランジスタ
１４０ 基板
１４１ 酸化物半導体層
１４２ ゲート絶縁層
１５０ 基板
１５１ ゲート電極層
１５２ ゲート絶縁層
１５３ 保護絶縁層
１６０ 薄膜トランジスタ
１６２ 酸化物半導体層
１６５ａ ソース電極層
１６５ｂ ドレイン電極層
１６６ 酸化シリコン層
１７１ 酸化物半導体層
１７３ 酸化シリコン層
１７９ 混合領域
１８１ ゲート電極層
１８３ 保護絶縁層
１９０ 薄膜トランジスタ
１９２ 酸化物半導体層
１９５ａ ソース電極層
１９５ｂ ドレイン電極層
１９６ 酸化シリコン層
１９９ 混合領域
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 酸化シリコン層
５８４ 保護絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 対向基板
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０６ ゲート絶縁層
６１６ 配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３２ 遮光膜
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
１０００ 成膜装置
１１００ 搬送室
１１０１ 搬送手段
１１１０ ローダー室
１１１１ カセット
１１２０ アンローダー室
１１２１ カセット
１２００ 搬送室
１２０１ 搬送手段
１２０５ 排気手段
１２１０ 処理室
１２１１ 基板加熱手段
１２１５ 排気手段
１２２０ 処理室
１２２５ 排気手段
１２３０ 処理室
１２３５ 排気手段
１２４０ 処理室
１２４５ 排気手段
１６００ 携帯電話機
１６０１ 筐体
１６０２ 表示部
１６０３ａ 操作ボタン
１６０３ｂ 操作ボタン
１６０４ 外部接続ポート
１６０５ スピーカー
１６０６ マイク
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカー
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８１０ キーボード
１８１１ 外部メモリスロット
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
３０００ 成膜装置
３００１ 照明装置
３００２ 卓上照明器具
３１００ 搬送室
３１０１ 搬送手段
３１０５ 排気手段
３１１０ ローダー室
３１１１ カセット
３１１５ 排気手段
３１２０ アンローダー室
３１２１ カセット
３１２５ 排気手段
３２１０ 処理室
３２１１ 基板加熱手段
３２１５ 排気手段
３２２０ 処理室
３２２５ 排気手段
３２３０ 処理室
３２３５ 排気手段
３２４０ 処理室
３２４１ 基板加熱手段
３２４５ 排気手段
３２５０ 処理室
３２５１ 冷却手段
３２５５ 排気手段
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０４０ 導電層
４０４１ 絶縁層
４０４２ 保護絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４２ 酸化シリコン層
４５４３ オーバーコート層
４５４４ 絶縁層
４５４５ カラーフィルタ層
４５５０ 配線層
４５５１ 絶縁層
５００１ ドライポンプ
５００２ 排気室
５００３ 電源
５００４ ターゲット
５００５ カソード
５００６ ステージ昇降機構
５００７ 基板ステージ
５００８ ゲートバルブ
５００９ 冷却水
５０１０ 流量調節器
５０１１ ガスタンク
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 電極
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 電極
７０２４ ＥＬ層
７０２５ 電極
７０２７ 導電膜
７０２９ 隔壁
７０３１ 絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５１ 酸化シリコン層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０５６ 平坦化絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカー部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部

Claims (2)

  1. 基板上にゲート電極層と、前記ゲート電極層上のゲート絶縁層と、前記ゲート絶縁層上の酸化物半導体層と、前記酸化物半導体層上のソース電極層及びドレイン電極層と、前記酸化物半導体層、前記ソース電極層及び前記ドレイン電極層上に前記酸化物半導体層の一部と接する酸化シリコン層と、を有し、
    前記酸化シリコン層は、欠陥を含む、半導体装置。
  2. 請求項１において、前記酸化物半導体層は、インジウム、ガリウム、又は亜鉛を含む、半導体装置。
JP2022203169A 2009-10-05 2022-12-20 表示装置 Active JP7466618B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009231966 2009-10-05
JP2009231966 2009-10-05
JP2019198120A JP7002513B2 (ja) 2009-10-05 2019-10-31 半導体装置及び半導体装置の作製方法
JP2021212220A JP7199501B2 (ja) 2009-10-05 2021-12-27 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021212220A Division JP7199501B2 (ja) 2009-10-05 2021-12-27 表示装置

Publications (2)

Publication Number Publication Date
JP2023033303A true JP2023033303A (ja) 2023-03-10
JP7466618B2 JP7466618B2 (ja) 2024-04-12

Family

ID=43822500

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2010223354A Expired - Fee Related JP5731159B2 (ja) 2009-10-05 2010-10-01 半導体装置の作製方法
JP2015078551A Withdrawn JP2015164203A (ja) 2009-10-05 2015-04-07 半導体装置の作製方法
JP2017031782A Active JP6378792B2 (ja) 2009-10-05 2017-02-23 半導体装置及びその作製方法
JP2018141096A Active JP6612941B2 (ja) 2009-10-05 2018-07-27 半導体装置の作製方法
JP2019198120A Active JP7002513B2 (ja) 2009-10-05 2019-10-31 半導体装置及び半導体装置の作製方法
JP2021212220A Active JP7199501B2 (ja) 2009-10-05 2021-12-27 表示装置
JP2022203169A Active JP7466618B2 (ja) 2009-10-05 2022-12-20 表示装置

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP2010223354A Expired - Fee Related JP5731159B2 (ja) 2009-10-05 2010-10-01 半導体装置の作製方法
JP2015078551A Withdrawn JP2015164203A (ja) 2009-10-05 2015-04-07 半導体装置の作製方法
JP2017031782A Active JP6378792B2 (ja) 2009-10-05 2017-02-23 半導体装置及びその作製方法
JP2018141096A Active JP6612941B2 (ja) 2009-10-05 2018-07-27 半導体装置の作製方法
JP2019198120A Active JP7002513B2 (ja) 2009-10-05 2019-10-31 半導体装置及び半導体装置の作製方法
JP2021212220A Active JP7199501B2 (ja) 2009-10-05 2021-12-27 表示装置

Country Status (5)

Country Link
US (2) US9627198B2 (ja)
JP (7) JP5731159B2 (ja)
KR (1) KR20120084751A (ja)
TW (1) TWI529932B (ja)
WO (1) WO2011043163A1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120102653A (ko) 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101801960B1 (ko) 2010-07-01 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
KR102637010B1 (ko) * 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101995682B1 (ko) 2011-03-18 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
US9130044B2 (en) 2011-07-01 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE112012007294B3 (de) * 2011-09-29 2019-05-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US20130087784A1 (en) * 2011-10-05 2013-04-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI584383B (zh) 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9006737B2 (en) * 2012-01-20 2015-04-14 Fuji Electric Co., Ltd. Manganese oxide thin film and oxide laminate
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6082934B2 (ja) * 2012-06-25 2017-02-22 株式会社Ｊｏｌｅｄ 発光パネルの製造方法並びに発光パネル及び発光パネル用基板部材
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102078213B1 (ko) 2012-07-20 2020-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2014074908A (ja) * 2012-09-13 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
TWI821777B (zh) 2012-09-24 2023-11-11 日商半導體能源研究所股份有限公司 半導體裝置
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2016027597A (ja) 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
CN103730510B (zh) * 2013-12-24 2016-12-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
US9397149B2 (en) 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102513764B1 (ko) 2013-12-27 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP6585354B2 (ja) 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US10043847B2 (en) * 2014-08-26 2018-08-07 Gingy Technology Inc. Image capturing module and electrical apparatus
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
JP6851166B2 (ja) 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US9634036B1 (en) * 2016-03-11 2017-04-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. Metal oxide thin-film transistor, method of fabricating the same, and array substrate
KR102534107B1 (ko) * 2016-03-24 2023-05-19 삼성디스플레이 주식회사 표시 장치
US10141190B2 (en) 2016-09-19 2018-11-27 Toshiba Memory Corporation Manufacturing method of a semiconductor device
CN110073476B (zh) * 2016-11-28 2023-09-01 默克专利有限公司 具备保护膜的薄膜晶体管基板及其制造方法
CN106878912A (zh) * 2017-03-03 2017-06-20 瑞声科技(新加坡)有限公司 电容式麦克风半成品的氧化层粗糙面平坦化的方法
CN107589581B (zh) * 2017-09-01 2020-07-03 深圳市华星光电技术有限公司 一种阵列基板色阻层的制备方法、阵列基板及显示面板

Family Cites Families (195)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5210050A (en) * 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05331619A (ja) 1992-05-29 1993-12-14 Matsushita Electric Ind Co Ltd 薄膜作製方法および薄膜作製装置
JPH0685173A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
US5440168A (en) 1993-02-22 1995-08-08 Ryoden Semiconductor System Engineering Corporation Thin-film transistor with suppressed off-current and Vth
JP2838464B2 (ja) 1993-02-22 1998-12-16 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US7141821B1 (en) 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US7014887B1 (en) 1999-09-02 2006-03-21 Applied Materials, Inc. Sequential sputter and reactive precleans of vias and contacts
SG90747A1 (en) 1999-09-02 2002-08-20 Applied Materials Inc Method of pre-cleaning dielectric layers of substrates
US6346489B1 (en) 1999-09-02 2002-02-12 Applied Materials, Inc. Precleaning process for metal plug that minimizes damage to low-κ dielectric
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW429516B (en) * 1999-10-22 2001-04-11 United Microelectronics Corp Manufacturing method for inter-metal dielectrics
JP2001244464A (ja) 2000-03-02 2001-09-07 Sanyo Electric Works Ltd 金属酸化物トランジスタの製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4678933B2 (ja) 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4016178B2 (ja) * 2001-11-06 2007-12-05 ソニー株式会社 表示装置及び反射防止用基体
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
DE60325669D1 (de) * 2002-05-17 2009-02-26 Semiconductor Energy Lab Verfahren zum Transferieren eines Objekts und Verfahren zur Herstellung eines Halbleiterbauelements
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
EP1536291A4 (en) * 2002-08-22 2008-08-06 Daikin Ind Ltd REMOVING SOLUTION
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US20040099926A1 (en) * 2002-11-22 2004-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same
JP3878545B2 (ja) * 2002-12-13 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US20040112735A1 (en) * 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
KR20110038165A (ko) * 2003-02-05 2011-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레지스트 패턴의 형성방법 및 반도체장치의 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100470155B1 (ko) * 2003-03-07 2005-02-04 광주과학기술원 아연산화물 반도체 제조방법
JP2004288864A (ja) 2003-03-20 2004-10-14 Seiko Epson Corp 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN101853809B (zh) 2003-11-14 2013-01-02 株式会社半导体能源研究所 半导体元件及其制造方法和液晶显示器及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP5072202B2 (ja) 2004-07-30 2012-11-14 株式会社半導体エネルギー研究所 表示装置の作製方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7253061B2 (en) * 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
TWI271866B (en) 2005-05-18 2007-01-21 Au Optronics Corp Thin film transistor and process thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073698A (ja) 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5224676B2 (ja) 2005-11-08 2013-07-03 キヤノン株式会社 表示装置の製造方法
WO2007058329A1 (en) * 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5244295B2 (ja) 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US7700995B2 (en) * 2006-01-12 2010-04-20 Sharp Kabushiki Kaisha Semiconductor device and display device
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
US7960218B2 (en) * 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008121034A (ja) 2006-11-08 2008-05-29 Kochi Prefecture Sangyo Shinko Center 酸化亜鉛薄膜の成膜方法及び成膜装置
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
WO2008069162A1 (en) * 2006-12-05 2008-06-12 Semiconductor Energy Laboratory Co., Ltd. Anti-reflection film and display device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7928008B2 (en) * 2007-01-18 2011-04-19 Terasemicon Corporation Method for fabricating semiconductor device
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008099863A1 (ja) 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
US8129714B2 (en) * 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008235835A (ja) 2007-03-23 2008-10-02 Rohm Co Ltd 薄膜形成装置及びＺｎＯ系薄膜
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8575614B2 (en) * 2007-04-25 2013-11-05 Sharp Kabushiki Kaisha Display device
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR100987840B1 (ko) * 2007-04-25 2010-10-13 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
WO2008139859A1 (en) 2007-04-27 2008-11-20 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
JP2009194351A (ja) 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JP4496237B2 (ja) * 2007-05-14 2010-07-07 株式会社 日立ディスプレイズ 液晶表示装置
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5361249B2 (ja) 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
JP2009031750A (ja) * 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
EP2183780A4 (en) 2007-08-02 2010-07-28 Applied Materials Inc THIN FILM TRANSISTORS USING THIN FILM SEMICONDUCTOR MATERIALS
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5393058B2 (ja) 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8384077B2 (en) * 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101516034B1 (ko) 2007-12-25 2015-05-04 이데미쓰 고산 가부시키가이샤 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법
JP5291928B2 (ja) 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
WO2009084537A1 (ja) 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
US8795554B2 (en) * 2008-06-27 2014-08-05 Idemitsu Kosan Co., Ltd. Sputtering target for oxide semiconductor, comprising InGaO3(ZnO) crystal phase and process for producing the sputtering target
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI622175B (zh) * 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101829673B1 (ko) 2008-09-12 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101622978B1 (ko) * 2008-09-19 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR102113024B1 (ko) * 2008-09-19 2020-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
KR102025505B1 (ko) 2008-11-21 2019-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI749283B (zh) 2008-11-28 2021-12-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
WO2010071183A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
WO2011033915A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20120068772A (ko) * 2009-09-16 2012-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR102111468B1 (ko) * 2009-09-24 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011036981A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011037008A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film and method for manufacturing semiconductor device
WO2011037010A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and method for manufacturing the same
KR20120093952A (ko) * 2009-11-06 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 반도체 장치 제조 방법과, 성막 장치

Also Published As

Publication number Publication date
JP7466618B2 (ja) 2024-04-12
JP7002513B2 (ja) 2022-01-20
JP2018201030A (ja) 2018-12-20
JP6378792B2 (ja) 2018-08-22
WO2011043163A1 (en) 2011-04-14
JP7199501B2 (ja) 2023-01-05
JP2011100980A (ja) 2011-05-19
JP2022044610A (ja) 2022-03-17
JP6612941B2 (ja) 2019-11-27
US9627198B2 (en) 2017-04-18
US20110079778A1 (en) 2011-04-07
US9754784B2 (en) 2017-09-05
JP5731159B2 (ja) 2015-06-10
TW201131767A (en) 2011-09-16
TWI529932B (zh) 2016-04-11
JP2020043347A (ja) 2020-03-19
KR20120084751A (ko) 2012-07-30
JP2015164203A (ja) 2015-09-10
US20170162719A1 (en) 2017-06-08
JP2017108165A (ja) 2017-06-15

Similar Documents

Publication Publication Date Title
JP7199501B2 (ja) 表示装置
JP7394909B2 (ja) 半導体装置
JP6669911B2 (ja) テレビジョン装置
JP6277228B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240402

R150 Certificate of patent or registration of utility model

Ref document number: 7466618

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150