KR20180059280A - 표시장치 - Google Patents

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김동윤
유윤열
정해윤
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시장치는 플렉서블 기판, 박막트랜지스터, 제1 전극, 뱅크층, 유기막층 및 제2 전극을 포함한다. 박막트랜지스터는 플렉서블 기판 상에 배치되고, 제1 전극은 박막트랜지스터에 연결된다. 뱅크층은 제1 전극을 노출하는 화소정의부를 포함하고, 유기막층은 제1 전극과 뱅크층 상에 배치된다. 제2 전극은 유기막층 상에 배치된다. 뱅크층은 화소정의부와 이격되어 배치되는 홈부를 더 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 미세기포에 의한 구동불량을 방지하고 구조물의 스트레스를 완화시켜줄 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플라스틱 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유연한 플라스틱 기판을 가지는 유기발광표시장치는 글라스 기판 상에 폴리이미드를 코팅한 후 박막트랜지스터 및 유기발광 다이오드 등의 소자들이 제조되고 상부의 금속 시트를 접착제로 합착하여 인캡한다. 패드부에 칩온필름(Chip on Film; COF)이 부착되고 글라스 기판을 분리한 후 폴리이미드 기판에 보호필름을 합착함으로써 유연한 폴리이미드 기판을 구비하는 유기발광표시장치가 제조된다.
전술한 금속 시트와 소자가 형성된 기판을 합착하는 공정에서 미세 기포가 발생된다. 발생된 미세 기포는 소자 내부에 갇혀 금속 시트 표면에 돌출되는 형상으로 나타난다. 그러나, 글라스 기판이 분리된 후 금속 시트가 강한 강성을 가지게 되어 금속 시트가 밀어내는 힘에 의해 미세 기포가 유기발광 다이오드 내부로 밀려 발광층이 박리되는 문제가 있다. 따라서, 발광층의 박리로 인해 암점 다발이 발생하고 구동 불량이 발생하는 등의 문제가 있다.
본 발명은 미세 기포에 기인하는 암점 다발 및 구동 불량을 방지하고 스트레스를 완화시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 플렉서블 기판, 박막트랜지스터, 제1 전극, 뱅크층, 유기막층 및 제2 전극을 포함한다. 박막트랜지스터는 플렉서블 기판 상에 배치되고, 제1 전극은 박막트랜지스터에 연결된다. 뱅크층은 제1 전극을 노출하는 화소정의부를 포함하고, 유기막층은 제1 전극과 뱅크층 상에 배치된다. 제2 전극은 유기막층 상에 배치된다. 뱅크층은 화소정의부와 이격되어 배치되는 홈부를 더 포함한다.
홈부는 뱅크층의 일부가 오목하게 들어가거나, 뱅크층을 관통하는 홀 형상으로 이루어진다.
홈부는 박막트랜지스터 및 제1 전극과 중첩되지 않는다.
제2 전극 상에 배치되는 보호막, 보호막 상에 배치되는 접착층, 및 접착층 상에 배치되는 상부 보호부재를 더 포함한다.
뱅크층의 화소정의부에서 보호막과 접착층 사이에 제1 포집공간이 배치되고, 뱅크층의 홈부에서 보호막과 접착층 사이에 제2 포집공간이 배치된다.
또한, 본 발명의 일 실시예에 따른 표시장치는 플렉서블 기판 상에 게이트 라인, 게이트 라인과 교차하는 데이터 라인과 전원 라인의 교차로 정의된 복수의 서브픽셀을 포함한다. 복수의 서브픽셀은 광을 발광하는 발광부 및 적어도 박막트랜지스터가 배치된 소자부를 포함한다. 복수의 서브픽셀 각각에서 박막트랜지스터에 연결된 제1 전극, 제1 전극을 노출하는 화소정의부를 포함하는 뱅크층, 제1 전극과 뱅크층 상에 배치되는 유기막층, 및 유기막층 상에 배치되는 제2 전극을 포함한다. 뱅크층이 화소정의부와 이격되어 배치되는 홈부를 포함한다.
홈부는 상기 게이트 라인과 중첩되거나, 홈부는 데이터 라인 및 전원 라인과 중첩된다.
홈부는 뱅크층의 일부가 오목하게 들어가거나, 뱅크층을 관통하는 홀 형상으로 이루어진다.
홈부는 박막트랜지스터 및 제1 전극과 중첩되지 않는다.
제2 전극 상에 배치되는 보호막, 보호막 상에 배치되는 접착층, 및 접착층 상에 배치되는 상부 보호부재를 더 포함한다.
뱅크층의 화소정의부에서 보호막과 접착층 사이에 제1 포집공간이 배치되고, 뱅크층의 홈부에서 보호막과 접착층 사이에 제2 포집공간이 배치된다.
본 발명의 실시예에 따른 유기발광표시장치는 뱅크층에 홈부를 구비하여, 기포의 포집공간을 더 확보함으로써 기포에 의한 구동불량과 암점다발을 방지할 수 있다. 또한, 전체 유기발광표시장치에서의 스트레스를 완화시켜 유기발광표시장치를 구부리거나 펴는 동작이 반복되어도 적층 막들이 스트레스에 의해 손상되는 것을 방지할 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 4는 본 발명의 일 실시예에 따른 유기발광표시장치를 나타낸 평면도.
도 5는 본 발명의 일 실시예에 따른 유기발광표시장치의 서브픽셀을 나타낸 평면도.
도 6 내지 8은 유기발광표시장치의 제조공정을 나타낸 단면도.
도 9 및 도 10은 유기발광표시장치의 미세 기포의 이동을 모식화한 단면도.
도 11은 전술한 도 5의 절취선 I-I'에 따라 절취한 단면도.
도 12 내지 도 14는 서브픽셀들을 나타낸 평면도.
도 15는 도 12의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 16은 비교예에 따른 유기발광표시장치의 단면도.
도 17은 비교예에 따른 서브픽셀들을 나타낸 평면도.
도 18 내지 도 20은 비교예에 따른 유기발광표시장치의 점등 이미지들이다.
도 21은 도 11의 A 영역의 스트레스 양상을 모식화한 도면.
도 22는 도 11의 B 영역의 스트레스 양상을 모식화한 도면.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유연한 플렉서블 기판 상에 표시소자가 형성된 플렉서블 표시장치이다. 플렉서블 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시패널(50)에 게이트인패널(Gate In Panel, GIP) 방식으로 형성된다.
표시패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광 다이오드(OLED)를 포함한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다. 보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 게이트 라인(GL1)은 스위칭 트랜지스터(SW)에 게이트 신호를 공급하는 제1-1 게이트 라인(GL1a)과, 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)을 포함할 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광 다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다. 또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4는 본 발명의 일 실시예에 따른 유기발광표시장치를 나타낸 평면도이다. 도 5는 본 발명의 일 실시예에 따른 유기발광표시장치의 서브픽셀을 나타낸 평면도이다.
도 4를 참조하면, 유기발광표시장치는 플렉서블 기판(PI), 표시부(A/A) 및 표시부(A/A) 외에 플렉서블 기판(PI)의 우측에 배치된 GIP 구동부(GIP), 및 플렉서블 기판(PI)의 하측에 배치된 패드부(PD)를 포함한다. 표시부(A/A)는 복수의 서브픽셀(SP)이 배치되어, R, G, B 또는 R, G, B, W를 발광하여 풀컬러를 구현한다. 표시부(A/A)의 우측 예를 들어 우측에는 GIP 구동부(GIP)가 배치되어 표시부(A/A)에 게이트 구동신호를 인가한다. 패드부(PD)는 표시부(A/A)의 일측 예를 들어 하측에 배치되고, 패드부(PD)에 칩온필름(COF)들이 부착된다. 표시부(A/A)로부터 연결된 복수의 신호선들(미도시)에 칩온필름(COF)을 통해 인가되는 데이터 신호 및 전원이 인가된다.
도 5를 참조하여, 유기발광표시장치의 서브픽셀(SP)의 평면 구조를 살펴본다.
도 5를 참조하면, 유기발광표시장치는 플렉서블 기판 상에 게이트 라인(GL1), 게이트 라인(GL1)과 교차하는 데이터 라인(DL1) 및 전원 라인(VDD)이 배치되어 서브픽셀을 구획한다. 서브픽셀(SP)에는 스위칭 박막트랜지스터(S_TFT), 구동 박막트랜지스터(D_TFT) 및 캐패시터(Cst)가 배치되고, 구동 박막트랜지스터(D_TFT)가 연결된 유기발광 다이오드(미도시)가 배치된다. 스위칭 박막트랜지스터(S_TFT)는 화소를 선택하는 기능을 한다. 스위칭 박막트랜지스터(S_TFT)는 반도체층(121), 게이트 라인(GL1)으로부터 분기된 게이트 전극(123), 데이터 라인(DL1)으로부터 분기된 소스 전극(124), 그리고 드레인 전극(126)을 포함한다. 캐패시터(Cst)는 스위칭 박막트랜지스터(S_TFT)의 드레인 전극(126)과 연결된 캐패시터 하부전극(127)과 전원 라인(VDD)에 연결된 캐패시터 상부전극(128)을 포함한다. 구동 박막트랜지스터(D_TFT)는 스위칭 박막트랜지스터(S_TFT)에 의해 선택된 화소의 제1 전극(ANO)을 구동하는 역할을 한다. 구동 박막트랜지스터(D_TFT)는 반도체층(120), 캐패시터 하부전극(128)에 연결된 게이트 전극(130), 전원 라인(VDD)으로부터 분기된 소스 전극(140) 및 드레인 전극(145)을 포함한다. 유기발광 다이오드(미도시)는 구동 박막트랜지스터(D_TFT)의 드레인 전극(145)에 연결된 제1 전극(ANO), 제1 전극(ANO) 상에 형성된 발광층을 포함하는 발광층(미도시) 및 제2 전극(미도시)을 포함한다.
전술한 유기발광표시장치는 다음과 같이 제조될 수 있다. 도 6 내지 8은 유기발광표시장치의 제조공정을 나타낸 단면도이고, 도 9 및 도 10은 유기발광표시장치의 미세 기포의 이동을 모식화한 단면도이다.
도 6을 참조하면, 글라스 기판(GLS) 상에 폴리이미드를 코팅하여 플렉서블 기판(PI)을 형성한다. 플렉서블 기판(PI) 상에 박막트랜지스터 어레이(TFTA)와 유기발광 다이오드(OLED)를 형성하고 박막트랜지스터 어레이(TFTA)와 유기발광 다이오드(OLED)를 보호하는 보호막(PRL)을 형성한다. 그리고 접착층(ADH)을 통해 금속 시트로 이루어진 상부 보호부재(UP)를 합착하여 인캡슐레이션 한다. 이어 플렉서블 기판(PI)의 패드부에 이방성 도전필름(ACF)을 이용하여 칩온필름(COF)을 부착하고 패드부에 터피(TUF)를 도포한다. 다음, 도 7 및 도 8을 참조하면, 레이저를 이용하여 플렉서블 기판(PI) 하부의 글라스 기판(GLS)을 분리한다. 글라스 기판(GLS)이 제거된 플렉서블 기판(PI) 하부면에 수지 필름으로 이루어진 하부 보호부재(LP)를 부착하여 유기발광표시장치를 제조한다.
도 9를 참조하면, 대면적의 플렉서블 기판(PI)과 상부 보호부재(UP)의 합착 공정에서 미세 기포는 존재할 수 밖에 없다. 이 미세 기포는 유기발광 다이오드의 발광부를 정의하는 뱅크층의 단차에 의한 공간에서 포집된다. 그러나, 미세 기포가 많이 발생하면 포집되는 용량을 초과하여 뱅크층의 단차 외에 평탄한 부분에도 미세 기포가 존재하게 된다. 이는 상부 보호부재(UP)의 표면에 돌출되는 현상으로 나타나나, 외관 상 문제가 있을 뿐 구동 불량을 유발하지 않는다.
하지만, 도 10에 도시된 바와 같이, 글라스 기판(GLS)이 가장 강한 강성을 가지고 있었으나, 플렉서블 기판(PI)으로부터 글라스 기판(GLS)이 분리되면, 플렉서블 기판(PI)이 가장 강한 강성을 가지게 된다. 따라서, 상부 보호부재(UP)가 밀어내는 힘에 의해 상부에 위치하던 기포가 수직한 방향으로 밀려 이동하게 된다. 상부 보호부재(UP)의 강성에 의해 하부로 밀려나는 기포는 접착력이 가장 취약한 발광층과 캐소드 전극의 계면에 박리를 일으키고 박막트랜지스터를 물리적인 힘으로 파괴시킨다. 따라서, 소자의 구동 불량 및 서브픽셀의 암점 다발이 발생하고 플렉서블 기판(PI)의 하부 표면 즉 영상 표시면이 돌출되는 등의 문제가 발생한다.
따라서, 본 발명은 미세 기포의 포집공간을 증가시켜 전술한 구동 불량, 암점 다발 등을 방지할 수 있는 유기발광표시장치를 제공한다.
도 11은 전술한 도 5의 절취선 I-I'에 따라 절취한 단면도이고, 도 12 내지 도 14는 서브픽셀들을 나타낸 평면도이고, 도 15는 도 12의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도이며, 도 16은 비교예에 따른 유기발광표시장치의 단면도이고, 도 17은 비교예에 따른 서브픽셀들을 나타낸 평면도이며, 도 18은 비교예에 따른 서브픽셀들에서 뱅크층을 나타낸 평면도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치는 플렉서블 기판(PI) 상에 제1 버퍼층(BUF1)이 위치한다. 플렉서블 기판(PI)은 예를 들어, 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 플렉서블 기판(PI)은 유연한(flexible)한 특성을 가진다. 제1 버퍼층(BUF1)은 플렉서블 기판(PI)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(BUF1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(BUF1) 상에 쉴드층(LS)이 위치한다. 쉴드층(LS)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 쉴드층(LS) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 쉴드층(LS)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(BUF2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(BUF2) 상에 반도체층(120)이 위치한다. 반도체층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(120)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(120) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(120)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(130)이 위치한다. 또한, 반도체층(120)의 일 영역 상에 캐패시터 하부전극(127)이 게이트 절연막(GI)을 사이에 두고 배치되고, 제1 버퍼층(BUF1) 상에 게이트 라인(GL1)이 게이트 절연막(GI)을 사이에 두고 배치된다. 게이트 전극(130)과 캐패시터 하부전극(127)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(130) 상에 게이트 전극(130)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD)의 일부 영역에 반도체층(120)의 일부를 노출시키는 콘택홀들(CH)이 위치한다.
층간 절연막(ILD) 상에 소스 전극(140)과 드레인 전극(145)이 위치한다. 드레인 전극(145)은 반도체층(120)의 드레인 영역을 노출하는 콘택홀(CH)을 통해 반도체층(120)에 연결되고, 소스 전극(140)은 반도체층(120)의 소스 영역을 노출하는 콘택홀(CH)을 통해 반도체층(120)에 연결된다. 또한, 층간 절연막(ILD) 상에 캐패시터 상부전극(128)이 배치된다. 소스 전극(140), 드레인 전극(145) 및 캐패시터 상부전극(128)은 단일층 또는 다중층으로 이루어질 수 있으며, 소스 전극(140), 드레인 전극(145) 및 캐패시터 상부전극(128)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(140), 드레인 전극(145) 및 캐패시터 상부전극(128)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(120), 게이트 전극(130), 드레인 전극(145) 및 소스 전극(140)을 포함하는 구동 박막트랜지스터(D_TFT)가 구성된다.
구동 박막트랜지스터(D_TFT)를 포함하는 플렉서블 기판(PI) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 컬러필터(CF)가 위치한다. 컬러필터(CF)는 유기발광 다이오드(OLED)에서 발광하는 백색의 광을 적색, 녹색 또는 청색으로 변환하는 역할을 한다. 컬러필터(CF) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
오버코트층(OC)의 일부 영역에는 드레인 전극(145)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 구동 박막트랜지스터(D_TFT)의 드레인 전극(145)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 반사 전극인 경우, 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 플렉서블 기판(PI) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)를 포함한다. 플렉서블 기판(PI) 전면에는 제1 전극(ANO)에 컨택하는 유기막층(OLE)이 위치한다. 유기막층(OLE)은 전자와 정공이 결합하여 발광하는 층으로, 유기막층(OLE)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기막층(OLE) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기막층(OLE) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시부 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
구동 박막트랜지스터(D_TFT)와 유기발광 다이오드(OLED)가 형성된 플렉서블 기판(PI)의 상부 면에는 보호층(PRL)이 배치되고, 보호층(PRL) 상부에 접착층(ADH)을 통해 상부 보호부재(UP)가 부착된다. 상부 보호부재(UP)는 금속 시트일 수 있다. 또한, 플렉서블 기판(PI)의 하부 면에도 접착층(ADH)을 통해 하부 보호부재(LP)가 부착된다. 하부 보호부재(LP)는 광이 투과해야하므로 투명한 수지 필름으로 이루어질 수 있다.
한편, 본 발명의 실시예에 따른 유기발광표시장치는 유기막층(OLE)에서 광을 발광하는 발광부(LEP)와, 구동 박막트랜지스터(D_TFT), 스위칭 박막트랜지스터(미도시), 캐패시터(Cst) 등의 소자가 형성된 소자부(DEP)와, 뱅크층(BNK)에 형성된 홈부(GOP)를 포함한다.
본 발명의 뱅크층(BNK)은 뱅크층(BNK)의 일부가 오목하게 들어간 홈부(GOP)를 포함한다. 뱅크층(BNK)은 유기막층(OLE)을 노출하는 화소정의부(OP)만큼의 단차를 가진다. 뱅크층(BNK)의 화소정의부(OP)로 인해 형성된 단차는 보호막(PRL)과 상부 보호부재(UP)의 접착층(ADH) 사이에 기포를 포집할 수 있는 제1 포집공간(SPC1)을 형성한다. 그러나, 제1 포집공간(SPC1)이 모든 기포를 포집하기 어렵기 때문에, 본 발명에서는 뱅크층(BNK)에 홈부(GOP)를 더 형성하여, 제2 포집공간(SPC2)을 추가적으로 구비한다. 뱅크층(BNK)의 홈부(GOP)로 인해 형성된 단차는 보호막(PRL)과 상부 보호부재(UP)의 접착층(ADH) 사이에 기포를 포집할 수 있는 제2 포집공간(SPC2)을 형성한다.
도 11 및 도 12를 참조하면, 뱅크층(BNK)의 홈부(GOP)는 서브픽셀의 발광부(LEP)와 소자부(DEP)를 제외한 나머지 영역에 배치된다. 뱅크층(BNK)의 홈부(GOP)는 게이트 라인(GL1), 데이터 라인(DL1) 및 전원 라인(VDD) 중 적어도 하나와 중첩될 수 있다. 발광부(LEP)에는 화소정의부(OP)가 형성되어 있고 소자부(DEP)에는 단차가 심해 뱅크층(BNK)의 홈부(GOP)가 형성되기 어렵다. 따라서, 홈부(GOP)는 제1 전극(ANO)과 구동 박막트랜지스터(D_TFT)과 중첩되지 않는다.
도 13을 참조하면, 뱅크층(BNK)의 홈부(GOP)는 데이터 라인(DL1) 및 전원 라인(VDD)에 중첩하여 배치될 수 있다. 또한, 도 14를 참조하면, 뱅크층(BNK)의 홈부(GOP)는 게이트 라인(GL1)에 중첩하여 배치될 수 있다. 본 발명에서 뱅크층(BNK)의 홈부(GOP)는 발광부(LEP)와 소자부(DEP)를 제외하면 어디에도 배치될 수 있다.
다시 도 11을 참조하면, 뱅크층(BNK)의 홈부(GOP)는 뱅크층(BNK)의 일부를 제거한 홈 형상으로 이루어질 수 있으나, 이에 한정되지 않으며, 뱅크층(BNK)을 완전히 제거하여 하부의 패시베이션막(PAS)을 노출하는 홀 형상으로 이루어질 수도 있다. 또한, 홈부(GOP)의 깊이는 특별히 한정되지 않으며, 본 발명에서 뱅크층(BNK)의 홈부(GOP)의 깊이는 단차를 형성할 수만 있다면 홈부(GOP)의 깊이는 크게 상관 없다.
도 15를 참조하면, 뱅크층(BNK)의 홈부(GOP)가 데이터 라인(DL1)과 전원 라인(VDD)에 중첩되어 배치되는 경우, 뱅크층(BNK)의 홈부(GOP)는 인접한 서브픽셀들의 발광부(LEP)들 사이에 배치된다.
전술한 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 뱅크층(BNK)에 홈부(GOP)를 구비하여, 기포의 포집공간을 더 확보함으로써 기포에 의한 구동불량과 암점다발을 방지할 수 있다.
한편, 도 16 및 도 17을 참조하면, 비교예에 따른 유기발광표시장치는 발광부(LEP)에 제1 포집공간(SPC1)만 구비하고 있기 때문에, 많은 기포를 포집할 수 있는 능력이 떨어져 기포에 의한 구동불량과 암점다발을 방지하기 어렵다.
도 18 내지 도 20은 비교예에 따른 유기발광표시장치의 점등 이미지들이다.
도 18을 참조하면, 비교예에 따른 유기발광표시장치는 유기막층과 제2 전극 사이에서 기포에 의한 박리가 나타났다. 도 19를 참조하면, 플렉서블 기판 하부에 하부 보호부재를 부착하는 라미네이션 공정이 수행된 후에는, 유기막층과 제2 전극 사이에서 기포에 의한 박리가 더욱 심화된 것으로 나타났다. 도 20을 참조하면, 유기발광표시장치의 점등 시 암점이 다발하는 암점 다발 불량이 발생하였다.
한편, 본 발명의 유기발광표시장치는 뱅크층에 홈부를 구비하여 기포를 포집할 수 있는 기포 포집공간을 더 확보할 수 있다.
하기 표 1은 비교예에 따른 유기발광표시장치와 실시예에 따른 유기발광표시장치의 기포 포집공간의 평면 면적을 측정하였다.
뱅크층의 포집공간의 평면 면적 비율(%)
비교예 33.48
실시예 54.26
상기 표 1을 참조하면, 비교예에 비해 본 발명의 실시예에 따른 유기발광표시장치는 뱅크층에 홈부를 구비함으로써, 기포의 포집공간을 비교예 대비 약 1.6배 증가시킬 수 있다.
한편, 본 발명의 실시예에 따른 유기발광표시장치는 뱅크층에 홈부를 구비함으로써, 적층 구조의 스트레스를 완화시킬 수 있다.
도 21은 도 11의 A 영역의 스트레스 양상을 모식화한 도면이고, 도 22는 도 11의 B 영역의 스트레스 양상을 모식화한 도면이다.
도 21과와 도 22를 참조하면, 본 발명의 뱅크층에 홈부가 형성된 B 영역에서는 뱅크층의 홈부에서 스트레스가 완화되나, 뱅크층에 홈부가 없는 A 영역에서는 스트레스가 크게 작용한다.
이를 통해, 본 발명은 뱅크층에 홈부를 구비함으로써, 전체 유기발광표시장치에서의 스트레스를 완화시켜 유기발광표시장치를 구부리거나 펴는 동작이 반복되어도 적층 막들이 스트레스에 의해 손상되는 것을 방지할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 뱅크층에 홈부를 구비하여, 기포의 포집공간을 더 확보함으로써 기포에 의한 구동불량과 암점다발을 방지할 수 있다. 또한, 전체 유기발광표시장치에서의 스트레스를 완화시켜 유기발광표시장치를 구부리거나 펴는 동작이 반복되어도 적층 막들이 스트레스에 의해 손상되는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
PI : 플렉서블 기판 BNK : 뱅크층
OLED : 유기발광 다이오드 D_TFT : 구동 박막트랜지스터
SPC1 : 제1 포집공간 SPC2 : 제2 포집공간
GOP : 홈부 OP : 화소정의부
LEP : 발광부 DEP : 소자부
ADH : 접착층 UP : 상부 보호부재

Claims (12)

  1. 플렉서블 기판;
    상기 플렉서블 기판 상에 배치되는 박막트랜지스터;
    상기 박막트랜지스터에 연결된 제1 전극;
    상기 제1 전극을 노출하는 화소정의부를 포함하는 뱅크층;
    상기 제1 전극과 뱅크층 상에 배치되는 유기막층; 및
    상기 유기막층 상에 배치되는 제2 전극을 포함하며,
    상기 뱅크층은 상기 화소정의부와 이격되어 배치되는 홈부를 더 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 홈부는 상기 뱅크층의 일부가 오목하게 들어가거나, 상기 뱅크층을 관통하는 홀 형상으로 이루어진 표시장치.
  3. 제1 항에 있어서,
    상기 홈부는 상기 박막트랜지스터 및 상기 제1 전극과 중첩되지 않는 표시장치.
  4. 제1 항에 있어서,
    상기 제2 전극 상에 배치되는 보호막;
    상기 보호막 상에 배치되는 접착층; 및
    상기 접착층 상에 배치되는 상부 보호부재를 더 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 뱅크층의 화소정의부에서 상기 보호막과 상기 접착층 사이에 제1 포집공간이 배치되고, 상기 뱅크층의 홈부에서 상기 보호막과 상기 접착층 사이에 제2 포집공간이 배치되는 표시장치.
  6. 플렉서블 기판 상에 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인과 전원 라인의 교차로 정의된 복수의 서브픽셀을 포함하는 표시장치에 있어서,
    광을 발광하는 발광부 및 적어도 박막트랜지스터가 배치된 소자부를 포함하는 상기 복수의 서브픽셀; 및
    상기 복수의 서브픽셀 각각에서 상기 박막트랜지스터에 연결된 제1 전극, 상기 제1 전극을 노출하는 화소정의부를 포함하는 뱅크층, 상기 제1 전극과 뱅크층 상에 배치되는 유기막층, 및 상기 유기막층 상에 배치되는 제2 전극;을 포함하며,
    상기 뱅크층이 상기 화소정의부와 이격되어 배치되는 홈부를 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 홈부는 상기 게이트 라인과 중첩되는 표시장치.
  8. 제6 항에 있어서,
    상기 홈부는 상기 데이터 라인 및 상기 전원 라인과 중첩되는 표시장치.
  9. 제6 항에 있어서,
    상기 홈부는 상기 뱅크층의 일부가 오목하게 들어가거나, 상기 뱅크층을 관통하는 홀 형상으로 이루어진 표시장치.
  10. 제6 항에 있어서,
    상기 홈부는 상기 박막트랜지스터 및 상기 제1 전극과 중첩되지 않는 표시장치.
  11. 제6 항에 있어서,
    상기 제2 전극 상에 배치되는 보호막;
    상기 보호막 상에 배치되는 접착층; 및
    상기 접착층 상에 배치되는 상부 보호부재를 더 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 뱅크층의 화소정의부에서 상기 보호막과 상기 접착층 사이에 제1 포집공간이 배치되고, 상기 뱅크층의 홈부에서 상기 보호막과 상기 접착층 사이에 제2 포집공간이 배치되는 표시장치.
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