KR20190075751A - 칩 온 필름 및 이를 포함하는 표시장치 - Google Patents

Abstract

본 발명은 칩 온 필름의 폭을 줄일 수 있는 칩 온 필름 및 이를 포함하는 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 칩 온 필름은 제1 단자부 및 제2 단자부를 포함하는 베이스 필름, 상기 베이스 필름의 실장 영역 상에 실장된 반도체 칩, 및 상기 반도체 칩의 실장 영역을 둘러싸도록 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함한다.

Description

칩 온 필름 및 이를 포함하는 표시장치{CHIP ON FILM AND DISPLAY DEVICE COMPRISING THE SAME}

본 발명은 칩 온 필름 및 이를 포함하는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.

이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플라스틱 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.

유기발광표시장치는 기판 상에 박막트랜지스터 및 유기발광 다이오드 등의 소자들이 제조되고 패드부에 인쇄회로기판(Printed Circuit Board; PCB)으로부터 구동 신호들이 전달될 수 있도록 칩 온 필름(Chip on Film; COF)이 부착된다. 칩 온 필름은 가운데에 반도체 칩을 기준으로 복수의 입력 리드와 복수의 출력 리드가 구비된다. 그러나 고해상도로 갈수록 복수의 입력 리드와 복수의 출력 리드의 개수가 늘어남에 따라 칩 온 필름의 사이즈가 점점 커지게 된다. 따라서, 한정된 사이즈의 칩 온 필름 내에서 복수의 리드를 설계하기 위한 연구가 계속 되고 있다.

본 발명은 칩 온 필름의 폭을 줄일 수 있는 칩 온 필름 및 이를 포함하는 표시장치를 제공한다.

상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 칩 온 필름은 제1 단자부 및 제2 단자부를 포함하는 베이스 필름, 상기 베이스 필름의 실장 영역 상에 실장된 반도체 칩, 및 상기 반도체 칩의 실장 영역을 둘러싸도록 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함한다.

상기 전원 리드는 메인 리드 및 복수의 분기 리드를 포함하며, 상기 복수의 분기 리드의 끝단에 각각 전원 입력 범프가 위치하고, 상기 메인 리드의 끝단에 전원 출력 범프가 위치한다.

상기 복수의 분기 리드는 상기 메인 리드로부터 상기 반도체 칩을 향하는 방향으로 연장된다.

상기 제1 단자부로부터 상기 반도체 칩의 실장 영역으로 연결된 복수의 제1 출력 리드, 및 상기 반도체 칩의 실장 영역으로부터 상기 제2 단자부로 연결된 복수의 제1 입력 리드를 더 포함한다.

상기 복수의 제1 입력 리드의 끝단에 각각 제1 입력 범프가 위치하고, 상기 복수의 제1 출력 리드의 끝단에 각각 제1 출력 범프가 위치한다.

상기 제1 입력 범프는 상기 제2 단자부에 위치한다.

상기 제1 입력 리드가 상기 반도체 칩의 실장 영역으로부터 연장된 방향과, 상기 전원 리드의 분기 리드가 연장된 방향은 서로 마주본다.

상기 복수의 제1 입력 범프를 연결한 임의의 제1 선과 상기 복수의 전원 입력 범프를 연결한 임의의 제2 선은 서로 이격된다.

또한, 본 발명의 실시예에 따른 칩 온 필름은 제1 단자부 및 제2 단자부를 포함하는 베이스 필름, 상기 베이스 필름의 일면의 실장 영역 상에 실장된 반도체 칩, 및 상기 베이스 필름의 타면에 위치하여 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함한다.

상기 전원 리드는 상기 베이스 필름을 관통하여 상기 반도체 칩이 실장된 상기 베이스 필름의 일면에 복수의 전원 입력 범프가 위치한다.

상기 제1 단자부로부터 상기 반도체 칩의 실장 영역으로 연결된 복수의 제1 출력 리드, 및 상기 반도체 칩의 실장 영역으로부터 상기 제2 단자부로 연결된 복수의 제1 입력 리드를 더 포함한다.

상기 복수의 제1 입력 리드의 끝단에 각각 제1 입력 범프가 위치하고, 상기 복수의 제1 출력 리드의 끝단에 각각 제1 출력 범프가 위치한다.

상기 제1 입력 범프는 상기 제2 단자부에 위치한다.

상기 복수의 제1 입력 범프를 연결한 임의의 제1 선과 상기 복수의 전원 출력 범프를 연결한 임의의 제2 선은 서로 이격된다.

또한, 본 발명의 실시예에 따른 표시장치는 표시부를 포함하는 기판, 상기 기판의 하측에 배치된 패드부, 및 상기 패드부에 부착된 복수의 칩 온 필름을 포함하며, 상기 칩 온 필름은, 제1 단자부 및 제2 단자부를 포함하는 베이스 필름, 상기 베이스 필름의 실장 영역 상에 실장된 반도체 칩, 및 상기 반도체 칩의 실장 영역을 둘러싸도록 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함한다.

본 발명의 실시예에 따른 칩 온 필름은 전원 입력 범프를 데이터 입력 범프 사이에 배치하지 않기 때문에 전원 입력 범프가 차지하던 폭만큼 칩 온 필름의 폭을 줄일 수 있다.

또한, 본 발명의 실시예에 따른 칩온 필름은 전원 리드를 반도체 칩의 실장 영역으로부터 이격되어 배치함으로써, 실장 영역에 연결된 데이터 입/출력 리드들의 설계를 용이하게 할 수 있다.

또한, 본 발명의 실시예에 따른 칩 온 필름은 데이터 입력 범프들 사이에 배치되던 전원 입력 범프들을 다른 곳에 배치함으로써, 전원 입력 범프들이 차지하던 폭만큼 칩 온 필름의 폭을 줄일 수 있고, 데이터 입력 범프와 본딩되어야 하는 인쇄회로기판의 범프가 전원 입력 범프와 잘못 본딩되는 경우를 방지할 수 있다.

도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 4는 본 발명에 따른 유기발광표시장치를 나타낸 평면도.
도 5는 본 발명에 따른 유기발광표시장치의 서브픽셀 부분을 나타낸 단면도.
도 6은 칩 온 필름을 나타낸 평면도.
도 7은 칩 온 필름과 표시패널이 부착된 형상을 개략적으로 나타낸 단면도.
도 8은 다른 구조의 칩 온 필름의 일부를 개략적으로 나타낸 평면도.
도 9는 본 발명의 실시예에 따른 칩 온 필름을 나타낸 평면도.
도 10은 범프들을 개략적으로 나타낸 평면도.
도 11은 본 발명의 다른 실시예에 따른 칩 온 필름을 나타낸 평면도.
도 12는 도 11의 절취선 A-A'에 따라 절취한 단면도.

이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.

도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.

도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시패널(50)을 포함한다.

영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.

타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.

타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.

데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.

게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시패널(50)에 게이트인패널(Gate In Panel, GIP) 방식으로 형성된다.

표시패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.

도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광 다이오드(OLED)를 포함한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

스위칭 트랜지스터(SW)는 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다. 보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.

또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 게이트 라인(GL1)은 스위칭 트랜지스터(SW)에 게이트 신호를 공급하는 제1-1 게이트 라인(GL1a)과, 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)을 포함할 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.

한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광 다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다. 또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.

도 4는 본 발명에 따른 유기발광표시장치를 나타낸 평면도이고, 도 5는 본 발명에 따른 유기발광표시장치의 서브픽셀 부분을 나타낸 단면도이며, 도 6은 칩 온 필름을 나타낸 평면도이고, 도 7은 칩 온 필름과 표시패널이 부착된 형상을 개략적으로 나타낸 단면도이며, 도 8은 다른 구조의 칩온 필름의 일부를 개략적으로 나타낸 평면도이다.

도 4를 참조하면, 유기발광표시장치는 기판(SUB1), 표시부(A/A) 및 표시부(A/A)의 양측에 배치된 GIP 구동부(GIP), 및 기판(SUB1)의 하측에 배치된 패드부(PD)를 포함한다. 표시부(A/A)는 복수의 서브픽셀(SP)이 배치되어, R, G, B 또는 R, G, B, W를 발광하여 풀컬러를 구현한다. 표시부(A/A)의 양측에는 GIP 구동부(GIP)가 배치되어 표시부(A/A)에 게이트 구동신호를 인가한다. 패드부(PD)는 표시부(A/A)의 일측 예를 들어 하측에 배치되고, 패드부(DP)에 칩온필름(COF)들이 부착된다. 표시부(A/A)로부터 연결된 복수의 신호선들(미도시)에 칩온필름(COF)을 통해 인가되는 데이터 신호 및 전원이 인가된다.

이하, 본 발명의 도 5를 참조하여, 유기발광표시장치의 서브픽셀(SP) 영역의 단면 구조를 살펴본다.

도 5를 참조하면, 본 발명에 따른 유기발광표시장치는 기판(SUB1) 상에 광차단층(LS)이 위치한다. 기판(SUB1)은 유리, 플라스틱 또는 금속으로 이루어질 수 있다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 박막트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(LS) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 기판(SUB1)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.

버퍼층(BUF) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.

반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(ACT)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

게이트 전극(GA) 상에 게이트 전극(GA)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 및 게이트 절연막(GI)의 일부 영역에 반도체층(ACT)의 일부를 노출시키는 콘택홀들(CH)이 위치한다.

층간 절연막(ILD) 상에 드레인 전극(DE)과 소스 전극(SE)이 위치한다. 드레인 전극(DE)은 반도체층(ACT)의 드레인 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결되고, 소스 전극(SE)은 반도체층(ACT)의 소스 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(ACT), 게이트 전극(GA), 드레인 전극(DE) 및 소스 전극(SE)을 포함하는 박막트랜지스터(TFT)가 구성된다.

박막트랜지스터(TFT)를 포함하는 기판(SUB1) 상에 제1 패시베이션막(PAS1)이 위치한다. 제1 패시베이션막(PAS1)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 제1 패시베이션막(PAS1) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.

오버코트층(OC)의 일부 영역에는 드레인 전극(DE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 투명 전극인 경우 상기 투명도전물질로 이루어질 수 있고, 제1 전극(ANO)이 반사 전극인 경우 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.

제1 전극(ANO)을 포함하는 기판(SUB1) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)가 위치한다.

기판(SUB1) 전면에는 제1 전극(ANO)에 컨택하는 유기막층(EML)이 위치한다. 유기막층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 유기막층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기막층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다. 유기막층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다. 제2 전극(CAT) 상에는 제2 패시베이션막(PAS2)이 배치되어 하부의 유기발광 다이오드(OLED)를 보호한다.

한편, 도 6을 참조하여 본 발명에 따른 칩 온 필름의 구조를 살펴보기로 한다.

도 6을 참조하면, 칩 온 필름(COF)은 베이스 필름(BF) 상에 실장된 반도체 칩(SC)을 포함하고 반도체 칩(SC)이 실장되는 실장 영역(MA)이 정의된다. 베이스 필름(BF) 상에는 베이스 필름(BF)의 일측에 위치한 제1 단자부(UDA)로부터 반도체 칩(SC)으로 연결되는 복수의 리드(101, 111)를 포함한다. 제1 단자부(UDA)에 위치한 복수의 리드(101, 111)의 끝단에 복수의 입력 범프(102, 112)가 위치한다. 베이스 필름(BF) 상에는 베이스 필름(BF)의 타측에 위치한 제2 단자부(LDA)로부터 반도체 칩(SC)으로 연결되는 복수의 리드(105, 115)를 더 포함한다. 제2 단자부(LDA)에 위치한 복수의 리드(105, 115)의 끝단에 복수의 출력 범프(106, 116)가 위치한다.

복수의 리드(101, 105, 111, 115)는 표시패널을 구동하기 위한 데이터 신호, 제어 신호, 전원 전압 등을 인쇄회로기판(PCB)으로부터 공급받아 표시패널로 전달하는 기능을 한다. 복수의 리드는 전원 입력 리드(101), 전원 출력 리드(105), 데이터 입력 리드(111), 및 데이터 출력 리드(115)를 포함한다. 복수의 전원 입력 리드(101)는 복수의 데이터 입력 리드(111) 사이에 위치하고, 복수의 전원 출력 리드(106)는 복수의 데이터 출력 리드(115) 사이에 위치한다.

복수의 전원 입력 리드(101)는 끝단에 위치한 전원 입력 범프(102)를 포함하고 복수의 전원 출력 리드(105)는 끝단에 위치한 전원 출력 범프(105)를 포함한다. 복수의 데이터 입력 리드(111)는 끝단에 위치한 데이터 입력 범프(112)를 포함하고 복수의 데이터 출력 리드(115)는 끝단에 위치한 데이터 출력 범프(116)를 포함한다. 전원 입력 범프(102)와 데이터 입력 범프(112)는 인쇄회로기판의 단자들과 연결하기 위함이고, 전원 출력 범프(106)와 데이터 출력 범프(116)는 표시패널의 단자들과 연결하기 위함이다.

도 6에 도시된 칩 온 필름(COF)은 전원 신호가 전원 입력 리드(101)에서 반도체 칩(SC)을 통해 전원 출력 리드(105)로 출력되는 방식을 사용하고 있다. 그러나, 전원 입력 리드(101)의 전원 입력 범프(102)들과 데이터 입력 리드(111)의 데이터 입력 범프(112)들이 같은 선 상에 배치되기 때문에, 고해상도로 갈수록 이들 범프들(102, 112) 사이의 피치가 줄어들게 된다.

도 7에 도시된 칩 온 필름(COF)과 인쇄회로기판(PCB)의 본딩 구조를 살펴보면, 칩 온 필름(COF)의 전원 입력 범프(102)와 데이터 입력 범프(112)는 각각 인쇄회로기판(PCB)의 전원 범프(102P)과 데이터 범프(112P)에 이방성 도전필름(ACF)을 통해 본딩된다. 칩 온 필름(COF)의 전원 입력 범프(102)와 인쇄회로기판(PCB)의 데이터 범프(112P) 사이에는 이들이 서로 본딩되어 불량이 발생하지 않을 정도의 일정 피치 즉 제2 피치(P2)를 가진다. 그러나, 칩 온 필름(COF)의 전원 입력 범프(102)와 데이터 입력 범프(112) 사이의 피치 즉 제1 피치(P1)가 줄어들면, 상기 제2 피치(P2)가 줄어들어 칩 온 필름(COF)의 전원 입력 범프(102)와 인쇄회로기판(PCB)의 데이터 범프(112P)가 본딩되는 불량이 발생한다.

또한, 도 8에 도시된 스태거드 타입의 칩 온 필름은 전원 입력 리드(101)의 전원 입력 범프(102)와 데이터 입력 리드(111)의 데이터 입력 범프(112)를 지그재그로 배치하여 본딩 불량을 방지하고 있다. 그러나, 고해상도로 가면서 전원 입력 리드(101)와 데이터 입력 리드(111)의 개수 및 전원 입력 범프(102)와 데이터 입력 범프(112)의 개수가 증가하면서 이들의 피치가 짧아져 데이터 신호 간섭이 발생하고 배선이 복잡해진다.

하기에서는 칩 온 필름의 폭을 줄이고 배선의 설계를 용이하게 할 수 있는 칩 온 필름을 개시한다.

<실시예>

도 9는 본 발명의 실시예에 따른 칩 온 필름을 나타낸 평면도이고, 도 10은 범프들을 개략적으로 나타낸 평면도이다. 하기에서는 전술한 칩 온 필름과 동일한 구성에 대해 동일한 도면부호를 붙여 설명하기로 한다.

도 9를 참조하면, 본 발명의 실시예에 따른 칩 온 필름(COF)은 베이스 필름(BF) 및 베이스 필름(BF) 상에 실장된 반도체 칩(SC)을 포함한다. 베이스 필름(BF)은 구부러질 수 있는 유연한 재질의 재료로 형성될 수 있다. 예를 들어, 베이스 필름(BF)은 폴리이미드(Polyimide)를 포함할 수 있다. 베이스 필름(BF) 상에는 반도체 칩(SC)이 실장되는 실장 영역(MA)이 정의된다.

베이스 필름(BF) 상에는 베이스 필름(BF)의 일측에 위치한 제1 단자부(UDA)로부터 제2 단자부(LDA)로 연결되는 복수의 리드(101, 111, 115)를 포함한다. 제1 단자부(UDA)에 위치한 복수의 리드(101, 111)의 끝단에 복수의 입력 범프(102, 112)가 위치한다. 제2 단자부(LDA)에 위치한 복수의 리드(101, 115)의 끝단에 복수의 출력 범프(106, 116)가 위치한다.

리드(101, 111, 115)는 구리(copper)와 같은 도전 물질로 형성될 수 있다. 리드(101, 111, 115) 위에는 도시하지 않았지만 솔더 레지스트(solder resist)가 더 구비될 수 있다. 솔더 레지스트는 리드(101, 111, 115)가 외부 환경에 노출되어 산화되는 등의 불량을 방지하는 역할을 할 수 있다. 또한, 반도체 칩(SC)이 실장되는 실장 영역(MA)에는 언더 필(Under fill) 공정을 통해 성형 수지(미도시)가 충진될 수도 있다.

베이스 필름(BF) 상에서, 입력 리드와 출력 리드가 전기적으로 연결되어 신호 전송 경로들을 형성한다. 신호 전송 경로는 표시패널을 구동하기 위한 데이터 신호, 전원 전압 등을 인쇄회로기판으로부터 공급받아 표시패널로 전달하는 기능을 한다. 신호 전송 경로는, 데이터 신호 전송 경로 및 전원 전압 전송 경로를 포함할 수 있다. 데이터 신호 전송 경로는 표시패널을 구동하기 위한 데이터 신호가 공급되는 경로이다. 전원 전압 전송 경로는 전원 전압이 인가되는 경로이다.

데이터 신호 전송 경로는, 데이터 입력 리드(111), 데이터 입력 범프(112), 데이터 출력 리드(115) 및 데이터 출력 범프(116)를 포함한다. 데이터 입력 범프(112)는 인쇄회로기판과 연결되고 제1 단자부(UDA)에 배치된다. 데이터 출력 범프(116)는 표시패널과 연결되고 제2 단자부(LDA)에 배치된다. 데이터 입력 리드(111)들은 제1 단자부(UDA) 중에서 데이터 신호가 공급되는 데이터 입력 범프(112)를 반도체 칩(SC)으로 연결시킨다. 즉, 데이터 입력 리드(111)들의 일단은 데이터 입력 범프(112)와 연결되고, 타단은 반도체 칩(SC)과 연결된다. 데이터 출력 리드(115)는 제2 단자부(LDA) 중에서 데이터 신호가 출력되는 반도체 칩(SC)을 데이터 출력 범프(116)에 연결시킨다. 즉, 데이터 출력 리드(115)들의 일단은 반도체 칩(SC)과 연결되고 타단은 데이터 출력 범프(116)와 연결된다. 데이터 입력 리드(111), 데이터 입력 범프(112), 반도체 칩(SC), 데이터 출력 리드(115) 및 데이터 출력 범프(116)는 서로 연결되어 데이터 신호를 전달하는 데이터 신호 전송 경로로 작용한다.

전원 전압 전송 경로는, 전원 리드(101), 전원 입력 범프(102)들 및 전원 출력 범프(106)들을 포함한다. 전원 입력 범프(102)와 전원 출력 범프(106)는 전원 리드(101)에 연결된다. 전원 리드(101)는 제1 단자부(UDA) 중에서 전원 전압이 공급되는 전원 입력 범프(102)를 제2 단자부(LDA) 중에서 전원 전압이 출력되는 전원 출력 범프(106)에 연결시킨다. 즉, 전원 리드(101)의 일단은 전원 입력 범프(102)와 연결되고, 타단은 전원 출력 범프(106)와 연결된다.

전원 리드(101)는 메인 리드(ML)와 분기 리드(DL)를 포함한다. 메인 리드(ML)는 제1 단자부(UDA)에서 제2 단자부(LDA)에 이르는 일체의 영역이고, 분기 리드(DL)는 메인 리드(ML)에서 복수로 분기되어 제1 단자부(UDA)의 전원 입력 범프(102)들에 연결되는 영역이다.

전원 리드(101)의 메인 리드(ML)는 반도체 칩(SC)의 실장 영역(MA)과 이격되어 실장 영역(MA)을 둘러싸도록 배치된다. 메인 리드(ML)의 일단은 제2 단자부(LDA)로부터 시작되어 반도체 칩(SC)의 실장 영역(MA)을 둘러싸면서 제1 단자부(UDA)를 거치고, 타단이 제2 단자부(LDA)에 이르는 형상으로 배치된다. 제2 단자부(LDA)에 위치한 메인 리드(ML)의 끝단에 전원 출력 범프(106)가 각각 배치된다. 전원 리드(101)의 분기 리드(DL)는 메인 리드(ML)로부터 반도체 칩(SC)의 실장 영역(MA)을 향해 분기되어 연장된다. 분기 리드(DL)는 복수로 배치되며 복수의 분기 리드(DL)의 끝단에 각각 전원 입력 범프(102)가 배치된다.

본 발명에서는 전원 리드(101)가 반도체 칩(SC)의 실장 영역(MA)으로부터 이격되어 배치된 것을 개시한다. 전원 리드(101)가 실장 영역(MA)으로부터 이격되면, 실장 영역(MA)에 연결된 데이터 입/출력 리드(111, 115)들 사이에 존재하던 전원 리드(101)가 빠짐으로써 리드들의 설계를 용이하게 할 수 있다.

또한, 데이터 입력 리드(111)가 반도체 칩(SC)의 실장 영역(MA)으로부터 연장된 방향과, 전원 리드(101)의 분기 리드(DL)가 연장된 방향은 서로 마주보게 배치한다. 특히, 복수의 데이터 입력 범프(112)를 연결한 임의의 제1 선(L1)과 복수의 전원 입력 범프(102)를 연결한 임의의 제2 선(L2)은 서로 이격되도록 배치될 수 있다.

도 10에 도시된 바와 같이, 데이터 입력 범프(112)들 사이에 전원 입력 범프(102)가 차지하는 폭(D)이 존재한다. 본 발명에서는 전원 입력 범프(102)를 데이터 입력 범프(112) 사이에 배치하지 않기 때문에 전원 입력 범프가 차지하던 폭(D)만큼 칩 온 필름(COF)의 폭을 줄일 수 있다. 특히, 전원 입력 범프의 개수가 수 십 내지 수 백 개에 이르기 때문에 칩 온 필름(COF)의 폭을 현저하게 줄일 수 있다.

전술한 도 4에 도시된 것처럼, 칩 온 필름(COF)이 부착되는 패드부(PD)의 폭이 한정되어 있기 때문에 칩 온 필름(COF)의 좌우 폭에 한계가 있지만, 칩 온 필름(COF)의 상하 폭은 더 커져도 무방하다. 따라서, 본 발명에서 복수의 데이터 입력 범프(112)를 연결한 임의의 제1 선(L1)과 복수의 전원 입력 범프(102)를 연결한 임의의 제2 선(L2)을 서로 이격되도록 배치함으로써, 칩 온 필름(COF)의 상하 폭이 다소 증가되어도 칩 온 필름(COF)의 좌우 폭을 현저하게 줄일 수 있는 이점이 있다.

또한, 데이터 입력 범프(112)들과 전원 입력 범프(102)들을 서로 이격된 라인 상에 배치함으로써, 데이터 입력 범프(112)와 본딩되어야 하는 인쇄회로기판의 범프가 전원 입력 범프(102)와 잘못 본딩되는 경우를 방지할 수 있다.

한편, 본 발명은 칩 온 필름의 폭을 줄일 수 있는 다른 예의 칩 온 필름을 개시한다.

도 11은 본 발명의 다른 실시예에 따른 칩 온 필름을 나타낸 평면도이고, 도 12는 도 11의 절취선 A-A'에 따라 절취한 단면도이다. 하기에서는 전술한 도 9와 동일한 구성요소에 대해 동일한 도면 부호를 붙여 설명한다.

도 11을 참조하면, 본 발명의 다른 실시예에 따른 칩 온 필름(COF)은 베이스 필름(BF) 및 베이스 필름(BF) 상에 실장된 반도체 칩(SC)을 포함한다. 베이스 필름(BF)의 일측에 위치한 제1 단자부(UDA)로부터 제2 단자부(LDA)로 연결되는 복수의 리드(101, 111, 115)를 포함한다. 제1 단자부(UDA)에 위치한 복수의 리드(101, 111)의 끝단에 복수의 입력 범프(102, 112)가 위치한다. 제2 단자부(LDA)에 위치한 복수의 리드(101, 115)의 끝단에 복수의 출력 범프(106, 116)가 위치한다.

데이터 신호 전송 경로는, 데이터 입력 리드(111), 데이터 입력 범프(112), 데이터 출력 리드(115) 및 데이터 출력 범프(116)를 포함한다. 데이터 신호 전송 경로의 자세한 설명은 전술한 도 9와 동일하므로 그 설명을 생략한다.

전원 전압 전송 경로는, 전원 리드(101), 전원 입력 범프(102)들 및 전원 출력 범프(106)들을 포함한다. 본 실시예에서 전원 리드(101)는 베이스 필름(BF)의 타면에 배치된다.

보다 구체적으로, 베이스 필름(BF)의 상면에 데이터 입/출력 리드(111, 115)들, 데이터 입/출력 범프(112, 116)들, 반도체 칩(SC) 및 전원 입/출력 범프(102, 106)가 배치된다. 베이스 필름(BF)의 하면에는 전원 리드(101)가 배치된다. 전원 리드(101)는 제1 단자부(UDA) 중에서 전원 전압이 공급되는 전원 입력 범프(102)를 제2 단자부(LDA) 중에서 전원 전압이 출력되는 전원 출력 범프(106)에 연결시킨다. 즉, 전원 리드(101)의 일단은 전원 입력 범프(102)와 연결되고, 타단은 전원 출력 범프(106)와 연결된다.

특히, 도 12에 도시된 바와 같이, 베이스 필름(BF)은 복수의 콘택홀(CH)이 구비되어, 베이스 필름(BF)의 하면의 전원 리드(101)는 상면의 전원 입력 범프(102) 및 전원 출력 범프(106)에 각각 연결된다. 전원 리드(101)는 반도체 칩(SC)의 실장 영역(MA)과 중첩되어 배치됨으로써, 칩 온 필름(COF)의 폭을 줄일 수 있다. 본 실시예에서는 전원 리드(101)가 복수의 라인으로 반도체 칩(SC)과 중첩된 것을 도시하였으나, 반도체 칩(SC)과 중첩되는 전원 리드(101)는 하나의 라인 형상으로 이루어질 수도 있으며, 라인의 개수는 특별히 한정되지 않는다.

본 실시예에서는 복수의 데이터 입력 범프(112)를 연결한 임의의 제1 선(L1)과 복수의 전원 입력 범프(102)를 연결한 임의의 제2 선(L2)은 서로 이격되도록 배치될 수 있다. 따라서, 전원 입력 범프(102)를 데이터 입력 범프(112) 사이에 배치하지 않기 때문에 전원 입력 범프가 차지하던 폭만큼 칩 온 필름(COF)의 폭을 줄일 수 있다. 특히, 전원 입력 범프의 개수가 수 십 내지 수 백 개에 이르기 때문에 칩 온 필름(COF)의 폭을 현저하게 줄일 수 있다.

또한, 데이터 입력 범프(112)들과 전원 입력 범프(102)들을 서로 이격된 라인 상에 배치함으로써, 데이터 입력 범프(112)와 본딩되어야 하는 인쇄회로기판의 범프가 전원 입력 범프(102)와 잘못 본딩되는 경우를 방지할 수 있다.

상기와 같이, 본 발명의 실시예에 따른 칩 온 필름은 전원 입력 범프를 데이터 입력 범프 사이에 배치하지 않기 때문에 전원 입력 범프가 차지하던 폭만큼 칩 온 필름의 폭을 줄일 수 있다.

또한, 본 발명의 실시예에 따른 칩온 필름은 전원 리드를 반도체 칩의 실장 영역으로부터 이격되어 배치함으로써, 실장 영역에 연결된 데이터 입/출력 리드들의 설계를 용이하게 할 수 있다.

또한, 본 발명의 실시예에 따른 칩 온 필름은 데이터 입력 범프들 사이에 배치되던 전원 입력 범프들을 다른 곳에 배치함으로써, 전원 입력 범프들이 차지하던 폭만큼 칩 온 필름의 폭을 줄일 수 있고, 데이터 입력 범프와 본딩되어야 하는 인쇄회로기판의 범프가 전원 입력 범프와 잘못 본딩되는 경우를 방지할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

COF : 칩 온 필름 BF : 베이스 필름
UDA : 제1 단자 LDA : 제2 단자
101 : 전원 리드 ML : 메인 리드
DL : 분기 리드 102 : 전원 입력 범프
111 : 데이터 입력 리드 112 : 데이터 입력 범프
SC : 반도체 칩 MA :실장 영역

Claims (15)

1. 제1 단자부 및 제2 단자부를 포함하는 베이스 필름;
   상기 베이스 필름의 실장 영역 상에 실장된 반도체 칩; 및
   상기 반도체 칩의 실장 영역을 둘러싸도록 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함하는 칩 온 필름.
2. 제1 항에 있어서,
   상기 전원 리드는 메인 리드 및 복수의 분기 리드를 포함하며, 상기 복수의 분기 리드의 끝단에 각각 전원 입력 범프가 위치하고, 상기 메인 리드의 끝단에 전원 출력 범프가 위치하는 칩 온 필름.
3. 제2 항에 있어서,
   상기 복수의 분기 리드는 상기 메인 리드로부터 상기 반도체 칩을 향하는 방향으로 연장된 칩 온 필름.
4. 제3 항에 있어서,
   상기 제1 단자부로부터 상기 반도체 칩의 실장 영역으로 연결된 복수의 제1 출력 리드; 및
   상기 반도체 칩의 실장 영역으로부터 상기 제2 단자부로 연결된 복수의 제1 입력 리드를 더 포함하는 칩 온 필름.
5. 제4 항에 있어서,
   상기 복수의 제1 입력 리드의 끝단에 각각 제1 입력 범프가 위치하고, 상기 복수의 제1 출력 리드의 끝단에 각각 제1 출력 범프가 위치하는 칩 온 필름.
6. 제5 항에 있어서,
   상기 제1 입력 범프는 상기 제2 단자부에 위치하는 칩 온 필름.
7. 제6 항에 있어서,
   상기 제1 입력 리드가 상기 반도체 칩의 실장 영역으로부터 연장된 방향과, 상기 전원 리드의 분기 리드가 연장된 방향은 서로 마주보는 칩 온 필름.
8. 제6 항에 있어서,
   상기 복수의 제1 입력 범프를 연결한 임의의 제1 선과 상기 복수의 전원 입력 범프를 연결한 임의의 제2 선은 서로 이격된 칩 온 필름.
9. 제1 단자부 및 제2 단자부를 포함하는 베이스 필름;
   상기 베이스 필름의 일면의 실장 영역 상에 실장된 반도체 칩; 및
   상기 베이스 필름의 타면에 위치하여 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함하는 칩 온 필름.
10. 제9 항에 있어서,
    상기 전원 리드는 상기 베이스 필름을 관통하여 상기 반도체 칩이 실장된 상기 베이스 필름의 일면에 복수의 전원 입력 범프가 위치하는 칩 온 필름.
11. 제10 항에 있어서,
    상기 제1 단자부로부터 상기 반도체 칩의 실장 영역으로 연결된 복수의 제1 출력 리드; 및
    상기 반도체 칩의 실장 영역으로부터 상기 제2 단자부로 연결된 복수의 제1 입력 리드를 더 포함하는 칩 온 필름.
12. 제11 항에 있어서,
    상기 복수의 제1 입력 리드의 끝단에 각각 제1 입력 범프가 위치하고, 상기 복수의 제1 출력 리드의 끝단에 각각 제1 출력 범프가 위치하는 칩 온 필름.
13. 제12 항에 있어서,
    상기 제1 입력 범프는 상기 제2 단자부에 위치하는 칩 온 필름.
14. 제13 항에 있어서,
    상기 복수의 제1 입력 범프를 연결한 임의의 제1 선과 상기 복수의 전원 출력 범프를 연결한 임의의 제2 선은 서로 이격된 칩 온 필름.
15. 표시부를 포함하는 기판;
    상기 기판의 하측에 배치된 패드부; 및
    상기 패드부에 부착된 복수의 칩 온 필름을 포함하며,
    상기 칩 온 필름은,
    제1 단자부 및 제2 단자부를 포함하는 베이스 필름;
    상기 베이스 필름의 실장 영역 상에 실장된 반도체 칩; 및
    상기 반도체 칩의 실장 영역을 둘러싸도록 상기 제1 단자부로부터 상기 제2 단자부로 연장된 전원 리드를 포함하는 표시장치.

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