JP2000187252A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 - Google Patents
電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法Info
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- JP2000187252A JP2000187252A JP36386898A JP36386898A JP2000187252A JP 2000187252 A JP2000187252 A JP 2000187252A JP 36386898 A JP36386898 A JP 36386898A JP 36386898 A JP36386898 A JP 36386898A JP 2000187252 A JP2000187252 A JP 2000187252A
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Abstract
(57)【要約】
【課題】 高い電子/正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜し、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第1の基板1の一方の面上に単結晶半導
体と格子整合の良い物質層50を形成し、この物質層5
0上に、半導体を含有した錫あるいは鉛あるいは錫と鉛
との合金からなる低融点金属の溶融液層6を形成、その
後、この低融点金属の溶融液層6を冷却処理することに
よって物質層50をシードとして単結晶半導体層7を結
晶成長させ、この単結晶半導体層7に所定の処理を施し
て能動素子及び受動素子のうちの少なくとも能動素子を
形成する。
を比較的低温でかつ均一に成膜し、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第1の基板1の一方の面上に単結晶半導
体と格子整合の良い物質層50を形成し、この物質層5
0上に、半導体を含有した錫あるいは鉛あるいは錫と鉛
との合金からなる低融点金属の溶融液層6を形成、その
後、この低融点金属の溶融液層6を冷却処理することに
よって物質層50をシードとして単結晶半導体層7を結
晶成長させ、この単結晶半導体層7に所定の処理を施し
て能動素子及び受動素子のうちの少なくとも能動素子を
形成する。
Description
【0001】
【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にヘテロエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるトップゲート型
の薄膜絶縁ゲート型電界効果トランジスタ(以下、トッ
プゲート型MOSTFTと呼称する。なお、トップゲー
ト型にはスタガー型とコプラナー型とが含まれる)を有
した構造及びその製造方法に関する。
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にヘテロエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるトップゲート型
の薄膜絶縁ゲート型電界効果トランジスタ(以下、トッ
プゲート型MOSTFTと呼称する。なお、トップゲー
ト型にはスタガー型とコプラナー型とが含まれる)を有
した構造及びその製造方法に関する。
【0002】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをTFTに用いた表示部
と外付け駆動回路用ICとを有するものや、固相成長法
による多結晶シリコンをTFTに用いた表示部と駆動回
路との一体型(特開平6−242433号公報)、エキ
シマレーザアニールを行った多結晶シリコンをTFTに
用いた表示部と駆動回路との一体型(特開平7−131
030号公報)などが知られている。
として、アモルファスシリコンをTFTに用いた表示部
と外付け駆動回路用ICとを有するものや、固相成長法
による多結晶シリコンをTFTに用いた表示部と駆動回
路との一体型(特開平6−242433号公報)、エキ
シマレーザアニールを行った多結晶シリコンをTFTに
用いた表示部と駆動回路との一体型(特開平7−131
030号公報)などが知られている。
【0003】
【発明が解決しようとする課題】しかし、前記した従来
のアモルファスシリコンTFTでは、生産性は良いもの
の電子移動度が0.5〜1.0cm2 /v・sec前後
と低いため、pチャンネルのMOSTFT(以降、pM
OSTFTと呼称する。)を作ることができない。した
がって、表示部と同じガラス基板上に、このpMOST
FTを用いた周辺駆動部を形成することができず、ドラ
イバICを外付けにしてTAB方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が0.5〜1.
0cm2 /v・sec前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
のアモルファスシリコンTFTでは、生産性は良いもの
の電子移動度が0.5〜1.0cm2 /v・sec前後
と低いため、pチャンネルのMOSTFT(以降、pM
OSTFTと呼称する。)を作ることができない。した
がって、表示部と同じガラス基板上に、このpMOST
FTを用いた周辺駆動部を形成することができず、ドラ
イバICを外付けにしてTAB方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が0.5〜1.
0cm2 /v・sec前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
【0004】また、前記した従来の多結晶シリコンTF
Tでは、その電子移動度が70〜100cm2 /v・s
ecであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンTFTを用いたLCD
(液晶表示装置)が注目されている。しかしながら、1
5インチ以上の大型LCDの場合では、多結晶シリコン
の電子移動度が70〜100cm2 /v・secである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ICが必要となっている。
Tでは、その電子移動度が70〜100cm2 /v・s
ecであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンTFTを用いたLCD
(液晶表示装置)が注目されている。しかしながら、1
5インチ以上の大型LCDの場合では、多結晶シリコン
の電子移動度が70〜100cm2 /v・secである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ICが必要となっている。
【0005】また、固相成長法により成膜された多結晶
シリコンを用いるTFTでは、600℃以上で十数時間
のアニールと、約1000℃の熱酸化によるゲートSi
O2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては8
〜12インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところEV
Fやデータ/AVプロジェクタ用途に限定されてしまっ
ている。
シリコンを用いるTFTでは、600℃以上で十数時間
のアニールと、約1000℃の熱酸化によるゲートSi
O2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては8
〜12インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところEV
Fやデータ/AVプロジェクタ用途に限定されてしまっ
ている。
【0006】さらに、前記した従来のエキシマレーザア
ニールによる多結晶シリコンTFTでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留/
品質低下等の問題が山積している。
ニールによる多結晶シリコンTFTでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留/
品質低下等の問題が山積している。
【0007】特に、1m角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能/品質向上とコ
ストダウンが難しくなる。
と、前記の問題が拡大し、ますます性能/品質向上とコ
ストダウンが難しくなる。
【0008】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子/正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するLDD構造(Li
ghtly doped drain 構造)のnチャンネルのMOSTF
T(以降、nMOSTFTと呼称する。)又はpMOS
TFT又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ(以降、cMOSTFTと呼称する。)
の表示部と、このcMOSTFT又はnMOSTFT又
はpMOSTFT、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
いて、高い電子/正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するLDD構造(Li
ghtly doped drain 構造)のnチャンネルのMOSTF
T(以降、nMOSTFTと呼称する。)又はpMOS
TFT又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ(以降、cMOSTFTと呼称する。)
の表示部と、このcMOSTFT又はnMOSTFT又
はpMOSTFT、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
【0009】
【課題を解決するための手段】本発明では、画素電極
(例えばマトリクス状に配列された複数の画素電極:以
下同様)と、この表示部の周辺に配された周辺駆動回路
部とを第1の基板(すなわち、駆動用の基板:以下同
様)との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第1の基板の一方の面上に、単結晶半導体
(例えば単結晶シリコン)と格子整合の良い物質層が形
成され、この物質層を含む前記第1の基板上に、半導体
を含有した錫あるいは鉛あるいは錫と鉛との合金からな
る低融点金属の溶融液層が形成され、さらに該低融点金
属の溶融液層が冷却処理されることにより前記物質層を
シードとして前記半導体がヘテロエピタキシャル成長さ
せられいわゆるシリコン合金溶融液のシリコン液相エピ
タキシャル成長させられ、析出されてなる単結晶半導体
層(例えば単結晶シリコン層)が形成され、この単結晶
半導体層が能動素子及び受動素子のうちの少なくとも能
動素子を構成していることを前記課題の解決手段として
いる。
(例えばマトリクス状に配列された複数の画素電極:以
下同様)と、この表示部の周辺に配された周辺駆動回路
部とを第1の基板(すなわち、駆動用の基板:以下同
様)との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第1の基板の一方の面上に、単結晶半導体
(例えば単結晶シリコン)と格子整合の良い物質層が形
成され、この物質層を含む前記第1の基板上に、半導体
を含有した錫あるいは鉛あるいは錫と鉛との合金からな
る低融点金属の溶融液層が形成され、さらに該低融点金
属の溶融液層が冷却処理されることにより前記物質層を
シードとして前記半導体がヘテロエピタキシャル成長さ
せられいわゆるシリコン合金溶融液のシリコン液相エピ
タキシャル成長させられ、析出されてなる単結晶半導体
層(例えば単結晶シリコン層)が形成され、この単結晶
半導体層が能動素子及び受動素子のうちの少なくとも能
動素子を構成していることを前記課題の解決手段として
いる。
【0010】なお、本発明において単結晶半導体は、単
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素(Ga・As)や単結晶シリコン
・ゲルマニウム(Si・Ge)をも含む概念である(以
下、同様)。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある(以下、同様)。また、前記能動素子は、薄膜トラ
ンジスタやその他のダイオード等の素子を含む概念であ
り、前記受動素子は抵抗、インダクタンス、キャパシタ
ンス等を含む概念である(以下、同様)。
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素(Ga・As)や単結晶シリコン
・ゲルマニウム(Si・Ge)をも含む概念である(以
下、同様)。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある(以下、同様)。また、前記能動素子は、薄膜トラ
ンジスタやその他のダイオード等の素子を含む概念であ
り、前記受動素子は抵抗、インダクタンス、キャパシタ
ンス等を含む概念である(以下、同様)。
【0011】その代表例である薄膜トランジスタについ
ては、電界効果トランジスタ(FET)(これにはMO
S型と接合型があるが、いずれでもよい。)とバイポー
ラトランジスタとがあるが、本発明はいずれのトランジ
スタにも適用できる(以下、同様)。また、前記受動素
子として具体的には、低抵抗化した前記単結晶シリコン
層等(電極)によってシリコンナイトライド(以降Si
Nと呼称する。)等の高誘電体膜を挟み込んで形成し
た、キャパシタンスなどが挙げられる。
ては、電界効果トランジスタ(FET)(これにはMO
S型と接合型があるが、いずれでもよい。)とバイポー
ラトランジスタとがあるが、本発明はいずれのトランジ
スタにも適用できる(以下、同様)。また、前記受動素
子として具体的には、低抵抗化した前記単結晶シリコン
層等(電極)によってシリコンナイトライド(以降Si
Nと呼称する。)等の高誘電体膜を挟み込んで形成し
た、キャパシタンスなどが挙げられる。
【0012】また、本発明は、前記電気光学装置及びそ
の駆動基板の製造方法において、前記第1の基板の一方
の面上に、単結晶半導体と格子整合の良い物質層を形成
する工程と、前記物質層上に、半導体(例えばシリコ
ン)を含有した錫あるいは鉛あるいは錫と鉛との合金か
らなる低融点金属の溶融液層を形成する工程と、前記低
融点金属の溶融液層を冷却処理することにより前記物質
層をシードとして前記半導体をヘテロエピタキシャル成
長させいわゆるシリコン合金溶融液、単結晶半導体層
(例えば単結晶シリコン層)を析出させる工程と、この
単結晶半導体層に所定の処理を施して能動素子及び受動
素子のうちの少なくとも能動素子を形成する工程(例え
ば前記単結晶シリコン層の析出後に、この単結晶シリコ
ン層に所定の処理を施してチャンル領域、ソース領域、
及びドレイン領域を形成する工程と、前記チャンネル領
域の上部にゲート絶縁膜及びゲート電極からなるゲート
部、さらにはソース及びドレイン電極を形成して、前記
周辺駆動回路部の少なくとも一部を構成するトップゲー
ト型の第1の薄膜トランジスタ〔特にMOSFET:以
下、同様〕、ダイオードを能動素子として形成する工程
とを行う工程、又は、抵抗、キャパシタンス、インダク
タンス等の受動素子を形成する工程)と、を有すること
を前記課題の解決手段している。
の駆動基板の製造方法において、前記第1の基板の一方
の面上に、単結晶半導体と格子整合の良い物質層を形成
する工程と、前記物質層上に、半導体(例えばシリコ
ン)を含有した錫あるいは鉛あるいは錫と鉛との合金か
らなる低融点金属の溶融液層を形成する工程と、前記低
融点金属の溶融液層を冷却処理することにより前記物質
層をシードとして前記半導体をヘテロエピタキシャル成
長させいわゆるシリコン合金溶融液、単結晶半導体層
(例えば単結晶シリコン層)を析出させる工程と、この
単結晶半導体層に所定の処理を施して能動素子及び受動
素子のうちの少なくとも能動素子を形成する工程(例え
ば前記単結晶シリコン層の析出後に、この単結晶シリコ
ン層に所定の処理を施してチャンル領域、ソース領域、
及びドレイン領域を形成する工程と、前記チャンネル領
域の上部にゲート絶縁膜及びゲート電極からなるゲート
部、さらにはソース及びドレイン電極を形成して、前記
周辺駆動回路部の少なくとも一部を構成するトップゲー
ト型の第1の薄膜トランジスタ〔特にMOSFET:以
下、同様〕、ダイオードを能動素子として形成する工程
とを行う工程、又は、抵抗、キャパシタンス、インダク
タンス等の受動素子を形成する工程)と、を有すること
を前記課題の解決手段している。
【0013】本発明によれば、特に単結晶シリコンと格
子整合の良い前記物質層(例えば結晶性サファイア膜)
をシードとして、例えばシリコンを溶解した低融点金属
の溶融液からエピタキシャル成長で単結晶シリコン層を
形成し、これをアクティブマトリクス基板などの駆動基
板の周辺駆動回路のトップゲート型MOSTFTや、表
示部−周辺駆動回路一体型のLCDなどの電気光学装置
における周辺駆動回路のトップゲート型MOSTFTな
どの能動素子、さらには抵抗、インダクタンス、キャパ
シタンス等の受動素子のうちの少なくとも能動素子に用
いているので、以下の(A)〜(H)に示す顕著な作用
を奏する。
子整合の良い前記物質層(例えば結晶性サファイア膜)
をシードとして、例えばシリコンを溶解した低融点金属
の溶融液からエピタキシャル成長で単結晶シリコン層を
形成し、これをアクティブマトリクス基板などの駆動基
板の周辺駆動回路のトップゲート型MOSTFTや、表
示部−周辺駆動回路一体型のLCDなどの電気光学装置
における周辺駆動回路のトップゲート型MOSTFTな
どの能動素子、さらには抵抗、インダクタンス、キャパ
シタンス等の受動素子のうちの少なくとも能動素子に用
いているので、以下の(A)〜(H)に示す顕著な作用
を奏する。
【0014】(A)単結晶シリコンと格子整合の良い物
質層(例えば結晶性サファイア膜)を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、540cm2 /v・sec以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
質層(例えば結晶性サファイア膜)を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、540cm2 /v・sec以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
【0015】(B)特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型MOSTFTは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するLDD
(Lightly doped drain )構造〕を有するnMOS又は
pMOSTFT又はcMOSTFTからなる表示部と、
高い駆動能力のcMOS、nMOS、又はpMOSTF
T、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。特に、多
結晶シリコンでは、LCD用TFTとして高い正孔移動
度のpMOSTFTを形成するのは難しいが、本発明に
よる単結晶シリコン層では、正孔でも十分に高い移動度
を示すため、電子と正孔とをそれぞれ単独に、あるいは
双方を組み合わせて駆動する周辺駆動回路を作製するこ
とができ、これをnMOS又はpMOS又はcMOSの
LDD構造の表示部用TFTと一体化したパネルを実現
できる。また、小型〜中型パネルの場合には、周辺の一
対の垂直駆動回路の一方を省略できる可能性がある。
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型MOSTFTは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するLDD
(Lightly doped drain )構造〕を有するnMOS又は
pMOSTFT又はcMOSTFTからなる表示部と、
高い駆動能力のcMOS、nMOS、又はpMOSTF
T、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。特に、多
結晶シリコンでは、LCD用TFTとして高い正孔移動
度のpMOSTFTを形成するのは難しいが、本発明に
よる単結晶シリコン層では、正孔でも十分に高い移動度
を示すため、電子と正孔とをそれぞれ単独に、あるいは
双方を組み合わせて駆動する周辺駆動回路を作製するこ
とができ、これをnMOS又はpMOS又はcMOSの
LDD構造の表示部用TFTと一体化したパネルを実現
できる。また、小型〜中型パネルの場合には、周辺の一
対の垂直駆動回路の一方を省略できる可能性がある。
【0016】(C)そして、前記した低融点金属の溶融
液についてはこれを低温(例えば350℃)で調製し、
それより少し高いだけの温度に加熱した基板上に塗布な
どの方法で形成することができることから、比較的低温
(例えば300〜400℃)でシリコン単結晶を均一に
形成することができる。したがって、歪点の比較的低い
ガラス基板や耐熱性有機基板などの入手し易く、低コス
トで物性も良好な基板を用いることができ、また基板の
大型化も可能になる。
液についてはこれを低温(例えば350℃)で調製し、
それより少し高いだけの温度に加熱した基板上に塗布な
どの方法で形成することができることから、比較的低温
(例えば300〜400℃)でシリコン単結晶を均一に
形成することができる。したがって、歪点の比較的低い
ガラス基板や耐熱性有機基板などの入手し易く、低コス
トで物性も良好な基板を用いることができ、また基板の
大型化も可能になる。
【0017】(D)固相成長法の場合のような中温で長
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となることから、生産性が高く、
高価な製造設備が不要でコストダウンが可能になる。
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となることから、生産性が高く、
高価な製造設備が不要でコストダウンが可能になる。
【0018】(E)このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、溶融液の
組成比、溶融液温度、基板の加熱温度、冷却速度等の調
整により、広範囲のP型又はN型の導電型と高移動度の
単結晶シリコン層が容易に得られるので、Vth(しき
い値)調整が容易になり、低抵抗化による高速動作も可
能になる。
は、結晶性サファイア膜等の物質層の結晶性、溶融液の
組成比、溶融液温度、基板の加熱温度、冷却速度等の調
整により、広範囲のP型又はN型の導電型と高移動度の
単結晶シリコン層が容易に得られるので、Vth(しき
い値)調整が容易になり、低抵抗化による高速動作も可
能になる。
【0019】(F)また、半導体含有低融点金属溶融液
層にN型あるいはP型のキャリア不純物(ボロン、リ
ン、アンチモン、ヒ素、ビスマス、アルミニウムなど)
を別途適量ドープしておけば、エピタキシャル成長層か
らなる単結晶半導体層(単結晶シリコン層)の不純物種
及び/又はその濃度、すなわちP型/N型等の導電型及
び/又はキャリア濃度を任意に制御することができる。
層にN型あるいはP型のキャリア不純物(ボロン、リ
ン、アンチモン、ヒ素、ビスマス、アルミニウムなど)
を別途適量ドープしておけば、エピタキシャル成長層か
らなる単結晶半導体層(単結晶シリコン層)の不純物種
及び/又はその濃度、すなわちP型/N型等の導電型及
び/又はキャリア濃度を任意に制御することができる。
【0020】(G)結晶性サファイア膜などの前記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【0021】(H)低融点金属を、錫あるいは鉛あるい
は錫と鉛との合金によって形成していることから、得ら
れた単結晶シリコン層(単結晶半導体層)中に錫や鉛が
混入してしまっても、これらは周期律表第4族の元素で
あってシリコン層中でキャリアにならず、そのためシリ
コン層は高抵抗なものとなる。また、シリコン層中に残
留する錫や鉛は結晶欠陥を電気的に不活性にするため、
得られたシリコン層は接合リークが低減され、電子移動
度が高められたものとなる。
は錫と鉛との合金によって形成していることから、得ら
れた単結晶シリコン層(単結晶半導体層)中に錫や鉛が
混入してしまっても、これらは周期律表第4族の元素で
あってシリコン層中でキャリアにならず、そのためシリ
コン層は高抵抗なものとなる。また、シリコン層中に残
留する錫や鉛は結晶欠陥を電気的に不活性にするため、
得られたシリコン層は接合リークが低減され、電子移動
度が高められたものとなる。
【0022】
【発明の実施の形態】以下、本発明を詳しく説明する。
本発明においては、単結晶半導体層、特に単結晶シリコ
ン層に所定の処理を施してチャンネル領域、ソース領域
及びドレイン領域を形成し、さらに、チャンネル領域の
上部にゲート部を有するトップゲート型の第1の薄膜ト
ランジスタを、前記周辺駆動回路部の少なくとも一部を
構成するようにして形成配置するのが好ましい。
本発明においては、単結晶半導体層、特に単結晶シリコ
ン層に所定の処理を施してチャンネル領域、ソース領域
及びドレイン領域を形成し、さらに、チャンネル領域の
上部にゲート部を有するトップゲート型の第1の薄膜ト
ランジスタを、前記周辺駆動回路部の少なくとも一部を
構成するようにして形成配置するのが好ましい。
【0023】前記第1の薄膜トランジスタを形成する第
1の基板としては、絶縁基板が好適に用いられる。ま
た、前記物質層については、サファイア(Al
2 O3 )、スピネル構造体(例えばMgO・Al
2 O3 )、フッ化カルシウム(CaF2 )、フッ化スト
ロンチウム(SrF2 )、フッ化バリウム(Ba
F2 )、リン化ボロン(BP)、酸化イットリウム
((Y2 O3 )m )及び酸化ジルコニウム((Zr
O2 )1-m )等からなる群より選ばれた物質で形成する
のが好ましい。
1の基板としては、絶縁基板が好適に用いられる。ま
た、前記物質層については、サファイア(Al
2 O3 )、スピネル構造体(例えばMgO・Al
2 O3 )、フッ化カルシウム(CaF2 )、フッ化スト
ロンチウム(SrF2 )、フッ化バリウム(Ba
F2 )、リン化ボロン(BP)、酸化イットリウム
((Y2 O3 )m )及び酸化ジルコニウム((Zr
O2 )1-m )等からなる群より選ばれた物質で形成する
のが好ましい。
【0024】このような物質層上に、シリコンを例えば
2.0重量%〜0.005重量%、例えば1重量%含有
する低融点金属の溶融液を、加熱した絶縁基板に塗布
し、所定時間(数分〜数10分)保持した後、前記冷却
処理を行うのがよい。これによって、厚さ数μm〜0.
005μm(例えば1μm)の単結晶シリコン層を得る
ことができる。
2.0重量%〜0.005重量%、例えば1重量%含有
する低融点金属の溶融液を、加熱した絶縁基板に塗布
し、所定時間(数分〜数10分)保持した後、前記冷却
処理を行うのがよい。これによって、厚さ数μm〜0.
005μm(例えば1μm)の単結晶シリコン層を得る
ことができる。
【0025】ここで、低融点金属として錫を用いる場合
には前記絶縁基板を500〜600℃に加熱しておき、
また低融点金属として錫と鉛との合金を用いる場合、に
は前記絶縁基板を400〜600℃に加熱しておく。
には前記絶縁基板を500〜600℃に加熱しておき、
また低融点金属として錫と鉛との合金を用いる場合、に
は前記絶縁基板を400〜600℃に加熱しておく。
【0026】前記シリコンを含有した低融点金属の溶融
液を形成するには、これを錫で形成する場合、該錫とシ
リコンとを水素系(水素、又は窒素−水素混合物、又は
アルゴン−水素混合物など:以下、同様)雰囲気下、8
50〜1100℃(望ましくは900〜950℃)で加
熱処理を行い、シリコン含有の錫溶融液を形成する。ま
た、前記低融点金属の溶融液を錫・鉛の合金で形成する
場合には、該錫と鉛とシリコンとを水素系雰囲気下、3
00〜1100℃(望ましくは350〜600℃)で加
熱処理を行い、シリコン含有の錫・鉛溶融液を形成す
る。そして、このようにして形成した溶融液を、予め加
熱しておいた基板上に塗布する。基板の加熱は、電気炉
やランプ等を用いて基板全体を均一に加熱する方法の
他、光レーザ、電子ビーム等によって所定の場所のみを
局部的に加熱する方法も可能である。
液を形成するには、これを錫で形成する場合、該錫とシ
リコンとを水素系(水素、又は窒素−水素混合物、又は
アルゴン−水素混合物など:以下、同様)雰囲気下、8
50〜1100℃(望ましくは900〜950℃)で加
熱処理を行い、シリコン含有の錫溶融液を形成する。ま
た、前記低融点金属の溶融液を錫・鉛の合金で形成する
場合には、該錫と鉛とシリコンとを水素系雰囲気下、3
00〜1100℃(望ましくは350〜600℃)で加
熱処理を行い、シリコン含有の錫・鉛溶融液を形成す
る。そして、このようにして形成した溶融液を、予め加
熱しておいた基板上に塗布する。基板の加熱は、電気炉
やランプ等を用いて基板全体を均一に加熱する方法の
他、光レーザ、電子ビーム等によって所定の場所のみを
局部的に加熱する方法も可能である。
【0027】なお、このシリコンを含有した低融点金属
の溶融液に、予めN型又はP型のキャリア不純物(ボロ
ン、リン、アンチモン、ヒ素、ビスマスなど)を混入し
ておくことにより、得られる単結晶シリコン層を任意の
濃度のN型又はP型キャリア不純物を含有するものに形
成することができる。そして、このように単結晶シリコ
ン層をN型あるいはP型化しておけば、nMOSTFT
又はpMOSTFTの作製を容易にすることができ、こ
れによりcMOSTFTの作製も容易にすることができ
る。
の溶融液に、予めN型又はP型のキャリア不純物(ボロ
ン、リン、アンチモン、ヒ素、ビスマスなど)を混入し
ておくことにより、得られる単結晶シリコン層を任意の
濃度のN型又はP型キャリア不純物を含有するものに形
成することができる。そして、このように単結晶シリコ
ン層をN型あるいはP型化しておけば、nMOSTFT
又はpMOSTFTの作製を容易にすることができ、こ
れによりcMOSTFTの作製も容易にすることができ
る。
【0028】このようにして形成される、シリコン含有
の低融点金属(錫・シリコンあるいは錫・鉛・シリコ
ン)は、低融点金属(錫あるいは鉛あるいは錫・鉛)の
割合が多くなるに連れて融点が低下する。したがって、
シリコンの割合を少なくすることにより、シリコン含有
の低融点金属の溶融液を低温で形成することができるよ
うになる。
の低融点金属(錫・シリコンあるいは錫・鉛・シリコ
ン)は、低融点金属(錫あるいは鉛あるいは錫・鉛)の
割合が多くなるに連れて融点が低下する。したがって、
シリコンの割合を少なくすることにより、シリコン含有
の低融点金属の溶融液を低温で形成することができるよ
うになる。
【0029】前記基板としては絶縁基板が用いられる
が、特にシリコン含有の低融点金属の溶融液を低温で形
成することができることから、比較的歪点の低いガラス
基板や耐熱性有機基板を用いることができる。したがっ
て、大型ガラス基板(例えば1m2 以上)上に単結晶シ
リコン層を作製することが可能になる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。よって、このような長尺ロール
化ガラス板や耐熱性有機基板上に、前記手法により、ヘ
テロエピタキシャル成長による単結晶シリコン層を連続
して又は非連続に作製することができる。
が、特にシリコン含有の低融点金属の溶融液を低温で形
成することができることから、比較的歪点の低いガラス
基板や耐熱性有機基板を用いることができる。したがっ
て、大型ガラス基板(例えば1m2 以上)上に単結晶シ
リコン層を作製することが可能になる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。よって、このような長尺ロール
化ガラス板や耐熱性有機基板上に、前記手法により、ヘ
テロエピタキシャル成長による単結晶シリコン層を連続
して又は非連続に作製することができる。
【0030】なお、このような歪点が低いガラスの上層
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド(SiN)などの膜(厚さ例えば50〜
200nm程度)を形成するのが好ましい。
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド(SiN)などの膜(厚さ例えば50〜
200nm程度)を形成するのが好ましい。
【0031】前述した低融点金属の溶融液を塗布する方
式においては、基板上にこの溶融液を一定時間(数分〜
数十分)保持した後に冷却するが、この他にも、基板を
前記溶融液に浸して一定時間(数分〜数十分)保持した
後、徐々に引き上げるディッピング方式や、溶融液中又
はこれの表面に基板を適切な速度で移動させ、徐冷する
フローティング方式などが採用可能である。これらの方
式によれば、溶融液の組成、温度、引き上げ速度等によ
り、エピタキシャル成長層の厚さやキャリア不純物濃度
を制御することができる。このような塗布方式、ディッ
ピング方式、フローティング方式等によれば、基板を連
続又は断続送りして処理できるため、量産性を向上する
こともできる。
式においては、基板上にこの溶融液を一定時間(数分〜
数十分)保持した後に冷却するが、この他にも、基板を
前記溶融液に浸して一定時間(数分〜数十分)保持した
後、徐々に引き上げるディッピング方式や、溶融液中又
はこれの表面に基板を適切な速度で移動させ、徐冷する
フローティング方式などが採用可能である。これらの方
式によれば、溶融液の組成、温度、引き上げ速度等によ
り、エピタキシャル成長層の厚さやキャリア不純物濃度
を制御することができる。このような塗布方式、ディッ
ピング方式、フローティング方式等によれば、基板を連
続又は断続送りして処理できるため、量産性を向上する
こともできる。
【0032】このようにシリコンを溶かした低融点金属
から、これを徐冷することによって前記物質層をシー
ド、すなわち結晶成長のシードとしてヘテロエピタキシ
ャル成長させ、前記単結晶シリコン層を析出させる。そ
して、この後この単結晶シリコン層上の前記低融点金属
層を塩酸などで溶解除去し、しかる後に前記単結晶シリ
コン層に所定の処理を施し、能動素子と受動素子を作製
することがきる。
から、これを徐冷することによって前記物質層をシー
ド、すなわち結晶成長のシードとしてヘテロエピタキシ
ャル成長させ、前記単結晶シリコン層を析出させる。そ
して、この後この単結晶シリコン層上の前記低融点金属
層を塩酸などで溶解除去し、しかる後に前記単結晶シリ
コン層に所定の処理を施し、能動素子と受動素子を作製
することがきる。
【0033】また、冷却後に単結晶シリコン層の上に析
出した錫などの低融点金属薄膜を塩酸等を用いて溶解除
去することにより、シリコン層中に錫や鉛が不純物とし
て残留することを防ぐことができる。また、たとえこれ
ら錫や鉛がシリコン層中に残留してしまったとしても、
これらは周期律表第4族の元素であることからシリコン
層中でキャリアにならず、そのためシリコン層は高抵抗
の状態が保持される。また、このようにして形成した単
結晶シリコン層を、周辺駆動回路の少なくとも一部を構
成するトップゲート型MOSTFTのチャンネル領域、
ソース領域、ドレイン領域の形成層とすることにより、
これら各領域の不純物種及び/又はその濃度を制御する
ことができる。
出した錫などの低融点金属薄膜を塩酸等を用いて溶解除
去することにより、シリコン層中に錫や鉛が不純物とし
て残留することを防ぐことができる。また、たとえこれ
ら錫や鉛がシリコン層中に残留してしまったとしても、
これらは周期律表第4族の元素であることからシリコン
層中でキャリアにならず、そのためシリコン層は高抵抗
の状態が保持される。また、このようにして形成した単
結晶シリコン層を、周辺駆動回路の少なくとも一部を構
成するトップゲート型MOSTFTのチャンネル領域、
ソース領域、ドレイン領域の形成層とすることにより、
これら各領域の不純物種及び/又はその濃度を制御する
ことができる。
【0034】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタは、nチャンネル型、pチャンネル型又は
相補型の絶縁ゲート電界効果トランジスタを構成し、例
えば相補型とnチャンネル型との組、相補型とpチャン
ネル型との組、又は相補型とnチャンネル型とpチャン
ネル型との組からなっている。また、前記周辺駆動回路
部及び/又は前記表示部の薄膜トランジスタの少なくと
も一部は、LDD(Lightly doped drain )構造を有し
ているのが好ましい。なお、LDD構造は、ゲート−ド
レイン間のみならず、ゲート−ソース間にも、又はゲー
トソース間及びゲート−ドレイン間の両方に設けてもよ
い(これをダブルLDDと呼称する)。
トランジスタは、nチャンネル型、pチャンネル型又は
相補型の絶縁ゲート電界効果トランジスタを構成し、例
えば相補型とnチャンネル型との組、相補型とpチャン
ネル型との組、又は相補型とnチャンネル型とpチャン
ネル型との組からなっている。また、前記周辺駆動回路
部及び/又は前記表示部の薄膜トランジスタの少なくと
も一部は、LDD(Lightly doped drain )構造を有し
ているのが好ましい。なお、LDD構造は、ゲート−ド
レイン間のみならず、ゲート−ソース間にも、又はゲー
トソース間及びゲート−ドレイン間の両方に設けてもよ
い(これをダブルLDDと呼称する)。
【0035】特に、前記MOSTFTについては、表示
部においてはnMOS又はpMOS又はcMOSのLD
D型TFTを構成し、周辺駆動回路部においては、cM
OS又はnMOS又はpMOSTFT又はこれらが混在
した状態を構成させるのが好ましい。
部においてはnMOS又はpMOS又はcMOSのLD
D型TFTを構成し、周辺駆動回路部においては、cM
OS又はnMOS又はpMOSTFT又はこれらが混在
した状態を構成させるのが好ましい。
【0036】本発明においては、前記基板及び/又はそ
の上の膜に段差を設け、この段差を前記物質層と共に、
単結晶シリコン層(単結晶半導体層)のエピタキシャル
成長時のシードとしてもよい。なお、ここで言う「シー
ド」とは、結晶成長のシード、すなわち、通常のヘテロ
エピタキシャル成長とグラフォエピタキシャル成長の少
なくとも一方のシードとして機能することを意味してい
る。
の上の膜に段差を設け、この段差を前記物質層と共に、
単結晶シリコン層(単結晶半導体層)のエピタキシャル
成長時のシードとしてもよい。なお、ここで言う「シー
ド」とは、結晶成長のシード、すなわち、通常のヘテロ
エピタキシャル成長とグラフォエピタキシャル成長の少
なくとも一方のシードとして機能することを意味してい
る。
【0037】前記段差としては、断面視した状態で底面
に対し側面が直角、もしくは下端側へ(望ましくは)9
0°以下の底角をなす傾斜状となるような凹部として、
絶縁基板又はその上のSiNなどの膜(あるいはこれら
の双方)に形成する。また、この段差は、前記能動素
子、例えば薄膜トランジスタの前記チャンネル領域、ソ
ース領域及びドレイン領域で形成される素子領域の少な
くとも一辺に沿って形成するのが好ましい。さらに、前
記受動素子、例えば抵抗が形成される素子領域の少なく
とも一辺に沿って形成するようにしてもよい。
に対し側面が直角、もしくは下端側へ(望ましくは)9
0°以下の底角をなす傾斜状となるような凹部として、
絶縁基板又はその上のSiNなどの膜(あるいはこれら
の双方)に形成する。また、この段差は、前記能動素
子、例えば薄膜トランジスタの前記チャンネル領域、ソ
ース領域及びドレイン領域で形成される素子領域の少な
くとも一辺に沿って形成するのが好ましい。さらに、前
記受動素子、例えば抵抗が形成される素子領域の少なく
とも一辺に沿って形成するようにしてもよい。
【0038】この場合、前記基板としての絶縁基板上
に、結晶成長のシードとなる前記段差を所定位置に形成
し、この段差を含む前記絶縁基板上に前記物質層を形成
するようにしてもよく、あるいは、前記物質層に前記段
差を形成し、この段差を含む前記物質層上に前記単結晶
シリコン層(単結晶半導体層)を形成してもよい。いず
れの場合においても、下地の結晶方位を受け継いで結晶
成長させる、通常のヘテロエピタキシャル成長のシード
となる前記物質層に加え、前記段差が、下地の形状によ
って結晶成長させる、グラフォエピタキッシャル成長の
シードとして作用するため、より結晶性の高い単結晶シ
リコン層を形成することができる。
に、結晶成長のシードとなる前記段差を所定位置に形成
し、この段差を含む前記絶縁基板上に前記物質層を形成
するようにしてもよく、あるいは、前記物質層に前記段
差を形成し、この段差を含む前記物質層上に前記単結晶
シリコン層(単結晶半導体層)を形成してもよい。いず
れの場合においても、下地の結晶方位を受け継いで結晶
成長させる、通常のヘテロエピタキシャル成長のシード
となる前記物質層に加え、前記段差が、下地の形状によ
って結晶成長させる、グラフォエピタキッシャル成長の
シードとして作用するため、より結晶性の高い単結晶シ
リコン層を形成することができる。
【0039】前記MOSTFT等からなる第1の薄膜ト
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。前記段差に
ついては、リアクティブイオンエッチングなどのドライ
エッチングによって形成することができる。
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。前記段差に
ついては、リアクティブイオンエッチングなどのドライ
エッチングによって形成することができる。
【0040】この場合、前記第1の基板の一方の面上に
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶シリコン層、多結晶シリコン層、又はアモルフ
ァスシリコン層を形成する。そして、このようなシリコ
ン層から前記第2の薄膜トランジスタのチャンネル領
域、ソース領域及びドレイン領域をそれぞれ形成し、前
記チャンネル領域の上部及び/又は下部にゲート部を有
する、トップゲート型、ボトムゲート型又はデュアルゲ
ート型の薄膜トランジスタを形成してもよい。
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶シリコン層、多結晶シリコン層、又はアモルフ
ァスシリコン層を形成する。そして、このようなシリコ
ン層から前記第2の薄膜トランジスタのチャンネル領
域、ソース領域及びドレイン領域をそれぞれ形成し、前
記チャンネル領域の上部及び/又は下部にゲート部を有
する、トップゲート型、ボトムゲート型又はデュアルゲ
ート型の薄膜トランジスタを形成してもよい。
【0041】この場合でも、断面視した状態で底面に対
し側面が直角、もしくは下端側へ(望ましくは)90°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層の結晶成長時のシードとすることができる。
し側面が直角、もしくは下端側へ(望ましくは)90°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層の結晶成長時のシードとすることができる。
【0042】前記第2の薄膜トランジスタについては、
前記第1の基板及び/又はその上の膜に形成した前記段
差による基板凹部内及び/又は外に設け、前記第1の薄
膜トランジスタと同様にグラフォエピタキシャル成長、
さらにはヘテロエピタキシャル成長による単結晶シリコ
ン層を用いて、そのソース、ドレイン、チャンネルの各
領域を形成することができる。
前記第1の基板及び/又はその上の膜に形成した前記段
差による基板凹部内及び/又は外に設け、前記第1の薄
膜トランジスタと同様にグラフォエピタキシャル成長、
さらにはヘテロエピタキシャル成長による単結晶シリコ
ン層を用いて、そのソース、ドレイン、チャンネルの各
領域を形成することができる。
【0043】この第2の薄膜トランジスタについても、
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にN型あるいはP型を混入す
ることにより、これらN型あるいはP型の不純物種及び
/又はその濃度を制御することができる。また、前記段
差を、前記第2の薄膜トランジスタの前記チャンネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にN型あるいはP型を混入す
ることにより、これらN型あるいはP型の不純物種及び
/又はその濃度を制御することができる。また、前記段
差を、前記第2の薄膜トランジスタの前記チャンネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
【0044】さらに、前記単結晶、多結晶又はアモルフ
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第1の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第1及び/又は
第2の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第1の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第1及び/又は
第2の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
【0045】前記第1の薄膜トランジスタを、チャンネ
ル領域の上部及び/又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型のうち
のトップゲート型とするのが好ましい。また、表示部に
おいて画素電極をスイッチングするスイッチング素子
を、前記トップゲート型、ボトムゲート型又はデュアル
ゲート型のいずれかによって構成される、第2の薄膜ト
ランジスタとするのが好ましい。
ル領域の上部及び/又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型のうち
のトップゲート型とするのが好ましい。また、表示部に
おいて画素電極をスイッチングするスイッチング素子
を、前記トップゲート型、ボトムゲート型又はデュアル
ゲート型のいずれかによって構成される、第2の薄膜ト
ランジスタとするのが好ましい。
【0046】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第2の
薄膜トランジスタの上部ゲート電極と前記第1の薄膜ト
ランジスタのゲート電極とを共通の材料で形成すること
ができる。
れたゲート電極を耐熱性材料で形成したり、前記第2の
薄膜トランジスタの上部ゲート電極と前記第1の薄膜ト
ランジスタのゲート電極とを共通の材料で形成すること
ができる。
【0047】前記周辺駆動回路部において、前記第1の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び/又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは前記単結晶シリコン層又は多結晶シリコン
層又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び/又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは前記単結晶シリコン層又は多結晶シリコン
層又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
【0048】前記周辺駆動回路部及び/又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び/又
は前記表示部のn又はpチャンネル型の薄膜トランジス
タがデュアルゲート型であるときには、上部又は下部ゲ
ート電極を電気的にオープンとするか或いは任意の負電
圧(nチャンネル型の場合)又は正電圧(pチャンネル
型の場合)を印加し。ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作するのがよい。
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び/又
は前記表示部のn又はpチャンネル型の薄膜トランジス
タがデュアルゲート型であるときには、上部又は下部ゲ
ート電極を電気的にオープンとするか或いは任意の負電
圧(nチャンネル型の場合)又は正電圧(pチャンネル
型の場合)を印加し。ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作するのがよい。
【0049】前記周辺駆動回路部の薄膜トランジスタを
nチャンネル型、pチャンネル型又は相補型の前記第1
の薄膜トランジスタとする。また、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層、多結晶シリコン層、
アモルファスシリコン層のいずれをチャンネル領域とす
る場合にも、nチャンネル型、pチャンネル型又は相補
型とする。
nチャンネル型、pチャンネル型又は相補型の前記第1
の薄膜トランジスタとする。また、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層、多結晶シリコン層、
アモルファスシリコン層のいずれをチャンネル領域とす
る場合にも、nチャンネル型、pチャンネル型又は相補
型とする。
【0050】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
3族又は第5族の不純物元素、すなわちN型又はP型の
不純物を導入し、前記チャンネル領域、前記ソース領域
及び前記ドレイン領域を形成してよい。
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
3族又は第5族の不純物元素、すなわちN型又はP型の
不純物を導入し、前記チャンネル領域、前記ソース領域
及び前記ドレイン領域を形成してよい。
【0051】また、前記第2の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記段差の形成工程を含
めて前記第1の薄膜トランジスタと共通の工程を経て前
記第2の薄膜トランジスタを形成することができる。こ
の場合、前記第2の薄膜トランジスタの上部ゲート電極
と前記第1の薄膜トランジスタのゲート電極とを共通の
材料で形成してもよい。
ムゲート型又はデュアルゲート型であるときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記段差の形成工程を含
めて前記第1の薄膜トランジスタと共通の工程を経て前
記第2の薄膜トランジスタを形成することができる。こ
の場合、前記第2の薄膜トランジスタの上部ゲート電極
と前記第1の薄膜トランジスタのゲート電極とを共通の
材料で形成してもよい。
【0052】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に周期律
表第3族又は第5族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
リコン層を形成した後、この単結晶シリコン層に周期律
表第3族又は第5族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
【0053】また、前記単結晶シリコン層の形成後、レ
ジストをマスクにして不純物元素をイオン注入すること
により前記第1及び第2の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第1の薄膜ト
ランジスタのゲート電極と、必要であれば前記第2の薄
膜トランジスタの上部ゲート構造とを形成するようにし
てもよい。
ジストをマスクにして不純物元素をイオン注入すること
により前記第1及び第2の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第1の薄膜ト
ランジスタのゲート電極と、必要であれば前記第2の薄
膜トランジスタの上部ゲート構造とを形成するようにし
てもよい。
【0054】前記薄膜トランジスタがトップゲート型の
とき、前記単結晶シリコン層の形成後、レジストをマス
クにして不純物元素をイオン注入することにより前記第
1及び第2の薄膜トランジスタの各ソース及びドレイン
領域を形成し、さらにイオン注入後活性化処理を行い、
その後、前記第1及び第2の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するよ
うにしてもよい。
とき、前記単結晶シリコン層の形成後、レジストをマス
クにして不純物元素をイオン注入することにより前記第
1及び第2の薄膜トランジスタの各ソース及びドレイン
領域を形成し、さらにイオン注入後活性化処理を行い、
その後、前記第1及び第2の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するよ
うにしてもよい。
【0055】あるいは、前記薄膜トランジスタがトップ
ゲートのとき、前記単結晶シリコン層の形成後、前記第
1及び第2の薄膜トランジスタの各ゲート絶縁膜と耐熱
性材料からなる各ゲート電極とを形成して各ゲート部を
形成し、さらに、これらのゲート部をマスクにして不純
物元素をイオン注入することで各ソース及びドレイン領
域を形成し、このイオン注入後に活性化処理を行っても
よい。
ゲートのとき、前記単結晶シリコン層の形成後、前記第
1及び第2の薄膜トランジスタの各ゲート絶縁膜と耐熱
性材料からなる各ゲート電極とを形成して各ゲート部を
形成し、さらに、これらのゲート部をマスクにして不純
物元素をイオン注入することで各ソース及びドレイン領
域を形成し、このイオン注入後に活性化処理を行っても
よい。
【0056】また、前記LDD構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
【0057】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。この
場合、前記画素電極が反射電極であるときには、樹脂膜
に最適な反射特性と視野角特性を得るための凹凸を形成
し、この上に画素電極を設け、また前記画素電極が透明
電極であるときには、透明平坦化膜によって表面を平坦
化し、この平坦化面上に画素電極を設けるのが好まし
い。
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。この
場合、前記画素電極が反射電極であるときには、樹脂膜
に最適な反射特性と視野角特性を得るための凹凸を形成
し、この上に画素電極を設け、また前記画素電極が透明
電極であるときには、透明平坦化膜によって表面を平坦
化し、この平坦化面上に画素電極を設けるのが好まし
い。
【0058】前記表示部は、前記MOSTFTによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置(LCD)、エレクトロルミネセンス表示装置(E
L)、電界放出型表示装置(FED)、発光ポリマー表
示装置(LEPD)、発光ダイオード表示装置(LE
D)などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
動で発光又は調光を行うように構成し、例えば液晶表示
装置(LCD)、エレクトロルミネセンス表示装置(E
L)、電界放出型表示装置(FED)、発光ポリマー表
示装置(LEPD)、発光ダイオード表示装置(LE
D)などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【0059】前記第1の基板上には、前記周辺駆動回路
部及び/又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、CPU(中央演算処理
装置)(マイクロプロセッサ−を含む)、メモリ(SR
AM、DRAM、フラッシュ強誘電性等)、又はこれら
を混載してなるシステムLSI等によって形成される、
いわゆるコンピューターシステムが一体形成されシステ
ムオンパネルを構成してもよい。また、このような制御
部を第1の基板上に設ける場合、前記単結晶半導体層に
所定の処理を施し、制御部を構成するための素子、例え
ばCMOSTFT、nMOSTFT、pMOSTFT、
ダイオード等の能動素子や、抵抗、コンデンサ、インダ
クタンス等の受動素子を形成する。なお、このような制
御部については、周辺駆動回路部となる垂直駆動回路や
水平駆動回路と同じ領域に形成してもよく、また別の領
域に形成してもよい。
部及び/又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、CPU(中央演算処理
装置)(マイクロプロセッサ−を含む)、メモリ(SR
AM、DRAM、フラッシュ強誘電性等)、又はこれら
を混載してなるシステムLSI等によって形成される、
いわゆるコンピューターシステムが一体形成されシステ
ムオンパネルを構成してもよい。また、このような制御
部を第1の基板上に設ける場合、前記単結晶半導体層に
所定の処理を施し、制御部を構成するための素子、例え
ばCMOSTFT、nMOSTFT、pMOSTFT、
ダイオード等の能動素子や、抵抗、コンデンサ、インダ
クタンス等の受動素子を形成する。なお、このような制
御部については、周辺駆動回路部となる垂直駆動回路や
水平駆動回路と同じ領域に形成してもよく、また別の領
域に形成してもよい。
【0060】次に、本発明の好ましい実施の形態につい
てさらに詳細に説明する。 <第1の実施の形態>図1〜図12を参照して、本発明
の第1の実施の形態を説明する。
てさらに詳細に説明する。 <第1の実施の形態>図1〜図12を参照して、本発明
の第1の実施の形態を説明する。
【0061】本例の実施の形態は、耐熱性基板に設けた
前記段差(凹部)を含む面上に前記物質層(例えば結晶
性サファイア膜)を形成し、この物質層をシードにし
て、錫・シリコン溶融液から単結晶シリコン層を結晶成
長(ヘテロエピタキシャル成長、グラフォエピタキシャ
ル成長の両方を含む)させ、これを用いてトップゲート
型MOSTFTを構成したアクティブマトリクス反射型
液晶表示装置(LCD)に関するものである。
前記段差(凹部)を含む面上に前記物質層(例えば結晶
性サファイア膜)を形成し、この物質層をシードにし
て、錫・シリコン溶融液から単結晶シリコン層を結晶成
長(ヘテロエピタキシャル成長、グラフォエピタキシャ
ル成長の両方を含む)させ、これを用いてトップゲート
型MOSTFTを構成したアクティブマトリクス反射型
液晶表示装置(LCD)に関するものである。
【0062】まず、この反射型LCDの全体のレイアウ
トについて図10〜図12を参照して説明する。このア
クティブマトリクス反射型LCDは、図10に示すよう
に、主基板1(これはアクティブマトリクス基板、すな
わち駆動基板を構成する)と対向基板32とをスペーサ
(図示せず)を介して貼り合わせたフラットパネル構造
のもので、これら主基板1と対向基板32との間に液晶
(図示せず)が封入されてなるものである。主基板1の
表面には、マトリクス状に配列した画素電極29(又は
41)と、この画素電極を駆動するスイッチング素子と
からなる表示部、及びこの表示部に接続される周辺駆動
回路部とが設けられている。
トについて図10〜図12を参照して説明する。このア
クティブマトリクス反射型LCDは、図10に示すよう
に、主基板1(これはアクティブマトリクス基板、すな
わち駆動基板を構成する)と対向基板32とをスペーサ
(図示せず)を介して貼り合わせたフラットパネル構造
のもので、これら主基板1と対向基板32との間に液晶
(図示せず)が封入されてなるものである。主基板1の
表面には、マトリクス状に配列した画素電極29(又は
41)と、この画素電極を駆動するスイッチング素子と
からなる表示部、及びこの表示部に接続される周辺駆動
回路部とが設けられている。
【0063】表示部のスイッチング素子は、本発明に基
づくnMOS又はpMOS又はcMOSで、LDD構造
のトップゲート型MOSTFTで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくトップゲート型MOSTFTのcMOS又はnMO
S又はpMOSTFTがそれぞれ単一種で、あるいは混
在した状態で形成されている。
づくnMOS又はpMOS又はcMOSで、LDD構造
のトップゲート型MOSTFTで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくトップゲート型MOSTFTのcMOS又はnMO
S又はpMOSTFTがそれぞれ単一種で、あるいは混
在した状態で形成されている。
【0064】なお、一方の周辺駆動回路部は、データ信
号を供給して各画素のTFTを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のTFTのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
号を供給して各画素のTFTを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のTFTのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
【0065】図11に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のTFTが配
置され、このTFTを介して液晶容量(CLC)に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、TFTのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量(補助容量)(CS )を付加し、リーク電流によ
る液晶電圧の低下を補うようにする。
ラインとデータバスラインの交差部に上記のTFTが配
置され、このTFTを介して液晶容量(CLC)に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、TFTのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量(補助容量)(CS )を付加し、リーク電流によ
る液晶電圧の低下を補うようにする。
【0066】こうしたLCD用TFTでは、画素部(表
示部)に使用するTFTの特性と周辺駆動回路に使用す
るTFTの特性とでは要求性能が異なり、特に画素部の
TFTではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにLD
D構造のTFTを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャンネル領域にか
かる実効的な電界を低減してオフ電流を低減し、特性の
変化を小さくしている。しかしながら、このような構成
を得るには、プロセス的に複雑になり、素子サイズも大
きくなり、かつオフ電流が低下するなどの問題も発生す
るため、それぞれの使用目的に合わせた最適設計が必要
である。
示部)に使用するTFTの特性と周辺駆動回路に使用す
るTFTの特性とでは要求性能が異なり、特に画素部の
TFTではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにLD
D構造のTFTを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャンネル領域にか
かる実効的な電界を低減してオフ電流を低減し、特性の
変化を小さくしている。しかしながら、このような構成
を得るには、プロセス的に複雑になり、素子サイズも大
きくなり、かつオフ電流が低下するなどの問題も発生す
るため、それぞれの使用目的に合わせた最適設計が必要
である。
【0067】なお、使用可能な液晶としては、TN液晶
(アクティブマトリクス駆動のTNモードに用いられる
ネマチック液晶)をはじめ、STN(スーパーツイステ
ッドネマチック)、GH(ゲスト・ホスト)、PC(フ
ェーズ・チェンジ)、FLC(強誘電性液晶)、AFL
C(反強誘電性液晶)、PDLC(ポリマー分散型液
晶)等の各種モード用の液晶を用いることができる。
(アクティブマトリクス駆動のTNモードに用いられる
ネマチック液晶)をはじめ、STN(スーパーツイステ
ッドネマチック)、GH(ゲスト・ホスト)、PC(フ
ェーズ・チェンジ)、FLC(強誘電性液晶)、AFL
C(反強誘電性液晶)、PDLC(ポリマー分散型液
晶)等の各種モード用の液晶を用いることができる。
【0068】次に、周辺駆動回路部の回路方式とその駆
動方式の概略を、図12を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、pMOSTF
TとnMOSTFTとの両方を使用したもの(いわゆる
CMOS回路)や、いずれか一方のMOSTFTのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、cMOSTFT又はCMOS回路が一般的であ
る。
動方式の概略を、図12を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、pMOSTF
TとnMOSTFTとの両方を使用したもの(いわゆる
CMOS回路)や、いずれか一方のMOSTFTのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、cMOSTFT又はCMOS回路が一般的であ
る。
【0069】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図12に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている(図中R、
G、Bは各色毎に画素を概略的に示している)。
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図12に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている(図中R、
G、Bは各色毎に画素を概略的に示している)。
【0070】次に、本実施の形態のアクティブマトリク
ス反射型LCDを、図1〜図9を参照してその製造方法
(工程)に基づいて説明する。なお、図1〜図6におい
ては、各図の左側は表示部の製造方法(工程)、右側は
周辺回路部の製造方法(工程)を示している。
ス反射型LCDを、図1〜図9を参照してその製造方法
(工程)に基づいて説明する。なお、図1〜図6におい
ては、各図の左側は表示部の製造方法(工程)、右側は
周辺回路部の製造方法(工程)を示している。
【0071】まず、図1の(1)に示すように、石英ガ
ラス、透明性結晶化ガラスなどの絶縁基板1の一主面に
おいて、少なくともそのTFT形成領域にフォトレジス
ト2を所定パターンに形成し、これをマスクとして例え
ばCF4 プラズマのF- イオン3によるリアクティブイ
オンエッチング(RIE)を行うなど、汎用フォトリソ
グラフィ及びエッチング(フォトエッチング)によって
基板1に適当な形状及び寸法の段差4を複数個形成す
る。
ラス、透明性結晶化ガラスなどの絶縁基板1の一主面に
おいて、少なくともそのTFT形成領域にフォトレジス
ト2を所定パターンに形成し、これをマスクとして例え
ばCF4 プラズマのF- イオン3によるリアクティブイ
オンエッチング(RIE)を行うなど、汎用フォトリソ
グラフィ及びエッチング(フォトエッチング)によって
基板1に適当な形状及び寸法の段差4を複数個形成す
る。
【0072】この場合、絶縁基板1として石英ガラス、
透明性結晶化ガラス、セラミックス等(ただし、後述の
透過型LCDでは、不透明のセラミックス基板は使用で
きない。)の高耐熱性(8〜12インチφ、700〜8
00μm厚)が使用可能である。段差4は、後述の単結
晶シリコンのエピタキシャル成長時のシード、すなわち
グラフォエピタキシャル成長とヘテロエピタキシャル成
長とを含む結晶成長のシードとなるもので、深さdが
0.1μm程度、幅wが5〜10μm程度、長さ(紙面
と直交する方向)が10〜20μm程度とされ、また、
底面と側面とのなす角(底角)が略直角とされている。
透明性結晶化ガラス、セラミックス等(ただし、後述の
透過型LCDでは、不透明のセラミックス基板は使用で
きない。)の高耐熱性(8〜12インチφ、700〜8
00μm厚)が使用可能である。段差4は、後述の単結
晶シリコンのエピタキシャル成長時のシード、すなわち
グラフォエピタキシャル成長とヘテロエピタキシャル成
長とを含む結晶成長のシードとなるもので、深さdが
0.1μm程度、幅wが5〜10μm程度、長さ(紙面
と直交する方向)が10〜20μm程度とされ、また、
底面と側面とのなす角(底角)が略直角とされている。
【0073】なお、基板1の表面には、特に該基板1を
ガラス基板で構成した場合に、該基板1自体からのNa
イオンなどの拡散防止のため、予めSiN膜を例えば5
0〜200nm程度の厚さに形成し、さらに必要に応じ
てシリコン酸化膜(以後SiO2 膜と呼称する。)を例
えば100nm程度の厚さに形成しておくのが好まし
い。
ガラス基板で構成した場合に、該基板1自体からのNa
イオンなどの拡散防止のため、予めSiN膜を例えば5
0〜200nm程度の厚さに形成し、さらに必要に応じ
てシリコン酸化膜(以後SiO2 膜と呼称する。)を例
えば100nm程度の厚さに形成しておくのが好まし
い。
【0074】次いで、図1の(2)に示すように、フォ
トレジスト2の除去後、絶縁基板1の一主面において、
段差4を含むTFT形成領域に結晶性サファイア膜50
を厚さ20〜200nm程度に形成する。この結晶性サ
ファイア膜50は、高密度プラズマCVD法や、触媒C
VD法(特開昭63−40314号公報参照)等によ
り、トリメチルアルミニウムガスなどを酸化性ガス(酸
素・水分)で酸化し、結晶化させて作製する。なお、こ
の結晶性サファイア膜50はNaイオンストッパの作用
を有するので、これの膜厚が十分に暑い場合には、前記
のSiN膜、さらにはSiO2 膜の形成を省略すること
ができる。
トレジスト2の除去後、絶縁基板1の一主面において、
段差4を含むTFT形成領域に結晶性サファイア膜50
を厚さ20〜200nm程度に形成する。この結晶性サ
ファイア膜50は、高密度プラズマCVD法や、触媒C
VD法(特開昭63−40314号公報参照)等によ
り、トリメチルアルミニウムガスなどを酸化性ガス(酸
素・水分)で酸化し、結晶化させて作製する。なお、こ
の結晶性サファイア膜50はNaイオンストッパの作用
を有するので、これの膜厚が十分に暑い場合には、前記
のSiN膜、さらにはSiO2 膜の形成を省略すること
ができる。
【0075】次いで、図1の(3)に示すように、50
0〜600℃に加熱された基板1の段差を含む結晶性サ
ファイア膜50の全面に、シリコンを約1重量%含有す
るシリコン・錫溶融液をスピンコート等によって塗布
し、溶融液層6を形成する。なお、この塗布方式に代え
て、溶液中に基板1をディッピングするディッピング方
式、溶融液表面を移動させてフローティングさせるフロ
ーティング方式、さらには噴流式や超音波作用下での接
触方式を採用することもできる。
0〜600℃に加熱された基板1の段差を含む結晶性サ
ファイア膜50の全面に、シリコンを約1重量%含有す
るシリコン・錫溶融液をスピンコート等によって塗布
し、溶融液層6を形成する。なお、この塗布方式に代え
て、溶液中に基板1をディッピングするディッピング方
式、溶融液表面を移動させてフローティングさせるフロ
ーティング方式、さらには噴流式や超音波作用下での接
触方式を採用することもできる。
【0076】ここで、前記シリコン・錫溶融液を調製す
るには、ノンドープシリコン、あるいはN型又はP型の
キャリア不純物を適量含んだシリコンを、錫に約1重量
%含有させて形成する。また、錫にN型又はP型のキャ
リア不純物を適量含有させ、シリコン・錫溶融液をN型
又はP型に調製することにより、得られる単結晶シリコ
ン層の比抵抗を制御するようにしてもよい。
るには、ノンドープシリコン、あるいはN型又はP型の
キャリア不純物を適量含んだシリコンを、錫に約1重量
%含有させて形成する。また、錫にN型又はP型のキャ
リア不純物を適量含有させ、シリコン・錫溶融液をN型
又はP型に調製することにより、得られる単結晶シリコ
ン層の比抵抗を制御するようにしてもよい。
【0077】次いで、この状態に基板1を数分〜数十分
間保持し、その後、徐々に冷却する(ディッピングの場
合には、徐々に引き上げる)ことにより、錫に溶解して
いたシリコンを、結晶性サファイア膜50(さらには段
差4の底面の角部)をシード(種)として図2の(4)
に示すように結晶成長させ、これにより単結晶シリコン
を析出して厚さ5〜100nm程度、好ましくは30〜
50nm程度の単結晶シリコン層7を形成する。
間保持し、その後、徐々に冷却する(ディッピングの場
合には、徐々に引き上げる)ことにより、錫に溶解して
いたシリコンを、結晶性サファイア膜50(さらには段
差4の底面の角部)をシード(種)として図2の(4)
に示すように結晶成長させ、これにより単結晶シリコン
を析出して厚さ5〜100nm程度、好ましくは30〜
50nm程度の単結晶シリコン層7を形成する。
【0078】上記のようにして堆積した単結晶シリコン
層7は結晶性サファイア膜50が単結晶シリコンと良好
な格子整合を示すため、例えば(100)面が基板上に
ヘテロエピタキシャル成長する。この場合、段差4もグ
ラフォエピタキシャル成長と称される公知の現象を加味
したエピタキシャル成長に寄与することにより、より結
晶性の高い単結晶シリコン層7が得られる。これについ
ては、図8に示すように、非晶質基板(ガラス)1に上
記の段差4の如き垂直な壁を作り、この上にエピタキシ
ー層を形成すると、図8(a)のようなランダムな面方
位であったものが図8(b)のように(100)面が段
差4の面に沿って結晶成長する。この単結晶粒の大きさ
は、温度・時間に比例して大きくなるが、温度・時間を
低く、短くするときには、前記段差の間隔を短くしなけ
ればならない。
層7は結晶性サファイア膜50が単結晶シリコンと良好
な格子整合を示すため、例えば(100)面が基板上に
ヘテロエピタキシャル成長する。この場合、段差4もグ
ラフォエピタキシャル成長と称される公知の現象を加味
したエピタキシャル成長に寄与することにより、より結
晶性の高い単結晶シリコン層7が得られる。これについ
ては、図8に示すように、非晶質基板(ガラス)1に上
記の段差4の如き垂直な壁を作り、この上にエピタキシ
ー層を形成すると、図8(a)のようなランダムな面方
位であったものが図8(b)のように(100)面が段
差4の面に沿って結晶成長する。この単結晶粒の大きさ
は、温度・時間に比例して大きくなるが、温度・時間を
低く、短くするときには、前記段差の間隔を短くしなけ
ればならない。
【0079】また、上記段差の形状を図9(a)〜
(f)のように種々に変えることによって、成長層の結
晶方位を制御することができる。MOSトランジスタを
作製する場合には、(100)面が最も多く採用されて
いる。要するに、段差4の断面視形状は、底面角部の角
度(底角)が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差4の底角は
通常は直角又は90°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
(f)のように種々に変えることによって、成長層の結
晶方位を制御することができる。MOSトランジスタを
作製する場合には、(100)面が最も多く採用されて
いる。要するに、段差4の断面視形状は、底面角部の角
度(底角)が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差4の底角は
通常は直角又は90°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
【0080】このようにしてエピタキシャル成長によっ
て基板1上に単結晶シリコン層7を析出させた後、図2
(5)に示すように、表面側に析出した錫を主成分とす
る膜6Aを(図2の(4)参照)を塩酸や硫酸等によっ
て溶解除去する。なお、この際、低級シリコン酸化膜が
生成しないように後処理を行う。続いて、単結晶シリコ
ン層7をチャンネル領域とするトップゲート型MOST
FTの作製を以下のようにして行う。
て基板1上に単結晶シリコン層7を析出させた後、図2
(5)に示すように、表面側に析出した錫を主成分とす
る膜6Aを(図2の(4)参照)を塩酸や硫酸等によっ
て溶解除去する。なお、この際、低級シリコン酸化膜が
生成しないように後処理を行う。続いて、単結晶シリコ
ン層7をチャンネル領域とするトップゲート型MOST
FTの作製を以下のようにして行う。
【0081】まず、上記のエピタキシャル成長による単
結晶シリコン層7では、その不純物濃度がばらついてい
るので、全面にP型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、pM
OSTFT形成領域のみに選択的にN型キャリア不純物
をドーピングし、N型ウエルを形成する。例えば、pM
OSTFT部をフォトレジスト(図示せず)でマスク
し、P型不純物イオン(例えばB+ )を10kVで2.
7×1011atoms/cm2 のドーズ量でドーピング
し、比抵抗を調整する。また、図2の(6)に示すよう
に、pMOSTFT形成領域の不純物濃度制御のため、
nMOSTFT部をフォトレジスト60でマスクし、N
型不純物イオン(例えばP+ )65を10kVで1×1
011atoms/cm2 のドーズ量でドーピングし、N
型ウエル7Aを形成する。
結晶シリコン層7では、その不純物濃度がばらついてい
るので、全面にP型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、pM
OSTFT形成領域のみに選択的にN型キャリア不純物
をドーピングし、N型ウエルを形成する。例えば、pM
OSTFT部をフォトレジスト(図示せず)でマスク
し、P型不純物イオン(例えばB+ )を10kVで2.
7×1011atoms/cm2 のドーズ量でドーピング
し、比抵抗を調整する。また、図2の(6)に示すよう
に、pMOSTFT形成領域の不純物濃度制御のため、
nMOSTFT部をフォトレジスト60でマスクし、N
型不純物イオン(例えばP+ )65を10kVで1×1
011atoms/cm2 のドーズ量でドーピングし、N
型ウエル7Aを形成する。
【0082】次いで、図3の(7)に示すように、単結
晶シリコン層7の全面上に、プラズマCVD、高密度プ
ラズマCVD、触媒CVD法等でSiO2 (約100n
m厚)とSiN(約200nm厚)とをこの順に連続成
膜してゲート絶縁膜8を形成し、さらに、モリブデン・
タンタル(Mo・Ta)合金のスパッタ膜9を厚さ50
0〜600nm程度に形成する。
晶シリコン層7の全面上に、プラズマCVD、高密度プ
ラズマCVD、触媒CVD法等でSiO2 (約100n
m厚)とSiN(約200nm厚)とをこの順に連続成
膜してゲート絶縁膜8を形成し、さらに、モリブデン・
タンタル(Mo・Ta)合金のスパッタ膜9を厚さ50
0〜600nm程度に形成する。
【0083】次いで、図3の(8)に示すように、汎用
のフォトリソグラフィ技術により、表示領域のTFT
部、および周辺駆動領域のTFT部のそれぞれの段差領
域(凹部内)にフォトレジストパターン10を形成し、
さらにこれをマスクにして連続してエッチングすること
により、Mo・Ta合金のゲート電極11と(SiN/
SiO2 )の積層構造からなるゲート絶縁膜12とを形
成し、単結晶シリコン層7を露出させる。なお、Mo・
Ta合金からなるスパッタ膜9は酸系エッチング液で処
理し、SiNはCF4 ガスのプラズマエッチング、Si
O2 はフッ酸系エッチング液で処理する。
のフォトリソグラフィ技術により、表示領域のTFT
部、および周辺駆動領域のTFT部のそれぞれの段差領
域(凹部内)にフォトレジストパターン10を形成し、
さらにこれをマスクにして連続してエッチングすること
により、Mo・Ta合金のゲート電極11と(SiN/
SiO2 )の積層構造からなるゲート絶縁膜12とを形
成し、単結晶シリコン層7を露出させる。なお、Mo・
Ta合金からなるスパッタ膜9は酸系エッチング液で処
理し、SiNはCF4 ガスのプラズマエッチング、Si
O2 はフッ酸系エッチング液で処理する。
【0084】次いで、図3の(9)に示すように、周辺
駆動領域のnMOS及びpMOSTFT全部と、表示領
域のnMOSTFTのゲート部とをフォトレジスト13
でカバーし、露出したnMOSTFTのソース/ドレイ
ン領域に、リンイオン14を例えば10kVで1×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)し、N- 型層からなるLDD部15を自己整合的
(セルフアライン)に形成する。
駆動領域のnMOS及びpMOSTFT全部と、表示領
域のnMOSTFTのゲート部とをフォトレジスト13
でカバーし、露出したnMOSTFTのソース/ドレイ
ン領域に、リンイオン14を例えば10kVで1×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)し、N- 型層からなるLDD部15を自己整合的
(セルフアライン)に形成する。
【0085】次いで、図4の(10)に示すように、周
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば3
0kvで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)し、nMOSTFTのN+ 型層
からなるソース部18及びドレイン部19とLDD部1
5とを形成する。
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば3
0kvで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)し、nMOSTFTのN+ 型層
からなるソース部18及びドレイン部19とLDD部1
5とを形成する。
【0086】次いで、図4の(11)に示すように、周
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部と、pMOSTFTのゲート部とをフォトレ
ジスト20でカバーし、露出した領域にボロンイオン2
1を、例えば10kvで5×1015atoms/cm2
のドーズ量でドーピング(イオン注入)し、pMOST
FTのP+ 層のソース部22及びドレイン部23を形成
する。なお、この工程については、nMOS周辺駆動回
路の場合では、pMOSTFTが無いことから不要とな
る。
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部と、pMOSTFTのゲート部とをフォトレ
ジスト20でカバーし、露出した領域にボロンイオン2
1を、例えば10kvで5×1015atoms/cm2
のドーズ量でドーピング(イオン注入)し、pMOST
FTのP+ 層のソース部22及びドレイン部23を形成
する。なお、この工程については、nMOS周辺駆動回
路の場合では、pMOSTFTが無いことから不要とな
る。
【0087】次いで、図4の(12)に示すように、T
FT、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト24を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層7を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
FT、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト24を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層7を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
【0088】次いで、図5の(13)に示すように、プ
ラズマCVD、高密度プラズマCVD、触媒CVD法等
によって全面に、SiO2 膜(約200nm厚)及びリ
ンシリケートガラス(PSG)膜(約300nm厚)を
この順に連続形成し、保護膜25を形成する。
ラズマCVD、高密度プラズマCVD、触媒CVD法等
によって全面に、SiO2 膜(約200nm厚)及びリ
ンシリケートガラス(PSG)膜(約300nm厚)を
この順に連続形成し、保護膜25を形成する。
【0089】そして、この状態で単結晶シリコン層7を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約1000
℃、約10秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したMo・Ta合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにMo・Ta合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、ここでは高価なエキシマレ
ーザによるアニール処理を行わないが、このアニール処
理を行う場合には、XeCl(308nm波長)で全面
に、又は能動素子部及び受動素子部のみを選択的に、9
0%以上のオーバーラップスキャニングで照射処理する
のが望ましい。
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約1000
℃、約10秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したMo・Ta合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにMo・Ta合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、ここでは高価なエキシマレ
ーザによるアニール処理を行わないが、このアニール処
理を行う場合には、XeCl(308nm波長)で全面
に、又は能動素子部及び受動素子部のみを選択的に、9
0%以上のオーバーラップスキャニングで照射処理する
のが望ましい。
【0090】次いで、図5の(14)に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全TFTのソース/ドレイン部、及び表示用
TFTのソース部のコンタクト用窓開けを行う。
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全TFTのソース/ドレイン部、及び表示用
TFTのソース部のコンタクト用窓開けを行う。
【0091】そして、全面に、アルミニウム又はアルミ
ニウム合金(例えば1%Si入りアルミニウム又は1〜
2%銅入りアルミニウム)、銅等のスパッタ膜を厚さ5
00〜600nm程度に形成し、さらに、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのTFTのソース電極26と周辺駆動
回路部のドレイン電極27とを形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス(N2 +H2 )中において、約400℃/1
hでシンター処理する。
ニウム合金(例えば1%Si入りアルミニウム又は1〜
2%銅入りアルミニウム)、銅等のスパッタ膜を厚さ5
00〜600nm程度に形成し、さらに、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのTFTのソース電極26と周辺駆動
回路部のドレイン電極27とを形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス(N2 +H2 )中において、約400℃/1
hでシンター処理する。
【0092】次いで、図5の(15)に示すように、プ
ラズマCVD、高密度プラズマCVD、触媒CVD法等
により、PSG膜(約300nm厚)及びSiN膜(約
300nm厚)からなる絶縁膜36を全面に形成する。
次いで、表示用TFTのドレイン部のコンタクト用窓開
けを行う。なお、画素部のSiO2 、PSG及びSiN
膜は除去する必要はない。
ラズマCVD、高密度プラズマCVD、触媒CVD法等
により、PSG膜(約300nm厚)及びSiN膜(約
300nm厚)からなる絶縁膜36を全面に形成する。
次いで、表示用TFTのドレイン部のコンタクト用窓開
けを行う。なお、画素部のSiO2 、PSG及びSiN
膜は除去する必要はない。
【0093】ここで、反射型液晶表示装置の基本的要件
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図6の
(16)に示すように、全面にスピンコート等で厚さ2
〜3μm程度の感光性樹脂膜28を形成し、続いて、図
6の(17)に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面28Aからなる反射面下部を形成す
る。同時に表示用TFTのドレイン部のコンタクト用の
樹脂窓開けを行う。
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図6の
(16)に示すように、全面にスピンコート等で厚さ2
〜3μm程度の感光性樹脂膜28を形成し、続いて、図
6の(17)に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面28Aからなる反射面下部を形成す
る。同時に表示用TFTのドレイン部のコンタクト用の
樹脂窓開けを行う。
【0094】次いで、図6の(18)に示すように、全
面に厚さ400〜500nm程度のアルミニウム又は1
%Si入りアルミニウム等のスパッタ膜を形成し、さら
に汎用フォトリソグラフィ及びエッチング技術により、
画素部以外のスパッタ膜を除去し、表示用TFTのドレ
イン部19と接続した凹凸形状のアルミニウム合金等か
らなる反射膜29を形成する。この反射膜29は、表示
用の画素電極としても機能するものとなる。その後、フ
ォーミングガス中、約300℃/1hでシンター処理
し、コンタクトを十分にする。なお、反射率を高めるた
め、アルミニウム系に代えて銀又は銀合金を使用しても
よい。
面に厚さ400〜500nm程度のアルミニウム又は1
%Si入りアルミニウム等のスパッタ膜を形成し、さら
に汎用フォトリソグラフィ及びエッチング技術により、
画素部以外のスパッタ膜を除去し、表示用TFTのドレ
イン部19と接続した凹凸形状のアルミニウム合金等か
らなる反射膜29を形成する。この反射膜29は、表示
用の画素電極としても機能するものとなる。その後、フ
ォーミングガス中、約300℃/1hでシンター処理
し、コンタクトを十分にする。なお、反射率を高めるた
め、アルミニウム系に代えて銀又は銀合金を使用しても
よい。
【0095】以上のようにして、段差4を含むサファイ
ア膜50をエピタキシャル成長のシードとして単結晶シ
リコン層7を形成し、この単結晶シリコン層7を用いた
表示部及び周辺駆動回路部にそれぞれ、トップゲート型
のnMOSLDD−TFT、pMOSTFT及びnMO
STFTで構成するCMOS回路を作り込んだ表示部−
周辺駆動回路部一体型のアクティブマトリクス基板30
を作製することができる。
ア膜50をエピタキシャル成長のシードとして単結晶シ
リコン層7を形成し、この単結晶シリコン層7を用いた
表示部及び周辺駆動回路部にそれぞれ、トップゲート型
のnMOSLDD−TFT、pMOSTFT及びnMO
STFTで構成するCMOS回路を作り込んだ表示部−
周辺駆動回路部一体型のアクティブマトリクス基板30
を作製することができる。
【0096】次に、このアクティブマトリクス基板(駆
動基板)30を用いて反射型液晶表示装置(LCD)を
製造する方法を、図7を参照して説明する。なお、以降
ではこのアクティブマトリクス基板をTFT基板と呼称
する。
動基板)30を用いて反射型液晶表示装置(LCD)を
製造する方法を、図7を参照して説明する。なお、以降
ではこのアクティブマトリクス基板をTFT基板と呼称
する。
【0097】このLCDの液晶セルを、2インチサイズ
以上の中/大型液晶パネルに適している面面組立で作製
する場合、まず、TFT基板30および全面ベタのIT
O(Indium tin oxide)電極31を設けた対向基板32
の素子形成面に、それぞれポリイミド系配向膜33、3
4を形成する。これらポリイミド系配向膜33、34に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ50〜100nm程度に塗布し、その後、
180℃/2hで硬化キュアすることによって形成す
る。
以上の中/大型液晶パネルに適している面面組立で作製
する場合、まず、TFT基板30および全面ベタのIT
O(Indium tin oxide)電極31を設けた対向基板32
の素子形成面に、それぞれポリイミド系配向膜33、3
4を形成する。これらポリイミド系配向膜33、34に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ50〜100nm程度に塗布し、その後、
180℃/2hで硬化キュアすることによって形成す
る。
【0098】次いで、TFT基板30および対向基板3
2のそれぞれのポリイミド系配向膜33、34を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす(ゴミ)やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
2のそれぞれのポリイミド系配向膜33、34を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす(ゴミ)やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
【0099】次いで、ラビングバフかす除去のため、
水、又はIPA(イソプロピルアルコール)洗浄を行
い、その後、TFT基板30側にコモン剤を塗布し、一
方、対向基板32側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化+加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化+加熱硬化型のものを用いるのが好
ましい。
水、又はIPA(イソプロピルアルコール)洗浄を行
い、その後、TFT基板30側にコモン剤を塗布し、一
方、対向基板32側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化+加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化+加熱硬化型のものを用いるのが好
ましい。
【0100】次いで、対向基板32側に所定のギャップ
を得るためのスペーサを散布し、TFT基板30と所定
の位置で重ね合わせる。対向基板32側のアライメント
マークとTFT基板30側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
を得るためのスペーサを散布し、TFT基板30と所定
の位置で重ね合わせる。対向基板32側のアライメント
マークとTFT基板30側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
【0101】次いで、スクライブブレークして、TFT
基板30と対向基板32とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶35を両基板30−32
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、IPA洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のTN(ツイストネマティック)モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶35を配向させる。次いで、TFT基板30の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板32に位相差板付
偏光板を貼り合わせる。
基板30と対向基板32とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶35を両基板30−32
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、IPA洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のTN(ツイストネマティック)モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶35を配向させる。次いで、TFT基板30の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板32に位相差板付
偏光板を貼り合わせる。
【0102】また、液晶パネル(液晶セル)を、2イン
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、TFT基板30および対
向基板32の素子形成面にそれぞれポリイミド系配向膜
33、34を形成し、さらにこれらポリイミド系配向膜
33、34にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、TFT基板30および対
向基板32の素子形成面にそれぞれポリイミド系配向膜
33、34を形成し、さらにこれらポリイミド系配向膜
33、34にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
【0103】次いで、TFT基板30および対向基板3
2をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はIPA洗浄する。続いて、TFT基板
30にはコモン剤を塗布し、対向基板32にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
2をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はIPA洗浄する。続いて、TFT基板
30にはコモン剤を塗布し、対向基板32にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
【0104】上記した反射型LCDにおいて、対向基板
32はCF(カラーフィルタ)基板であって、カラーフ
ィルタ層46をITO電極31下に設けたものである。
このような反射型LCDににあっては、対向基板32側
からの入射光が反射膜29で効率良く反射され、対向基
板32側から出射する。
32はCF(カラーフィルタ)基板であって、カラーフ
ィルタ層46をITO電極31下に設けたものである。
このような反射型LCDににあっては、対向基板32側
からの入射光が反射膜29で効率良く反射され、対向基
板32側から出射する。
【0105】なお、前記例のように反射膜29を表示用
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜33を形成した場合、該ポリイミド系配向膜3
3も下地となる反射膜29の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜33を形成した場合、該ポリイミド系配向膜3
3も下地となる反射膜29の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
【0106】そこで、反射膜29をTFTのドレイン部
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極(I
TO電極)を設けるようにしてもよい。その場合、TF
Tのドレイン部に導通しない反射膜29上に厚さ2〜3
μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ
0.13〜0.15μm程度の透明電極(ITO電極)
を、TFTのドレイン部に導通した状態に形成する。
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極(I
TO電極)を設けるようにしてもよい。その場合、TF
Tのドレイン部に導通しない反射膜29上に厚さ2〜3
μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ
0.13〜0.15μm程度の透明電極(ITO電極)
を、TFTのドレイン部に導通した状態に形成する。
【0107】このように、透明樹脂平坦化膜を介して透
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜33も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜33も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
【0108】また、TFT基板30を、図7に示した基
板構造以外に、TFT基板30にカラーフィルタを設け
たオンチップカラーフィルタ(OCCF)構造とすると
きには、対向基板32にはITO電極がベタ付け(又は
ブラックマスク付きのITO電極がベタ付け)され、T
FT基板30にはカラーフィルタが設けられる。
板構造以外に、TFT基板30にカラーフィルタを設け
たオンチップカラーフィルタ(OCCF)構造とすると
きには、対向基板32にはITO電極がベタ付け(又は
ブラックマスク付きのITO電極がベタ付け)され、T
FT基板30にはカラーフィルタが設けられる。
【0109】そして、この場合にもTFT基板30につ
いては、前記の、画素電極として反射膜29とは別に透
明電極(ITO電極)を設ける構造を採用することがで
きる。すなわち、TFTのドレイン部に導通しないよう
に形成した反射膜29上に厚さ2〜3μm程度の透明樹
脂平坦化膜を形成し、この上に、厚さ1〜2μm程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ1〜2μm程度の透明樹脂平坦化膜を形成し、この
上に、厚さ0.13〜0.15μm程度の透明電極(I
TO電極)を、TFTのドレイン部に導通した状態に形
成する。
いては、前記の、画素電極として反射膜29とは別に透
明電極(ITO電極)を設ける構造を採用することがで
きる。すなわち、TFTのドレイン部に導通しないよう
に形成した反射膜29上に厚さ2〜3μm程度の透明樹
脂平坦化膜を形成し、この上に、厚さ1〜2μm程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ1〜2μm程度の透明樹脂平坦化膜を形成し、この
上に、厚さ0.13〜0.15μm程度の透明電極(I
TO電極)を、TFTのドレイン部に導通した状態に形
成する。
【0110】このように、透明樹脂平坦化膜を介してカ
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜33も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図11に示した補助容量CS を画素部に組み
込む場合には、上記した基板1上に設けた静電体層(図
示せず)を単結晶シリコンのドレイン領域19と接続す
ればよい。
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜33も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図11に示した補助容量CS を画素部に組み
込む場合には、上記した基板1上に設けた静電体層(図
示せず)を単結晶シリコンのドレイン領域19と接続す
ればよい。
【0111】以上に説明したように、本実施の形態によ
れば、次のごとき顕著な作用効果が得られる。 (a)所定形状/寸法の段差4を設けた基板1に結晶性
サファイア膜50を形成し、これをシードとしてエピタ
キシャル成長(ただし、成長時の加熱温度は500〜6
00℃と比較的低温)させることにより、540cm2
/v・sec以上の高い電子移動度の単結晶シリコン層
7が得られるので、高性能ドライバ内蔵のLCDの製造
が可能となる。また、段差4がこのエピタキシャル成長
を促進するため、より結晶性の高い単結晶シリコン層7
が得られる。
れば、次のごとき顕著な作用効果が得られる。 (a)所定形状/寸法の段差4を設けた基板1に結晶性
サファイア膜50を形成し、これをシードとしてエピタ
キシャル成長(ただし、成長時の加熱温度は500〜6
00℃と比較的低温)させることにより、540cm2
/v・sec以上の高い電子移動度の単結晶シリコン層
7が得られるので、高性能ドライバ内蔵のLCDの製造
が可能となる。また、段差4がこのエピタキシャル成長
を促進するため、より結晶性の高い単結晶シリコン層7
が得られる。
【0112】(b)この単結晶シリコン層7は、従来の
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコントップゲート型
MOSTFTは、高いスイッチング特性と低リーク電流
のLDD構造を有するnMOS又はpMOS又はcMO
STFTの表示部と、高い駆動能力のcMOS、nMO
S、又はpMOSTFT、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層7は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをnMOS又はpMOS又
はcMOSのLDD構造の表示用TFTと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコントップゲート型
MOSTFTは、高いスイッチング特性と低リーク電流
のLDD構造を有するnMOS又はpMOS又はcMO
STFTの表示部と、高い駆動能力のcMOS、nMO
S、又はpMOSTFT、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層7は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをnMOS又はpMOS又
はcMOSのLDD構造の表示用TFTと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【0113】(c)そして、前記した多結晶シリコンや
アモルファスシリコンなどは基板温度を100〜400
℃にした条件のもとでプラズマCVD法や減圧CVD法
によって形成することが可能であり、また、低融点金属
層については真空蒸着法又はスパッタ法等の公知の方法
で形成することが可能であり、さらに、前記したシリコ
ンエピタキシャル成長時の加熱処理温度を930℃以下
にすることが可能になることから、絶縁基板上に比較的
低温(例えば400〜450℃)で単結晶シリコン層を
均一に形成することができる。
アモルファスシリコンなどは基板温度を100〜400
℃にした条件のもとでプラズマCVD法や減圧CVD法
によって形成することが可能であり、また、低融点金属
層については真空蒸着法又はスパッタ法等の公知の方法
で形成することが可能であり、さらに、前記したシリコ
ンエピタキシャル成長時の加熱処理温度を930℃以下
にすることが可能になることから、絶縁基板上に比較的
低温(例えば400〜450℃)で単結晶シリコン層を
均一に形成することができる。
【0114】(d)固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザアニールが不要とな
ることから、生産性が高く、また高価な製造設備が不要
でコストダウンが可能になる。
時間のアニールや、エキシマレーザアニールが不要とな
ることから、生産性が高く、また高価な製造設備が不要
でコストダウンが可能になる。
【0115】(e)この結晶成長(エピタキシャル成
長)では、結晶性サファイア膜等の結晶性、錫・シリコ
ン組成比、段差の形状及び寸法、基板の加熱温度や冷却
速度、添加するN型又はP型キャリア不純物濃度等の調
整により、広範囲のN型又はP型等の導電型と高移動度
の単結晶シリコン層が容易に得られるので、Vth(し
きい値)調整が容易になり、また低抵抗化による高速動
作も可能になる。
長)では、結晶性サファイア膜等の結晶性、錫・シリコ
ン組成比、段差の形状及び寸法、基板の加熱温度や冷却
速度、添加するN型又はP型キャリア不純物濃度等の調
整により、広範囲のN型又はP型等の導電型と高移動度
の単結晶シリコン層が容易に得られるので、Vth(し
きい値)調整が容易になり、また低抵抗化による高速動
作も可能になる。
【0116】(f)表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【0117】(g)結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【0118】(h)低融点金属を錫によって形成してい
ることから、得られた単結晶シリコン層7中に錫が混入
してしまっても、これは周期律表第4族の元素であって
シリコン層中でキャリアにならず、そのため単結晶シリ
コン層7は高抵抗なものとなる。また、この単結晶シリ
コン層7中に残留する錫は結晶欠陥を電気的に不活性に
するため、得られた単結晶シリコン層7は接合リークが
低減され、電子移動度が高められたものとなる。
ることから、得られた単結晶シリコン層7中に錫が混入
してしまっても、これは周期律表第4族の元素であって
シリコン層中でキャリアにならず、そのため単結晶シリ
コン層7は高抵抗なものとなる。また、この単結晶シリ
コン層7中に残留する錫は結晶欠陥を電気的に不活性に
するため、得られた単結晶シリコン層7は接合リークが
低減され、電子移動度が高められたものとなる。
【0119】<第2の実施の形態>図13〜図15を参
照して、本発明の第2の実施の形態を説明する。本例の
実施の形態は、前述の第1の実施の形態と同様に、トッ
プゲート型MOSTFTを表示部及び周辺駆動回路部に
有するものの、該第1の実施の形態と異なり、透過型L
CDに関するものである。
照して、本発明の第2の実施の形態を説明する。本例の
実施の形態は、前述の第1の実施の形態と同様に、トッ
プゲート型MOSTFTを表示部及び周辺駆動回路部に
有するものの、該第1の実施の形態と異なり、透過型L
CDに関するものである。
【0120】したがって、その製造工程については、図
1の(1)に示す工程から図5の(16)に示す工程ま
では同様である。そして、本例の実施の形態では、これ
らの工程の後に、図13の(16)に示すように、保護
膜25、絶縁膜36に表示用TFTのドレイン部コンタ
クト用の窓開けを行うと同時に、透過率向上のため、画
素開口部の不要なSiO2 、PSG及びSiN膜を除去
する。なお、本例においては、不透明なセラミックス基
板を使用することはできない。
1の(1)に示す工程から図5の(16)に示す工程ま
では同様である。そして、本例の実施の形態では、これ
らの工程の後に、図13の(16)に示すように、保護
膜25、絶縁膜36に表示用TFTのドレイン部コンタ
クト用の窓開けを行うと同時に、透過率向上のため、画
素開口部の不要なSiO2 、PSG及びSiN膜を除去
する。なお、本例においては、不透明なセラミックス基
板を使用することはできない。
【0121】次いで、図13の(17)に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用TF
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定
条件でこれを硬化させる。
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用TF
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定
条件でこれを硬化させる。
【0122】次いで、図13の(18)に示すように、
全面に厚さ130〜150nm程度のITOスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用TFTのドレイン部19とコンタ
クトしたITOからなる透明電極(画素電極)41を形
成する。そして、熱処理(フォーミングガス中、200
〜250℃/1h)により、表示用TFTのドレインと
ITOとのコンタクト抵抗の低減化、およびITO透明
度の向上を図る。
全面に厚さ130〜150nm程度のITOスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用TFTのドレイン部19とコンタ
クトしたITOからなる透明電極(画素電極)41を形
成する。そして、熱処理(フォーミングガス中、200
〜250℃/1h)により、表示用TFTのドレインと
ITOとのコンタクト抵抗の低減化、およびITO透明
度の向上を図る。
【0123】そして、図14に示すように対向基板32
と組み合わせ、前述の第1の実施の形態と同様にして透
過型LCDを組み立てる。ただし、TFT基板側にも偏
光板を貼り合わせる。この透過型LCDでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板32側からの透過光が得られるよう
にも構成することができる。
と組み合わせ、前述の第1の実施の形態と同様にして透
過型LCDを組み立てる。ただし、TFT基板側にも偏
光板を貼り合わせる。この透過型LCDでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板32側からの透過光が得られるよう
にも構成することができる。
【0124】この透過型LCDの場合、次のようにして
オンチップカラーフィルタ(OCCF)構造とオンチッ
プブラック(OCB)構造を作製することができる。
オンチップカラーフィルタ(OCCF)構造とオンチッ
プブラック(OCB)構造を作製することができる。
【0125】すなわち、図1の(1)〜図5の(14)
までの工程は前述したのと同様にして行う。そして、こ
の後、図15の(15)に示すように、PSG/SiO
2 の絶縁膜25のドレイン部も窓開けしてドレイン電極
用のアルミニウム埋め込み層41Aを形成した後、Si
N/PSGの絶縁膜36を形成する。
までの工程は前述したのと同様にして行う。そして、こ
の後、図15の(15)に示すように、PSG/SiO
2 の絶縁膜25のドレイン部も窓開けしてドレイン電極
用のアルミニウム埋め込み層41Aを形成した後、Si
N/PSGの絶縁膜36を形成する。
【0126】次いで、図15の(16)に示すように
R、G、Bの各色を各セグメント毎に顔料分散したフォ
トレジスト61を、所定厚さ(1〜1.5μm)に形成
した後、図15の(17)に示すように、汎用フォトリ
ソグラフィ技術で所定位置(各画素部)のみを残してパ
ターニングし、各カラーフィルタ層61(R)、61
(G)、61(B)を形成する(オンチップカラーフィ
ルタ構造)。この際、ドレイン部の窓開けも行う。
R、G、Bの各色を各セグメント毎に顔料分散したフォ
トレジスト61を、所定厚さ(1〜1.5μm)に形成
した後、図15の(17)に示すように、汎用フォトリ
ソグラフィ技術で所定位置(各画素部)のみを残してパ
ターニングし、各カラーフィルタ層61(R)、61
(G)、61(B)を形成する(オンチップカラーフィ
ルタ構造)。この際、ドレイン部の窓開けも行う。
【0127】次いで、図15の(17)に示すように、
表示用TFTのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけて表示用TFTのブラッ
クマスク層となる遮光層43を金属のパターニングで形
成する。例えば、スパッタ法によってチタン又はモリブ
デンを厚さ200〜250nm程度に成膜し、続いて表
示用TFTを覆って遮光する所定形状にパターニングす
る(オンチップブラック構造)。
表示用TFTのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけて表示用TFTのブラッ
クマスク層となる遮光層43を金属のパターニングで形
成する。例えば、スパッタ法によってチタン又はモリブ
デンを厚さ200〜250nm程度に成膜し、続いて表
示用TFTを覆って遮光する所定形状にパターニングす
る(オンチップブラック構造)。
【0128】次いで、図15の(17)に示すように、
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層43に接続した状態
となるようにして透明電極41を埋め込み形成する。
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層43に接続した状態
となるようにして透明電極41を埋め込み形成する。
【0129】このように、表示アレイ部上にカラーフィ
ルタ層61や遮光層43を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
ルタ層61や遮光層43を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
【0130】<第3の実施の形態>本発明の第3の実施
の形態を説明する。本例の実施の形態は、歪点の低いガ
ラス基板に前述した段差(凹部)を形成し、これをシー
ドとして錫・鉛・シリコン溶融液から単結晶シリコン層
をグラフォエピタキシャル成長させ、これを用いてトッ
プゲート型MOSTFTを構成したアクティブマトリク
ス反射型液晶表示装置(LCD)に関するものである。
の形態を説明する。本例の実施の形態は、歪点の低いガ
ラス基板に前述した段差(凹部)を形成し、これをシー
ドとして錫・鉛・シリコン溶融液から単結晶シリコン層
をグラフォエピタキシャル成長させ、これを用いてトッ
プゲート型MOSTFTを構成したアクティブマトリク
ス反射型液晶表示装置(LCD)に関するものである。
【0131】すなわち、本実施の形態では、前述の第1
の実施の形態における図1の(1)に示した工程におい
て、基板1として、歪点又は最高使用温度が例えば60
0℃程度と低いガラス、例えばホウケイ酸ガラスやアル
ミノケイ酸ガラスなどのガラス基板を用いる。これは、
安価でかつ大型化が容易であり、薄板大型化(例えば5
00×600×0.1〜1.1mm厚)すれば、ロール
化/長尺化が可能である。なお、もちろん石英基板や結
晶化ガラス基板も採用することもできる。
の実施の形態における図1の(1)に示した工程におい
て、基板1として、歪点又は最高使用温度が例えば60
0℃程度と低いガラス、例えばホウケイ酸ガラスやアル
ミノケイ酸ガラスなどのガラス基板を用いる。これは、
安価でかつ大型化が容易であり、薄板大型化(例えば5
00×600×0.1〜1.1mm厚)すれば、ロール
化/長尺化が可能である。なお、もちろん石英基板や結
晶化ガラス基板も採用することもできる。
【0132】そして、前述したのと同様に段差4及び結
晶性サファイア膜50を形成した後、図1の(3)に示
したように結晶性サファイア膜50上に、シリコンを約
1重量%含有するシリコン(Si)・錫(Sn)・鉛
(Pb)溶融液(400〜600℃の温度下において)
を塗布する。なお、この溶融液の作製にあたっては、錫
(Sn)・鉛(Pb)合金として、例えば、Sn:Pb
=6:4の共晶はんだを用いることができる。
晶性サファイア膜50を形成した後、図1の(3)に示
したように結晶性サファイア膜50上に、シリコンを約
1重量%含有するシリコン(Si)・錫(Sn)・鉛
(Pb)溶融液(400〜600℃の温度下において)
を塗布する。なお、この溶融液の作製にあたっては、錫
(Sn)・鉛(Pb)合金として、例えば、Sn:Pb
=6:4の共晶はんだを用いることができる。
【0133】次いで、基板1をこの状態に数分〜数十分
間保持した後、徐々に冷却する(ディッピングの場合は
徐々に引き上げるが、フローティングの場合は溶融面積
に沿って徐々に移動させる。)ことにより、錫・鉛に溶
解していたシリコンを、段差4の底面の角部を結晶成長
のシード(種)にして図2の(4)に示したようにエピ
タキシャル成長させ、これにより単結晶シリコンを析出
して厚さ0.1μm程度の単結晶シリコン層7を形成す
る。なお、ディッピング法やフローティング法を採れ
ば、溶液組成、温度、引き上げ速度などの管理が容易で
あり、エピタキシャル成長層の厚みや不純物濃度を容易
にコントロールすることができる。
間保持した後、徐々に冷却する(ディッピングの場合は
徐々に引き上げるが、フローティングの場合は溶融面積
に沿って徐々に移動させる。)ことにより、錫・鉛に溶
解していたシリコンを、段差4の底面の角部を結晶成長
のシード(種)にして図2の(4)に示したようにエピ
タキシャル成長させ、これにより単結晶シリコンを析出
して厚さ0.1μm程度の単結晶シリコン層7を形成す
る。なお、ディッピング法やフローティング法を採れ
ば、溶液組成、温度、引き上げ速度などの管理が容易で
あり、エピタキシャル成長層の厚みや不純物濃度を容易
にコントロールすることができる。
【0134】この場合、単結晶シリコン層7は前述した
実施の形態と同様に(100)面が基板上にエピタキシ
ャル成長したものであるが、前記段差4の形状を図9
(a)〜(f)のように種々に変えることによって、成
長層の結晶方位を制御することができる。
実施の形態と同様に(100)面が基板上にエピタキシ
ャル成長したものであるが、前記段差4の形状を図9
(a)〜(f)のように種々に変えることによって、成
長層の結晶方位を制御することができる。
【0135】このように、エピタキシャル成長によって
基板1上に単結晶シリコン層7を析出させた後、前述し
た第1の実施の形態と同様に、表面側に形成された錫・
鉛を主成分とする膜を塩酸等によって溶解除去し、さら
に単結晶シリコン層7に所定の処理を施す工程を経て、
表示部及び周辺駆動回路部の各TFTの作製を行う。な
お、図7に示した構造は、本実施の形態においても適用
される。
基板1上に単結晶シリコン層7を析出させた後、前述し
た第1の実施の形態と同様に、表面側に形成された錫・
鉛を主成分とする膜を塩酸等によって溶解除去し、さら
に単結晶シリコン層7に所定の処理を施す工程を経て、
表示部及び周辺駆動回路部の各TFTの作製を行う。な
お、図7に示した構造は、本実施の形態においても適用
される。
【0136】本実施の形態によれば、前述した第1の実
施の形態で述べた作用効果に加え、次の顕著な作用効果
も奏する。 (i)約400〜600℃とさらに低温でのエピタキシ
ャル成長によって、ガラス基板1上に単結晶シリコン層
7を均一に形成することができる。
施の形態で述べた作用効果に加え、次の顕著な作用効果
も奏する。 (i)約400〜600℃とさらに低温でのエピタキシ
ャル成長によって、ガラス基板1上に単結晶シリコン層
7を均一に形成することができる。
【0137】(j)したがって、ガラス基板のみなら
ず、有機基板などの絶縁基板上に単結晶シリコン層7を
形成することができることから、歪点が低く、低コスト
で物性も良好な基板材質を任意に選択することがき、ま
た、基板の大型化も可能になる。ガラス基板や有機基板
は、石英基板やセラミックス基板に比べて安価に作製す
ることができ、さらに薄板化/長尺化/ロール化が可能
であるので、単結晶シリコン層を形成した薄板をた長尺
化/ロール化した大型ガラス基板などを生産性良く、安
価に作製することができる。ガラス基板として、ガラス
歪点(又は最高使用温度)が低い(例えば500℃)ガ
ラスを用いると、この上層へガラス内部からその構成元
素が拡散して、トランジスタ特性に影響する場合には、
これを制御する目的で、バリア層薄膜(例えばシリコン
ナイトライド:厚さ50〜200nm程度)を形成すれ
ばよい。しかして、これは結晶性サファイア膜50の拡
散防止作用により、省略可能である。
ず、有機基板などの絶縁基板上に単結晶シリコン層7を
形成することができることから、歪点が低く、低コスト
で物性も良好な基板材質を任意に選択することがき、ま
た、基板の大型化も可能になる。ガラス基板や有機基板
は、石英基板やセラミックス基板に比べて安価に作製す
ることができ、さらに薄板化/長尺化/ロール化が可能
であるので、単結晶シリコン層を形成した薄板をた長尺
化/ロール化した大型ガラス基板などを生産性良く、安
価に作製することができる。ガラス基板として、ガラス
歪点(又は最高使用温度)が低い(例えば500℃)ガ
ラスを用いると、この上層へガラス内部からその構成元
素が拡散して、トランジスタ特性に影響する場合には、
これを制御する目的で、バリア層薄膜(例えばシリコン
ナイトライド:厚さ50〜200nm程度)を形成すれ
ばよい。しかして、これは結晶性サファイア膜50の拡
散防止作用により、省略可能である。
【0138】(k)この低温グラフォエピタキシャル成
長では、錫・鉛からなる低融点金属の組成比、加熱温度
や冷却温度、添加するN型又はP型キャリア不純物濃度
等の調整により、広範囲のN型又はP型の導電型と高移
動度の単結晶シリコン層が容易に得られるので、Vth
(しきい値)調整が容易になり、また低抵抗化による高
速動作も可能になる。
長では、錫・鉛からなる低融点金属の組成比、加熱温度
や冷却温度、添加するN型又はP型キャリア不純物濃度
等の調整により、広範囲のN型又はP型の導電型と高移
動度の単結晶シリコン層が容易に得られるので、Vth
(しきい値)調整が容易になり、また低抵抗化による高
速動作も可能になる。
【0139】<第4の実施の形態>本発明の第4の実施
の形態を説明する。
の形態を説明する。
【0140】本例の実施の形態は、前述した第3の実施
の形態が反射型LCDであったのに対し、透過型LCD
であり、その製造工程は前述の第5の実施の形態で述べ
たのと同様に、錫・鉛合金からなる低融点金属層6を用
いた低温グラフォエピタキシャル成長により、単結晶シ
リコン層7を形成することができる。
の形態が反射型LCDであったのに対し、透過型LCD
であり、その製造工程は前述の第5の実施の形態で述べ
たのと同様に、錫・鉛合金からなる低融点金属層6を用
いた低温グラフォエピタキシャル成長により、単結晶シ
リコン層7を形成することができる。
【0141】そして、この単結晶シリコン層7を用い、
前述の第2の実施の形態において図13〜図15に示し
たのと同様にして、透過型LCDを作製することができ
る。ただし、本例においては、不透明のセラミックス基
板や、不透明又は低透過率の有機基板の使用は不可であ
る。
前述の第2の実施の形態において図13〜図15に示し
たのと同様にして、透過型LCDを作製することができ
る。ただし、本例においては、不透明のセラミックス基
板や、不透明又は低透過率の有機基板の使用は不可であ
る。
【0142】したがって、本実施の形態では、前記第3
の実施の形態と前記第2の実施の形態の優れた作用効果
を併せ持つことができる。すなわち、前述した第1の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性ポリイミド等の有機基板などの、低コストで薄
板、長尺化が可能な基板1を用い得ること、錫/鉛組成
比等によって単結晶シリコン層7の導電型やVthの調
整が容易となること、表示アレイ部上にカラーフィルタ
42やブラックマスク43を作り込むことにより、液晶
表示パネルの開口率を改善し、またバックライトも含め
たディスプレイモジュールの低消費電力化を実現するこ
とができる、といった効果も奏する。
の実施の形態と前記第2の実施の形態の優れた作用効果
を併せ持つことができる。すなわち、前述した第1の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性ポリイミド等の有機基板などの、低コストで薄
板、長尺化が可能な基板1を用い得ること、錫/鉛組成
比等によって単結晶シリコン層7の導電型やVthの調
整が容易となること、表示アレイ部上にカラーフィルタ
42やブラックマスク43を作り込むことにより、液晶
表示パネルの開口率を改善し、またバックライトも含め
たディスプレイモジュールの低消費電力化を実現するこ
とができる、といった効果も奏する。
【0143】<第5の実施の形態>図16〜図24を参
照して、本発明の第5の実施の形態を説明する。
照して、本発明の第5の実施の形態を説明する。
【0144】本実施の形態では、周辺駆動回路部を、前
述した第1の実施の形態と同様のトップゲート型のpM
OSTFTとnMOSTFTとからなるCMOS駆動回
路で構成する。また、表示部については反射型とするも
のの、TFTを各種ゲート構造のものとし、種々の組み
合わせにする。
述した第1の実施の形態と同様のトップゲート型のpM
OSTFTとnMOSTFTとからなるCMOS駆動回
路で構成する。また、表示部については反射型とするも
のの、TFTを各種ゲート構造のものとし、種々の組み
合わせにする。
【0145】すなわち、前述した第1の実施の形態では
図16(A)に示すように表示部にトップゲート型のn
MOSLDD−TFTを設けているのに対し、図16
(B)に示す例では、表示部にボトムゲート型のnMO
SLDD−TFTを設けており、また、図16(C)に
示す例では、表示部にデュアルゲート型のnMOSLD
D−TFTを設けている。これらボトムゲート型MOS
TFT、デュアルゲート型MOSTFTは、いずれも、
後述するように周辺駆動回路部のトップゲート型MOS
TFTと共通の工程で作製可能である。そして、このよ
うに表示部のTFTのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
図16(A)に示すように表示部にトップゲート型のn
MOSLDD−TFTを設けているのに対し、図16
(B)に示す例では、表示部にボトムゲート型のnMO
SLDD−TFTを設けており、また、図16(C)に
示す例では、表示部にデュアルゲート型のnMOSLD
D−TFTを設けている。これらボトムゲート型MOS
TFT、デュアルゲート型MOSTFTは、いずれも、
後述するように周辺駆動回路部のトップゲート型MOS
TFTと共通の工程で作製可能である。そして、このよ
うに表示部のTFTのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【0146】なお、図16(B)のボトムゲート型MO
STFTにおいて、図中の符号71はMo・Ta等から
なるゲート電極である。また、符号72はSiN膜、7
3はSiO2 膜であり、これらSiN膜とSiO2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、トップゲート型MOSTFTと同様の、単
結晶シリコン層7を用いたチャンネル領域等が形成され
ている。また、図16(C)のデュアルゲート型MOS
TFTでは、下部ゲート部はボトムゲート型MOSTF
Tと同様であるものの、上部ゲート部は、ゲート絶縁膜
73をSiO2 膜とSiO2 膜で形成し、この上に上部
ゲート電極74を設けている。ただし、いずれにおいて
も各ゲート部は、エピタキシャル成長時のシードである
と同時に単結晶シリコン膜の成長を促進し、その結晶性
を高める作用を有する段差4の外側に配設されている。
STFTにおいて、図中の符号71はMo・Ta等から
なるゲート電極である。また、符号72はSiN膜、7
3はSiO2 膜であり、これらSiN膜とSiO2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、トップゲート型MOSTFTと同様の、単
結晶シリコン層7を用いたチャンネル領域等が形成され
ている。また、図16(C)のデュアルゲート型MOS
TFTでは、下部ゲート部はボトムゲート型MOSTF
Tと同様であるものの、上部ゲート部は、ゲート絶縁膜
73をSiO2 膜とSiO2 膜で形成し、この上に上部
ゲート電極74を設けている。ただし、いずれにおいて
も各ゲート部は、エピタキシャル成長時のシードである
と同時に単結晶シリコン膜の成長を促進し、その結晶性
を高める作用を有する段差4の外側に配設されている。
【0147】次に、前記のボトムゲート型MOSTFT
の製造方法を図17〜図21を参照して説明し、さら
に、前記のデュアルゲート型MOSTFTの製造方法を
図22〜図24を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型MOSTFTの製造方法に
ついては、図1〜図6に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
の製造方法を図17〜図21を参照して説明し、さら
に、前記のデュアルゲート型MOSTFTの製造方法を
図22〜図24を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型MOSTFTの製造方法に
ついては、図1〜図6に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
【0148】表示部において、ボトムゲート型MOST
FTを製造するには、まず、図17の(1)に示すよう
に、基板1上に、モリブデン/タンタル(Mo・Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度
に形成する。
FTを製造するには、まず、図17の(1)に示すよう
に、基板1上に、モリブデン/タンタル(Mo・Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度
に形成する。
【0149】次いで、図17の(2)に示すように、フ
ォトレジスト70を所定パターンに形成し、これをマス
クにしてスパッタ膜71Aをテーパエッチングし、側端
面71aが20〜45°でなだらかに傾斜した、横断面
台形状のゲート電極71を形成する。
ォトレジスト70を所定パターンに形成し、これをマス
クにしてスパッタ膜71Aをテーパエッチングし、側端
面71aが20〜45°でなだらかに傾斜した、横断面
台形状のゲート電極71を形成する。
【0150】次いで、フォトレジスト70を除去した
後、図17の(3)に示すようにスパッタ膜71Aを含
む基板1上に、プラズマCVD法等により、SiN膜
(約200nm厚)72とSiO2 膜(約100nm
厚)73とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
後、図17の(3)に示すようにスパッタ膜71Aを含
む基板1上に、プラズマCVD法等により、SiN膜
(約200nm厚)72とSiO2 膜(約100nm
厚)73とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
【0151】次いで、図1の(1)に示した工程と同様
にして、図17の(4)に示すようにTFT形成領域に
フォトレジスト2を所定パターンに形成し、これをマス
クにして基板1上のゲート絶縁膜に(さらには基板1に
も)段差4を適当な形状及び寸法で複数個形成する。こ
の段差4は、前述したように、後述の単結晶シリコンの
結晶成長(エピタキシャル成長)時のシードであると同
時に結晶性サファイア膜の成長を促進し、その結晶性を
高める作用を有するもので、深さdが0.3〜0.4μ
m程度、幅wが2〜3μm程度、長さ(紙面に直交する
方向)が10〜20μm程度とされ、底面と側面とのな
す角(底角)が略直角とされる。
にして、図17の(4)に示すようにTFT形成領域に
フォトレジスト2を所定パターンに形成し、これをマス
クにして基板1上のゲート絶縁膜に(さらには基板1に
も)段差4を適当な形状及び寸法で複数個形成する。こ
の段差4は、前述したように、後述の単結晶シリコンの
結晶成長(エピタキシャル成長)時のシードであると同
時に結晶性サファイア膜の成長を促進し、その結晶性を
高める作用を有するもので、深さdが0.3〜0.4μ
m程度、幅wが2〜3μm程度、長さ(紙面に直交する
方向)が10〜20μm程度とされ、底面と側面とのな
す角(底角)が略直角とされる。
【0152】次いで、図1の(2)に示した工程と同様
にして、図17の(5)に示すようにフォトレジスト2
を除去した後、絶縁基板1の一主面において、段差4を
含むTFT形成領域に結晶性サファイア膜50を、厚さ
20〜200nm程度に形成する。次いで、図1の
(3)に示した工程と同様にして、図18の(6)に示
すようにシリコンを含有する錫(あるいは錫・鉛)の溶
融液を前記結晶性サファイア膜50上に塗布し、溶融液
層6を形成する。
にして、図17の(5)に示すようにフォトレジスト2
を除去した後、絶縁基板1の一主面において、段差4を
含むTFT形成領域に結晶性サファイア膜50を、厚さ
20〜200nm程度に形成する。次いで、図1の
(3)に示した工程と同様にして、図18の(6)に示
すようにシリコンを含有する錫(あるいは錫・鉛)の溶
融液を前記結晶性サファイア膜50上に塗布し、溶融液
層6を形成する。
【0153】次いで、図2の(4)に示した工程と同様
にして、図18の(7)に示すように徐々に冷却するこ
とによって錫に溶解していたシリコンを結晶成長(ヘテ
ロエピタキシャル成長)させ、厚さ5〜100nm程度
好ましくは30〜50nm程度の単結晶シリコン層7と
して析出させる。このとき、下地のゲート電極71の側
端面71aがなだらかな傾斜面となっているので、この
面上では段差4及び結晶性サファイア膜50によるヘテ
ロエピタキシャル成長が阻害されず、段切れなしに単結
晶シリコン層7が成長することになる。
にして、図18の(7)に示すように徐々に冷却するこ
とによって錫に溶解していたシリコンを結晶成長(ヘテ
ロエピタキシャル成長)させ、厚さ5〜100nm程度
好ましくは30〜50nm程度の単結晶シリコン層7と
して析出させる。このとき、下地のゲート電極71の側
端面71aがなだらかな傾斜面となっているので、この
面上では段差4及び結晶性サファイア膜50によるヘテ
ロエピタキシャル成長が阻害されず、段切れなしに単結
晶シリコン層7が成長することになる。
【0154】次いで、図18の(8)に示すように、表
面側に形成された錫を主成分とする膜6Aを塩酸等によ
って溶解除去し、さらに必要に応じて不純物イオンを適
量ドーピングして比抵抗の調整等を行う。
面側に形成された錫を主成分とする膜6Aを塩酸等によ
って溶解除去し、さらに必要に応じて不純物イオンを適
量ドーピングして比抵抗の調整等を行う。
【0155】次いで、図2の(6)〜図3の(8)に示
した工程を経た後、図3の(9)に示した工程と同様に
して、図18の(9)に示すように表示部のnMOST
FTのゲート部をフォトレジスト13でカバーし、露出
したnMOSTFTのソース/ドレイン領域にリンイオ
ン14をドーピング(イオン注入)してN- 型層からな
るLDD部15を自己整合的に形成する。このとき、ボ
トムゲート電極71の存在により表面高低差(又はパタ
ーン)が認識し易くなっており、したがってフォトレジ
スト13の位置合わせ(マスク合わせ)が行い易く、ア
ライメントずれが生じにくくなっている。
した工程を経た後、図3の(9)に示した工程と同様に
して、図18の(9)に示すように表示部のnMOST
FTのゲート部をフォトレジスト13でカバーし、露出
したnMOSTFTのソース/ドレイン領域にリンイオ
ン14をドーピング(イオン注入)してN- 型層からな
るLDD部15を自己整合的に形成する。このとき、ボ
トムゲート電極71の存在により表面高低差(又はパタ
ーン)が認識し易くなっており、したがってフォトレジ
スト13の位置合わせ(マスク合わせ)が行い易く、ア
ライメントずれが生じにくくなっている。
【0156】次いで、図4の(10)に示した工程と同
様にして、図19(10)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)し、nMOSTFTのN+ 型層からな
るソース部18及びドレイン部19を形成する。
様にして、図19(10)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)し、nMOSTFTのN+ 型層からな
るソース部18及びドレイン部19を形成する。
【0157】次いで、図4の(11)に示した工程と同
様にして、図19の(11)に示すようにnMOSTF
Tの全部をフォトレジスト20でカバーし、ボロンイオ
ン21をドーピング(イオン注入)して周辺駆動回路部
のpMOSTFTのP+ 層のソース部及びドレイン部を
形成する。
様にして、図19の(11)に示すようにnMOSTF
Tの全部をフォトレジスト20でカバーし、ボロンイオ
ン21をドーピング(イオン注入)して周辺駆動回路部
のpMOSTFTのP+ 層のソース部及びドレイン部を
形成する。
【0158】次いで、図4の(12)に示した工程と同
様にして、図19の(12)に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト2
4を設け、単結晶シリコン層7をエッチングによって選
択的に除去する。
様にして、図19の(12)に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト2
4を設け、単結晶シリコン層7をエッチングによって選
択的に除去する。
【0159】次いで、図5の(13)に示した工程と同
様にして、図19の(13)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等によって全
面に、SiO2 膜53(約300nm厚)及びリンシリ
ケートガラス(PSG)膜54(約300nm厚)をこ
の順に連続形成する。なお、SiO2 膜53とPSG膜
54は前述した保護膜25に相当するものである。そし
て、この状態で単結晶シリコン層7を前述したと同様に
して活性化処理する。
様にして、図19の(13)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等によって全
面に、SiO2 膜53(約300nm厚)及びリンシリ
ケートガラス(PSG)膜54(約300nm厚)をこ
の順に連続形成する。なお、SiO2 膜53とPSG膜
54は前述した保護膜25に相当するものである。そし
て、この状態で単結晶シリコン層7を前述したと同様に
して活性化処理する。
【0160】次いで、図5の(14)に示した工程と同
様にして、図20の(14)に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ400〜5
00nm程度のアルミニウム合金等のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、TFTのソース電極26を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約400℃/1hでシンター処
理する。
様にして、図20の(14)に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ400〜5
00nm程度のアルミニウム合金等のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、TFTのソース電極26を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約400℃/1hでシンター処
理する。
【0161】次いで、図5の(15)に示した工程と同
様にして、図20の(15)に示すように高密度プラズ
マCVD、触媒CVD法等により、PSG膜(約300
nm厚)及びSiN膜(約300nm厚)からなる絶縁
膜36を全面に形成し、表示用のTFTのドレイン部の
コンタクト用窓開けを行う。
様にして、図20の(15)に示すように高密度プラズ
マCVD、触媒CVD法等により、PSG膜(約300
nm厚)及びSiN膜(約300nm厚)からなる絶縁
膜36を全面に形成し、表示用のTFTのドレイン部の
コンタクト用窓開けを行う。
【0162】次いで、図6の(16)に示した工程と同
様にして、図20の(16)に示すようにスピンコート
等で2〜3μm厚みの感光性樹脂膜28を形成し、続い
て、図6の(17)に示した工程と同様にして、図20
の(17)に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面28Aからなる反射面下部を形成する。
同時に表示用TFTのドレイン部のコンタクト用の樹脂
窓開けを行う。
様にして、図20の(16)に示すようにスピンコート
等で2〜3μm厚みの感光性樹脂膜28を形成し、続い
て、図6の(17)に示した工程と同様にして、図20
の(17)に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面28Aからなる反射面下部を形成する。
同時に表示用TFTのドレイン部のコンタクト用の樹脂
窓開けを行う。
【0163】次いで、図6の(18)に示した工程と同
様にして、図20の(17)に示すように全面に400
〜500nm厚のアルミニウム合金等のスパッタ膜を形
成し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用TFTのドレイン部19と接続した凹凸形状
の反射膜29を形成する。
様にして、図20の(17)に示すように全面に400
〜500nm厚のアルミニウム合金等のスパッタ膜を形
成し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用TFTのドレイン部19と接続した凹凸形状
の反射膜29を形成する。
【0164】以上のようにして、結晶性サファイア膜5
0及び段差4を結晶成長(エピタキシャル成長)のシー
ドとして単結晶シリコン層7を形成し、この単結晶シリ
コン層7を用いた表示部にボトムゲート型のnMOSL
DD−TFT(周辺部ではpMOSTFT及びnMOS
TFTからなるCMOS駆動回路)を作り込んだ表示部
−周辺駆動回路部一体型のアクティブマトリクス基板3
0を作製することができる。
0及び段差4を結晶成長(エピタキシャル成長)のシー
ドとして単結晶シリコン層7を形成し、この単結晶シリ
コン層7を用いた表示部にボトムゲート型のnMOSL
DD−TFT(周辺部ではpMOSTFT及びnMOS
TFTからなるCMOS駆動回路)を作り込んだ表示部
−周辺駆動回路部一体型のアクティブマトリクス基板3
0を作製することができる。
【0165】図21に、表示部に設ける前記のボトムゲ
ート型MOSTFTのゲート絶縁膜を、Mo・Taの陽
極酸化法で形成した例を示す。
ート型MOSTFTのゲート絶縁膜を、Mo・Taの陽
極酸化法で形成した例を示す。
【0166】この例では、図17の(2)に示した工程
の後に、図21の(3)に示すようにモリブデン・タン
タル合金膜71を公知の陽極酸化処理することによっ
て、その表面にTa2 O5 からなるゲート絶縁膜74を
100〜200nm厚に形成する。
の後に、図21の(3)に示すようにモリブデン・タン
タル合金膜71を公知の陽極酸化処理することによっ
て、その表面にTa2 O5 からなるゲート絶縁膜74を
100〜200nm厚に形成する。
【0167】その後、図17の(4)〜図18(8)に
示した工程と同様にして、図21の(4)に示すように
段差4、さらには結晶性サファイア膜50を形成し、続
いてアモルファスシリコン又は多結晶シリコンを成膜し
てシリコン膜5を形成する。次いで、図18の(9)〜
図20の(17)に示した工程と同様にして、図21の
(5)に示すようにアクティブマトリクス基板30を作
製する。
示した工程と同様にして、図21の(4)に示すように
段差4、さらには結晶性サファイア膜50を形成し、続
いてアモルファスシリコン又は多結晶シリコンを成膜し
てシリコン膜5を形成する。次いで、図18の(9)〜
図20の(17)に示した工程と同様にして、図21の
(5)に示すようにアクティブマトリクス基板30を作
製する。
【0168】表示部において、デュアルゲート型MOS
TFTを製造するには、まず、図17の(1)〜図18
の(8)に示した工程と同様の処理を行う。
TFTを製造するには、まず、図17の(1)〜図18
の(8)に示した工程と同様の処理を行う。
【0169】次いで、図22の(9)に示すように、絶
縁膜72、73及び基板1に段差4を形成し、さらに、
結晶性サファイア膜50及び段差4をシードとして単結
晶シリコン層7を結晶成長(エピタキシャル成長)させ
る。次いで、図3の(7)に示した工程と同様にして、
単結晶シリコン層7上の全面に、プラズマCVD、触媒
CVD等によりSiO2 膜(約100nm厚)とSiN
(約200nm厚)とをこの順に連続して成膜し、絶縁
膜80(これは前述のゲート絶縁膜8に相当)を形成
し、さらに、Mo・Ta合金からなるスパッタ膜81
(これは前述のスパッタ膜9に相当)を300〜400
nm程度の厚さに形成する。
縁膜72、73及び基板1に段差4を形成し、さらに、
結晶性サファイア膜50及び段差4をシードとして単結
晶シリコン層7を結晶成長(エピタキシャル成長)させ
る。次いで、図3の(7)に示した工程と同様にして、
単結晶シリコン層7上の全面に、プラズマCVD、触媒
CVD等によりSiO2 膜(約100nm厚)とSiN
(約200nm厚)とをこの順に連続して成膜し、絶縁
膜80(これは前述のゲート絶縁膜8に相当)を形成
し、さらに、Mo・Ta合金からなるスパッタ膜81
(これは前述のスパッタ膜9に相当)を300〜400
nm程度の厚さに形成する。
【0170】次いで、図3の(8)に示した工程と同様
にして、図22の(10)に示すようにフォトレジスト
パターン10を形成し、連続したエッチングによりMo
・Ta合金のトップゲート電極82と、ゲート絶縁層8
3を形成し、単結晶シリコン層7を露出させる。
にして、図22の(10)に示すようにフォトレジスト
パターン10を形成し、連続したエッチングによりMo
・Ta合金のトップゲート電極82と、ゲート絶縁層8
3を形成し、単結晶シリコン層7を露出させる。
【0171】次いで、図3の(9)に示した工程と同様
にして、図22の(11)に示すようにnMOSTFT
のトップゲート部をフォトレジスト13でカバーし、露
出した表示用のnMOSTFTのソース/ドレイン領域
にリンイオン14をドーピング(イオン注入)して、N
- 型層のLDD部15を形成する。
にして、図22の(11)に示すようにnMOSTFT
のトップゲート部をフォトレジスト13でカバーし、露
出した表示用のnMOSTFTのソース/ドレイン領域
にリンイオン14をドーピング(イオン注入)して、N
- 型層のLDD部15を形成する。
【0172】次いで、図4の(10)に示した工程と同
様にして、図22(12)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)して、nMOSTFTのN+ 型層から
なるソース部18及びドレイン部19を形成する。
様にして、図22(12)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)して、nMOSTFTのN+ 型層から
なるソース部18及びドレイン部19を形成する。
【0173】次いで、図4の(11)に示した工程と同
様にして、図23の(13)に示すようにpMOSTF
Tのゲート部をフォトレジスト20でカバーし、露出し
た領域にボロンイオン21をドーピング(イオン注入)
して周辺駆動回路部のpMOSTFTのP+ 層のソース
部及びドレイン部を形成する。
様にして、図23の(13)に示すようにpMOSTF
Tのゲート部をフォトレジスト20でカバーし、露出し
た領域にボロンイオン21をドーピング(イオン注入)
して周辺駆動回路部のpMOSTFTのP+ 層のソース
部及びドレイン部を形成する。
【0174】次いで、図4の(12)に示した工程と同
様にして、図23の(14)に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
24を設け、能動素子部及び受動素子部以外の単結晶シ
リコン層を汎用フォトリソグラフィ及びエッチング技術
で選択的に除去する。
様にして、図23の(14)に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
24を設け、能動素子部及び受動素子部以外の単結晶シ
リコン層を汎用フォトリソグラフィ及びエッチング技術
で選択的に除去する。
【0175】次いで、図5の(13)に示した工程と同
様にして、図23の(15)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等により、S
iO2 膜53(約200nm厚)とリンシリケートガラ
ス(PSG)膜54(約300nm厚)を全面に形成す
る。これらの膜53、54は前述の保護膜25に相当す
る。そして、単結晶シリコン層7を活性化処理する。
様にして、図23の(15)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等により、S
iO2 膜53(約200nm厚)とリンシリケートガラ
ス(PSG)膜54(約300nm厚)を全面に形成す
る。これらの膜53、54は前述の保護膜25に相当す
る。そして、単結晶シリコン層7を活性化処理する。
【0176】次いで、図5の(14)に示した工程と同
様にして、図23の(16)に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に400〜50
0nm程度の厚さのアルミニウム合金等からなるスパッ
タ膜を形成し、汎用フォトリソグラフィ及びエッチング
技術により、ソース電極26を形成すると同時に、デー
タライン及びゲートラインを形成する。
様にして、図23の(16)に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に400〜50
0nm程度の厚さのアルミニウム合金等からなるスパッ
タ膜を形成し、汎用フォトリソグラフィ及びエッチング
技術により、ソース電極26を形成すると同時に、デー
タライン及びゲートラインを形成する。
【0177】次いで、図5の(15)に示した工程と同
様にして、図24の(17)に示すように、PSG膜
(約300nm厚)及びSiN膜(約300nm厚)か
らなる絶縁膜36を全面に形成し、さらに表示用のTF
Tのドレイン部のコンタクト用窓開けを行う。
様にして、図24の(17)に示すように、PSG膜
(約300nm厚)及びSiN膜(約300nm厚)か
らなる絶縁膜36を全面に形成し、さらに表示用のTF
Tのドレイン部のコンタクト用窓開けを行う。
【0178】次いで、図24の(18)に示すように、
全面に、スピンコート等で厚さ2〜3μm程度の感光性
樹脂膜28を形成する。続いて、図6の(17)、(1
8)に示した工程と同様にして、図24の(19)に示
すように画素部に凹凸粗面28Aからなる反射面下部を
形成し、同時に表示用TFTのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用TFTのドレイン
部19と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜29を形
成する。
全面に、スピンコート等で厚さ2〜3μm程度の感光性
樹脂膜28を形成する。続いて、図6の(17)、(1
8)に示した工程と同様にして、図24の(19)に示
すように画素部に凹凸粗面28Aからなる反射面下部を
形成し、同時に表示用TFTのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用TFTのドレイン
部19と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜29を形
成する。
【0179】以上のようにして、結晶性サファイア膜5
0及び段差4を結晶成長(エピタキシャル成長)のシー
ドとして単結晶シリコン層7を形成し、この単結晶シリ
コン層7を用いた表示部にデュアルゲート型のnMOS
LDDTFTを、周辺駆動回路部にpMOSTFT及び
nMOSTFTからなるCMOS駆動回路をそれぞれ作
り込んだ、表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板30を作製することができる。
0及び段差4を結晶成長(エピタキシャル成長)のシー
ドとして単結晶シリコン層7を形成し、この単結晶シリ
コン層7を用いた表示部にデュアルゲート型のnMOS
LDDTFTを、周辺駆動回路部にpMOSTFT及び
nMOSTFTからなるCMOS駆動回路をそれぞれ作
り込んだ、表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板30を作製することができる。
【0180】<第6の実施の形態>図25〜図30を参
照して、本発明の第6の実施の形態を説明する。
照して、本発明の第6の実施の形態を説明する。
【0181】本例の実施の形態では、前述した実施の形
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
【0182】まず、表示部、周辺駆動回路部共に、トッ
プゲート型MOSTFTを設ける場合について説明す
る。この例では、まず、前述した第1の実施の形態にお
ける図1の(1)〜図2(6)に示した工程と同様にし
て行い、続いて、図25の(6)に示すように周辺駆動
回路部のpMOSTFT部にN型ウエル7Aを形成す
る。
プゲート型MOSTFTを設ける場合について説明す
る。この例では、まず、前述した第1の実施の形態にお
ける図1の(1)〜図2(6)に示した工程と同様にし
て行い、続いて、図25の(6)に示すように周辺駆動
回路部のpMOSTFT部にN型ウエル7Aを形成す
る。
【0183】次いで、図25の(7)に示すように、周
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域にリンイオン14を例えば10kVで1×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)して、N- 型層からなるLDD部15を自己整合
的に形成する。
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域にリンイオン14を例えば10kVで1×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)して、N- 型層からなるLDD部15を自己整合
的に形成する。
【0184】次いで、図26の(8)に示すように、周
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。この場合、図中一点鎖線で示すよう
にレジスト13を残し、これを覆うようにレジスト16
を設ければ、レジスト13を目安にしてレジスト16形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。この場合、図中一点鎖線で示すよう
にレジスト13を残し、これを覆うようにレジスト16
を設ければ、レジスト13を目安にしてレジスト16形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【0185】次いで、図26の(9)に示すように、周
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部とpMOSTFTのゲート部とをフォトレジ
スト20でカバーし、露出した領域にボロンイオン21
を例えば10kVで5×1015atoms/cm2 のド
ーズ量でドーピング(イオン注入)し、pMOSTFT
のP+ 層のソース部22及びドレイン部23を形成す
る。
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部とpMOSTFTのゲート部とをフォトレジ
スト20でカバーし、露出した領域にボロンイオン21
を例えば10kVで5×1015atoms/cm2 のド
ーズ量でドーピング(イオン注入)し、pMOSTFT
のP+ 層のソース部22及びドレイン部23を形成す
る。
【0186】次いで、レジスト20を除去し、続いて、
図26の(10)に示すように単結晶シリコン層7、7
Aを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜12、ゲート電極材料(アルミニウム又は1%
Si入りアルミニウム等)11を形成する。ゲート電極
材料層11は真空蒸着法又はスパッタ法で形成可能であ
る。
図26の(10)に示すように単結晶シリコン層7、7
Aを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜12、ゲート電極材料(アルミニウム又は1%
Si入りアルミニウム等)11を形成する。ゲート電極
材料層11は真空蒸着法又はスパッタ法で形成可能であ
る。
【0187】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図28の(11)に示すよ
うに、全面にSiO2 膜(約200nm厚)及びリンシ
リケートガラス(PSG)膜(約300nm厚)をこの
順に連続形成し、保護膜25を形成する。
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図28の(11)に示すよ
うに、全面にSiO2 膜(約200nm厚)及びリンシ
リケートガラス(PSG)膜(約300nm厚)をこの
順に連続形成し、保護膜25を形成する。
【0188】次いで、図28の(12)に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
【0189】そして、全面に500〜600nm厚のア
ルミニウム又は1%Si入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのTFTの
ソース電極26と周辺駆動回路部のドレイン電極27を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス(N2 +H2 )中
において、約400℃/1hでシンター処理する。
ルミニウム又は1%Si入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのTFTの
ソース電極26と周辺駆動回路部のドレイン電極27を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス(N2 +H2 )中
において、約400℃/1hでシンター処理する。
【0190】次いで、図5の(15)〜図6の(18)
に示した工程と同様にして行うことにより、単結晶シリ
コン層7を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は1%Si入りアルミニウム等をゲ
ート電極とするトップゲート型のnMOSLDD−TF
T、pMOSTFT及びnMOSTFTで構成するCM
OS駆動回路を作り込んだ、表示部−周辺駆動回路部一
体型のアクティブマトリクス基板30を作製することが
できる。
に示した工程と同様にして行うことにより、単結晶シリ
コン層7を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は1%Si入りアルミニウム等をゲ
ート電極とするトップゲート型のnMOSLDD−TF
T、pMOSTFT及びnMOSTFTで構成するCM
OS駆動回路を作り込んだ、表示部−周辺駆動回路部一
体型のアクティブマトリクス基板30を作製することが
できる。
【0191】本実施の形態では、単結晶シリコン層7の
活性化処理後にアルミニウム又は1%Si入りアルミニ
ウム等のゲート電極11を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は1%Si入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型MOSTF
Tの場合も同様である。
活性化処理後にアルミニウム又は1%Si入りアルミニ
ウム等のゲート電極11を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は1%Si入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型MOSTF
Tの場合も同様である。
【0192】次に、表示部にデュアルゲート型MOST
FT、周辺駆動回路にトップゲート型MOSTFTを設
ける場合について説明する。この例では、まず、前述し
た第5の実施の形態における図17の(1)〜図18の
(8)に示した工程と同様にして行い、続いて、図28
の(8)に示すように、周辺駆動回路部のpMOSTF
T部にN型ウエル7Aを形成する。
FT、周辺駆動回路にトップゲート型MOSTFTを設
ける場合について説明する。この例では、まず、前述し
た第5の実施の形態における図17の(1)〜図18の
(8)に示した工程と同様にして行い、続いて、図28
の(8)に示すように、周辺駆動回路部のpMOSTF
T部にN型ウエル7Aを形成する。
【0193】次いで、図25の(7)に示した工程と同
様にして、図28の(9)に示すように表示部のTFT
部にリンイオン14をドープし、LDD部15を形成す
る。
様にして、図28の(9)に示すように表示部のTFT
部にリンイオン14をドープし、LDD部15を形成す
る。
【0194】次いで、図25の(8)に示した工程と同
様にして、図29の(10)に示すように表示部及び周
辺駆動回路部のnMOSTFT部にリンイオン17をド
ープし、N+ 型ソース領域18及びドレイン領域19を
それぞれ形成する。
様にして、図29の(10)に示すように表示部及び周
辺駆動回路部のnMOSTFT部にリンイオン17をド
ープし、N+ 型ソース領域18及びドレイン領域19を
それぞれ形成する。
【0195】次いで、図26の(9)に示した工程と同
様にして、図29の(11)に示すように周辺駆動回路
部のpMOSTFT部にボロンイオン21をドープし、
P+型ソース領域22及びドレイン領域23をそれぞれ
形成する。
様にして、図29の(11)に示すように周辺駆動回路
部のpMOSTFT部にボロンイオン21をドープし、
P+型ソース領域22及びドレイン領域23をそれぞれ
形成する。
【0196】次いで、レジスト20を除去し、続いて、
図29の(12)に示すように単結晶シリコン層7をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図30の(13)に示すように、単結晶シ
リコン層7、7Aを前述したと同様に活性化処理し、さ
らに表示部においてその表面にゲート絶縁膜80を形成
し、一方周辺駆動回路部においてはその表面にゲート絶
縁膜12を形成する。
図29の(12)に示すように単結晶シリコン層7をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図30の(13)に示すように、単結晶シ
リコン層7、7Aを前述したと同様に活性化処理し、さ
らに表示部においてその表面にゲート絶縁膜80を形成
し、一方周辺駆動回路部においてはその表面にゲート絶
縁膜12を形成する。
【0197】次いで、図30の(14)に示すように、
全面にスパッタ法で成膜したアルミニウム又は1%Si
入りアルミニウム等をパターニングし、表示部の各上部
ゲート電極83、周辺駆動回路部の各ゲート電極11を
形成する。
全面にスパッタ法で成膜したアルミニウム又は1%Si
入りアルミニウム等をパターニングし、表示部の各上部
ゲート電極83、周辺駆動回路部の各ゲート電極11を
形成する。
【0198】次いで、図30の(15)に示すように、
全面にSiO2 膜(約200nm厚)及びリンシリケー
トガラス(PSG)膜(約300nm厚)をこの順に連
続形成し、保護膜25を形成する。
全面にSiO2 膜(約200nm厚)及びリンシリケー
トガラス(PSG)膜(約300nm厚)をこの順に連
続形成し、保護膜25を形成する。
【0199】次いで、前述したのと同様にして周辺駆動
回路及び表示部の全てのTFTのソース電極26と周辺
駆動回路部のドレイン電極27とを形成することによ
り、単結晶シリコン層7を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のnMOSLDD−TFT、pMO
STFT及びnMOSTFTで構成するCMOS駆動回
路を作り込んだ、表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板30を作製することができる。
回路及び表示部の全てのTFTのソース電極26と周辺
駆動回路部のドレイン電極27とを形成することによ
り、単結晶シリコン層7を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のnMOSLDD−TFT、pMO
STFT及びnMOSTFTで構成するCMOS駆動回
路を作り込んだ、表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板30を作製することができる。
【0200】本実施の形態でも、単結晶シリコン層7の
活性化処理後にアルミニウム合金等のゲート電極11、
83を形成しているので、その活性化処理時の熱の影響
はゲート電極材料の耐熱性とは無関係になるため、トッ
プゲート電極材料として比較的耐熱性が低く、低コスト
のアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。なお、図30の(14)の工程でソ
ース電極26を(さらにはドレイン電極も)同時に形成
することができるが、この場合には製造工程上有利とな
る。
活性化処理後にアルミニウム合金等のゲート電極11、
83を形成しているので、その活性化処理時の熱の影響
はゲート電極材料の耐熱性とは無関係になるため、トッ
プゲート電極材料として比較的耐熱性が低く、低コスト
のアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。なお、図30の(14)の工程でソ
ース電極26を(さらにはドレイン電極も)同時に形成
することができるが、この場合には製造工程上有利とな
る。
【0201】なお、前述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型MOS
TFTを作製するに際して、図31(A)に概略的に示
すように、段差4を設けるとこの上に成長する単結晶シ
リコン膜7が薄いために段切れ(接続不良)や細り(抵
抗の増大)を生じることがあるので、ソース電極26
(又はドレイン電極)との接続を確実に行うためには、
図31(B)、(C)に示すように、段差4を含む領域
上に電極を配置するのが望ましい。
ても、例えばボトムゲート型又はトップゲート型MOS
TFTを作製するに際して、図31(A)に概略的に示
すように、段差4を設けるとこの上に成長する単結晶シ
リコン膜7が薄いために段切れ(接続不良)や細り(抵
抗の増大)を生じることがあるので、ソース電極26
(又はドレイン電極)との接続を確実に行うためには、
図31(B)、(C)に示すように、段差4を含む領域
上に電極を配置するのが望ましい。
【0202】なお、図25の(7)に示した工程、又は
図28の(9)に示した工程において、単結晶シリコン
層7上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金等で同時に形成
してもよい。
図28の(9)に示した工程において、単結晶シリコン
層7上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金等で同時に形成
してもよい。
【0203】また、前記段差4については、前述したご
とく、図32(A)に示すように基板1に(さらにはそ
の上のSiN等の膜にも)形成したが、例えば、図32
(B)に示すように基板1上の結晶性サファイア膜50
(これはガラス基板1からのイオンの拡散ストッパ機能
もある。)に形成することもできる。この結晶性サファ
イア膜50の代わりに、あるいはこの結晶性サファイア
膜の下にゲート絶縁膜73を設け、これに段差4を形成
してもよい。図32(C)、(D)、(E)に、それぞ
れ結晶性サファイア膜50に段差4を設けた例を示す。
とく、図32(A)に示すように基板1に(さらにはそ
の上のSiN等の膜にも)形成したが、例えば、図32
(B)に示すように基板1上の結晶性サファイア膜50
(これはガラス基板1からのイオンの拡散ストッパ機能
もある。)に形成することもできる。この結晶性サファ
イア膜50の代わりに、あるいはこの結晶性サファイア
膜の下にゲート絶縁膜73を設け、これに段差4を形成
してもよい。図32(C)、(D)、(E)に、それぞ
れ結晶性サファイア膜50に段差4を設けた例を示す。
【0204】<第7の実施の形態>図33〜図35を参
照して、本発明の第7の実施の形態を説明する。
照して、本発明の第7の実施の形態を説明する。
【0205】本実施の形態では、前述した段差4の外側
に(すなわち、段差以外の基板1上に)各TFTを形成
した場合の各種例を示す。なお、単結晶シリコン層7や
ゲート/ソース/ドレイン電極26、27については簡
略に図示している。
に(すなわち、段差以外の基板1上に)各TFTを形成
した場合の各種例を示す。なお、単結晶シリコン層7や
ゲート/ソース/ドレイン電極26、27については簡
略に図示している。
【0206】まず、図33にトップゲート型MOSTF
Tを示す。図33(a)では、段差4による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層7上にゲー
ト絶縁膜12及びゲート電極11を形成している。同様
に、図33(b)では、段差4による凹部をソース領域
のみならず、チャンネル長方向に沿ってドレイン領域端
まで、すなわち2辺に亘ってL字パターンに形成してい
る。図33(c)では、段差4による凹部を、TFT能
動領域を囲むように4辺に亘って矩形状に形成してい
る。図33(d)では、段差4による凹部を、3辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図33(e)では、段差4による凹
部を、2辺に亘ってL字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
Tを示す。図33(a)では、段差4による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層7上にゲー
ト絶縁膜12及びゲート電極11を形成している。同様
に、図33(b)では、段差4による凹部をソース領域
のみならず、チャンネル長方向に沿ってドレイン領域端
まで、すなわち2辺に亘ってL字パターンに形成してい
る。図33(c)では、段差4による凹部を、TFT能
動領域を囲むように4辺に亘って矩形状に形成してい
る。図33(d)では、段差4による凹部を、3辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図33(e)では、段差4による凹
部を、2辺に亘ってL字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
【0207】このように、各種パターンの段差4による
凹部が形成可能であると共に、TFTを凹部以外の平坦
面上に設けているので、TFTの作製自由度が高まり、
作製自体が容易になる。
凹部が形成可能であると共に、TFTを凹部以外の平坦
面上に設けているので、TFTの作製自由度が高まり、
作製自体が容易になる。
【0208】次に、図34にボトムゲート型MOSTF
Tを示す。図34(a)〜(d)に示したように、ボト
ムゲート型MOSTFTにおいても、図34に示した各
種パターンの段差4(又は凹部)を同様に形成すること
ができる。
Tを示す。図34(a)〜(d)に示したように、ボト
ムゲート型MOSTFTにおいても、図34に示した各
種パターンの段差4(又は凹部)を同様に形成すること
ができる。
【0209】すなわち、図34(a)は図33(a)に
対応した例であり、ボトムゲート型MOSTFTを段差
4による凹部以外の平坦面上に形成したものである。同
様に、図36(b)は図35(b)に対応し、図36
(c)は図35(c)や(d)に対応した例である。ま
た、図36(d)は結晶性サファイア膜50に段差4を
設けた場合の例である。
対応した例であり、ボトムゲート型MOSTFTを段差
4による凹部以外の平坦面上に形成したものである。同
様に、図36(b)は図35(b)に対応し、図36
(c)は図35(c)や(d)に対応した例である。ま
た、図36(d)は結晶性サファイア膜50に段差4を
設けた場合の例である。
【0210】次いで、図35にデュアルゲート型MOS
TFTを示す。図35(A)、(B)に示したように、
デュアルゲート型MOSTFTにおいても、図33に示
した各種パターンの段差4(又は凹部)を同様に形成す
ることができ、例えば図33(c)に示した段差4の内
側領域の平坦面上に、デュアルゲート型MOSTFTを
作製することができる。
TFTを示す。図35(A)、(B)に示したように、
デュアルゲート型MOSTFTにおいても、図33に示
した各種パターンの段差4(又は凹部)を同様に形成す
ることができ、例えば図33(c)に示した段差4の内
側領域の平坦面上に、デュアルゲート型MOSTFTを
作製することができる。
【0211】<第8の実施の形態>図36〜図38を参
照して、本発明の第8の実施の形態を説明する。
照して、本発明の第8の実施の形態を説明する。
【0212】本実施の形態において図36に示した例
は、自己整合型LDD構造のTFT、例えばトップゲー
ト型LDD−TFTを複数個連ねた、ダブルゲート型M
OSTFTに関するものである。すなわち、この例で
は、図36に示したようにゲート電極11を2つに分岐
させ、一方を第1のゲートとしての第1のLDD−TF
T用、他方を第2のゲートとしての第2のLDD−TF
T用として用いる(ただし、単結晶シリコン層の中央部
においてゲート電極間にN+ 型領域100を設け、低抵
抗化を図っている)。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース/ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
は、自己整合型LDD構造のTFT、例えばトップゲー
ト型LDD−TFTを複数個連ねた、ダブルゲート型M
OSTFTに関するものである。すなわち、この例で
は、図36に示したようにゲート電極11を2つに分岐
させ、一方を第1のゲートとしての第1のLDD−TF
T用、他方を第2のゲートとしての第2のLDD−TF
T用として用いる(ただし、単結晶シリコン層の中央部
においてゲート電極間にN+ 型領域100を設け、低抵
抗化を図っている)。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース/ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
【0213】また、第1のLDD−TFTと第2のLD
D−TFTとを直列に2個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記LDD−TFTにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記2つのLDD−TFTを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、LDD−TFTを2個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第1、
第2のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
D−TFTとを直列に2個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記LDD−TFTにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記2つのLDD−TFTを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、LDD−TFTを2個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第1、
第2のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
【0214】図37(A)に示した例は、ボトムゲート
型MOSTFTをダブルゲート構造としたものであり、
図37(B)に示した例は、デュアルゲート型MOST
FTをダブルゲート構造としたものである。
型MOSTFTをダブルゲート構造としたものであり、
図37(B)に示した例は、デュアルゲート型MOST
FTをダブルゲート構造としたものである。
【0215】これらのダブルゲート型MOSTFTにあ
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
【0216】図38に、前記の各ダブルゲート型MOS
TFTの等価回路図を示す。なお、前記においては、ゲ
ートを2つに分岐したが、3つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャンネル領域内に2以上の
分岐した同電位のゲート電極を有するか、又は分割され
た異電位又は同電位のゲート電極を有するように構成す
ることができる。
TFTの等価回路図を示す。なお、前記においては、ゲ
ートを2つに分岐したが、3つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャンネル領域内に2以上の
分岐した同電位のゲート電極を有するか、又は分割され
た異電位又は同電位のゲート電極を有するように構成す
ることができる。
【0217】<第9の実施の形態>図39を参照して、
本発明の第9の実施の形態を説明する。本実施の形態で
は、nMOSTFTのデュアルゲート型構造のTFTに
おいて、上下のゲート部のいずれか一方をトランジスタ
動作させるものの、他方のゲート部は次のように動作さ
せている。
本発明の第9の実施の形態を説明する。本実施の形態で
は、nMOSTFTのデュアルゲート型構造のTFTに
おいて、上下のゲート部のいずれか一方をトランジスタ
動作させるものの、他方のゲート部は次のように動作さ
せている。
【0218】すなわち、図39(A)に示す例では、n
MOSTFTにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャンネルのリーク
電流を低減させている。トップゲート電極をオープンに
することにより、ボトムゲート型として使用することも
できる。また、図39(B)に示す例では、ボトムゲー
ト電極に常に任意の負電圧を印加し、バックチャンネル
のリーク電流を低減させている。この場合も、ボトムゲ
ート電極をオープンにすることにより、トップゲート型
として使用することができる。なお、pMOSTFTの
場合には、常に任意の正電圧をゲート電極に印加するこ
とにより、バックチャンネルのリーク電流を減らすこと
ができる。
MOSTFTにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャンネルのリーク
電流を低減させている。トップゲート電極をオープンに
することにより、ボトムゲート型として使用することも
できる。また、図39(B)に示す例では、ボトムゲー
ト電極に常に任意の負電圧を印加し、バックチャンネル
のリーク電流を低減させている。この場合も、ボトムゲ
ート電極をオープンにすることにより、トップゲート型
として使用することができる。なお、pMOSTFTの
場合には、常に任意の正電圧をゲート電極に印加するこ
とにより、バックチャンネルのリーク電流を減らすこと
ができる。
【0219】いずれも、単結晶シリコン層7と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、LDD構造の効果と併せて、有利とな
る。また、ガラス基板1側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、LDD構造の効果と併せて、有利とな
る。また、ガラス基板1側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【0220】<第10の実施の形態>図40〜図45を
参照して、本発明の第10の実施の形態を説明する。
参照して、本発明の第10の実施の形態を説明する。
【0221】本例の実施の形態では、基板には前記した
段差(凹部)を設けず、基板の平坦面上に前述した物質
層(例えば結晶性サファイア膜)を形成し、この物質層
をシードとして単結晶シリコン層を結晶成長(エピタキ
シャル成長)させ、これを用いてトップゲート型MOS
TFTを構成したアクティブマトリクス反射型液晶表示
装置(LCD)に関するものである。
段差(凹部)を設けず、基板の平坦面上に前述した物質
層(例えば結晶性サファイア膜)を形成し、この物質層
をシードとして単結晶シリコン層を結晶成長(エピタキ
シャル成長)させ、これを用いてトップゲート型MOS
TFTを構成したアクティブマトリクス反射型液晶表示
装置(LCD)に関するものである。
【0222】このアクティブマトリクス反射型LCDに
ついて、その製造工程にしたがって説明する。なお、図
40〜図44において、各図の左側は表示部の製造方法
(工程)、右側は周辺駆動回路部の製造方法(工程)を
示している。
ついて、その製造工程にしたがって説明する。なお、図
40〜図44において、各図の左側は表示部の製造方法
(工程)、右側は周辺駆動回路部の製造方法(工程)を
示している。
【0223】まず、図40の(1)に示すように、石英
ガラス、透明性結晶化ガラス、さらには高耐熱性ガラス
(8〜12インチφ、700〜800μm厚)などから
なる絶縁基板1の一主面において、TFT形成領域に結
晶性サファイア膜50を厚さ20〜200nm程度に形
成する。この結晶性サファイア膜50は、高密度プラズ
マCVD法や、触媒CVD法(特開昭63−40314
号公報参照)等により、トリメチルアルミニウムガスな
どを酸化性ガス(酸素・水分)で酸化し、結晶化させて
作製する。
ガラス、透明性結晶化ガラス、さらには高耐熱性ガラス
(8〜12インチφ、700〜800μm厚)などから
なる絶縁基板1の一主面において、TFT形成領域に結
晶性サファイア膜50を厚さ20〜200nm程度に形
成する。この結晶性サファイア膜50は、高密度プラズ
マCVD法や、触媒CVD法(特開昭63−40314
号公報参照)等により、トリメチルアルミニウムガスな
どを酸化性ガス(酸素・水分)で酸化し、結晶化させて
作製する。
【0224】次いで、図1の(3)に示した工程と同様
にして、図41の(2)に示すように500〜600℃
に加熱された基板1の結晶性サファイア膜50の全面
に、シリコンを約1重量%含有するシリコン・錫(ある
いはシリコン・錫・鉛)からなる溶融液を塗布し、溶融
液層6を形成する。なお、この塗布方式に代えて、溶融
液中に基板1をディッピングするディッピング方式、溶
融液表面を移動させてフローティングさせるフローティ
ング方式、さらには噴流式や超音波作用下での接触方式
を採用することもできる。
にして、図41の(2)に示すように500〜600℃
に加熱された基板1の結晶性サファイア膜50の全面
に、シリコンを約1重量%含有するシリコン・錫(ある
いはシリコン・錫・鉛)からなる溶融液を塗布し、溶融
液層6を形成する。なお、この塗布方式に代えて、溶融
液中に基板1をディッピングするディッピング方式、溶
融液表面を移動させてフローティングさせるフローティ
ング方式、さらには噴流式や超音波作用下での接触方式
を採用することもできる。
【0225】次いで、この状態に基板1を数分〜数十分
間保持し、その後、徐々に冷却する(ディッピングの場
合には、徐々に引き上げる)ことにより、錫に溶解して
いたシリコンを、結晶性サファイア膜50をシード
(種)として図40の(3)に示すように結晶成長(ヘ
テロエピタキシャル成長)させ、これにより単結晶シリ
コンを析出して厚さ0.1μm程度の単結晶シリコン層
7を形成する。
間保持し、その後、徐々に冷却する(ディッピングの場
合には、徐々に引き上げる)ことにより、錫に溶解して
いたシリコンを、結晶性サファイア膜50をシード
(種)として図40の(3)に示すように結晶成長(ヘ
テロエピタキシャル成長)させ、これにより単結晶シリ
コンを析出して厚さ0.1μm程度の単結晶シリコン層
7を形成する。
【0226】前記のようにして堆積した単結晶シリコン
層7は、結晶性サファイア膜50が単結晶シリコンと良
好な格子整合を示すため、例えば(100)面が基板上
にヘテロエピタキシャル成長する。
層7は、結晶性サファイア膜50が単結晶シリコンと良
好な格子整合を示すため、例えば(100)面が基板上
にヘテロエピタキシャル成長する。
【0227】このようにして、結晶成長(ヘテロエピタ
キシャル成長)により基板1上に単結晶シリコン層7を
析出させた後、図41の(4)に示すように、表面の錫
を主成分とする膜6Aを塩酸、硫酸等によって溶解除去
し、さらに前述した工程と同様にして、単結晶シリコン
層7をチャンネル領域とするトップゲート型MOSTF
Tを以下のようにして作製する。
キシャル成長)により基板1上に単結晶シリコン層7を
析出させた後、図41の(4)に示すように、表面の錫
を主成分とする膜6Aを塩酸、硫酸等によって溶解除去
し、さらに前述した工程と同様にして、単結晶シリコン
層7をチャンネル領域とするトップゲート型MOSTF
Tを以下のようにして作製する。
【0228】まず、前記のエピタキシャル成長による単
結晶シリコン層7の全面にP型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、pMOSTFT形成領域のみ、選択的にN型キャ
リア不純物をドーピングしてN型ウエルを形成する。例
えば、pチャンネルTFT部をフォトレジスト(図示せ
ず)でマスクし、P型不純物イオン(例えばB+ )を1
0kVで2.7×1011atoms/cm2 のドーズ量
でドーピングし、比抵抗を調整する。また、図41の
(5)に示すように、pMOSTFT形成領域の不純物
濃度制御のため、nMOSTFT部をフォトレジスト6
0でマスクし、N型不純物イオン(例えばP+ )65を
10kVで1×1011atoms/cm2 のドーズ量で
ドーピングし、N型ウエル7Aを形成する。
結晶シリコン層7の全面にP型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、pMOSTFT形成領域のみ、選択的にN型キャ
リア不純物をドーピングしてN型ウエルを形成する。例
えば、pチャンネルTFT部をフォトレジスト(図示せ
ず)でマスクし、P型不純物イオン(例えばB+ )を1
0kVで2.7×1011atoms/cm2 のドーズ量
でドーピングし、比抵抗を調整する。また、図41の
(5)に示すように、pMOSTFT形成領域の不純物
濃度制御のため、nMOSTFT部をフォトレジスト6
0でマスクし、N型不純物イオン(例えばP+ )65を
10kVで1×1011atoms/cm2 のドーズ量で
ドーピングし、N型ウエル7Aを形成する。
【0229】次いで、図41の(6)に示すように、単
結晶シリコン層7の全面上に、プラズマCVD、高密度
プラズマCVD、触媒CVD法等でSiO2 (約100
nm厚)とSiN(約200nm厚)をこの順に連続形
成してゲート絶縁膜8を形成し、さらに、モリブデン・
タンタル(Mo・Ta)合金のスパッタ膜9(300〜
400nm厚)を形成する。
結晶シリコン層7の全面上に、プラズマCVD、高密度
プラズマCVD、触媒CVD法等でSiO2 (約100
nm厚)とSiN(約200nm厚)をこの順に連続形
成してゲート絶縁膜8を形成し、さらに、モリブデン・
タンタル(Mo・Ta)合金のスパッタ膜9(300〜
400nm厚)を形成する。
【0230】次いで、図41の(7)に示すように、汎
用のフォトリソグラフィ技術により、表示領域のTFT
部、および、周辺駆動領域のTFT部のそれぞれの段差
領域(凹部内)にフォトレジストパターン10を形成
し、さらにこれをマスクにして連続してエッチングする
ことにより、Mo・Ta合金のゲート電極11と(Si
N/SiO2 )の積層構造からなるゲート絶縁膜12と
を形成し、単結晶シリコン層7を露出させる。なお、M
o・Ta合金からなるスパッタ膜9は酸系エッチング液
で処理し、SiNはCF4 ガスのプラズマエッチング、
SiO2 はフッ酸系エッチング液で処理する。
用のフォトリソグラフィ技術により、表示領域のTFT
部、および、周辺駆動領域のTFT部のそれぞれの段差
領域(凹部内)にフォトレジストパターン10を形成
し、さらにこれをマスクにして連続してエッチングする
ことにより、Mo・Ta合金のゲート電極11と(Si
N/SiO2 )の積層構造からなるゲート絶縁膜12と
を形成し、単結晶シリコン層7を露出させる。なお、M
o・Ta合金からなるスパッタ膜9は酸系エッチング液
で処理し、SiNはCF4 ガスのプラズマエッチング、
SiO2 はフッ酸系エッチング液で処理する。
【0231】次いで、図42の(8)に示すように、周
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域に、リンイオン14を例えば20kVで5×1
013atoms/cm2 のドーズ量でドーピング(イオ
ン注入)して、N- 型層からなるLDD部15を自己整
合的(セルフアライン)に形成する。
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域に、リンイオン14を例えば20kVで5×1
013atoms/cm2 のドーズ量でドーピング(イオ
ン注入)して、N- 型層からなるLDD部15を自己整
合的(セルフアライン)に形成する。
【0232】次いで、図42の(9)に示すように、周
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。
【0233】次いで、図42の(10)に示すように、
周辺駆動領域のnMOSTFT及び表示領域のnMOS
TFTの全部と、pMOSTFTのゲート部とをフォト
レジスト20でカバーし、露出した領域にボロンイオン
21を、例えば10kVで5×1015atoms/cm
2 のドーズ量をドーピング(イオン注入)してpMOS
TFTのP+ 層のソース部22及びドレイン部23を形
成する。なお、この工程については、nMOS周辺駆動
回路の場合では、pMOSTFTが無いことから不要と
なる。
周辺駆動領域のnMOSTFT及び表示領域のnMOS
TFTの全部と、pMOSTFTのゲート部とをフォト
レジスト20でカバーし、露出した領域にボロンイオン
21を、例えば10kVで5×1015atoms/cm
2 のドーズ量をドーピング(イオン注入)してpMOS
TFTのP+ 層のソース部22及びドレイン部23を形
成する。なお、この工程については、nMOS周辺駆動
回路の場合では、pMOSTFTが無いことから不要と
なる。
【0234】次いで、図43の(11)に示すように、
TFT、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト24を形成する。そして、周辺駆動領域及
び表示領域のすべての能動素子部及び受動素子部以外の
単結晶シリコン層7を、フッ酸系のエッチング液を用い
て除去する。
TFT、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト24を形成する。そして、周辺駆動領域及
び表示領域のすべての能動素子部及び受動素子部以外の
単結晶シリコン層7を、フッ酸系のエッチング液を用い
て除去する。
【0235】次いで、図43の(12)に示すように、
プラズマCVD、高密度プラズマCVD、触媒CVD法
等によって全面に、SiO2 膜(約200nm厚)及び
リンシリケートガラス(PSG)膜(約300nm厚)
をこの順に連続形成し、保護膜25を形成する。
プラズマCVD、高密度プラズマCVD、触媒CVD法
等によって全面に、SiO2 膜(約200nm厚)及び
リンシリケートガラス(PSG)膜(約300nm厚)
をこの順に連続形成し、保護膜25を形成する。
【0236】そして、この状態で単結晶シリコン層7を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約1000
℃、約10秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得る、高融点
のMo・Ta合金が用いられる。また、このゲート電極
材は、ゲート部のみならず配線として広範囲に亘って引
き回して設けられる。なお、エキシマレーザを用いてア
ニール処理する場合には、XeCl(308nm波長)
で全面、又は能動素子部及び受動素子部のみを選択的
に、90%以上のオーバーラップスキャニングで照射処
理するのが望ましい。
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約1000
℃、約10秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得る、高融点
のMo・Ta合金が用いられる。また、このゲート電極
材は、ゲート部のみならず配線として広範囲に亘って引
き回して設けられる。なお、エキシマレーザを用いてア
ニール処理する場合には、XeCl(308nm波長)
で全面、又は能動素子部及び受動素子部のみを選択的
に、90%以上のオーバーラップスキャニングで照射処
理するのが望ましい。
【0237】次いで、図43の(13)に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
【0238】そして、全面に、アルミニウム又は1%S
i入りアルミニウム等のスパッタ膜を厚さ500〜60
0nm程度に形成し、さらに、汎用フォトリソグラフィ
及びエッチング技術により、周辺駆動回路及び表示部の
すべてのTFTのソース電極26と周辺駆動回路部のド
レイン電極27とを形成すると同時に、データライン及
びゲートラインを形成する。その後、フォーミングガス
(N2 +H2 )中において、約400℃/1hでシンタ
ー処理する。
i入りアルミニウム等のスパッタ膜を厚さ500〜60
0nm程度に形成し、さらに、汎用フォトリソグラフィ
及びエッチング技術により、周辺駆動回路及び表示部の
すべてのTFTのソース電極26と周辺駆動回路部のド
レイン電極27とを形成すると同時に、データライン及
びゲートラインを形成する。その後、フォーミングガス
(N2 +H2 )中において、約400℃/1hでシンタ
ー処理する。
【0239】次いで、図43の(14)に示すように、
プラズマCVD、高密度プラズマCVD、触媒CVD法
等により、PSG膜(約300nm厚)及びSiN膜
(約300nm厚)からなる絶縁膜36を全面に形成す
る。次いで、表示用TFTのドレイン部のコンタクト用
窓開けを行う。なお、画素部のSiO2 、PSG及びS
iN膜は除去する必要はない。
プラズマCVD、高密度プラズマCVD、触媒CVD法
等により、PSG膜(約300nm厚)及びSiN膜
(約300nm厚)からなる絶縁膜36を全面に形成す
る。次いで、表示用TFTのドレイン部のコンタクト用
窓開けを行う。なお、画素部のSiO2 、PSG及びS
iN膜は除去する必要はない。
【0240】次いで、図6の(17)で述べたと同様の
目的で、図44の(15)に示すように、全面に、スピ
ンコート等で2〜3μm厚みの感光性樹脂膜28を形成
し、図44の(16)に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面28Aからなる
反射面下部を形成する。同時に表示用TFTのドレイン
部のコンタクト用の樹脂窓開けを行う。
目的で、図44の(15)に示すように、全面に、スピ
ンコート等で2〜3μm厚みの感光性樹脂膜28を形成
し、図44の(16)に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面28Aからなる
反射面下部を形成する。同時に表示用TFTのドレイン
部のコンタクト用の樹脂窓開けを行う。
【0241】次いで、図44の(17)に示すように、
全面に厚さ400〜500nm程度のアルミニウム又は
1%Si入りアルミニウム等のスパッタ膜を形成し、さ
らに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用TFTの
ドレイン部19と接続した凹凸形状の反射膜29を形成
する。この反射膜29は、表示用の画素電極としても機
能するものとなる。その後、フォーミングガス中、約3
00℃/1hでシンター処理し、コンタクトを十分にす
る。なお、反射率を高めるため、アルミニウム系に代え
て銀又は銀合金を使用してもよい。
全面に厚さ400〜500nm程度のアルミニウム又は
1%Si入りアルミニウム等のスパッタ膜を形成し、さ
らに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用TFTの
ドレイン部19と接続した凹凸形状の反射膜29を形成
する。この反射膜29は、表示用の画素電極としても機
能するものとなる。その後、フォーミングガス中、約3
00℃/1hでシンター処理し、コンタクトを十分にす
る。なお、反射率を高めるため、アルミニウム系に代え
て銀又は銀合金を使用してもよい。
【0242】以上のようにして、結晶性サファイア膜5
0を結晶成長(ヘテロエピタキシャル成長)のシードと
して単結晶シリコン層7を形成し、この単結晶シリコン
層7を用いた表示部及び周辺駆動回路部にそれぞれ、ト
ップゲート型のnMOSLDD−TFT、pMOSTF
T及びnMOSTFTで構成するCMOS回路を作り込
んだ表示部−周辺駆動回路部一体型のアクティブマトリ
クス基板30を作製することができる。
0を結晶成長(ヘテロエピタキシャル成長)のシードと
して単結晶シリコン層7を形成し、この単結晶シリコン
層7を用いた表示部及び周辺駆動回路部にそれぞれ、ト
ップゲート型のnMOSLDD−TFT、pMOSTF
T及びnMOSTFTで構成するCMOS回路を作り込
んだ表示部−周辺駆動回路部一体型のアクティブマトリ
クス基板30を作製することができる。
【0243】また、このアクティブマトリクス基板(駆
動基板)30を用いて、図7を参照して説明したのと同
様にして、反射型液晶表示装置(LCD)を製造する。
動基板)30を用いて、図7を参照して説明したのと同
様にして、反射型液晶表示装置(LCD)を製造する。
【0244】本実施の形態では、前述した第1の実施の
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板1に段差を設けることなしに結晶性サ
ファイア膜50のみによって単結晶シリコン層7をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板1に段差を設けることなしに結晶性サ
ファイア膜50のみによって単結晶シリコン層7をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。
【0245】<第11の実施の形態>図46〜図48を
参照して、本発明の第11の実施の形態を説明する。
参照して、本発明の第11の実施の形態を説明する。
【0246】本実施の形態は、前述の第11の実施の形
態と同様に、トップゲート型MOSTFTを表示部及び
周辺駆動回路部に有するものの、前記第10の実施の形
態とは異なり、透過型LCDに関するものである。した
がって、その製造工程については、図39の(1)に示
す工程から図43の(14)に示す工程までは同様であ
る。そして、本例の実施の形態では、これらの工程後
に、図46の(15)に示すように、保護膜25、絶縁
膜36に表示用TFTのドレイン部コンタクト用の窓開
けを行うと同時に、透過率向上のため、画素開口部の不
要なSiO2 、PSG及びSiN膜を除去する。
態と同様に、トップゲート型MOSTFTを表示部及び
周辺駆動回路部に有するものの、前記第10の実施の形
態とは異なり、透過型LCDに関するものである。した
がって、その製造工程については、図39の(1)に示
す工程から図43の(14)に示す工程までは同様であ
る。そして、本例の実施の形態では、これらの工程後
に、図46の(15)に示すように、保護膜25、絶縁
膜36に表示用TFTのドレイン部コンタクト用の窓開
けを行うと同時に、透過率向上のため、画素開口部の不
要なSiO2 、PSG及びSiN膜を除去する。
【0247】次いで、図46の(16)に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用TF
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定
条件で硬化させる。
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用TF
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定
条件で硬化させる。
【0248】次いで、図46の(17)に示すように、
全面に厚さ130〜150nm程度のITOスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用TFTのドレイン部19とコンタ
クトしたITO透明電極(画素電極)41を形成する。
そして、熱処理(フォーミングガス中、200〜250
℃/1h)により、表示用TFTのドレインとITOの
コンタクト抵抗の低減化、およびITO透明度の向上を
図る。
全面に厚さ130〜150nm程度のITOスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用TFTのドレイン部19とコンタ
クトしたITO透明電極(画素電極)41を形成する。
そして、熱処理(フォーミングガス中、200〜250
℃/1h)により、表示用TFTのドレインとITOの
コンタクト抵抗の低減化、およびITO透明度の向上を
図る。
【0249】そして、図47に示すように対向基板32
と組み合わせ、前述の第8の実施の形態と同様にして透
過型LCDを組み立てる。ただし、TFT基板側にも偏
光板を貼り合わせる。この透過型LCDでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板32側からの透過光が得られるよう
に構成することができる。
と組み合わせ、前述の第8の実施の形態と同様にして透
過型LCDを組み立てる。ただし、TFT基板側にも偏
光板を貼り合わせる。この透過型LCDでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板32側からの透過光が得られるよう
に構成することができる。
【0250】この透過型LCDの場合、次のようにして
オンチップカラーフィルタ(OCCF)構造とオンチッ
プブラック(OCB)構造を作製することができる。
オンチップカラーフィルタ(OCCF)構造とオンチッ
プブラック(OCB)構造を作製することができる。
【0251】すなわち、図40の(1)〜図43の(1
3)までの工程は前述したのと同様にして行う。そし
て、この後、図48の(14)に示すように、PSG/
SiO2 の絶縁膜25のドレイン部も窓開けしてドレイ
ン電極用のアルミニウム埋め込み層41Aを形成した
後、SiN/PSGの絶縁膜36を形成する。
3)までの工程は前述したのと同様にして行う。そし
て、この後、図48の(14)に示すように、PSG/
SiO2 の絶縁膜25のドレイン部も窓開けしてドレイ
ン電極用のアルミニウム埋め込み層41Aを形成した
後、SiN/PSGの絶縁膜36を形成する。
【0252】次いで、図48の(15)に示すように、
R、G、Bの各色を各セグメント毎に顔料分散したフォ
トレジスト61を所定厚さ(1〜1.5μm)で形成し
た後、図48の(16)に示すように、汎用フォトリソ
グラフィ技術で所定位置(各画素部)のみを残してパタ
ーニングし、各カラーフィルタ層61(R)、61
(G)61(B)を形成する(オンチップカラーフィル
タ構造)。この際、ドレイン部の窓開けも行う。なお、
この例では不透明なセラミックス基板や低透過率のガラ
ス、及び耐熱性樹脂基板は使用できない。
R、G、Bの各色を各セグメント毎に顔料分散したフォ
トレジスト61を所定厚さ(1〜1.5μm)で形成し
た後、図48の(16)に示すように、汎用フォトリソ
グラフィ技術で所定位置(各画素部)のみを残してパタ
ーニングし、各カラーフィルタ層61(R)、61
(G)61(B)を形成する(オンチップカラーフィル
タ構造)。この際、ドレイン部の窓開けも行う。なお、
この例では不透明なセラミックス基板や低透過率のガラ
ス、及び耐熱性樹脂基板は使用できない。
【0253】次いで、図48の(16)に示すように、
表示用TFTのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層43を金属のパターニングで形成する。例え
ば、スパッタ法によってチタン又はモリブデンを厚さ2
00〜250nm程度に成膜し、続いて表示用TFTを
覆って遮光する所定の形状にパターニングする(オンチ
ップブラック構造)。
表示用TFTのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層43を金属のパターニングで形成する。例え
ば、スパッタ法によってチタン又はモリブデンを厚さ2
00〜250nm程度に成膜し、続いて表示用TFTを
覆って遮光する所定の形状にパターニングする(オンチ
ップブラック構造)。
【0254】次いで、図48の(17)に示すように、
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層43に接続した状態
となるようにして透明電極41を埋め込み形成する。
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層43に接続した状態
となるようにして透明電極41を埋め込み形成する。
【0255】このように、表示アレイ部上に、カラーフ
ィルタ61や遮光層43を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
ィルタ61や遮光層43を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
【0256】<第12の実施の形態>図49〜図57を
参照して、本発明の第12の実施の形態を説明する。
参照して、本発明の第12の実施の形態を説明する。
【0257】本実施の形態では、周辺駆動回路部を、前
述した第10の実施の形態と同様のトップゲート型のp
MOSTFTとnMOSTFTとからなるCMOS駆動
回路で構成する。また、表示部については反射型とする
ものの、TFTを各種ゲート構造のものとして、種々の
組み合わせにしている。
述した第10の実施の形態と同様のトップゲート型のp
MOSTFTとnMOSTFTとからなるCMOS駆動
回路で構成する。また、表示部については反射型とする
ものの、TFTを各種ゲート構造のものとして、種々の
組み合わせにしている。
【0258】すなわち、前述した第10の実施の形態で
は図49(A)に示すように表示部にトップゲート型の
nMOSLDD−TFTを設けているのに対し、図49
(B)に示す例では、表示部にボトムゲート型のnMO
SLDD−TFTを設けており、また、図49(C)に
示す例では、表示部にデュアルゲート型のnMOSLD
D−TFTを設けている。これらボトムゲート型MOS
TFT、デュアルゲート型MOSTFTは、いずれも、
後述するように周辺駆動回路部のトップゲート型MOS
TFTと共通の工程で作製可能である。そして、このよ
うに表示部のTFTのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
は図49(A)に示すように表示部にトップゲート型の
nMOSLDD−TFTを設けているのに対し、図49
(B)に示す例では、表示部にボトムゲート型のnMO
SLDD−TFTを設けており、また、図49(C)に
示す例では、表示部にデュアルゲート型のnMOSLD
D−TFTを設けている。これらボトムゲート型MOS
TFT、デュアルゲート型MOSTFTは、いずれも、
後述するように周辺駆動回路部のトップゲート型MOS
TFTと共通の工程で作製可能である。そして、このよ
うに表示部のTFTのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【0259】なお、図49(B)のボトムゲート型MO
STFTにおいて、図中の符号71はMo・Ta等のゲ
ート電極である。また、符号72はSiN膜及び73は
SiO2 膜であり、これらSiN膜とSiO2 膜とによ
ってゲート絶縁膜が形成されている。このゲート絶縁膜
上には、トップゲート型MOSTFTと同様の、単結晶
シリコン層7を用いたチャンネル領域等が形成されてい
る。また、図49(C)のデュアルゲート型MOSTF
Tでは、下部ゲート部はボトムゲート型MOSTFTと
同様であるものの、上部ゲート部は、ゲート絶縁膜73
をSiO2 膜とSiN膜で形成し、この上に上部ゲート
電極74を設けている。
STFTにおいて、図中の符号71はMo・Ta等のゲ
ート電極である。また、符号72はSiN膜及び73は
SiO2 膜であり、これらSiN膜とSiO2 膜とによ
ってゲート絶縁膜が形成されている。このゲート絶縁膜
上には、トップゲート型MOSTFTと同様の、単結晶
シリコン層7を用いたチャンネル領域等が形成されてい
る。また、図49(C)のデュアルゲート型MOSTF
Tでは、下部ゲート部はボトムゲート型MOSTFTと
同様であるものの、上部ゲート部は、ゲート絶縁膜73
をSiO2 膜とSiN膜で形成し、この上に上部ゲート
電極74を設けている。
【0260】次に、前記のボトムゲート型MOSTFT
の製造方法を図50〜図54を参照して説明し、さら
に、前記のデュアルゲート型MOSTFTの製造方法を
図55〜図57を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型MOSTFTの製造方法に
ついては、図40〜図44に示した工程と同じであるこ
とから、ここでは図示およびその説明を省略する。
の製造方法を図50〜図54を参照して説明し、さら
に、前記のデュアルゲート型MOSTFTの製造方法を
図55〜図57を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型MOSTFTの製造方法に
ついては、図40〜図44に示した工程と同じであるこ
とから、ここでは図示およびその説明を省略する。
【0261】表示部において、ボトムゲート型MOST
FTを製造するには、まず、図50の(1)に示すよう
に、基板1上に、モリブデン/タンタル(Mo・Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度
に形成する。
FTを製造するには、まず、図50の(1)に示すよう
に、基板1上に、モリブデン/タンタル(Mo・Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度
に形成する。
【0262】次いで、図50(2)に示すように、フォ
トレジスト70を所定パターンに形成し、これをマスク
にしてスパッタ膜71Aをテーパエッチングし、側端面
71aが20〜45°でなだらかに傾斜した、横断面台
形状のゲート電極71を形成する。
トレジスト70を所定パターンに形成し、これをマスク
にしてスパッタ膜71Aをテーパエッチングし、側端面
71aが20〜45°でなだらかに傾斜した、横断面台
形状のゲート電極71を形成する。
【0263】次いで、フォトレジスト70を除去した
後、図50(3)に示すようにスパッタ膜71Aを含む
基板1上に、プラズマCVD法等により、SiN膜(約
200nm厚)72とSiO2 膜(約100nm厚)7
3とをこの順に成膜積層し、ゲート絶縁膜を形成する。
後、図50(3)に示すようにスパッタ膜71Aを含む
基板1上に、プラズマCVD法等により、SiN膜(約
200nm厚)72とSiO2 膜(約100nm厚)7
3とをこの順に成膜積層し、ゲート絶縁膜を形成する。
【0264】次いで、図40の(1)に示した工程と同
様にして、図51の(4)に示すように絶縁基板1の一
主面において、TFT形成領域に結晶性サファイア膜5
0を、厚さ20〜200nm程度に形成する。次いで、
図40の(2)〜(4)に示した工程と同様にして、図
51(5)に示すようにこの結晶性サファイア膜50上
に単結晶シリコン層を結晶成長(ヘテロエピタキシャル
成長)させ、厚さ5〜100nm程度、好ましくは30
〜50nm程度の単結晶シリコン層7を形成する。
様にして、図51の(4)に示すように絶縁基板1の一
主面において、TFT形成領域に結晶性サファイア膜5
0を、厚さ20〜200nm程度に形成する。次いで、
図40の(2)〜(4)に示した工程と同様にして、図
51(5)に示すようにこの結晶性サファイア膜50上
に単結晶シリコン層を結晶成長(ヘテロエピタキシャル
成長)させ、厚さ5〜100nm程度、好ましくは30
〜50nm程度の単結晶シリコン層7を形成する。
【0265】次いで、図41の(5)〜(7)の工程を
経た後、図42の(8)に示した工程と同様にして、図
51の(6)に示すように表示部のnMOSTFTのゲ
ート部をフォトレジスト13でカバーし、露出したnM
OSTFTのソース/ドレイン領域にリンイオン14を
ドーピング(イオン注入)してN- 型層からなるLDD
部15を自己整合的に形成する。このとき、ボトムゲー
ト電極71の存在により表面高低差(又はパターン)が
認識し易くなっており、フォトレジスト13の位置合わ
せ(マスク合わせ)を行い易く、アライメントずれが生
じにくくなっている。
経た後、図42の(8)に示した工程と同様にして、図
51の(6)に示すように表示部のnMOSTFTのゲ
ート部をフォトレジスト13でカバーし、露出したnM
OSTFTのソース/ドレイン領域にリンイオン14を
ドーピング(イオン注入)してN- 型層からなるLDD
部15を自己整合的に形成する。このとき、ボトムゲー
ト電極71の存在により表面高低差(又はパターン)が
認識し易くなっており、フォトレジスト13の位置合わ
せ(マスク合わせ)を行い易く、アライメントずれが生
じにくくなっている。
【0266】次いで、図42の(9)に示した工程と同
様にして、図52(7)に示すようにnMOSTFTの
ゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)し、nMOSTFTのN+ 型層からな
るソース部18及びドレイン部19を形成する。
様にして、図52(7)に示すようにnMOSTFTの
ゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)し、nMOSTFTのN+ 型層からな
るソース部18及びドレイン部19を形成する。
【0267】次いで、図42の(10)に示した工程と
同様にして、図52の(8)に示すようにnMOSTF
Tの全部をフォトレジスト20でカバーし、ボロンイオ
ン21をドーピング(イオン注入)して周辺駆動回路部
のpMOSTFTのP+ 層のソース部及びドレイン部を
形成する。
同様にして、図52の(8)に示すようにnMOSTF
Tの全部をフォトレジスト20でカバーし、ボロンイオ
ン21をドーピング(イオン注入)して周辺駆動回路部
のpMOSTFTのP+ 層のソース部及びドレイン部を
形成する。
【0268】次いで、図43の(11)に示した工程と
同様にして、図52の(9)に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト2
4を設け、単結晶シリコン層7をエッチングによって選
択的に除去する。
同様にして、図52の(9)に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト2
4を設け、単結晶シリコン層7をエッチングによって選
択的に除去する。
【0269】次いで、図43の(12)に示した工程と
同様にして、図52の(10)に示すようにプラズマC
VD、高密度プラズマCVD、触媒CVD法等によって
全面に、SiO2 膜53(約300nm厚)及びリンシ
リケートガラス(PSG)膜54(約300nm厚)を
この順に連続形成する。なお、SiO2 膜53とPSG
膜54は前述した保護膜25に相当するものである。そ
して、この状態で単結晶シリコン層7を前述したのと同
様にして活性化処理する。
同様にして、図52の(10)に示すようにプラズマC
VD、高密度プラズマCVD、触媒CVD法等によって
全面に、SiO2 膜53(約300nm厚)及びリンシ
リケートガラス(PSG)膜54(約300nm厚)を
この順に連続形成する。なお、SiO2 膜53とPSG
膜54は前述した保護膜25に相当するものである。そ
して、この状態で単結晶シリコン層7を前述したのと同
様にして活性化処理する。
【0270】次いで、図43の(13)に示した工程と
同様にして、図53の(11)に示すように、汎用フォ
トリソグラフィ及びエッチング技術によってソース部の
コンタクト用窓開けを行う。そして、全面に厚さ400
〜500nm程度のアルミニウム又は1%Si入りアル
ミニウム等のスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、TFTのソース電極2
6を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス中において、
約400℃/1hでシンター処理する。
同様にして、図53の(11)に示すように、汎用フォ
トリソグラフィ及びエッチング技術によってソース部の
コンタクト用窓開けを行う。そして、全面に厚さ400
〜500nm程度のアルミニウム又は1%Si入りアル
ミニウム等のスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、TFTのソース電極2
6を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス中において、
約400℃/1hでシンター処理する。
【0271】次いで、図43の(14)に示した工程と
同様にして、図53の(12)に示すように高密度プラ
ズマCVD、触媒CVD法等により、PSG膜(約30
0nm厚)及びSiN膜(約300nm厚)からなる絶
縁膜36を全面に形成し、表示用のTFTのドレイン部
のコンタクト用窓開けを行う。
同様にして、図53の(12)に示すように高密度プラ
ズマCVD、触媒CVD法等により、PSG膜(約30
0nm厚)及びSiN膜(約300nm厚)からなる絶
縁膜36を全面に形成し、表示用のTFTのドレイン部
のコンタクト用窓開けを行う。
【0272】次いで、図44の(15)に示した工程と
同様にして、図53の(13)に示すようにスピンコー
ト等で厚さ2〜3μm程度の感光性樹脂膜28を形成
し、続いて、図53の(14)に示すように汎用フォト
リソグラフィ及びエッチング技術により、最適な反射特
性と視野角特性を得るための凹凸形状パターンを画素部
に形成し、リフローさせて凹凸粗面28Aからなる反射
面下部を形成する。同時に表示用TFTのドレイン部の
コンタクト用の樹脂窓開けを行う。
同様にして、図53の(13)に示すようにスピンコー
ト等で厚さ2〜3μm程度の感光性樹脂膜28を形成
し、続いて、図53の(14)に示すように汎用フォト
リソグラフィ及びエッチング技術により、最適な反射特
性と視野角特性を得るための凹凸形状パターンを画素部
に形成し、リフローさせて凹凸粗面28Aからなる反射
面下部を形成する。同時に表示用TFTのドレイン部の
コンタクト用の樹脂窓開けを行う。
【0273】次いで、図44の(17)に示した工程と
同様にして、図53の(14)に示すように全面に40
0〜500nm厚のアルミニウム又は1%Si入りアル
ミニウム等のスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、表示用TFTのドレイ
ン部19と接続した凹凸形状の反射膜29を形成する。
同様にして、図53の(14)に示すように全面に40
0〜500nm厚のアルミニウム又は1%Si入りアル
ミニウム等のスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、表示用TFTのドレイ
ン部19と接続した凹凸形状の反射膜29を形成する。
【0274】以上のようにして、結晶性サファイア膜5
0を結晶成長(ヘテロエピタキシャル成長)のシードと
して単結晶シリコン層7を形成し、この単結晶シリコン
層7を用いた表示部にボトムゲート型のnMOSLDD
−TFT(周辺部ではpMOSTFT及びnMOSTF
TからなるCMOS駆動回路)を作り込んだ表示部−周
辺駆動回路部一体型のアクティブマトリクス基板30を
作製することができる。
0を結晶成長(ヘテロエピタキシャル成長)のシードと
して単結晶シリコン層7を形成し、この単結晶シリコン
層7を用いた表示部にボトムゲート型のnMOSLDD
−TFT(周辺部ではpMOSTFT及びnMOSTF
TからなるCMOS駆動回路)を作り込んだ表示部−周
辺駆動回路部一体型のアクティブマトリクス基板30を
作製することができる。
【0275】図54に、表示部に設ける前記のボトムゲ
ート型MOSTFTのゲート絶縁膜を、Mo・Taの陽
極酸化法で形成した例を示す。この例では、図50の
(2)に示した工程の後に、図54の(3)に示すよう
にモリブデン・タンタル合金膜71を公知の陽極酸化処
理することによって、その表面にTa2 O5 からなるゲ
ート絶縁膜74を100〜200nm厚に形成する。
ート型MOSTFTのゲート絶縁膜を、Mo・Taの陽
極酸化法で形成した例を示す。この例では、図50の
(2)に示した工程の後に、図54の(3)に示すよう
にモリブデン・タンタル合金膜71を公知の陽極酸化処
理することによって、その表面にTa2 O5 からなるゲ
ート絶縁膜74を100〜200nm厚に形成する。
【0276】その後、図51の(4)〜(5)の工程と
同様にして、図54の(4)に示すように結晶性サファ
イア膜50を形成し、さらにこれをシードにして単結晶
シリコンを結晶成長(ヘテロエピタキシャル成長)さ
せ、単結晶シリコン層7を形成する。次いで、図51の
(6)〜図53の(14)に示した工程と同様にして、
図54の(5)に示すようにアクティブマトリクス基板
30を作製する。
同様にして、図54の(4)に示すように結晶性サファ
イア膜50を形成し、さらにこれをシードにして単結晶
シリコンを結晶成長(ヘテロエピタキシャル成長)さ
せ、単結晶シリコン層7を形成する。次いで、図51の
(6)〜図53の(14)に示した工程と同様にして、
図54の(5)に示すようにアクティブマトリクス基板
30を作製する。
【0277】表示部において、デュアルゲート型MOS
TFTを製造するには、まず、図50の(1)〜図51
の(5)に示した工程と同様の処理を行う。
TFTを製造するには、まず、図50の(1)〜図51
の(5)に示した工程と同様の処理を行う。
【0278】次いで、図55の(6)に示すように、絶
縁膜72、73上に結晶性サファイア膜50を形成し、
さらにこれをシードにして単結晶シリコンを結晶成長
(ヘテロエピタキシャル成長)させ、単結晶シリコン層
7を形成する。次いで、図41の(6)に示した工程と
同様にして、単結晶シリコン層7上の全面に、プラズマ
CVD、触媒CVD等によりSiO2 膜(約100nm
厚)とSiN膜(約200nm厚)とをこの順に連続し
て成膜し、絶縁膜80(これは前述の絶縁膜8に相当)
を形成し、さらに、Mo・Ta合金からなるスパッタ膜
81(これは前述のスパッタ膜9に相当)を300〜4
00nm程度の厚さに形成する。
縁膜72、73上に結晶性サファイア膜50を形成し、
さらにこれをシードにして単結晶シリコンを結晶成長
(ヘテロエピタキシャル成長)させ、単結晶シリコン層
7を形成する。次いで、図41の(6)に示した工程と
同様にして、単結晶シリコン層7上の全面に、プラズマ
CVD、触媒CVD等によりSiO2 膜(約100nm
厚)とSiN膜(約200nm厚)とをこの順に連続し
て成膜し、絶縁膜80(これは前述の絶縁膜8に相当)
を形成し、さらに、Mo・Ta合金からなるスパッタ膜
81(これは前述のスパッタ膜9に相当)を300〜4
00nm程度の厚さに形成する。
【0279】次いで、図41の(7)に示した工程と同
様にして、図55の(7)に示すようにフォトレジスト
パターン10を形成し、連続したエッチングによりMo
・Ta合金のトップゲート電極82と、ゲート絶縁膜8
3を形成し、単結晶シリコン層7を露出させる。
様にして、図55の(7)に示すようにフォトレジスト
パターン10を形成し、連続したエッチングによりMo
・Ta合金のトップゲート電極82と、ゲート絶縁膜8
3を形成し、単結晶シリコン層7を露出させる。
【0280】次いで、図42の(8)に示した工程と同
様にして、図55の(8)に示すようにnMOSTFT
のトップゲート部をフォトレジスト13でカバーし、露
出した表示用のnMOSTFTのソース/ドレイン領域
にリンイオン14をドーピング(イオン注入)して、N
- 型層をLDD部15を形成する。
様にして、図55の(8)に示すようにnMOSTFT
のトップゲート部をフォトレジスト13でカバーし、露
出した表示用のnMOSTFTのソース/ドレイン領域
にリンイオン14をドーピング(イオン注入)して、N
- 型層をLDD部15を形成する。
【0281】次いで、図42の(9)に示した工程と同
様にして、図55(9)に示すようにnMOSTFTの
ゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)して、nMOSTFTのN+ 型層から
なるソース部18及びドレイン部19を形成する。
様にして、図55(9)に示すようにnMOSTFTの
ゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)して、nMOSTFTのN+ 型層から
なるソース部18及びドレイン部19を形成する。
【0282】次いで、図42の(10)に示した工程と
同様にして、図56の(10)に示すようにpMOST
FTのゲート部をフォトレジスト20でカバーし、露出
した領域にボロンイオン21をドーピング(イオン注
入)して周辺駆動回路部のpMOSTFTのP+ 層のソ
ース部及びドレイン部を形成する。
同様にして、図56の(10)に示すようにpMOST
FTのゲート部をフォトレジスト20でカバーし、露出
した領域にボロンイオン21をドーピング(イオン注
入)して周辺駆動回路部のpMOSTFTのP+ 層のソ
ース部及びドレイン部を形成する。
【0283】次いで、図43の(11)に示した工程と
同様にして、図56の(11)に示すように能動素子部
及び受動素子部をアイランド化するため、フォトレジス
ト24を設け、能動素子部及び受動素子部以外の単結晶
シリコン層を汎用フォトリソグラフィ及びエッチング技
術で選択的に除去する。
同様にして、図56の(11)に示すように能動素子部
及び受動素子部をアイランド化するため、フォトレジス
ト24を設け、能動素子部及び受動素子部以外の単結晶
シリコン層を汎用フォトリソグラフィ及びエッチング技
術で選択的に除去する。
【0284】次いで、図43の(12)に示した工程と
同様にして、図56の(12)に示すようにプラズマC
VD、高密度プラズマCVD、触媒CVD法等により、
SiO2 膜53(約200nm厚)とリンシリケートガ
ラス(PSG)膜54(約300nm厚)を全面に形成
する。これらの膜53、54は前述の保護膜25に相当
する。そして、単結晶シリコン層7を活性化処理する。
同様にして、図56の(12)に示すようにプラズマC
VD、高密度プラズマCVD、触媒CVD法等により、
SiO2 膜53(約200nm厚)とリンシリケートガ
ラス(PSG)膜54(約300nm厚)を全面に形成
する。これらの膜53、54は前述の保護膜25に相当
する。そして、単結晶シリコン層7を活性化処理する。
【0285】次いで、図43の(13)に示した工程と
同様にして、図56の(13)に示すようにソース部の
コンタクト用窓開けを行う。そして、全面に400〜5
00nm程度の厚さのアルミニウム又は1%Si入りア
ルミニウム等からなるスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ソース電極2
6を形成すると同時に、データライン及びゲートライン
を形成する。
同様にして、図56の(13)に示すようにソース部の
コンタクト用窓開けを行う。そして、全面に400〜5
00nm程度の厚さのアルミニウム又は1%Si入りア
ルミニウム等からなるスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ソース電極2
6を形成すると同時に、データライン及びゲートライン
を形成する。
【0286】次いで、図43の(14)に示した工程と
同様にして、図57の(14)に示すようにPSG膜
(約300nm厚)及びSiN膜(約300nm厚)か
らなる絶縁膜36を全面に形成し、さらに表示用のTF
Tのドレイン部のコンタクト用窓開けを行う。
同様にして、図57の(14)に示すようにPSG膜
(約300nm厚)及びSiN膜(約300nm厚)か
らなる絶縁膜36を全面に形成し、さらに表示用のTF
Tのドレイン部のコンタクト用窓開けを行う。
【0287】次いで、図57の(15)に示すように、
全面に、スピンコート等で厚さ2〜3μm程度の感光性
樹脂膜28を形成する。続いて、図44の(16)、
(17)に示した工程と同様にして、図57の(16)
に示すように画素部に凹凸粗面28Aからなる反射面下
部を形成し、同時に表示用TFTのドレイン部のコンタ
クト用の樹脂窓開けを行い、さらに表示用TFTのドレ
イン部19と接続した、最適な反射特性と視野角特性を
得るための凹凸形状のアルミニウム合金等の反射部29
を形成する。
全面に、スピンコート等で厚さ2〜3μm程度の感光性
樹脂膜28を形成する。続いて、図44の(16)、
(17)に示した工程と同様にして、図57の(16)
に示すように画素部に凹凸粗面28Aからなる反射面下
部を形成し、同時に表示用TFTのドレイン部のコンタ
クト用の樹脂窓開けを行い、さらに表示用TFTのドレ
イン部19と接続した、最適な反射特性と視野角特性を
得るための凹凸形状のアルミニウム合金等の反射部29
を形成する。
【0288】以上のようにして、結晶性サファイア膜5
0をヘテロエピタキシャル成長のシードとして単結晶シ
リコン層7を形成し、この単結晶シリコン層7を用いた
表示部にデュアルゲート型のnMOSLDD−TFT
を、周辺駆動回路部にpMOSTFT及びnMOSTF
TからなるCMOS駆動回路をそれぞれ作り込んだ、表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板30を作製することができる。
0をヘテロエピタキシャル成長のシードとして単結晶シ
リコン層7を形成し、この単結晶シリコン層7を用いた
表示部にデュアルゲート型のnMOSLDD−TFT
を、周辺駆動回路部にpMOSTFT及びnMOSTF
TからなるCMOS駆動回路をそれぞれ作り込んだ、表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板30を作製することができる。
【0289】<第13の実施の形態>図58〜図60を
参照して、本発明の第13の実施の形態を説明する。
参照して、本発明の第13の実施の形態を説明する。
【0290】本実施の形態では、前述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
合金等の比較的耐熱性の低い材料で形成している。
は異なり、トップゲート部のゲート電極をアルミニウム
合金等の比較的耐熱性の低い材料で形成している。
【0291】まず、表示部及び周辺駆動回路部共にトッ
プゲート型MOSTFTを設ける場合について説明す
る。この例では、まず、前述した第10の実施の形態に
おける図40の(1)〜図41の(5)に示した工程と
同様にして行い、続いて、図58の(5)に示すように
周辺駆動回路部のpMOSTFT部にN型ウエル7Aを
形成する。
プゲート型MOSTFTを設ける場合について説明す
る。この例では、まず、前述した第10の実施の形態に
おける図40の(1)〜図41の(5)に示した工程と
同様にして行い、続いて、図58の(5)に示すように
周辺駆動回路部のpMOSTFT部にN型ウエル7Aを
形成する。
【0292】次いで、図58の(6)に示すように、周
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域にリンイオン14を例えば20kVで5×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)して、N- 型層からなるLDD部15を自己整合
的に形成する。
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域にリンイオン14を例えば20kVで5×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)して、N- 型層からなるLDD部15を自己整合
的に形成する。
【0293】次いで、図59の(7)に示すように、周
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。この場合、図中一点鎖線で示すよう
にレジスト13を残し、これを覆うようにレジスト16
を設ければ、レジスト13を目安にしてレジスト16形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。この場合、図中一点鎖線で示すよう
にレジスト13を残し、これを覆うようにレジスト16
を設ければ、レジスト13を目安にしてレジスト16形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【0294】次いで、図59の(8)に示すように、周
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部とpMOSTFTのゲート部をフォトレジス
ト20カバーし、露出した領域にボロンイオン21を例
えば10kVで5×1015atoms/cm2 のドーズ
量でドーピング(イオン注入)し、pMOSTFTのP
+ 層のソース部22及びドレイン部23を形成する。
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部とpMOSTFTのゲート部をフォトレジス
ト20カバーし、露出した領域にボロンイオン21を例
えば10kVで5×1015atoms/cm2 のドーズ
量でドーピング(イオン注入)し、pMOSTFTのP
+ 層のソース部22及びドレイン部23を形成する。
【0295】次いで、レジスト20を除去し、続いて、
図59の(9)に示すように単結晶シリコン層7、7A
を前述したと同様に活性化処理し、さらに表面にゲート
絶縁膜12、ゲート電極材料(アルミニウム合金等)層
11を形成する。ゲート電極材料層11は真空蒸着法又
はスパッタ法で形成可能である。
図59の(9)に示すように単結晶シリコン層7、7A
を前述したと同様に活性化処理し、さらに表面にゲート
絶縁膜12、ゲート電極材料(アルミニウム合金等)層
11を形成する。ゲート電極材料層11は真空蒸着法又
はスパッタ法で形成可能である。
【0296】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図60の(10)に示すよ
うに、全面にSiO2 膜(約200nm厚)及びリンシ
リケートガラス(PSG)膜(約300nm)をこの順
に連続形成し、保護膜25を形成する。
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図60の(10)に示すよ
うに、全面にSiO2 膜(約200nm厚)及びリンシ
リケートガラス(PSG)膜(約300nm)をこの順
に連続形成し、保護膜25を形成する。
【0297】次いで、図60の(11)に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
【0298】そして、全面に500〜600nm厚のア
ルミニウム合金等のスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのTFTのソース電極26と周辺駆動
回路部のドレイン電極27を形成すると同時に、データ
ライン及びゲートラインを形成する。その後に、フォー
ミングガス(N2 +H2 )中において、約400℃/1
hでシンター処理する。
ルミニウム合金等のスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのTFTのソース電極26と周辺駆動
回路部のドレイン電極27を形成すると同時に、データ
ライン及びゲートラインを形成する。その後に、フォー
ミングガス(N2 +H2 )中において、約400℃/1
hでシンター処理する。
【0299】次いで、図43の(14)〜図44の(1
7)に示した工程と同様にして行うことにより、単結晶
シリコン層7を用いた表示部及び周辺駆動回路部にそれ
ぞれ、アルミニウム合金等をゲート電極とするトップゲ
ート型のnMOSLDD−TFT、pMOSTFT及び
nMOSTFTで構成するCMOS駆動回路を作り込ん
だ、表示部−周辺駆動回路部一体型のアクティブマトリ
クス基板30を作製することができる。
7)に示した工程と同様にして行うことにより、単結晶
シリコン層7を用いた表示部及び周辺駆動回路部にそれ
ぞれ、アルミニウム合金等をゲート電極とするトップゲ
ート型のnMOSLDD−TFT、pMOSTFT及び
nMOSTFTで構成するCMOS駆動回路を作り込ん
だ、表示部−周辺駆動回路部一体型のアクティブマトリ
クス基板30を作製することができる。
【0300】本実施の形態では、単結晶シリコン層7の
活性化処理後にアルミニウム合金等のゲート電極11を
形成しているので、その活性化処理時の熱の影響はゲー
ト電極材料の耐熱性とは無関係となるため、トップゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。これは、表示部がボトムゲート型MOST
FTの場合も同様である。
活性化処理後にアルミニウム合金等のゲート電極11を
形成しているので、その活性化処理時の熱の影響はゲー
ト電極材料の耐熱性とは無関係となるため、トップゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。これは、表示部がボトムゲート型MOST
FTの場合も同様である。
【0301】次に、表示部にデュアルゲート型MOST
FT、周辺駆動回路にトップゲート型MOSTFTを設
ける場合について説明する。この例では、まず、前述し
た第6の実施の形態における図28の(8)〜図30の
(15)に示した工程と同様にして行い、表示部及び周
辺駆動回路部にそれぞれ、アルミニウム合金等をゲート
電極とするデュアルゲート型のnMOSLDD−TF
T、pMOSTFT及びnMOSTFTで構成するCM
OS駆動回路を作り込んだ、表示部−周辺駆動回路部一
体型のアクティブマトリクス基板30を作製することが
できる。
FT、周辺駆動回路にトップゲート型MOSTFTを設
ける場合について説明する。この例では、まず、前述し
た第6の実施の形態における図28の(8)〜図30の
(15)に示した工程と同様にして行い、表示部及び周
辺駆動回路部にそれぞれ、アルミニウム合金等をゲート
電極とするデュアルゲート型のnMOSLDD−TF
T、pMOSTFT及びnMOSTFTで構成するCM
OS駆動回路を作り込んだ、表示部−周辺駆動回路部一
体型のアクティブマトリクス基板30を作製することが
できる。
【0302】<第14の実施の形態>図61〜図62を
参照して、本発明の第14の実施の形態を説明する。
参照して、本発明の第14の実施の形態を説明する。
【0303】図61に示した例は、前述の第12の実施
の形態において、自己整合型LDD構造のTFT、例え
ばトップゲート型LDD−TFTを複数個連ねたダブル
ゲート型MOSTFTに関するものである。
の形態において、自己整合型LDD構造のTFT、例え
ばトップゲート型LDD−TFTを複数個連ねたダブル
ゲート型MOSTFTに関するものである。
【0304】図62(A)に示した例は、ボトムゲート
型MOSTFTをダブルゲート構造としたものであり、
図62(B)に示した例は、デュアルゲート型MOST
FTをダブルゲート構造としたものである。
型MOSTFTをダブルゲート構造としたものであり、
図62(B)に示した例は、デュアルゲート型MOST
FTをダブルゲート構造としたものである。
【0305】これらのダブルゲート型MOSTFTにあ
っても、前記の図36〜図37に示したものと同様の利
点を有する。
っても、前記の図36〜図37に示したものと同様の利
点を有する。
【0306】<第15の実施の形態>図63〜図71を
参照して、本発明の第15の実施の形態を説明する。
参照して、本発明の第15の実施の形態を説明する。
【0307】前述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各TFTには、それぞれ
構造上、機能上の差異又は特長があることから、これら
を表示部と周辺駆動回路部との両方に設ける場合に、こ
れらの各部間でTFTを種々に組み合わせて設けること
が有利になることがことがある。
ゲート型、デュアルゲート型の各TFTには、それぞれ
構造上、機能上の差異又は特長があることから、これら
を表示部と周辺駆動回路部との両方に設ける場合に、こ
れらの各部間でTFTを種々に組み合わせて設けること
が有利になることがことがある。
【0308】例えば、図63に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのMOSTFTを採用した場合、周辺駆動回路に
はトップゲート型MOSTFT、ボトムゲート型MOS
TFT、デュアルゲート型MOSTFTのうち、少なく
ともトップゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
12通り(No.1〜No.12 )挙げられる。特に、周辺駆動
回路のMOSTFTにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のTFTが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、LCD以外の電
気光学装置として本発明の有機ELやFED等に適用す
る場合は必要であると考えられる。
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのMOSTFTを採用した場合、周辺駆動回路に
はトップゲート型MOSTFT、ボトムゲート型MOS
TFT、デュアルゲート型MOSTFTのうち、少なく
ともトップゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
12通り(No.1〜No.12 )挙げられる。特に、周辺駆動
回路のMOSTFTにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のTFTが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、LCD以外の電
気光学装置として本発明の有機ELやFED等に適用す
る場合は必要であると考えられる。
【0309】図64及び図65は表示部のMOSTFT
がLDD構造でないとき、図66及び図67は表示部の
MOSTFTがLDD構造であるとき、図68及び図6
9は周辺駆動回路部のMOSTFTがLDD構造のTF
Tを含むとき、図70及び図71は周辺駆動回路部と表
示部の双方がLDD構造のMOSTFTを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各MOST
FTの組み合わせを、チャンネル導電型別に示した各種
の例(No.1〜No.216)を示す図である。
がLDD構造でないとき、図66及び図67は表示部の
MOSTFTがLDD構造であるとき、図68及び図6
9は周辺駆動回路部のMOSTFTがLDD構造のTF
Tを含むとき、図70及び図71は周辺駆動回路部と表
示部の双方がLDD構造のMOSTFTを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各MOST
FTの組み合わせを、チャンネル導電型別に示した各種
の例(No.1〜No.216)を示す図である。
【0310】このように、図63に示したゲート構造別
の組み合わせは、具体的には図64〜図71に示したよ
うになる。これは、周辺駆動回路部がトップゲート型の
他のゲート型との混在したMOSTFTからなっている
場合でも、同様の組み合わせが可能である。なお、図6
3〜図71に示したTFTの各種組み合わせは、TFT
のチャンネル領域などを単結晶シリコンで形成する場合
に限らず、多結晶シリコンやアモルファスシリコン(た
だし、表示部のみ)で形成する場合にも同様に適用可能
である。
の組み合わせは、具体的には図64〜図71に示したよ
うになる。これは、周辺駆動回路部がトップゲート型の
他のゲート型との混在したMOSTFTからなっている
場合でも、同様の組み合わせが可能である。なお、図6
3〜図71に示したTFTの各種組み合わせは、TFT
のチャンネル領域などを単結晶シリコンで形成する場合
に限らず、多結晶シリコンやアモルファスシリコン(た
だし、表示部のみ)で形成する場合にも同様に適用可能
である。
【0311】<第16の実施の形態>図72〜図73
は、本発明の第16の実施の形態を示すものである。
は、本発明の第16の実施の形態を示すものである。
【0312】本実施の形態では、アクティブマトリクス
駆動LCDにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるTFTを設けている。ただし、これはト
ップゲート型に限らず、他のゲート型が混在していても
よく、チャンネル導電型も種々であってよく、また単結
晶シリコン層以外の多結晶シリコン層を用いたMOST
FTが含まれていてもよい。これに対し、表示部のMO
STFTについては、単結晶シリコン層を用いるのが望
ましいものの、これに限らず、多結晶シリコンやアモル
ファスシリコン層を用いたものであってよく、あるいは
3種のシリコン層のうちの2種が混在したものであって
もよい。ただし、表示部をnMOSTFTで形成する場
合、アモルファスシリコン層を用いて形成しても実用的
なスイッチング速度が得られるものの、単結晶シリコン
又は多結晶シリコンの方がTFT面積を小さくすること
でき、画素欠陥の低減についてもアモルファスシリコン
より有利になる。なお、既述したヘテロエピタキシャル
成長時に、単結晶シリコンだけでなく多結晶シリコンも
同時に生じ、いわゆるCGS(Continuous grain silic
on)構造も含まれることもあるが、これも能動素子や受
動素子の形成に利用することができる。
駆動LCDにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるTFTを設けている。ただし、これはト
ップゲート型に限らず、他のゲート型が混在していても
よく、チャンネル導電型も種々であってよく、また単結
晶シリコン層以外の多結晶シリコン層を用いたMOST
FTが含まれていてもよい。これに対し、表示部のMO
STFTについては、単結晶シリコン層を用いるのが望
ましいものの、これに限らず、多結晶シリコンやアモル
ファスシリコン層を用いたものであってよく、あるいは
3種のシリコン層のうちの2種が混在したものであって
もよい。ただし、表示部をnMOSTFTで形成する場
合、アモルファスシリコン層を用いて形成しても実用的
なスイッチング速度が得られるものの、単結晶シリコン
又は多結晶シリコンの方がTFT面積を小さくすること
でき、画素欠陥の低減についてもアモルファスシリコン
より有利になる。なお、既述したヘテロエピタキシャル
成長時に、単結晶シリコンだけでなく多結晶シリコンも
同時に生じ、いわゆるCGS(Continuous grain silic
on)構造も含まれることもあるが、これも能動素子や受
動素子の形成に利用することができる。
【0313】図72に、各部間でのMOSTFTの各種
組み合わせ例(A)、(B)、(C)を示し、図73に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、大画面化が可能と
なり、表示部では開口率が向上する。
組み合わせ例(A)、(B)、(C)を示し、図73に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、大画面化が可能と
なり、表示部では開口率が向上する。
【0314】なお、周辺駆動回路部では、前記のMOS
TFTだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
(ガラス基板等)に一体形成されてよいのはもちろんで
ある。
TFTだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
(ガラス基板等)に一体形成されてよいのはもちろんで
ある。
【0315】<第17の実施の形態>図74を参照し
て、本発明の第17の実施の形態を説明する。
て、本発明の第17の実施の形態を説明する。
【0316】本例の実施の形態は、前述した各実施の形
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
【0317】すなわち、本実施形態においてその表示部
は、前述したMOSTFTのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のLCDをはじめ、EL(エレクト
ロルミネセンス表示素子)、FED(電界放出型表示素
子)、LEPD(発光ポリマー表示素子)、LED(発
光ダイオード表示素子)なども含まれる。
は、前述したMOSTFTのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のLCDをはじめ、EL(エレクト
ロルミネセンス表示素子)、FED(電界放出型表示素
子)、LEPD(発光ポリマー表示素子)、LED(発
光ダイオード表示素子)なども含まれる。
【0318】<第18の実施の形態>図75を参照し
て、本発明の第18の実施の形態を説明する。
て、本発明の第18の実施の形態を説明する。
【0319】本例の実施の形態は、本発明をLCD以外
の電気光学装置である、有機又は無機EL(エレクトロ
ルミネセンス素子)やFED(電界放出型表示素子)、
LEPD(発光ポリマー表示素子)、LED(発光ダイ
オード表示素子)などに適用したものである。
の電気光学装置である、有機又は無機EL(エレクトロ
ルミネセンス素子)やFED(電界放出型表示素子)、
LEPD(発光ポリマー表示素子)、LED(発光ダイ
オード表示素子)などに適用したものである。
【0320】図75(A)には、アクティブマトリクス
駆動のEL素子を示す。このEL素子は、例えばアモル
ファス有機化合物を用いた有機EL層(又はZnS:M
nを用いた無機EL層)90を基板1上に設け、その下
部に既述した透明電極(ITO)41を形成し、上部に
陰極91を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層61を通し
て得られるようになっている。
駆動のEL素子を示す。このEL素子は、例えばアモル
ファス有機化合物を用いた有機EL層(又はZnS:M
nを用いた無機EL層)90を基板1上に設け、その下
部に既述した透明電極(ITO)41を形成し、上部に
陰極91を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層61を通し
て得られるようになっている。
【0321】このEL素子においては、アクティブマト
リクス駆動により透明電極41へデータ電圧を印加する
ため、MOSTFTを基板1上に作り込んでいるが、こ
のMOSTFTは、基板1上の結晶性サファイア膜50
(さらには段差4)をシードとして結晶成長(エピタキ
シャル成長)させて得られた単結晶シリコン層7を用い
てなる、本発明による単結晶シリコンMOSTFT(す
なわち、nMOSLDD−TFT)である。また、同様
のTFTは周辺駆動回路にも設けられる。このような構
成からなるEL素子は、単結晶シリコン層を用いたMO
SLDD−TFTで駆動しているので、スイッチング速
度が早く、またリーク電流も少ない。
リクス駆動により透明電極41へデータ電圧を印加する
ため、MOSTFTを基板1上に作り込んでいるが、こ
のMOSTFTは、基板1上の結晶性サファイア膜50
(さらには段差4)をシードとして結晶成長(エピタキ
シャル成長)させて得られた単結晶シリコン層7を用い
てなる、本発明による単結晶シリコンMOSTFT(す
なわち、nMOSLDD−TFT)である。また、同様
のTFTは周辺駆動回路にも設けられる。このような構
成からなるEL素子は、単結晶シリコン層を用いたMO
SLDD−TFTで駆動しているので、スイッチング速
度が早く、またリーク電流も少ない。
【0322】なお、前記のフィルタ61については、E
L層90が特定色を発光するものであれば省略可能であ
る。また、EL素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のMOSTFT以外に、高耐圧の
ドライバ素子(高耐圧cMOSTFTとバイポーラ素子
など)を設けるのが有利である。
L層90が特定色を発光するものであれば省略可能であ
る。また、EL素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のMOSTFT以外に、高耐圧の
ドライバ素子(高耐圧cMOSTFTとバイポーラ素子
など)を設けるのが有利である。
【0323】図75(B)には、パッシブマトリクス駆
動のFEDを示す。このFEDは、対向するガラス基板
1−32間の真空部において、両電極92−93間の印
加電圧によって冷陰極94から放出された電子をゲート
ライン95の選択によって対向する蛍光体層96へ入射
させ、所定色の発光を得るものである。
動のFEDを示す。このFEDは、対向するガラス基板
1−32間の真空部において、両電極92−93間の印
加電圧によって冷陰極94から放出された電子をゲート
ライン95の選択によって対向する蛍光体層96へ入射
させ、所定色の発光を得るものである。
【0324】ここで、エミッタライン92は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるMOSTFTが設けられ、エミッタライン9
2の高速駆動に寄与している。なお、このFEDは、各
画素に前記のMOSTFTを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるMOSTFTが設けられ、エミッタライン9
2の高速駆動に寄与している。なお、このFEDは、各
画素に前記のMOSTFTを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
【0325】なお、図75(A)の素子において、EL
層90の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置(LEPD)として構成することができ
る。その他、図75(B)の素子において、ダイヤモン
ド薄膜をカソード側に用いたFEDと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のMOSTFTにより、例えばガリウム系(ガリウム・
アルミニウム・ヒ素など)の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
層90の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置(LEPD)として構成することができ
る。その他、図75(B)の素子において、ダイヤモン
ド薄膜をカソード側に用いたFEDと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のMOSTFTにより、例えばガリウム系(ガリウム・
アルミニウム・ヒ素など)の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
【0326】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々の変形が可能である。
明の技術的思想に基づいて種々の変形が可能である。
【0327】例えば、前述したシリコン膜5の形成時
に、溶解度が大きい周期律表第3族又は第5族の元素
(例えばボロン、リン、アンチモン、ヒ素、アルミニウ
ム、ガリウム、インジウム、ビスマス)を適量ドープす
ることにより、得られるシリコンエピタキシャル成長層
(単結晶シリコン層7)のP型又はN型のチャンネル導
電型や、そのキャリア濃度を任意に制御することができ
る。また、前述した第5の実施の形態(錫・鉛又は錫を
使用)に、前述した第2又は第5の実施の形態の手法を
適用してもよい。
に、溶解度が大きい周期律表第3族又は第5族の元素
(例えばボロン、リン、アンチモン、ヒ素、アルミニウ
ム、ガリウム、インジウム、ビスマス)を適量ドープす
ることにより、得られるシリコンエピタキシャル成長層
(単結晶シリコン層7)のP型又はN型のチャンネル導
電型や、そのキャリア濃度を任意に制御することができ
る。また、前述した第5の実施の形態(錫・鉛又は錫を
使用)に、前述した第2又は第5の実施の形態の手法を
適用してもよい。
【0328】また、ガラス基板からのイオンの拡散防止
のために基板表面にSiN膜(例えば50〜200nm
厚)、さらには必要に応じてSiO2 膜(例えば100
nm厚)を設けてもよく、またこれらの膜に既述した段
差4を形成してもよい。前述した段差はRIE以外にも
イオンミリンダ法などによっても形成可能である。ま
た、前述したように、段差4を基板1に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差4を形成してもよいことはもちろんである。
のために基板表面にSiN膜(例えば50〜200nm
厚)、さらには必要に応じてSiO2 膜(例えば100
nm厚)を設けてもよく、またこれらの膜に既述した段
差4を形成してもよい。前述した段差はRIE以外にも
イオンミリンダ法などによっても形成可能である。ま
た、前述したように、段差4を基板1に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差4を形成してもよいことはもちろんである。
【0329】また、前述したサファイア(Al2 O3 )
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体(例えばマグネシアスピネル)(Mgo・Al2
O3)や、CaF2 、SrF2 、BaF2 、BP、(Y
2 O3 )m 、(ZrO2 )1-m 等が使用可能である。
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体(例えばマグネシアスピネル)(Mgo・Al2
O3)や、CaF2 、SrF2 、BaF2 、BP、(Y
2 O3 )m 、(ZrO2 )1-m 等が使用可能である。
【0330】また、本発明は周辺駆動回路部及び表示部
のTFTに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス、イ
ンダクタンスなどの受動領域を本発明による単結晶シリ
コン層で形成することも可能である。
のTFTに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス、イ
ンダクタンスなどの受動領域を本発明による単結晶シリ
コン層で形成することも可能である。
【0331】
【発明の効果】以上説明したように本発明によれば、特
に単結晶シリコンと格子整合の良い前記物質層(例えば
結晶性サファイア膜)をシードとして、例えばシリコン
を溶解した低融点金属の溶融液からエピタキシャル成長
で単結晶シリコン層を形成し、これをアクティブマトリ
クス基板などの駆動基板の周辺駆動回路のトップゲート
型MOSTFTや、表示部−周辺駆動回路一体型のLC
Dなどの電気光学装置における周辺駆動回路のトップゲ
ート型MOSTFTなどの能動素子、さらには抵抗、イ
ンダクタンス、キャパシタンス等の受動素子のうちの少
なくとも能動素子に用いているので、以下の(A)〜
(H)に示す顕著な効果を有する。
に単結晶シリコンと格子整合の良い前記物質層(例えば
結晶性サファイア膜)をシードとして、例えばシリコン
を溶解した低融点金属の溶融液からエピタキシャル成長
で単結晶シリコン層を形成し、これをアクティブマトリ
クス基板などの駆動基板の周辺駆動回路のトップゲート
型MOSTFTや、表示部−周辺駆動回路一体型のLC
Dなどの電気光学装置における周辺駆動回路のトップゲ
ート型MOSTFTなどの能動素子、さらには抵抗、イ
ンダクタンス、キャパシタンス等の受動素子のうちの少
なくとも能動素子に用いているので、以下の(A)〜
(H)に示す顕著な効果を有する。
【0332】(A)単結晶シリコンと格子整合の良い物
質層(例えば結晶性サファイア膜)を基板上に形成し、
その物質層をシードとして結晶成長(ヘテロエピタキシ
ャル成長)させることにより、540cm2 /v・se
c以上の高い電子移動度の単結晶シリコン層の如き単結
晶半導体層が得られるので、高性能ドライバ内蔵の表示
用薄膜半導体装置などの電気光学装置の製造が可能とな
る。
質層(例えば結晶性サファイア膜)を基板上に形成し、
その物質層をシードとして結晶成長(ヘテロエピタキシ
ャル成長)させることにより、540cm2 /v・se
c以上の高い電子移動度の単結晶シリコン層の如き単結
晶半導体層が得られるので、高性能ドライバ内蔵の表示
用薄膜半導体装置などの電気光学装置の製造が可能とな
る。
【0333】(B)特に単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて単結
晶シリコン基板並の高い電子及び正孔移動度を有するの
で、これから得られる単結晶シリコントップゲート型M
OSTFTは、高いスイッチング特性〔望ましくはさら
に、電界強度を緩和して低リーク電流化するLDD(Li
ghtly doped drain )構造〕を有するnMOS又はpM
OSTFT又はcMOSTFTからなる表示部と、高い
駆動能力のcMOS、nMOS、又はpMOSTFT、
あるいはこれらの混在からなる周辺駆動回路部とを一体
化した構成が可能となり、高画質、高精細、狭額縁、高
効率、大画面の表示パネルが実現する。特に、多結晶シ
リコンでは、LCD用TFTとして高い正孔移動度のp
MOSTFTを形成するのは難しいが、本発明による単
結晶シリコン層では、正孔でも十分に高い移動度を示す
ため、電子と正孔とをそれぞれ単独に、あるいは双方を
組み合わせて駆動する周辺駆動回路を作製することがで
き、これをnMOS又はpMOS又はcMOSのLDD
構造の表示部用TFTと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
モルファスシリコン層や多結晶シリコン層に比べて単結
晶シリコン基板並の高い電子及び正孔移動度を有するの
で、これから得られる単結晶シリコントップゲート型M
OSTFTは、高いスイッチング特性〔望ましくはさら
に、電界強度を緩和して低リーク電流化するLDD(Li
ghtly doped drain )構造〕を有するnMOS又はpM
OSTFT又はcMOSTFTからなる表示部と、高い
駆動能力のcMOS、nMOS、又はpMOSTFT、
あるいはこれらの混在からなる周辺駆動回路部とを一体
化した構成が可能となり、高画質、高精細、狭額縁、高
効率、大画面の表示パネルが実現する。特に、多結晶シ
リコンでは、LCD用TFTとして高い正孔移動度のp
MOSTFTを形成するのは難しいが、本発明による単
結晶シリコン層では、正孔でも十分に高い移動度を示す
ため、電子と正孔とをそれぞれ単独に、あるいは双方を
組み合わせて駆動する周辺駆動回路を作製することがで
き、これをnMOS又はpMOS又はcMOSのLDD
構造の表示部用TFTと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
【0334】(C)そして、前記した低融点金属の溶融
液についてはこれを低温(例えば350℃)で調製し、
それより少し高いだけの温度に加熱した基板上に塗布な
どの方法で形成することができることから、比較的低温
(例えば300〜400℃)でシリコン単結晶を均一に
形成することができる。したがって、歪点の比較的低い
ガラス基板や耐熱性有機基板などの入手し易く、低コス
トで物性も良好な基板を用いることができ、また基板の
大型化も可能となる。
液についてはこれを低温(例えば350℃)で調製し、
それより少し高いだけの温度に加熱した基板上に塗布な
どの方法で形成することができることから、比較的低温
(例えば300〜400℃)でシリコン単結晶を均一に
形成することができる。したがって、歪点の比較的低い
ガラス基板や耐熱性有機基板などの入手し易く、低コス
トで物性も良好な基板を用いることができ、また基板の
大型化も可能となる。
【0335】(D)固相成長法の場合のような中温で長
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となるから、生産性が高く、高価
な製造設備が不要でコストダウンが可能になる。
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となるから、生産性が高く、高価
な製造設備が不要でコストダウンが可能になる。
【0336】(E)このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、多結晶シ
リコンやアモルファスシリコンと低融点金属との組成
比、基板の加熱温度や冷却速度等の調整により、広範囲
のP型又はN型の導電型と高移動度の単結晶シリコン層
が容易に得られるので、Vth(しきい値)調整が容易
になり、低抵抗化による高速動作も可能になる。
は、結晶性サファイア膜等の物質層の結晶性、多結晶シ
リコンやアモルファスシリコンと低融点金属との組成
比、基板の加熱温度や冷却速度等の調整により、広範囲
のP型又はN型の導電型と高移動度の単結晶シリコン層
が容易に得られるので、Vth(しきい値)調整が容易
になり、低抵抗化による高速動作も可能になる。
【0337】(F)また、物質層上の半導体(アモルフ
ァスシリコン又は多結晶シリコン)膜、あるいは半導体
含有低融点金属層の成膜時に、N型あるいはP型のキャ
リア不純物(ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど)を適量混入(導入)すれば、単
結晶半導体層(単結晶シリコン層)の不純物種及び/又
はその濃度、すなわちP型/N型等の導電型及び/又は
キャリア濃度を任意に制御することができる。
ァスシリコン又は多結晶シリコン)膜、あるいは半導体
含有低融点金属層の成膜時に、N型あるいはP型のキャ
リア不純物(ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど)を適量混入(導入)すれば、単
結晶半導体層(単結晶シリコン層)の不純物種及び/又
はその濃度、すなわちP型/N型等の導電型及び/又は
キャリア濃度を任意に制御することができる。
【0338】(G)結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【0339】(H)低融点金属層を、錫あるいは錫と鉛
との合金、又は、半導体を含有した錫あるいは錫と鉛と
の合金によって形成していることから、得られた単結晶
シリコン層(単結晶半導体層)中に錫や鉛が混入してし
まっても、これらは周期律表第4族の元素であってシリ
コン層中でキャリアにならず、そのためシリコン層は高
抵抗なものとなる。また、シリコン層中に残留する錫や
鉛は結晶欠陥を電気的に不活性にするため、得られたシ
リコン層は接合リークが低減され、電子移動度が高めら
れたものとなる。
との合金、又は、半導体を含有した錫あるいは錫と鉛と
の合金によって形成していることから、得られた単結晶
シリコン層(単結晶半導体層)中に錫や鉛が混入してし
まっても、これらは周期律表第4族の元素であってシリ
コン層中でキャリアにならず、そのためシリコン層は高
抵抗なものとなる。また、シリコン層中に残留する錫や
鉛は結晶欠陥を電気的に不活性にするため、得られたシ
リコン層は接合リークが低減され、電子移動度が高めら
れたものとなる。
【図1】本発明の第1の実施の形態によるLCD(液晶
表示装置)の製造プロセスを工程順に示す断面図であ
る。
表示装置)の製造プロセスを工程順に示す断面図であ
る。
【図2】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図3】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図4】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図5】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図6】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図7】同、LCDの要部断面図である。
【図8】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
するための概略斜視図である。
【図9】グラフォエピタキシャル成長技術における、各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
【図10】本発明の第1の実施の形態によるLCDの全
体の概略レイアウトを示す斜視図である。
体の概略レイアウトを示す斜視図である。
【図11】同、LCDの等価回路図である。
【図12】同、LCDの概略構成図である。
【図13】本発明の第2の実施の形態によるLCDの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図14】同、LCDの要部断面図である。
【図15】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図16】本発明の第5の実施の形態によるLCDの要
部断面図である。
部断面図である。
【図17】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図18】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図19】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図20】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図21】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図22】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図23】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図24】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図25】本発明の第6の実施の形態によるLCDの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図26】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図27】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図28】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図29】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図30】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図31】同、LCDの製造時の要部断面図である。
【図32】同、LCDの製造時の要部断面図である。
【図33】本発明の第7の実施の形態によるLCDの各
種TFTを示す平面図又は断面図である。
種TFTを示す平面図又は断面図である。
【図34】同、LCDの製造時の各種TFTを示す断面
図である。
図である。
【図35】同、LCDの要部断面図である。
【図36】本発明の第8の実施の形態によるLCDの要
部断面図又は平面図である。
部断面図又は平面図である。
【図37】同、LCDの各種TFTの要部断面図であ
る。
る。
【図38】同、LCDのTFTの等価回路図である。
【図39】本発明の第9の実施の形態によるLCDのT
FTの要部断面図である。
FTの要部断面図である。
【図40】本発明の第10の実施の形態によるLCDの
製造プロセスを工程順に示す断面図である。
製造プロセスを工程順に示す断面図である。
【図41】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図42】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図43】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図44】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図45】同、LCDの要部断面図である。
【図46】本発明の第11の実施の形態によるLCDの
製造プロセスを工程順に示す断面図である。
製造プロセスを工程順に示す断面図である。
【図47】同、LCDの要部断面図である。
【図48】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図49】本発明の第12の実施の形態によるLCDの
要部断面図である。
要部断面図である。
【図50】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図51】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図52】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図53】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図54】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図55】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図56】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図57】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図58】本発明の第13の実施の形態によるLCDの
製造プロセスを工程順に示す断面図である。
製造プロセスを工程順に示す断面図である。
【図59】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図60】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図61】本発明の第14の実施の形態によるLCDの
要部断面図又は平面図である。
要部断面図又は平面図である。
【図62】同、LCDの各種TFTの要部断面図であ
る。
る。
【図63】本発明の第15の実施の形態によるLCDの
各部TFTの組み合わせを示す図である。
各部TFTの組み合わせを示す図である。
【図64】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図65】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図66】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図67】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図68】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図69】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図70】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図71】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図72】本発明の第16の実施の形態によるLCDの
概略レイアウト図である。
概略レイアウト図である。
【図73】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図74】本発明の第17の実施の形態によるデバイス
の概略レイアウト図である。
の概略レイアウト図である。
【図75】本発明の第18の実施の形態によるEL及び
FEDの要部断面図である。
FEDの要部断面図である。
1…基板、4…段差、5…シリコン膜、6…低融点金属
層、7…単結晶シリコン層、9…スパッタ膜、11…ゲ
ート電極、12…ゲート酸化膜、14,17…N型不純
物イオン、15…LDD部、18,19…N+ 型ソース
又はドレイン領域、21…P型不純物イオン、22,2
3…P+ ソース又はドレイン領域、25,36…絶縁
膜、26,27,31,41…電極、29…反射膜、3
0…LCD(TFT)基板、50…結晶性サファイア膜
層、7…単結晶シリコン層、9…スパッタ膜、11…ゲ
ート電極、12…ゲート酸化膜、14,17…N型不純
物イオン、15…LDD部、18,19…N+ 型ソース
又はドレイン領域、21…P型不純物イオン、22,2
3…P+ ソース又はドレイン領域、25,36…絶縁
膜、26,27,31,41…電極、29…反射膜、3
0…LCD(TFT)基板、50…結晶性サファイア膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 627G (72)発明者 佐藤 勇一 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 Fターム(参考) 2H092 JA25 JA26 JA33 JA35 JA36 JA44 JB44 JB57 JB58 JB68 KA03 KA04 KA05 KA12 KA18 KB13 KB22 KB24 KB25 KB26 MA02 MA03 MA05 MA07 MA08 MA15 MA18 MA24 MA27 MA29 MA41 NA21 NA27 NA28 PA01 PA08 PA12 QA05 5C058 AA09 5F110 AA06 AA08 AA09 AA18 AA30 BB02 BB04 BB05 CC02 CC08 DD01 DD02 DD04 DD07 DD13 DD14 DD21 EE04 EE06 EE23 EE28 EE30 EE43 EE44 FF02 FF03 FF10 FF24 FF29 FF30 GG02 GG12 GG13 GG15 GG32 GG34 HJ01 HJ04 HJ13 HL03 HL06 HM15 HM18 NN03 NN04 NN23 NN24 NN25 NN35 NN44 NN46 NN47 NN54 PP02 PP03 PP08 PP23 PP24 PP31 PP34 QQ01 QQ03 QQ09 QQ11 QQ19
Claims (188)
- 【請求項1】 画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第1の基板上に
有し、この第1の基板と第2の基板との間に所定の光学
材料を介在させてなる電気光学装置において、 前記第1の基板の一方の面上に、単結晶半導体と格子整
合の良い物質層が形成され、 この物質層を含む前記第1の基板上に、半導体を含有し
た錫あるいは鉛あるいは錫と鉛との合金からなる低融点
金属の溶融液層が形成され、さらに該低融点金属の溶融
液層が冷却処理されることにより前記物質層をシードと
して前記半導体がヘテロエピタキシャル成長させられ、
析出されてなる単結晶半導体層が形成され、 この単結晶半導体層が能動素子及び受動素子のうちの少
なくとも能動素子を構成していることを特徴とする電気
光学装置。 - 【請求項2】 前記半導体からなる膜がアモルファスシ
リコン又は多結晶シリコンであり、前記単結晶半導体層
が単結晶シリコン層である、請求項1記載の電気光学装
置。 - 【請求項3】 前記単結晶半導体層は、N型あるいはP
型のキャリア不純物が混入されたことによってその比抵
抗が調整されてなる、請求項2記載の電気光学装置。 - 【請求項4】 前記単結晶半導体層をチャンネル領域、
ソース領域、及びドレイン領域とし、前記チャンネル領
域の上部にゲート部を有する、トップゲート型の第1の
薄膜トランジスタが前記周辺駆動回路部の少なくとも一
部を構成している、請求項2記載の電気光学装置。 - 【請求項5】 前記第1の基板として絶縁基板が用いら
れ、前記物質層がサファイア、スピネル構造体、フッ化
カルシウム、フッ化ストロンチウム、フッ化バリウム、
リン化ボロン、酸化イットリウム及び酸化ジルコニアか
らなる群より選ばれた物質で形成されている、請求項2
記載の電気光学装置。 - 【請求項6】 前記第1の基板と前記単結晶半導体層と
の間に拡散バリア層が設けられてなる、請求項2記載の
電気光学装置。 - 【請求項7】 前記単結晶シリコン層下の前記ゲート部
が、その側端部にて台形状になっている、請求項2記載
の電気光学装置。 - 【請求項8】 前記周辺駆動回路部において、前記第1
の薄膜トランジスタ以外に、多結晶又はアモルファスシ
リコン層をチャンネル領域とし、このチャンネル領域の
上部及び/又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などが
設けられている、請求項4記載の電気光学装置。 - 【請求項9】 前記表示部において、前記画素電極をス
イッチングするためのスイッチング素子が前記第1の基
板上に設けられている、請求項4記載の電気光学装置。 - 【請求項10】 前記第1の薄膜トランジスタが、チャ
ンネル領域の上部及び/又は下部にゲート部を有するト
ップゲート型、ボトムゲート型、又はデュアルゲート型
のうちのトップゲート型であり、かつ、前記スイッチン
グ素子が、チャンネル領域の上部及び/又は下部にゲー
ト部を有するトップゲート型、ボトムゲート型、又はデ
ュアルゲート型の第2の薄膜トランジスタである、請求
項9記載の電気光学装置。 - 【請求項11】 前記チャンネル領域の下部に設けられ
たゲート電極は耐熱性材料で形成されている、請求項1
0記載の電気光学装置。 - 【請求項12】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがnチャンネル型、pチャンネル型、
又は相補型の絶縁ゲート電界効果トランジスタを構成し
ている、請求項10記載の電気光学装置。 - 【請求項13】 前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とnチャンネル型との組、相補型とpチ
ャンネル型との組、又は相補型とnチャンネル型とpチ
ャンネル型との組からなる、請求項12記載の電気光学
装置。 - 【請求項14】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタの少なくとも一部がLDD構造
を有し、このLDD構造がゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプである、請求項10記載の電気光学
装置。 - 【請求項15】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャンネ
ル領域内に2以上の分岐した同電位の、又は分割された
異電位又は同電位のゲート電極を有する、請求項10記
載の電気光学装置。 - 【請求項16】 前記周辺駆動回路部及び/又は前記表
示部のn又はpチャンネル型の薄膜トランジスタがデュ
アルゲート型であるときには、上部又は下部ゲート電極
が電気的にオープンとされるかあるいは任意の負電圧
(nチャンネル型の場合)又は正電圧(pチャンネル型
の場合)が印加され、ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作される、請求項10記
載の電気光学装置。 - 【請求項17】 前記周辺駆動回路部の薄膜トランジス
タがnチャンネル型、pチャンネル型、又は相補型の前
記第1の薄膜トランジスタであり、前記表示部の薄膜ト
ランジスタが、単結晶シリコン層をチャンネル領域とす
るときにはnチャンネル型、pチャンネル型、又は相補
型であり、多結晶シリコン層をチャンネル領域とすると
きにはnチャンネル型、pチャンネル型、又は相補型で
あり、アモルファスシリコン層をチャンネル領域とする
ときにはnチャンネル型、pチャンネル型、又は相補型
である、請求項12記載の電気光学装置。 - 【請求項18】 前記第1の基板及び/又はその上の膜
に段差が形成され、この段差を形成した第1の基板上に
前記物質層が形成され、この物質層上に前記単結晶半導
体層が形成されている、請求項2記載の電気光学装置。 - 【請求項19】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項18記載の電気光学装置。 - 【請求項20】 前記第1の基板及び/又はその上の膜
に段差が形成され、この段差を形成した第1の基板上に
前記物質層が形成され、この物質層上に前記単結晶半導
体層が形成されている、請求項4記載の電気光学装置。 - 【請求項21】 前記第1の薄膜トランジスタが、前記
第1の基板及び/又はその上の膜に形成された前記段差
による基板凹部内及び/又は外に設けられている、請求
項20記載の電気光学装置。 - 【請求項22】 前記段差が、前記能動素子である薄膜
トランジスタのチャンネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成されている、請求項20記載の電気光学装置。 - 【請求項23】 前記物質層に段差が形成され、この段
差を含む前記物質層上に前記単結晶半導体層が形成され
ている、請求項2記載の電気光学装置。 - 【請求項24】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとなってい
る、請求項21記載の電気光学装置。 - 【請求項25】 前記物質層に段差が形成され、この段
差を含む前記物質層上に前記単結晶半導体層が形成され
ている、請求項4記載の電気光学装置。 - 【請求項26】 前記第1の薄膜トランジスタが、前記
第1の基板及び/又はその上の膜に形成された前記段差
による基板凹部内及び/又は外に設けられている、請求
項25記載の電気光学装置。 - 【請求項27】 前記段差が、前記能動素子である薄膜
トランジスタのチャンネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成されている、請求項23記載の電気光学装置。 - 【請求項28】 前記第1の基板及び/又はその上の膜
に段差が形成され、この段差を含む前記第1の基板上に
単結晶、多結晶又はアモルファスシリコン層が形成さ
れ、前記第2の薄膜トランジスタが、前記単結晶、多結
晶又はアモルファスシリコン層をチャンネル領域、ソー
ス領域及びドレイン領域とし、前記チャンネル領域の上
部及び/又は下部にゲート部を有する、請求項10記載
の電気光学装置。 - 【請求項29】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとなってい
る、請求項28記載の電気光学装置。 - 【請求項30】 前記第1及び/又は第2の薄膜トラン
ジスタのソース又はドレイン領域が前記段差を含む領域
上に形成されている、請求項28記載の電気光学装置。 - 【請求項31】 前記第2の薄膜トランジスタが、前記
第1の基板及び/又はその上の膜に形成された前記段差
による基板凹部内及び/又は外に設けられている、請求
項28記載の電気光学装置。 - 【請求項32】 前記段差が、前記第2の薄膜トランジ
スタの前記チャンネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成されている、請求項28記載の電気光学装
置。 - 【請求項33】 前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項28記載の電気光学装置。 - 【請求項34】 前記第1の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
が設けられている、請求項28記載の電気光学装置。 - 【請求項35】 前記第1の基板がガラス基板又は耐熱
性有機基板である、請求項2記載の電気光学装置。 - 【請求項36】 前記第1の基板が光学的に不透明又は
透明である、請求項2記載の電気光学装置。 - 【請求項37】 前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項2記載の電気光学
装置。 - 【請求項38】 前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項2記載の電
気光学装置。 - 【請求項39】 前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項2記載の電気
光学装置。 - 【請求項40】 前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項9記載の電気光学装置。 - 【請求項41】 前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項9記載
の電気光学装置。 - 【請求項42】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項2記載の電気光学装置。 - 【請求項43】 前記第1の基板上には、前記周辺駆動
回路部及び/又は表示部の動作を制御する制御部が設け
られている、請求項1記載の電気光学装置。 - 【請求項44】 前記制御部は、CPU、メモリ、又は
これらを混載してなるシステムLSIから構成されてな
るいわゆるコンピューターシステムを一体形成したシス
テムオンパネルの、請求項43記載の電気光学装置。 - 【請求項45】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る、電気光学装置用の駆動基板において、 前記基板の一方の面上に、単結晶半導体と格子整合の良
い物質層が形成され、 この物質層を含む前記基板上に、半導体を含有した錫あ
るいは鉛あるいは錫と鉛との合金からなる低融点金属の
溶融液層が形成され、さらに該低融点金属の溶融液層が
冷却処理されることにより前記物質層をシードとして前
記半導体がヘテロエピタキシャル成長させられ、析出さ
れてなる単結晶半導体層が形成され、 この単結晶半導体層が能動素子及び受動素子のうちの少
なくとも能動素子を構成していることを特徴とする電気
光学装置用の駆動基板。 - 【請求項46】 前記半導体からなる膜がアモルファス
シリコン又は多結晶シリコンであり、前記単結晶半導体
層が単結晶シリコン層である、請求項45記載の電気光
学装置用の駆動基板。 - 【請求項47】 前記単結晶半導体層は、N型あるいは
P型のキャリア不純物が混入されたことによってその比
抵抗が調整されてなる、請求項46記載の電気光学装置
用の駆動基板。 - 【請求項48】 前記単結晶半導体層をチャンネル領
域、ソース領域、及びドレイン領域とし、前記チャンネ
ル領域の上部にゲート部を有する、トップゲート型の第
1の薄膜トランジスタが前記周辺駆動回路部の少なくと
も一部を構成している、請求項46記載の電気光学装置
用の駆動基板。 - 【請求項49】 前記基板として絶縁基板が用いられ、
前記物質層がサファイア、スピネル構造体、フッ化カル
シウム、フッ化ストロンチウム、フッ化バリウム、リン
化ボロン、酸化イットリウム及び酸化ジルコニアからな
る群より選ばれた物質で形成されている、請求項46記
載の電気光学装置用の駆動基板。 - 【請求項50】 前記基板と前記単結晶半導体層との間
に拡散バリア層が設けられてなる、請求項46記載の電
気光学装置用の駆動基板。 - 【請求項51】 前記単結晶シリコン層下の前記ゲート
部が、その側端部にて台形状になっている、請求項46
記載の電気光学装置用の駆動基板。 - 【請求項52】 前記周辺駆動回路部において、前記第
1の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び/又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などが
設けられている、請求項48記載の電気光学装置用の駆
動基板。 - 【請求項53】 前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子が前記基板上
に設けられている、請求項48記載の電気光学装置用の
駆動基板。 - 【請求項54】 前記第1の薄膜トランジスタが、チャ
ンネル領域の上部及び/又は下部にゲート部を有するト
ップゲート型、ボトムゲート型、又はデュアルゲート型
のうちのトップゲート型であり、かつ、前記スイッチン
グ素子が、チャンネル領域の上部及び/又は下部にゲー
ト部を有するトップゲート型、ボトムゲート型、又はデ
ュアルゲート型の第2の薄膜トランジスタである、請求
項53記載の電気光学装置用の駆動基板。 - 【請求項55】 前記チャンネル領域の下部に設けられ
たゲート電極は耐熱性材料で形成されている、請求項5
4記載の電気光学装置用の駆動基板。 - 【請求項56】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがnチャンネル型、pチャンネル型、
又は相補型の絶縁ゲート電界効果トランジスタを構成し
ている、請求項54記載の電気光学装置用の駆動基板。 - 【請求項57】 前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とnチャンネル型との組、相補型とpチ
ャンネル型との組、又は相補型とnチャンネル型とpチ
ャンネル型との組からなる、請求項56記載の電気光学
装置用の駆動基板。 - 【請求項58】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタの少なくとも一部がLDD構造
を有し、このLDD構造がゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプである、請求項54記載の電気光学
装置用の駆動基板。 - 【請求項59】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャンネ
ル領域内に2以上の分岐した同電位の、又は分割された
異電位又は同電位のゲート電極を有する、請求項54記
載の電気光学装置用の駆動基板。 - 【請求項60】 前記周辺駆動回路部及び/又は前記表
示部のn又はpチャンネル型の薄膜トランジスタがデュ
アルゲート型であるときには、上部又は下部ゲート電極
が電気的にオープンとされるかあるいは任意の負電圧
(nチャンネル型の場合)又は正電圧(pチャンネル型
の場合)が印加され、ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作される、請求項54記
載の電気光学装置用の駆動基板。 - 【請求項61】 前記周辺駆動回路部の薄膜トランジス
タがnチャンネル型、pチャンネル型、又は相補型の前
記第1の薄膜トランジスタであり、前記表示部の薄膜ト
ランジスタが、単結晶シリコン層をチャンネル領域とす
るときにはnチャンネル型、pチャンネル型、又は相補
型であり、多結晶シリコン層をチャンネル領域とすると
きにはnチャンネル型、pチャンネル型、又は相補型で
あり、アモルファスシリコン層をチャンネル領域とする
ときにはnチャンネル型、pチャンネル型、又は相補型
である、請求項56記載の電気光学装置用の駆動基板。 - 【請求項62】 前記基板及び/又はその上の膜に段差
が形成され、この段差を形成した基板上に前記物質層が
形成され、この物質層上に前記単結晶半導体層が形成さ
れている、請求項46記載の電気光学装置用の駆動基
板。 - 【請求項63】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項62記載の電気光学装置用の駆動基板。 - 【請求項64】 前記基板及び/又はその上の膜に段差
が形成され、この段差を形成した基板上に前記物質層が
形成され、この物質層上に前記単結晶半導体層が形成さ
れている、請求項48記載の電気光学装置用の駆動基
板。 - 【請求項65】 前記第1の薄膜トランジスタが、前記
基板及び/又はその上の膜に形成された前記段差による
基板凹部内及び/又は外に設けられている、請求項64
記載の電気光学装置用の駆動基板。 - 【請求項66】 前記段差が、前記能動素子である薄膜
トランジスタのチャンネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成されている、請求項64記載の電気光学装置用の駆
動基板。 - 【請求項67】 前記物質層に段差が形成され、この段
差を含む前記物質層上に前記単結晶半導体層が形成され
ている、請求項46記載の電気光学装置用の駆動基板。 - 【請求項68】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとなってい
る、請求項65記載の電気光学装置用の駆動基板。 - 【請求項69】 前記物質層に段差が形成され、この段
差を含む前記物質層上に前記単結晶半導体層が形成され
ている、請求項48記載の電気光学装置用の駆動基板。 - 【請求項70】 前記第1の薄膜トランジスタが、前記
基板及び/又はその上の膜に形成された前記段差による
基板凹部内及び/又は外に設けられている、請求項69
記載の電気光学装置用の駆動基板。 - 【請求項71】 前記段差が、前記能動素子である薄膜
トランジスタのチャンネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成されている、請求項67記載の電気光学装置用の駆
動基板。 - 【請求項72】 前記基板及び/又はその上の膜に段差
が形成され、この段差を含む前記基板上に単結晶、多結
晶又はアモルファスシリコン層が形成され、前記第2の
薄膜トランジスタが、前記単結晶、多結晶又はアモルフ
ァスシリコン層をチャンネル領域、ソース領域及びドレ
イン領域とし、前記チャンネル領域の上部及び/又は下
部にゲート部を有する、請求項54記載の電気光学装置
用の駆動基板。 - 【請求項73】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとなってい
る、請求項72記載の電気光学装置用の駆動基板。 - 【請求項74】 前記第1及び/又は第2の薄膜トラン
ジスタのソース又はドレイン領域が前記段差を含む領域
上に形成されている、請求項72記載の電気光学装置用
の駆動基板。 - 【請求項75】 前記第2の薄膜トランジスタが、前記
基板及び/又はその上の膜に形成された前記段差による
基板凹部内及び/又は外に設けられている、請求項72
記載の電気光学装置用の駆動基板。 - 【請求項76】 前記段差が、前記第2の薄膜トランジ
スタの前記チャンネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成されている、請求項72記載の電気光学装置
用の駆動基板。 - 【請求項77】 前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項72記載の電気光学装置用の駆動基
板。 - 【請求項78】 前記基板と前記単結晶、多結晶、又は
アモルファスシリコン層との間に拡散バリア層が設けら
れている、請求項72記載の電気光学装置用の駆動基
板。 - 【請求項79】 前記基板がガラス基板又は耐熱性有機
基板である、請求項46記載の電気光学装置用の駆動基
板。 - 【請求項80】 前記基板が光学的に不透明又は透明で
ある、請求項46記載の電気光学装置用の駆動基板。 - 【請求項81】 前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項46記載の電気光
学装置用の駆動基板。 - 【請求項82】 前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項46記載の
電気光学装置用の駆動基板。 - 【請求項83】 前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項46記載の電
気光学装置用の駆動基板。 - 【請求項84】 前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項53記載の電気光学装置用の駆動基板。 - 【請求項85】 前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項53記
載の電気光学装置用の駆動基板。 - 【請求項86】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項46記載の電気光学装置用の駆動基板。 - 【請求項87】 前記基板上には、前記周辺駆動回路部
及び/又は表示部の動作を制御する制御部が設けられて
いる、請求項45記載の電気光学装置用の駆動基板。 - 【請求項88】 前記制御部は、CPU、メモリ、又は
これらを混載してなるシステムLSIから構成されてな
るいわゆるコンピューターシステムを一体形成したシス
テムオンパネルの、請求項87記載の電気光学装置用の
駆動基板。 - 【請求項89】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを第1の基板上
に有し、この第1の基板と第2の基板との間に所定の光
学材料を介在させてなる電気光学装置の製造方法におい
て、 前記第1の基板の一方の面上に、単結晶半導体と格子整
合の良い物質層を形成する工程と、 前記物質層上に、半導体を含有した錫あるいは鉛あるい
は錫と鉛との合金からなる低融点金属の溶融液層を形成
する工程と、 前記低融点金属の溶融液層を冷却処理することにより前
記物質層をシードとして前記半導体をエピタキシャル成
長させ、単結晶半導体層を析出させる工程と、 この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程
と、を有することを特徴とする電気光学装置の製造方
法。 - 【請求項90】 前記半導体からなる膜がアモルファス
シリコン又は多結晶シリコンであり、前記単結晶半導体
層が単結晶シリコン層である、請求項89記載の電気光
学装置の製造方法。 - 【請求項91】 前記低融点金属の溶融液層にN型ある
いはP型のキャリア不純物を混入することにより、得ら
れる単結晶半導体層の不純物種及び/又はその濃度を制
御する、請求項90記載の電気光学装置の製造方法。 - 【請求項92】 前記低融点金属の溶融液を加熱した前
記基板上に塗布し、所定時間保持した後、前記冷却処理
を行う、請求項90記載の電気光学装置の製造方法。 - 【請求項93】 前記単結晶半導体層に前記所定の処理
を行うに先立ち、該単結晶半導体層にN型あるいはP型
のキャリア不純物を混入してその比抵抗を調整する、請
求項90記載の電気光学装置の製造方法。 - 【請求項94】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャンネル領
域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部にゲート部を有し、前記周辺
駆動回路部の少なくとも一部を構成するトップゲート型
の第1の薄膜トランジスタを形成する工程と、を有する
請求項90記載の電気光学装置の製造方法。 - 【請求項95】 前記第1の基板として絶縁基板を用
い、前記物質層をサファイア、スピネル構造体、フッ化
カルシウム、フッ化ストロンチウム、フッ化バリウム、
リン化ボロン、酸化イットリウム及び酸化ジルコニアか
らなる群より選ばれた物質で形成する、請求項90記載
の電気光学装置の製造方法。 - 【請求項96】 前記第1の基板上に拡散バリア層を形
成し、この上に前記単結晶半導体層を形成する、請求項
90記載の電気光学装置の製造方法。 - 【請求項97】 前記周辺駆動回路部において、前記第
1の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び/又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項94記載の電気光学装置の製造方法。 - 【請求項98】 前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子を前記第1の
基板上に設ける、請求項94記載の電気光学装置の製造
方法。 - 【請求項99】 前記第1の薄膜トランジスタを、チャ
ンネル領域の上部及び/又は下部にゲート部を有するト
ップゲート型、ボトムゲート型、又はデュアルゲート型
のうちのトップゲート型とし、 前記スイッチング素子として、チャンネル領域の上部及
び/又は下部にゲート部を有するトップゲート型、ボト
ムゲート型、又はデュアルゲート型の第2の薄膜トラン
ジスタを形成する、請求項98記載の電気光学装置の製
造方法。 - 【請求項100】 前記チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成する、請求項99記
載の電気光学装置の製造方法。 - 【請求項101】 前記第2の薄膜トランジスタをボト
ムゲート型又はデュアルゲート型とするときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記物質層の形成工程を
含めて前記第1の薄膜トランジスタと共通の工程を経て
前記第2の薄膜トランジスタを形成する、請求項99記
載の電気光学装置の製造方法。 - 【請求項102】 前記下部ゲート部上に前記単結晶半
導体層を形成した後、この単結晶半導体層にN型あるい
はP型のキャリア不純物を導入してソース及びドレイン
領域を形成し、その後活性化処理を行う、請求項101
記載の電気光学装置の製造方法。 - 【請求項103】 前記単結晶半導体層の形成後にレジ
ストをマスクとして前記第1及び第2の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物のイオン注
入で形成し、このイオン注入後に前記活性化を行い、ゲ
ート絶縁膜の形成後に、前記第1の薄膜トランジスタの
ゲート電極を形成する、請求項102記載の電気光学装
置の製造方法。 - 【請求項104】 前記第2の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
にレジストをマスクとして前記第2の薄膜トランジスタ
の各ソース及びドレイン領域を不純物のイオン注入で形
成し、このイオン注入後に活性化処理を行い、その後前
記第2の薄膜トランジスタのゲート絶縁膜とゲート電極
とからなるゲート部を形成する、請求項99記載の電気
光学装置の製造方法。 - 【請求項105】 前記第2の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
に前記第1及び第2の薄膜トランジスタのゲート絶縁膜
と耐熱性材料からなる各ゲート電極を形成して各ゲート
部を形成し、これらゲート部をマスクとして前記第1及
び第2の薄膜トランジスタの各ソース及びドレイン領域
を不純物元素のイオン注入で形成し、このイオン注入後
に活性化処理を行う、請求項99記載の電気光学装置の
製造方法。 - 【請求項106】 前記周辺駆動回路部及び前記表示部
の薄膜トランジスタとして、nチャンネル型、pチャン
ネル型、又は相補型の絶縁ゲート電界効果トランジスタ
を構成する、請求項99記載の電気光学装置の製造方
法。 - 【請求項107】 前記周辺駆動回路部の前記薄膜トラ
ンジスタを相補型とnチャンネル型との組、相補型とp
チャンネル型との組、又は相補型とnチャンネル型とp
チャンネル型との組で形成する、請求項106記載の電
気光学装置の製造方法。 - 【請求項108】 前記周辺駆動回路部及び/又は前記
表示部の薄膜トランジスタの少なくとも一部をLDD構
造とし、このLDD構造をゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプとする、請求項101記載の電気光
学装置の製造方法。 - 【請求項109】 前記LDD構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う、請求項108記載の電気光学装置の製造方
法。 - 【請求項110】 前記第1の基板の一方の面上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
単結晶、多結晶、又はアモルファスシリコン層をチャン
ネル領域、ソース領域及びドレイン領域とし、その上部
及び/又は下部にゲート部を有する前記第2の薄膜トラ
ンジスタを形成する、請求項106記載の電気光学装置
の製造方法。 - 【請求項111】 前記周辺駆動回路部の薄膜トランジ
スタをnチャンネル型、pチャンネル型、又は相補型の
前記第1の薄膜トランジスタとし、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層をチャンネル領域とす
るときにはnチャンネル型、pチャンネル型、又は相補
型とし、多結晶シリコン層をチャンネル領域とするとき
にはnチャンネル型、pチャンネル型、又は相補型と
し、アモルファスシリコン層をチャンネル領域とすると
きにはnチャンネル型、pチャンネル型、又は相補型と
する、請求項110記載の電気光学装置の製造方法。 - 【請求項112】 前記第1の基板及び/又はその上の
膜に段差を形成し、この段差を形成した第1の基板上に
前記物質層を形成し、この物質層上に前記単結晶半導体
層を形成する、請求項90記載の電気光学装置の製造方
法。 - 【請求項113】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項112記載の電気光学装置の製造方法。 - 【請求項114】 前記第1の基板及び/又はその上の
膜に段差を形成し、この段差を形成した第1の基板上に
前記物質層を形成し、この物質層上に前記単結晶半導体
層を形成する、請求項94記載の電気光学装置の製造方
法。 - 【請求項115】 前記第1の薄膜トランジスタを、前
記第1の基板及び/又はその上の膜に形成された前記段
差による基板凹部内及び/又は外に設ける、請求項11
4記載の電気光学装置の製造方法。 - 【請求項116】 前記段差を、前記能動素子である薄
膜トランジスタのチャンネル領域、ソース領域、及びド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項114記載の電気光学装置の製造
方法。 - 【請求項117】 前記物質層に段差を形成し、この段
差を含む前記物質層上に前記単結晶半導体層を形成す
る、請求項90記載の電気光学装置の製造方法。 - 【請求項118】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項117記載の電気光学装置の製造方法。 - 【請求項119】 前記物質層に段差を形成し、この段
差を含む前記物質層上に前記単結晶半導体層を形成す
る、請求項94記載の電気光学装置の製造方法。 - 【請求項120】 前記第1の薄膜トランジスタを、前
記第1の基板及び/又はその上の膜に形成された前記段
差による基板凹部内及び/又は外に設ける、請求項11
9記載の電気光学装置の製造方法。 - 【請求項121】 前記段差を、前記能動素子である薄
膜トランジスタのチャンネル領域、ソース領域、及びド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項117記載の電気光学装置の製造
方法。 - 【請求項122】 前記第1の基板及び/又はその上の
膜に段差を形成し、この段差を形成した第1の基板上に
単結晶、多結晶、又はアモルファスシリコン層を形成
し、前記単結晶、多結晶、又はアモルファスシリコン層
をチャンネル領域、ソース領域、及びドレイン領域と
し、前記チャンネル領域の上部及び/又は下部にゲート
部を有する前記第2の薄膜トランジスタを形成する、請
求項99記載の電気光学装置の製造方法。 - 【請求項123】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項122記載の電気光学装置の製造方法。 - 【請求項124】 前記第1及び/又は第2の薄膜トラ
ンジスタのソース又はドレイン領域を前記段差を含む領
域上に形成する、請求項122記載の電気光学装置の製
造方法。 - 【請求項125】 前記第2の薄膜トランジスタを、前
記第1の基板及び/又はその上の膜に形成された前記段
差による基板凹部内及び/又は外に設ける、請求項12
2記載の電気光学装置の製造方法。 - 【請求項126】 前記段差を、前記第2の薄膜トラン
ジスタの前記チャンネル領域、前記ソース領域、及び前
記ドレイン領域で形成される素子領域の少なくとも一辺
に沿って形成する、請求項122記載の電気光学装置の
製造方法。 - 【請求項127】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項122記載の電気光学装置の製造方法。 - 【請求項128】 前記第1の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
を設ける、請求項122記載の電気光学装置の製造方
法。 - 【請求項129】 前記第1の基板をガラス基板又は耐
熱性有機基板とする、請求項90記載の電気光学装置の
製造方法。 - 【請求項130】 前記第1の基板を光学的に不透明又
は透明とする、請求項90記載の電気光学装置の製造方
法。 - 【請求項131】 前記画素電極を反射型又は透過型の
表示部用として設ける、請求項86記載の電気光学装置
の製造方法。 - 【請求項132】 前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項90記載の電
気光学装置の製造方法。 - 【請求項133】 前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項90記載の電気光学装置の
製造方法。 - 【請求項134】 前記表示部が前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項98記載の電気光学装置の製造方法。 - 【請求項135】 前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項98記載の電
気光学装置の製造方法。 - 【請求項136】 液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項90記載の電気光学装置の製造方法。 - 【請求項137】 前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び/又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項89記載の電気光学装置の製造方法。 - 【請求項138】 前記制御部を構成するための素子
が、CMOSTFT、nMOSTFT、pMOSTF
T、ダイオード等の能動素子や、抵抗、コンデンサ、イ
ンダクタンス等の受動素子からなる、請求項137記載
の電気光学装置の製造方法。 - 【請求項139】 画素電極が配された表示部と、この
表示部の周辺に配された周辺駆動回路部とを基板上に有
する、電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上に、単結晶半導体と格子整合の良
い物質層を形成する工程と、 前記物質層上に、半導体を含有した錫あるいは鉛あるい
は錫と鉛との合金からなる低融点金属の溶融液層を形成
する工程と、 前記低融点金属の溶融液層を冷却処理することにより前
記物質層をシードとして前記半導体をヘテロエピタキシ
ャル成長させ、単結晶半導体層を析出させる工程と、 この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程
と、を有することを特徴とする電気光学装置用の駆動基
板の製造方法。 - 【請求項140】 前記半導体からなる膜がアモルファ
スシリコン又は多結晶シリコンであり、前記単結晶半導
体層が単結晶シリコン層である、請求項139記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項141】 前記低融点金属の溶融液層にN型あ
るいはP型のキャリア不純物を混入することにより、得
られる単結晶半導体層の不純物種及び/又はその濃度を
制御する、請求項140記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項142】 前記低融点金属の溶融液を加熱した
前記基板上に塗布し、所定時間保持した後、前記冷却処
理を行う、請求項140記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項143】 前記単結晶半導体層に前記所定の処
理を行うに先立ち、該単結晶半導体層にN型あるいはP
型のキャリア不純物を混入してその比抵抗を調整する、
請求項140記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項144】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャンネル領
域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部にゲート部を有し、前記周辺
駆動回路部の少なくとも一部を構成するトップゲート型
の第1の薄膜トランジスタを形成する工程と、を有する
請求項140記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項145】 前記基板として絶縁基板を用い、前
記物質層をサファイア、スピネル構造体、フッ化カルシ
ウム、フッ化ストロンチウム、フッ化バリウム、リン化
ボロン、酸化イットリウム及び酸化ジルコニアからなる
群より選ばれた物質で形成する、請求項140記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項146】 前記基板上に拡散バリア層を形成
し、この上に前記単結晶半導体層を形成する、請求項1
40記載の電気光学装置用の駆動基板の製造方法。 - 【請求項147】 前記周辺駆動回路部において、前記
第1の薄膜トランジスタ以外に、多結晶又はアモルファ
スシリコン層をチャンネル領域とし、このチャンネル領
域の上部及び/又は下部にゲート部を有するトップゲー
ト型、ボトムゲート型又はデュアルゲート型の薄膜トラ
ンジスタ、あるいは、前記単結晶シリコン層又は多結晶
シリコン層又はアモルファスシリコン層を用いたダイオ
ード、抵抗、キャパシタンス、インダクタンス素子など
を設ける、請求項144記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項148】 前記表示部において、前記画素電極
をスイッチングするためのスイッチング素子を前記基板
上に設ける、請求項144記載の電気光学装置用の駆動
基板の製造方法。 - 【請求項149】 前記第1の薄膜トランジスタを、チ
ャンネル領域の上部及び/又は下部にゲート部を有する
トップゲート型、ボトムゲート型、又はデュアルゲート
型のうちのトップゲート型とし、 前記スイッチング素子として、チャンネル領域の上部及
び/又は下部にゲート部を有するトップゲート型、ボト
ムゲート型、又はデュアルゲート型の第2の薄膜トラン
ジスタを形成する、請求項148記載の電気光学装置用
の駆動基板の製造方法。 - 【請求項150】 前記チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成する、請求項143
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項151】 前記第2の薄膜トランジスタをボト
ムゲート型又はデュアルゲート型とするときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記物質層の形成工程を
含めて前記第1の薄膜トランジスタと共通の工程を経て
前記第2の薄膜トランジスタを形成する、請求項149
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項152】 前記下部ゲート部上に前記単結晶半
導体層を形成した後、この単結晶半導体層にN型あるい
はP型のキャリア不純物を導入してソース及びドレイン
領域を形成し、その後活性化処理を行う、請求項151
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項153】 前記単結晶半導体層の形成後にレジ
ストをマスクとして前記第1及び第2の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物のイオン注
入で形成し、このイオン注入後に前記活性化を行い、ゲ
ート絶縁膜の形成後に、前記第1の薄膜トランジスタの
ゲート電極を形成する、請求項152記載の電気光学装
置用の駆動基板の製造方法。 - 【請求項154】 前記第2の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
にレジストをマスクとして前記第2の薄膜トランジスタ
の各ソース及びドレイン領域を不純物のイオン注入で形
成し、このイオン注入後に活性化処理を行い、その後前
記第2の薄膜トランジスタのゲート絶縁膜とゲート電極
とからなるゲート部を形成する、請求項149記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項155】 前記第2の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
に前記第1及び第2の薄膜トランジスタのゲート絶縁膜
と耐熱性材料からなる各ゲート電極を形成して各ゲート
部を形成し、これらゲート部をマスクとして前記第1及
び第2の薄膜トランジスタの各ソース及びドレイン領域
を不純物元素のイオン注入で形成し、このイオン注入後
に活性化処理を行う、請求項149記載の電気光学装置
用の駆動基板の製造方法。 - 【請求項156】 前記周辺駆動回路部及び前記表示部
の薄膜トランジスタとして、nチャンネル型、pチャン
ネル型、又は相補型の絶縁ゲート電界効果トランジスタ
を構成する、請求項149記載の電気光学装置用の駆動
基板の製造方法。 - 【請求項157】 前記周辺駆動回路部の前記薄膜トラ
ンジスタを相補型とnチャンネル型との組、相補型とp
チャンネル型との組、又は相補型とnチャンネル型とp
チャンネル型との組で形成する、請求項156記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項158】 前記周辺駆動回路部及び/又は前記
表示部の薄膜トランジスタの少なくとも一部をLDD構
造とし、このLDD構造をゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプとする、請求項151記載の電気光
学装置用の駆動基板の製造方法。 - 【請求項159】 前記LDD構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う、請求項158記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項160】 前記基板の一方の面上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記単結
晶、多結晶、又はアモルファスシリコン層をチャンネル
領域、ソース領域及びドレイン領域とし、その上部及び
/又は下部にゲート部を有する前記第2の薄膜トランジ
スタを形成する、請求項156記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項161】 前記周辺駆動回路部の薄膜トランジ
スタをnチャンネル型、pチャンネル型、又は相補型の
前記第1の薄膜トランジスタとし、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層をチャンネル領域とす
るときにはnチャンネル型、pチャンネル型、又は相補
型とし、多結晶シリコン層をチャンネル領域とするとき
にはnチャンネル型、pチャンネル型、又は相補型と
し、アモルファスシリコン層をチャンネル領域とすると
きにはnチャンネル型、pチャンネル型、又は相補型と
する、請求項160記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項162】 前記基板及び/又はその上の膜に段
差を形成し、この段差を形成した基板上に前記物質層を
形成し、この物質層上に前記単結晶半導体層を形成す
る、請求項140記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項163】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項162記載の電気光学装置用の駆動基板の製造方法。 - 【請求項164】 前記基板及び/又はその上の膜に段
差を形成し、この段差を形成した基板上に前記物質層を
形成し、この物質層上に前記単結晶半導体層を形成す
る、請求項144記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項165】 前記第1の薄膜トランジスタを、前
記基板及び/又はその上の膜に形成された前記段差によ
る基板凹部内及び/又は外に設ける、請求項164記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項166】 前記段差を、前記能動素子である薄
膜トランジスタのチャンネル領域、ソース領域、及びド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項164記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項167】 前記物質層に段差を形成し、この段
差を含む前記物質層上に前記単結晶半導体層を形成す
る、請求項140記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項168】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項167記載の電気光学装置用の駆動基板の製造方法。 - 【請求項169】 前記物質層に段差を形成し、この段
差を含む前記物質層上に前記単結晶半導体層を形成す
る、請求項144記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項170】 前記第1の薄膜トランジスタを、前
記基板及び/又はその上の膜に形成された前記段差によ
る基板凹部内及び/又は外に設ける、請求項169記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項171】 前記段差を、前記能動素子である薄
膜トランジスタのチャンネル領域、ソース領域、及びド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項167記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項172】 前記基板及び/又はその上の膜に段
差を形成し、この段差を形成した基板上に単結晶、多結
晶、又はアモルファスシリコン層を形成し、前記単結
晶、多結晶、又はアモルファスシリコン層をチャンネル
領域、ソース領域、及びドレイン領域とし、前記チャン
ネル領域の上部及び/又は下部にゲート部を有する前記
第2の薄膜トランジスタを形成する、請求項149記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項173】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項172記載の電気光学装置用の駆動基板の製造方法。 - 【請求項174】 前記第1及び/又は第2の薄膜トラ
ンジスタのソース又はドレイン領域を前記段差を含む領
域上に形成する、請求項172記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項175】 前記第2の薄膜トランジスタを、前
記基板及び/又はその上の膜に形成された前記段差によ
る基板凹部内及び/又は外に設ける、請求項172記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項176】 前記段差を、前記第2の薄膜トラン
ジスタの前記チャンネル領域、前記ソース領域、及び前
記ドレイン領域で形成される素子領域の少なくとも一辺
に沿って形成する、請求項172記載の電気光学装置用
の駆動基板の製造方法。 - 【請求項177】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項172記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項178】 前記基板と前記単結晶、多結晶、又
はアモルファスシリコン層との間に拡散バリア層を設け
る、請求項172記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項179】 前記基板をガラス基板又は耐熱性有
機基板とする、請求項140記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項180】 前記基板を光学的に不透明又は透明
とする、請求項140記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項181】 前記画素電極を反射型又は透過型の
表示部用として設ける、請求項140記載の電気光学装
置用の駆動基板の製造方法。 - 【請求項182】 前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項140記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項183】 前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項140記載の電気光学装置
用の駆動基板の製造方法。 - 【請求項184】 前記表示部が前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項147記載の電気光学装置用の駆動基板の製造方法。 - 【請求項185】 前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項147記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項186】 液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項140記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項187】 前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び/又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項139記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項188】 前記制御部を構成するための素子
が、CMOSTFT、nMOSTFT、pMOSTF
T、ダイオード等の能動素子や、抵抗、コンデンサ、イ
ンダクタンス等の受動素子からなる、請求項187記載
の電気光学装置用の駆動基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36386898A JP2000187252A (ja) | 1998-12-22 | 1998-12-22 | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
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---|---|---|---|
JP36386898A JP2000187252A (ja) | 1998-12-22 | 1998-12-22 | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015132835A (ja) * | 2000-07-27 | 2015-07-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1998
- 1998-12-22 JP JP36386898A patent/JP2000187252A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015132835A (ja) * | 2000-07-27 | 2015-07-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
US9489884B2 (en) | 2000-07-27 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving display device |
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