JP2000187252A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 - Google Patents

電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

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JP2000187252A
JP2000187252A JP36386898A JP36386898A JP2000187252A JP 2000187252 A JP2000187252 A JP 2000187252A JP 36386898 A JP36386898 A JP 36386898A JP 36386898 A JP36386898 A JP 36386898A JP 2000187252 A JP2000187252 A JP 2000187252A
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optical device
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gate
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Hideo Yamanaka
英雄 山中
Hisayoshi Yamoto
久良 矢元
Yuichi Sato
勇一 佐藤
Hajime Yagi
肇 矢木
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Abstract

(57)【要約】 【課題】 高い電子／正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜し、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第１の基板１の一方の面上に単結晶半導
体と格子整合の良い物質層５０を形成し、この物質層５
０上に、半導体を含有した錫あるいは鉛あるいは錫と鉛
との合金からなる低融点金属の溶融液層６を形成、その
後、この低融点金属の溶融液層６を冷却処理することに
よって物質層５０をシードとして単結晶半導体層７を結
晶成長させ、この単結晶半導体層７に所定の処理を施し
て能動素子及び受動素子のうちの少なくとも能動素子を
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にヘテロエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるトップゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以下、トッ
プゲート型ＭＯＳＴＦＴと呼称する。なお、トップゲー
ト型にはスタガー型とコプラナー型とが含まれる）を有
した構造及びその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザアニールを行った多結晶シリコンをＴＦＴに
用いた表示部と駆動回路との一体型（特開平７−１３１
０３０号公報）などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、前記した従来
のアモルファスシリコンＴＦＴでは、生産性は良いもの
の電子移動度が０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後
と低いため、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭ
ＯＳＴＦＴと呼称する。）を作ることができない。した
がって、表示部と同じガラス基板上に、このｐＭＯＳＴ
ＦＴを用いた周辺駆動部を形成することができず、ドラ
イバＩＣを外付けにしてＴＡＢ方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が０．５〜１．
０ｃｍ2 ／ｖ・ｓｅｃ前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
【０００４】また、前記した従来の多結晶シリコンＴＦ
Ｔでは、その電子移動度が７０〜１００ｃｍ2 ／ｖ・ｓ
ｅｃであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンＴＦＴを用いたＬＣＤ
（液晶表示装置）が注目されている。しかしながら、１
５インチ以上の大型ＬＣＤの場合では、多結晶シリコン
の電子移動度が７０〜１００ｃｍ2 ／ｖ・ｓｅｃである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ＩＣが必要となっている。
【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては８
〜１２インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されてしまっ
ている。
【０００６】さらに、前記した従来のエキシマレーザア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留／
品質低下等の問題が山積している。
【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するＬＤＤ構造（Li
ghtly doped drain 構造）のｎチャンネルのＭＯＳＴＦ
Ｔ（以降、ｎＭＯＳＴＦＴと呼称する。）又はｐＭＯＳ
ＴＦＴ又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ（以降、ｃＭＯＳＴＦＴと呼称する。）
の表示部と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又
はｐＭＯＳＴＦＴ、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
【０００９】
【課題を解決するための手段】本発明では、画素電極
（例えばマトリクス状に配列された複数の画素電極：以
下同様）と、この表示部の周辺に配された周辺駆動回路
部とを第１の基板（すなわち、駆動用の基板：以下同
様）との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第１の基板の一方の面上に、単結晶半導体
（例えば単結晶シリコン）と格子整合の良い物質層が形
成され、この物質層を含む前記第１の基板上に、半導体
を含有した錫あるいは鉛あるいは錫と鉛との合金からな
る低融点金属の溶融液層が形成され、さらに該低融点金
属の溶融液層が冷却処理されることにより前記物質層を
シードとして前記半導体がヘテロエピタキシャル成長さ
せられいわゆるシリコン合金溶融液のシリコン液相エピ
タキシャル成長させられ、析出されてなる単結晶半導体
層（例えば単結晶シリコン層）が形成され、この単結晶
半導体層が能動素子及び受動素子のうちの少なくとも能
動素子を構成していることを前記課題の解決手段として
いる。
【００１０】なお、本発明において単結晶半導体は、単
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素（Ｇａ・Ａｓ）や単結晶シリコン
・ゲルマニウム（Ｓｉ・Ｇｅ）をも含む概念である（以
下、同様）。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある（以下、同様）。また、前記能動素子は、薄膜トラ
ンジスタやその他のダイオード等の素子を含む概念であ
り、前記受動素子は抵抗、インダクタンス、キャパシタ
ンス等を含む概念である（以下、同様）。
【００１１】その代表例である薄膜トランジスタについ
ては、電界効果トランジスタ（ＦＥＴ）（これにはＭＯ
Ｓ型と接合型があるが、いずれでもよい。）とバイポー
ラトランジスタとがあるが、本発明はいずれのトランジ
スタにも適用できる（以下、同様）。また、前記受動素
子として具体的には、低抵抗化した前記単結晶シリコン
層等（電極）によってシリコンナイトライド（以降Ｓｉ
Ｎと呼称する。）等の高誘電体膜を挟み込んで形成し
た、キャパシタンスなどが挙げられる。
【００１２】また、本発明は、前記電気光学装置及びそ
の駆動基板の製造方法において、前記第１の基板の一方
の面上に、単結晶半導体と格子整合の良い物質層を形成
する工程と、前記物質層上に、半導体（例えばシリコ
ン）を含有した錫あるいは鉛あるいは錫と鉛との合金か
らなる低融点金属の溶融液層を形成する工程と、前記低
融点金属の溶融液層を冷却処理することにより前記物質
層をシードとして前記半導体をヘテロエピタキシャル成
長させいわゆるシリコン合金溶融液、単結晶半導体層
（例えば単結晶シリコン層）を析出させる工程と、この
単結晶半導体層に所定の処理を施して能動素子及び受動
素子のうちの少なくとも能動素子を形成する工程（例え
ば前記単結晶シリコン層の析出後に、この単結晶シリコ
ン層に所定の処理を施してチャンル領域、ソース領域、
及びドレイン領域を形成する工程と、前記チャンネル領
域の上部にゲート絶縁膜及びゲート電極からなるゲート
部、さらにはソース及びドレイン電極を形成して、前記
周辺駆動回路部の少なくとも一部を構成するトップゲー
ト型の第１の薄膜トランジスタ〔特にＭＯＳＦＥＴ：以
下、同様〕、ダイオードを能動素子として形成する工程
とを行う工程、又は、抵抗、キャパシタンス、インダク
タンス等の受動素子を形成する工程）と、を有すること
を前記課題の解決手段している。
【００１３】本発明によれば、特に単結晶シリコンと格
子整合の良い前記物質層（例えば結晶性サファイア膜）
をシードとして、例えばシリコンを溶解した低融点金属
の溶融液からエピタキシャル成長で単結晶シリコン層を
形成し、これをアクティブマトリクス基板などの駆動基
板の周辺駆動回路のトップゲート型ＭＯＳＴＦＴや、表
示部−周辺駆動回路一体型のＬＣＤなどの電気光学装置
における周辺駆動回路のトップゲート型ＭＯＳＴＦＴな
どの能動素子、さらには抵抗、インダクタンス、キャパ
シタンス等の受動素子のうちの少なくとも能動素子に用
いているので、以下の（Ａ）〜（Ｈ）に示す顕著な作用
を奏する。
【００１４】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
【００１５】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するＬＤＤ
（Lightly doped drain ）構造〕を有するｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、
高い駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦ
Ｔ、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。特に、多
結晶シリコンでは、ＬＣＤ用ＴＦＴとして高い正孔移動
度のｐＭＯＳＴＦＴを形成するのは難しいが、本発明に
よる単結晶シリコン層では、正孔でも十分に高い移動度
を示すため、電子と正孔とをそれぞれ単独に、あるいは
双方を組み合わせて駆動する周辺駆動回路を作製するこ
とができ、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳの
ＬＤＤ構造の表示部用ＴＦＴと一体化したパネルを実現
できる。また、小型〜中型パネルの場合には、周辺の一
対の垂直駆動回路の一方を省略できる可能性がある。
【００１６】（Ｃ）そして、前記した低融点金属の溶融
液についてはこれを低温（例えば３５０℃）で調製し、
それより少し高いだけの温度に加熱した基板上に塗布な
どの方法で形成することができることから、比較的低温
（例えば３００〜４００℃）でシリコン単結晶を均一に
形成することができる。したがって、歪点の比較的低い
ガラス基板や耐熱性有機基板などの入手し易く、低コス
トで物性も良好な基板を用いることができ、また基板の
大型化も可能になる。
【００１７】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザアニールが不要となることから、生産性が高く、
高価な製造設備が不要でコストダウンが可能になる。
【００１８】（Ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、溶融液の
組成比、溶融液温度、基板の加熱温度、冷却速度等の調
整により、広範囲のＰ型又はＮ型の導電型と高移動度の
単結晶シリコン層が容易に得られるので、Ｖｔｈ（しき
い値）調整が容易になり、低抵抗化による高速動作も可
能になる。
【００１９】（Ｆ）また、半導体含有低融点金属溶融液
層にＮ型あるいはＰ型のキャリア不純物（ボロン、リ
ン、アンチモン、ヒ素、ビスマス、アルミニウムなど）
を別途適量ドープしておけば、エピタキシャル成長層か
らなる単結晶半導体層（単結晶シリコン層）の不純物種
及び／又はその濃度、すなわちＰ型／Ｎ型等の導電型及
び／又はキャリア濃度を任意に制御することができる。
【００２０】（Ｇ）結晶性サファイア膜などの前記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【００２１】（Ｈ）低融点金属を、錫あるいは鉛あるい
は錫と鉛との合金によって形成していることから、得ら
れた単結晶シリコン層（単結晶半導体層）中に錫や鉛が
混入してしまっても、これらは周期律表第４族の元素で
あってシリコン層中でキャリアにならず、そのためシリ
コン層は高抵抗なものとなる。また、シリコン層中に残
留する錫や鉛は結晶欠陥を電気的に不活性にするため、
得られたシリコン層は接合リークが低減され、電子移動
度が高められたものとなる。
【００２２】
【発明の実施の形態】以下、本発明を詳しく説明する。
本発明においては、単結晶半導体層、特に単結晶シリコ
ン層に所定の処理を施してチャンネル領域、ソース領域
及びドレイン領域を形成し、さらに、チャンネル領域の
上部にゲート部を有するトップゲート型の第１の薄膜ト
ランジスタを、前記周辺駆動回路部の少なくとも一部を
構成するようにして形成配置するのが好ましい。
【００２３】前記第１の薄膜トランジスタを形成する第
１の基板としては、絶縁基板が好適に用いられる。ま
た、前記物質層については、サファイア（Ａｌ
2 Ｏ3 ）、スピネル構造体（例えばＭｇＯ・Ａｌ
2 Ｏ3 ）、フッ化カルシウム（ＣａＦ2 ）、フッ化スト
ロンチウム（ＳｒＦ2 ）、フッ化バリウム（Ｂａ
Ｆ2 ）、リン化ボロン（ＢＰ）、酸化イットリウム
（（Ｙ2 Ｏ3 ）m ）及び酸化ジルコニウム（（Ｚｒ
Ｏ2 ）1-m ）等からなる群より選ばれた物質で形成する
のが好ましい。
【００２４】このような物質層上に、シリコンを例えば
２．０重量％〜０．００５重量％、例えば１重量％含有
する低融点金属の溶融液を、加熱した絶縁基板に塗布
し、所定時間（数分〜数１０分）保持した後、前記冷却
処理を行うのがよい。これによって、厚さ数μｍ〜０．
００５μｍ（例えば１μｍ）の単結晶シリコン層を得る
ことができる。
【００２５】ここで、低融点金属として錫を用いる場合
には前記絶縁基板を５００〜６００℃に加熱しておき、
また低融点金属として錫と鉛との合金を用いる場合、に
は前記絶縁基板を４００〜６００℃に加熱しておく。
【００２６】前記シリコンを含有した低融点金属の溶融
液を形成するには、これを錫で形成する場合、該錫とシ
リコンとを水素系（水素、又は窒素−水素混合物、又は
アルゴン−水素混合物など：以下、同様）雰囲気下、８
５０〜１１００℃（望ましくは９００〜９５０℃）で加
熱処理を行い、シリコン含有の錫溶融液を形成する。ま
た、前記低融点金属の溶融液を錫・鉛の合金で形成する
場合には、該錫と鉛とシリコンとを水素系雰囲気下、３
００〜１１００℃（望ましくは３５０〜６００℃）で加
熱処理を行い、シリコン含有の錫・鉛溶融液を形成す
る。そして、このようにして形成した溶融液を、予め加
熱しておいた基板上に塗布する。基板の加熱は、電気炉
やランプ等を用いて基板全体を均一に加熱する方法の
他、光レーザ、電子ビーム等によって所定の場所のみを
局部的に加熱する方法も可能である。
【００２７】なお、このシリコンを含有した低融点金属
の溶融液に、予めＮ型又はＰ型のキャリア不純物（ボロ
ン、リン、アンチモン、ヒ素、ビスマスなど）を混入し
ておくことにより、得られる単結晶シリコン層を任意の
濃度のＮ型又はＰ型キャリア不純物を含有するものに形
成することができる。そして、このように単結晶シリコ
ン層をＮ型あるいはＰ型化しておけば、ｎＭＯＳＴＦＴ
又はｐＭＯＳＴＦＴの作製を容易にすることができ、こ
れによりｃＭＯＳＴＦＴの作製も容易にすることができ
る。
【００２８】このようにして形成される、シリコン含有
の低融点金属（錫・シリコンあるいは錫・鉛・シリコ
ン）は、低融点金属（錫あるいは鉛あるいは錫・鉛）の
割合が多くなるに連れて融点が低下する。したがって、
シリコンの割合を少なくすることにより、シリコン含有
の低融点金属の溶融液を低温で形成することができるよ
うになる。
【００２９】前記基板としては絶縁基板が用いられる
が、特にシリコン含有の低融点金属の溶融液を低温で形
成することができることから、比較的歪点の低いガラス
基板や耐熱性有機基板を用いることができる。したがっ
て、大型ガラス基板（例えば１ｍ2 以上）上に単結晶シ
リコン層を作製することが可能になる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。よって、このような長尺ロール
化ガラス板や耐熱性有機基板上に、前記手法により、ヘ
テロエピタキシャル成長による単結晶シリコン層を連続
して又は非連続に作製することができる。
【００３０】なお、このような歪点が低いガラスの上層
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド（ＳｉＮ）などの膜（厚さ例えば５０〜
２００ｎｍ程度）を形成するのが好ましい。
【００３１】前述した低融点金属の溶融液を塗布する方
式においては、基板上にこの溶融液を一定時間（数分〜
数十分）保持した後に冷却するが、この他にも、基板を
前記溶融液に浸して一定時間（数分〜数十分）保持した
後、徐々に引き上げるディッピング方式や、溶融液中又
はこれの表面に基板を適切な速度で移動させ、徐冷する
フローティング方式などが採用可能である。これらの方
式によれば、溶融液の組成、温度、引き上げ速度等によ
り、エピタキシャル成長層の厚さやキャリア不純物濃度
を制御することができる。このような塗布方式、ディッ
ピング方式、フローティング方式等によれば、基板を連
続又は断続送りして処理できるため、量産性を向上する
こともできる。
【００３２】このようにシリコンを溶かした低融点金属
から、これを徐冷することによって前記物質層をシー
ド、すなわち結晶成長のシードとしてヘテロエピタキシ
ャル成長させ、前記単結晶シリコン層を析出させる。そ
して、この後この単結晶シリコン層上の前記低融点金属
層を塩酸などで溶解除去し、しかる後に前記単結晶シリ
コン層に所定の処理を施し、能動素子と受動素子を作製
することがきる。
【００３３】また、冷却後に単結晶シリコン層の上に析
出した錫などの低融点金属薄膜を塩酸等を用いて溶解除
去することにより、シリコン層中に錫や鉛が不純物とし
て残留することを防ぐことができる。また、たとえこれ
ら錫や鉛がシリコン層中に残留してしまったとしても、
これらは周期律表第４族の元素であることからシリコン
層中でキャリアにならず、そのためシリコン層は高抵抗
の状態が保持される。また、このようにして形成した単
結晶シリコン層を、周辺駆動回路の少なくとも一部を構
成するトップゲート型ＭＯＳＴＦＴのチャンネル領域、
ソース領域、ドレイン領域の形成層とすることにより、
これら各領域の不純物種及び／又はその濃度を制御する
ことができる。
【００３４】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタは、ｎチャンネル型、ｐチャンネル型又は
相補型の絶縁ゲート電界効果トランジスタを構成し、例
えば相補型とｎチャンネル型との組、相補型とｐチャン
ネル型との組、又は相補型とｎチャンネル型とｐチャン
ネル型との組からなっている。また、前記周辺駆動回路
部及び／又は前記表示部の薄膜トランジスタの少なくと
も一部は、ＬＤＤ（Lightly doped drain ）構造を有し
ているのが好ましい。なお、ＬＤＤ構造は、ゲート−ド
レイン間のみならず、ゲート−ソース間にも、又はゲー
トソース間及びゲート−ドレイン間の両方に設けてもよ
い（これをダブルＬＤＤと呼称する）。
【００３５】特に、前記ＭＯＳＴＦＴについては、表示
部においてはｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤ
Ｄ型ＴＦＴを構成し、周辺駆動回路部においては、ｃＭ
ＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらが混在
した状態を構成させるのが好ましい。
【００３６】本発明においては、前記基板及び／又はそ
の上の膜に段差を設け、この段差を前記物質層と共に、
単結晶シリコン層（単結晶半導体層）のエピタキシャル
成長時のシードとしてもよい。なお、ここで言う「シー
ド」とは、結晶成長のシード、すなわち、通常のヘテロ
エピタキシャル成長とグラフォエピタキシャル成長の少
なくとも一方のシードとして機能することを意味してい
る。
【００３７】前記段差としては、断面視した状態で底面
に対し側面が直角、もしくは下端側へ（望ましくは）９
０°以下の底角をなす傾斜状となるような凹部として、
絶縁基板又はその上のＳｉＮなどの膜（あるいはこれら
の双方）に形成する。また、この段差は、前記能動素
子、例えば薄膜トランジスタの前記チャンネル領域、ソ
ース領域及びドレイン領域で形成される素子領域の少な
くとも一辺に沿って形成するのが好ましい。さらに、前
記受動素子、例えば抵抗が形成される素子領域の少なく
とも一辺に沿って形成するようにしてもよい。
【００３８】この場合、前記基板としての絶縁基板上
に、結晶成長のシードとなる前記段差を所定位置に形成
し、この段差を含む前記絶縁基板上に前記物質層を形成
するようにしてもよく、あるいは、前記物質層に前記段
差を形成し、この段差を含む前記物質層上に前記単結晶
シリコン層（単結晶半導体層）を形成してもよい。いず
れの場合においても、下地の結晶方位を受け継いで結晶
成長させる、通常のヘテロエピタキシャル成長のシード
となる前記物質層に加え、前記段差が、下地の形状によ
って結晶成長させる、グラフォエピタキッシャル成長の
シードとして作用するため、より結晶性の高い単結晶シ
リコン層を形成することができる。
【００３９】前記ＭＯＳＴＦＴ等からなる第１の薄膜ト
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。前記段差に
ついては、リアクティブイオンエッチングなどのドライ
エッチングによって形成することができる。
【００４０】この場合、前記第１の基板の一方の面上に
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶シリコン層、多結晶シリコン層、又はアモルフ
ァスシリコン層を形成する。そして、このようなシリコ
ン層から前記第２の薄膜トランジスタのチャンネル領
域、ソース領域及びドレイン領域をそれぞれ形成し、前
記チャンネル領域の上部及び／又は下部にゲート部を有
する、トップゲート型、ボトムゲート型又はデュアルゲ
ート型の薄膜トランジスタを形成してもよい。
【００４１】この場合でも、断面視した状態で底面に対
し側面が直角、もしくは下端側へ（望ましくは）９０°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層の結晶成長時のシードとすることができる。
【００４２】前記第２の薄膜トランジスタについては、
前記第１の基板及び／又はその上の膜に形成した前記段
差による基板凹部内及び／又は外に設け、前記第１の薄
膜トランジスタと同様にグラフォエピタキシャル成長、
さらにはヘテロエピタキシャル成長による単結晶シリコ
ン層を用いて、そのソース、ドレイン、チャンネルの各
領域を形成することができる。
【００４３】この第２の薄膜トランジスタについても、
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にＮ型あるいはＰ型を混入す
ることにより、これらＮ型あるいはＰ型の不純物種及び
／又はその濃度を制御することができる。また、前記段
差を、前記第２の薄膜トランジスタの前記チャンネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
【００４４】さらに、前記単結晶、多結晶又はアモルフ
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第１の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第１及び／又は
第２の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
【００４５】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型のうち
のトップゲート型とするのが好ましい。また、表示部に
おいて画素電極をスイッチングするスイッチング素子
を、前記トップゲート型、ボトムゲート型又はデュアル
ゲート型のいずれかによって構成される、第２の薄膜ト
ランジスタとするのが好ましい。
【００４６】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成すること
ができる。
【００４７】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは前記単結晶シリコン層又は多結晶シリコン
層又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
【００４８】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び／又
は前記表示部のｎ又はｐチャンネル型の薄膜トランジス
タがデュアルゲート型であるときには、上部又は下部ゲ
ート電極を電気的にオープンとするか或いは任意の負電
圧（ｎチャンネル型の場合）又は正電圧（ｐチャンネル
型の場合）を印加し。ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作するのがよい。
【００４９】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとする。また、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層、多結晶シリコン層、
アモルファスシリコン層のいずれをチャンネル領域とす
る場合にも、ｎチャンネル型、ｐチャンネル型又は相補
型とする。
【００５０】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
３族又は第５族の不純物元素、すなわちＮ型又はＰ型の
不純物を導入し、前記チャンネル領域、前記ソース領域
及び前記ドレイン領域を形成してよい。
【００５１】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記段差の形成工程を含
めて前記第１の薄膜トランジスタと共通の工程を経て前
記第２の薄膜トランジスタを形成することができる。こ
の場合、前記第２の薄膜トランジスタの上部ゲート電極
と前記第１の薄膜トランジスタのゲート電極とを共通の
材料で形成してもよい。
【００５２】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に周期律
表第３族又は第５族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
【００５３】また、前記単結晶シリコン層の形成後、レ
ジストをマスクにして不純物元素をイオン注入すること
により前記第１及び第２の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第１の薄膜ト
ランジスタのゲート電極と、必要であれば前記第２の薄
膜トランジスタの上部ゲート構造とを形成するようにし
てもよい。
【００５４】前記薄膜トランジスタがトップゲート型の
とき、前記単結晶シリコン層の形成後、レジストをマス
クにして不純物元素をイオン注入することにより前記第
１及び第２の薄膜トランジスタの各ソース及びドレイン
領域を形成し、さらにイオン注入後活性化処理を行い、
その後、前記第１及び第２の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するよ
うにしてもよい。
【００５５】あるいは、前記薄膜トランジスタがトップ
ゲートのとき、前記単結晶シリコン層の形成後、前記第
１及び第２の薄膜トランジスタの各ゲート絶縁膜と耐熱
性材料からなる各ゲート電極とを形成して各ゲート部を
形成し、さらに、これらのゲート部をマスクにして不純
物元素をイオン注入することで各ソース及びドレイン領
域を形成し、このイオン注入後に活性化処理を行っても
よい。
【００５６】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
【００５７】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。この
場合、前記画素電極が反射電極であるときには、樹脂膜
に最適な反射特性と視野角特性を得るための凹凸を形成
し、この上に画素電極を設け、また前記画素電極が透明
電極であるときには、透明平坦化膜によって表面を平坦
化し、この平坦化面上に画素電極を設けるのが好まし
い。
【００５８】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）、電界放出型表示装置（ＦＥＤ）、発光ポリマー表
示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【００５９】前記第１の基板上には、前記周辺駆動回路
部及び／又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、ＣＰＵ（中央演算処理
装置）（マイクロプロセッサ−を含む）、メモリ（ＳＲ
ＡＭ、ＤＲＡＭ、フラッシュ強誘電性等）、又はこれら
を混載してなるシステムＬＳＩ等によって形成される、
いわゆるコンピューターシステムが一体形成されシステ
ムオンパネルを構成してもよい。また、このような制御
部を第１の基板上に設ける場合、前記単結晶半導体層に
所定の処理を施し、制御部を構成するための素子、例え
ばＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦＴ、
ダイオード等の能動素子や、抵抗、コンデンサ、インダ
クタンス等の受動素子を形成する。なお、このような制
御部については、周辺駆動回路部となる垂直駆動回路や
水平駆動回路と同じ領域に形成してもよく、また別の領
域に形成してもよい。
【００６０】次に、本発明の好ましい実施の形態につい
てさらに詳細に説明する。 ＜第１の実施の形態＞図１〜図１２を参照して、本発明
の第１の実施の形態を説明する。
【００６１】本例の実施の形態は、耐熱性基板に設けた
前記段差（凹部）を含む面上に前記物質層（例えば結晶
性サファイア膜）を形成し、この物質層をシードにし
て、錫・シリコン溶融液から単結晶シリコン層を結晶成
長（ヘテロエピタキシャル成長、グラフォエピタキシャ
ル成長の両方を含む）させ、これを用いてトップゲート
型ＭＯＳＴＦＴを構成したアクティブマトリクス反射型
液晶表示装置（ＬＣＤ）に関するものである。
【００６２】まず、この反射型ＬＣＤの全体のレイアウ
トについて図１０〜図１２を参照して説明する。このア
クティブマトリクス反射型ＬＣＤは、図１０に示すよう
に、主基板１（これはアクティブマトリクス基板、すな
わち駆動基板を構成する）と対向基板３２とをスペーサ
（図示せず）を介して貼り合わせたフラットパネル構造
のもので、これら主基板１と対向基板３２との間に液晶
（図示せず）が封入されてなるものである。主基板１の
表面には、マトリクス状に配列した画素電極２９（又は
４１）と、この画素電極を駆動するスイッチング素子と
からなる表示部、及びこの表示部に接続される周辺駆動
回路部とが設けられている。
【００６３】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳで、ＬＤＤ構造
のトップゲート型ＭＯＳＴＦＴで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくトップゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯ
Ｓ又はｐＭＯＳＴＦＴがそれぞれ単一種で、あるいは混
在した状態で形成されている。
【００６４】なお、一方の周辺駆動回路部は、データ信
号を供給して各画素のＴＦＴを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のＴＦＴのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
【００６５】図１１に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補うようにする。
【００６６】こうしたＬＣＤ用ＴＦＴでは、画素部（表
示部）に使用するＴＦＴの特性と周辺駆動回路に使用す
るＴＦＴの特性とでは要求性能が異なり、特に画素部の
ＴＦＴではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにＬＤ
Ｄ構造のＴＦＴを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャンネル領域にか
かる実効的な電界を低減してオフ電流を低減し、特性の
変化を小さくしている。しかしながら、このような構成
を得るには、プロセス的に複雑になり、素子サイズも大
きくなり、かつオフ電流が低下するなどの問題も発生す
るため、それぞれの使用目的に合わせた最適設計が必要
である。
【００６７】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を用いることができる。
【００６８】次に、周辺駆動回路部の回路方式とその駆
動方式の概略を、図１２を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、ｐＭＯＳＴＦ
ＴとｎＭＯＳＴＦＴとの両方を使用したもの（いわゆる
ＣＭＯＳ回路）や、いずれか一方のＭＯＳＴＦＴのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、ｃＭＯＳＴＦＴ又はＣＭＯＳ回路が一般的であ
る。
【００６９】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図１２に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている（図中Ｒ、
Ｇ、Ｂは各色毎に画素を概略的に示している）。
【００７０】次に、本実施の形態のアクティブマトリク
ス反射型ＬＣＤを、図１〜図９を参照してその製造方法
（工程）に基づいて説明する。なお、図１〜図６におい
ては、各図の左側は表示部の製造方法（工程）、右側は
周辺回路部の製造方法（工程）を示している。
【００７１】まず、図１の（１）に示すように、石英ガ
ラス、透明性結晶化ガラスなどの絶縁基板１の一主面に
おいて、少なくともそのＴＦＴ形成領域にフォトレジス
ト２を所定パターンに形成し、これをマスクとして例え
ばＣＦ4 プラズマのＦ- イオン３によるリアクティブイ
オンエッチング（ＲＩＥ）を行うなど、汎用フォトリソ
グラフィ及びエッチング（フォトエッチング）によって
基板１に適当な形状及び寸法の段差４を複数個形成す
る。
【００７２】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミックス等（ただし、後述の
透過型ＬＣＤでは、不透明のセラミックス基板は使用で
きない。）の高耐熱性（８〜１２インチφ、７００〜８
００μｍ厚）が使用可能である。段差４は、後述の単結
晶シリコンのエピタキシャル成長時のシード、すなわち
グラフォエピタキシャル成長とヘテロエピタキシャル成
長とを含む結晶成長のシードとなるもので、深さｄが
０．１μｍ程度、幅ｗが５〜１０μｍ程度、長さ（紙面
と直交する方向）が１０〜２０μｍ程度とされ、また、
底面と側面とのなす角（底角）が略直角とされている。
【００７３】なお、基板１の表面には、特に該基板１を
ガラス基板で構成した場合に、該基板１自体からのＮａ
イオンなどの拡散防止のため、予めＳｉＮ膜を例えば５
０〜２００ｎｍ程度の厚さに形成し、さらに必要に応じ
てシリコン酸化膜（以後ＳｉＯ2 膜と呼称する。）を例
えば１００ｎｍ程度の厚さに形成しておくのが好まし
い。
【００７４】次いで、図１の（２）に示すように、フォ
トレジスト２の除去後、絶縁基板１の一主面において、
段差４を含むＴＦＴ形成領域に結晶性サファイア膜５０
を厚さ２０〜２００ｎｍ程度に形成する。この結晶性サ
ファイア膜５０は、高密度プラズマＣＶＤ法や、触媒Ｃ
ＶＤ法（特開昭６３−４０３１４号公報参照）等によ
り、トリメチルアルミニウムガスなどを酸化性ガス（酸
素・水分）で酸化し、結晶化させて作製する。なお、こ
の結晶性サファイア膜５０はＮａイオンストッパの作用
を有するので、これの膜厚が十分に暑い場合には、前記
のＳｉＮ膜、さらにはＳｉＯ2 膜の形成を省略すること
ができる。
【００７５】次いで、図１の（３）に示すように、５０
０〜６００℃に加熱された基板１の段差を含む結晶性サ
ファイア膜５０の全面に、シリコンを約１重量％含有す
るシリコン・錫溶融液をスピンコート等によって塗布
し、溶融液層６を形成する。なお、この塗布方式に代え
て、溶液中に基板１をディッピングするディッピング方
式、溶融液表面を移動させてフローティングさせるフロ
ーティング方式、さらには噴流式や超音波作用下での接
触方式を採用することもできる。
【００７６】ここで、前記シリコン・錫溶融液を調製す
るには、ノンドープシリコン、あるいはＮ型又はＰ型の
キャリア不純物を適量含んだシリコンを、錫に約１重量
％含有させて形成する。また、錫にＮ型又はＰ型のキャ
リア不純物を適量含有させ、シリコン・錫溶融液をＮ型
又はＰ型に調製することにより、得られる単結晶シリコ
ン層の比抵抗を制御するようにしてもよい。
【００７７】次いで、この状態に基板１を数分〜数十分
間保持し、その後、徐々に冷却する（ディッピングの場
合には、徐々に引き上げる）ことにより、錫に溶解して
いたシリコンを、結晶性サファイア膜５０（さらには段
差４の底面の角部）をシード（種）として図２の（４）
に示すように結晶成長させ、これにより単結晶シリコン
を析出して厚さ５〜１００ｎｍ程度、好ましくは３０〜
５０ｎｍ程度の単結晶シリコン層７を形成する。
【００７８】上記のようにして堆積した単結晶シリコン
層７は結晶性サファイア膜５０が単結晶シリコンと良好
な格子整合を示すため、例えば（１００）面が基板上に
ヘテロエピタキシャル成長する。この場合、段差４もグ
ラフォエピタキシャル成長と称される公知の現象を加味
したエピタキシャル成長に寄与することにより、より結
晶性の高い単結晶シリコン層７が得られる。これについ
ては、図８に示すように、非晶質基板（ガラス）１に上
記の段差４の如き垂直な壁を作り、この上にエピタキシ
ー層を形成すると、図８（ａ）のようなランダムな面方
位であったものが図８（ｂ）のように（１００）面が段
差４の面に沿って結晶成長する。この単結晶粒の大きさ
は、温度・時間に比例して大きくなるが、温度・時間を
低く、短くするときには、前記段差の間隔を短くしなけ
ればならない。
【００７９】また、上記段差の形状を図９（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作製する場合には、（１００）面が最も多く採用されて
いる。要するに、段差４の断面視形状は、底面角部の角
度（底角）が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差４の底角は
通常は直角又は９０°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
【００８０】このようにしてエピタキシャル成長によっ
て基板１上に単結晶シリコン層７を析出させた後、図２
（５）に示すように、表面側に析出した錫を主成分とす
る膜６Ａを（図２の（４）参照）を塩酸や硫酸等によっ
て溶解除去する。なお、この際、低級シリコン酸化膜が
生成しないように後処理を行う。続いて、単結晶シリコ
ン層７をチャンネル領域とするトップゲート型ＭＯＳＴ
ＦＴの作製を以下のようにして行う。
【００８１】まず、上記のエピタキシャル成長による単
結晶シリコン層７では、その不純物濃度がばらついてい
るので、全面にＰ型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、ｐＭ
ＯＳＴＦＴ形成領域のみに選択的にＮ型キャリア不純物
をドーピングし、Ｎ型ウエルを形成する。例えば、ｐＭ
ＯＳＴＦＴ部をフォトレジスト（図示せず）でマスク
し、Ｐ型不純物イオン（例えばＢ+ ）を１０ｋＶで２．
７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング
し、比抵抗を調整する。また、図２の（６）に示すよう
に、ｐＭＯＳＴＦＴ形成領域の不純物濃度制御のため、
ｎＭＯＳＴＦＴ部をフォトレジスト６０でマスクし、Ｎ
型不純物イオン（例えばＰ+ ）６５を１０ｋＶで１×１
０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピングし、Ｎ
型ウエル７Ａを形成する。
【００８２】次いで、図３の（７）に示すように、単結
晶シリコン層７の全面上に、プラズマＣＶＤ、高密度プ
ラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約１００ｎ
ｍ厚）とＳｉＮ（約２００ｎｍ厚）とをこの順に連続成
膜してゲート絶縁膜８を形成し、さらに、モリブデン・
タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９を厚さ５０
０〜６００ｎｍ程度に形成する。
【００８３】次いで、図３の（８）に示すように、汎用
のフォトリソグラフィ技術により、表示領域のＴＦＴ
部、および周辺駆動領域のＴＦＴ部のそれぞれの段差領
域（凹部内）にフォトレジストパターン１０を形成し、
さらにこれをマスクにして連続してエッチングすること
により、Ｍｏ・Ｔａ合金のゲート電極１１と（ＳｉＮ／
ＳｉＯ2 ）の積層構造からなるゲート絶縁膜１２とを形
成し、単結晶シリコン層７を露出させる。なお、Ｍｏ・
Ｔａ合金からなるスパッタ膜９は酸系エッチング液で処
理し、ＳｉＮはＣＦ4 ガスのプラズマエッチング、Ｓｉ
Ｏ2 はフッ酸系エッチング液で処理する。
【００８４】次いで、図３の（９）に示すように、周辺
駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領
域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域に、リンイオン１４を例えば１０ｋＶで１×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）し、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。
【００８５】次いで、図４の（１０）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば３
０ｋｖで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層
からなるソース部１８及びドレイン部１９とＬＤＤ部１
５とを形成する。
【００８６】次いで、図４の（１１）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォトレ
ジスト２０でカバーし、露出した領域にボロンイオン２
１を、例えば１０ｋｖで５×１０15ａｔｏｍｓ／ｃｍ2
のドーズ量でドーピング（イオン注入）し、ｐＭＯＳＴ
ＦＴのＰ+ 層のソース部２２及びドレイン部２３を形成
する。なお、この工程については、ｎＭＯＳ周辺駆動回
路の場合では、ｐＭＯＳＴＦＴが無いことから不要とな
る。
【００８７】次いで、図４の（１２）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層７を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
【００８８】次いで、図５の（１３）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
によって全面に、ＳｉＯ2 膜（約２００ｎｍ厚）及びリ
ンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）を
この順に連続形成し、保護膜２５を形成する。
【００８９】そして、この状態で単結晶シリコン層７を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したＭｏ・Ｔａ合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにＭｏ・Ｔａ合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、ここでは高価なエキシマレ
ーザによるアニール処理を行わないが、このアニール処
理を行う場合には、ＸｅＣｌ（３０８ｎｍ波長）で全面
に、又は能動素子部及び受動素子部のみを選択的に、９
０％以上のオーバーラップスキャニングで照射処理する
のが望ましい。
【００９０】次いで、図５の（１４）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
【００９１】そして、全面に、アルミニウム又はアルミ
ニウム合金（例えば１％Ｓｉ入りアルミニウム又は１〜
２％銅入りアルミニウム）、銅等のスパッタ膜を厚さ５
００〜６００ｎｍ程度に形成し、さらに、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのＴＦＴのソース電極２６と周辺駆動
回路部のドレイン電極２７とを形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１
ｈでシンター処理する。
【００９２】次いで、図５の（１５）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
【００９３】ここで、反射型液晶表示装置の基本的要件
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図６の
（１６）に示すように、全面にスピンコート等で厚さ２
〜３μｍ程度の感光性樹脂膜２８を形成し、続いて、図
６の（１７）に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面２８Ａからなる反射面下部を形成す
る。同時に表示用ＴＦＴのドレイン部のコンタクト用の
樹脂窓開けを行う。
【００９４】次いで、図６の（１８）に示すように、全
面に厚さ４００〜５００ｎｍ程度のアルミニウム又は１
％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、さら
に汎用フォトリソグラフィ及びエッチング技術により、
画素部以外のスパッタ膜を除去し、表示用ＴＦＴのドレ
イン部１９と接続した凹凸形状のアルミニウム合金等か
らなる反射膜２９を形成する。この反射膜２９は、表示
用の画素電極としても機能するものとなる。その後、フ
ォーミングガス中、約３００℃／１ｈでシンター処理
し、コンタクトを十分にする。なお、反射率を高めるた
め、アルミニウム系に代えて銀又は銀合金を使用しても
よい。
【００９５】以上のようにして、段差４を含むサファイ
ア膜５０をエピタキシャル成長のシードとして単結晶シ
リコン層７を形成し、この単結晶シリコン層７を用いた
表示部及び周辺駆動回路部にそれぞれ、トップゲート型
のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯ
ＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表示部−
周辺駆動回路部一体型のアクティブマトリクス基板３０
を作製することができる。
【００９６】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて反射型液晶表示装置（ＬＣＤ）を
製造する方法を、図７を参照して説明する。なお、以降
ではこのアクティブマトリクス基板をＴＦＴ基板と呼称
する。
【００９７】このＬＣＤの液晶セルを、２インチサイズ
以上の中／大型液晶パネルに適している面面組立で作製
する場合、まず、ＴＦＴ基板３０および全面ベタのＩＴ
Ｏ（Indium tin oxide）電極３１を設けた対向基板３２
の素子形成面に、それぞれポリイミド系配向膜３３、３
４を形成する。これらポリイミド系配向膜３３、３４に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ５０〜１００ｎｍ程度に塗布し、その後、
１８０℃／２ｈで硬化キュアすることによって形成す
る。
【００９８】次いで、ＴＦＴ基板３０および対向基板３
２のそれぞれのポリイミド系配向膜３３、３４を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす（ゴミ）やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
【００９９】次いで、ラビングバフかす除去のため、
水、又はＩＰＡ（イソプロピルアルコール）洗浄を行
い、その後、ＴＦＴ基板３０側にコモン剤を塗布し、一
方、対向基板３２側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化＋加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化＋加熱硬化型のものを用いるのが好
ましい。
【０１００】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合わせる。対向基板３２側のアライメント
マークとＴＦＴ基板３０側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
【０１０１】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶３５を両基板３０−３２
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、ＩＰＡ洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のＴＮ（ツイストネマティック）モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶３５を配向させる。次いで、ＴＦＴ基板３０の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板３２に位相差板付
偏光板を貼り合わせる。
【０１０２】また、液晶パネル（液晶セル）を、２イン
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、ＴＦＴ基板３０および対
向基板３２の素子形成面にそれぞれポリイミド系配向膜
３３、３４を形成し、さらにこれらポリイミド系配向膜
３３、３４にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
【０１０３】次いで、ＴＦＴ基板３０および対向基板３
２をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はＩＰＡ洗浄する。続いて、ＴＦＴ基板
３０にはコモン剤を塗布し、対向基板３２にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
【０１０４】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
このような反射型ＬＣＤににあっては、対向基板３２側
からの入射光が反射膜２９で効率良く反射され、対向基
板３２側から出射する。
【０１０５】なお、前記例のように反射膜２９を表示用
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜３３を形成した場合、該ポリイミド系配向膜３
３も下地となる反射膜２９の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
【０１０６】そこで、反射膜２９をＴＦＴのドレイン部
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極（Ｉ
ＴＯ電極）を設けるようにしてもよい。その場合、ＴＦ
Ｔのドレイン部に導通しない反射膜２９上に厚さ２〜３
μｍ程度の透明樹脂平坦化膜を形成し、この上に、厚さ
０．１３〜０．１５μｍ程度の透明電極（ＩＴＯ電極）
を、ＴＦＴのドレイン部に導通した状態に形成する。
【０１０７】このように、透明樹脂平坦化膜を介して透
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜３３も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
【０１０８】また、ＴＦＴ基板３０を、図７に示した基
板構造以外に、ＴＦＴ基板３０にカラーフィルタを設け
たオンチップカラーフィルタ（ＯＣＣＦ）構造とすると
きには、対向基板３２にはＩＴＯ電極がベタ付け（又は
ブラックマスク付きのＩＴＯ電極がベタ付け）され、Ｔ
ＦＴ基板３０にはカラーフィルタが設けられる。
【０１０９】そして、この場合にもＴＦＴ基板３０につ
いては、前記の、画素電極として反射膜２９とは別に透
明電極（ＩＴＯ電極）を設ける構造を採用することがで
きる。すなわち、ＴＦＴのドレイン部に導通しないよう
に形成した反射膜２９上に厚さ２〜３μｍ程度の透明樹
脂平坦化膜を形成し、この上に、厚さ１〜２μｍ程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ１〜２μｍ程度の透明樹脂平坦化膜を形成し、この
上に、厚さ０．１３〜０．１５μｍ程度の透明電極（Ｉ
ＴＯ電極）を、ＴＦＴのドレイン部に導通した状態に形
成する。
【０１１０】このように、透明樹脂平坦化膜を介してカ
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜３３も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図１１に示した補助容量ＣS を画素部に組み
込む場合には、上記した基板１上に設けた静電体層（図
示せず）を単結晶シリコンのドレイン領域１９と接続す
ればよい。
【０１１１】以上に説明したように、本実施の形態によ
れば、次のごとき顕著な作用効果が得られる。 （ａ）所定形状／寸法の段差４を設けた基板１に結晶性
サファイア膜５０を形成し、これをシードとしてエピタ
キシャル成長（ただし、成長時の加熱温度は５００〜６
００℃と比較的低温）させることにより、５４０ｃｍ2
／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン層
７が得られるので、高性能ドライバ内蔵のＬＣＤの製造
が可能となる。また、段差４がこのエピタキシャル成長
を促進するため、より結晶性の高い単結晶シリコン層７
が得られる。
【０１１２】（ｂ）この単結晶シリコン層７は、従来の
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコントップゲート型
ＭＯＳＴＦＴは、高いスイッチング特性と低リーク電流
のＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯ
ＳＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯ
Ｓ、又はｐＭＯＳＴＦＴ、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層７は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをｎＭＯＳ又はｐＭＯＳ又
はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【０１１３】（ｃ）そして、前記した多結晶シリコンや
アモルファスシリコンなどは基板温度を１００〜４００
℃にした条件のもとでプラズマＣＶＤ法や減圧ＣＶＤ法
によって形成することが可能であり、また、低融点金属
層については真空蒸着法又はスパッタ法等の公知の方法
で形成することが可能であり、さらに、前記したシリコ
ンエピタキシャル成長時の加熱処理温度を９３０℃以下
にすることが可能になることから、絶縁基板上に比較的
低温（例えば４００〜４５０℃）で単結晶シリコン層を
均一に形成することができる。
【０１１４】（ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザアニールが不要とな
ることから、生産性が高く、また高価な製造設備が不要
でコストダウンが可能になる。
【０１１５】（ｅ）この結晶成長（エピタキシャル成
長）では、結晶性サファイア膜等の結晶性、錫・シリコ
ン組成比、段差の形状及び寸法、基板の加熱温度や冷却
速度、添加するＮ型又はＰ型キャリア不純物濃度等の調
整により、広範囲のＮ型又はＰ型等の導電型と高移動度
の単結晶シリコン層が容易に得られるので、Ｖｔｈ（し
きい値）調整が容易になり、また低抵抗化による高速動
作も可能になる。
【０１１６】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【０１１７】（ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【０１１８】（ｈ）低融点金属を錫によって形成してい
ることから、得られた単結晶シリコン層７中に錫が混入
してしまっても、これは周期律表第４族の元素であって
シリコン層中でキャリアにならず、そのため単結晶シリ
コン層７は高抵抗なものとなる。また、この単結晶シリ
コン層７中に残留する錫は結晶欠陥を電気的に不活性に
するため、得られた単結晶シリコン層７は接合リークが
低減され、電子移動度が高められたものとなる。
【０１１９】＜第２の実施の形態＞図１３〜図１５を参
照して、本発明の第２の実施の形態を説明する。本例の
実施の形態は、前述の第１の実施の形態と同様に、トッ
プゲート型ＭＯＳＴＦＴを表示部及び周辺駆動回路部に
有するものの、該第１の実施の形態と異なり、透過型Ｌ
ＣＤに関するものである。
【０１２０】したがって、その製造工程については、図
１の（１）に示す工程から図５の（１６）に示す工程ま
では同様である。そして、本例の実施の形態では、これ
らの工程の後に、図１３の（１６）に示すように、保護
膜２５、絶縁膜３６に表示用ＴＦＴのドレイン部コンタ
クト用の窓開けを行うと同時に、透過率向上のため、画
素開口部の不要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去
する。なお、本例においては、不透明なセラミックス基
板を使用することはできない。
【０１２１】次いで、図１３の（１７）に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件でこれを硬化させる。
【０１２２】次いで、図１３の（１８）に示すように、
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯからなる透明電極（画素電極）４１を形
成する。そして、熱処理（フォーミングガス中、２００
〜２５０℃／１ｈ）により、表示用ＴＦＴのドレインと
ＩＴＯとのコンタクト抵抗の低減化、およびＩＴＯ透明
度の向上を図る。
【０１２３】そして、図１４に示すように対向基板３２
と組み合わせ、前述の第１の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
にも構成することができる。
【０１２４】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０１２５】すなわち、図１の（１）〜図５の（１４）
までの工程は前述したのと同様にして行う。そして、こ
の後、図１５の（１５）に示すように、ＰＳＧ／ＳｉＯ
2 の絶縁膜２５のドレイン部も窓開けしてドレイン電極
用のアルミニウム埋め込み層４１Ａを形成した後、Ｓｉ
Ｎ／ＰＳＧの絶縁膜３６を形成する。
【０１２６】次いで、図１５の（１６）に示すように
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を、所定厚さ（１〜１．５μｍ）に形成
した後、図１５の（１７）に示すように、汎用フォトリ
ソグラフィ技術で所定位置（各画素部）のみを残してパ
ターニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）、６１（Ｂ）を形成する（オンチップカラーフィ
ルタ構造）。この際、ドレイン部の窓開けも行う。
【０１２７】次いで、図１５の（１７）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけて表示用ＴＦＴのブラッ
クマスク層となる遮光層４３を金属のパターニングで形
成する。例えば、スパッタ法によってチタン又はモリブ
デンを厚さ２００〜２５０ｎｍ程度に成膜し、続いて表
示用ＴＦＴを覆って遮光する所定形状にパターニングす
る（オンチップブラック構造）。
【０１２８】次いで、図１５の（１７）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。
【０１２９】このように、表示アレイ部上にカラーフィ
ルタ層６１や遮光層４３を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
【０１３０】＜第３の実施の形態＞本発明の第３の実施
の形態を説明する。本例の実施の形態は、歪点の低いガ
ラス基板に前述した段差（凹部）を形成し、これをシー
ドとして錫・鉛・シリコン溶融液から単結晶シリコン層
をグラフォエピタキシャル成長させ、これを用いてトッ
プゲート型ＭＯＳＴＦＴを構成したアクティブマトリク
ス反射型液晶表示装置（ＬＣＤ）に関するものである。
【０１３１】すなわち、本実施の形態では、前述の第１
の実施の形態における図１の（１）に示した工程におい
て、基板１として、歪点又は最高使用温度が例えば６０
０℃程度と低いガラス、例えばホウケイ酸ガラスやアル
ミノケイ酸ガラスなどのガラス基板を用いる。これは、
安価でかつ大型化が容易であり、薄板大型化（例えば５
００×６００×０．１〜１．１ｍｍ厚）すれば、ロール
化／長尺化が可能である。なお、もちろん石英基板や結
晶化ガラス基板も採用することもできる。
【０１３２】そして、前述したのと同様に段差４及び結
晶性サファイア膜５０を形成した後、図１の（３）に示
したように結晶性サファイア膜５０上に、シリコンを約
１重量％含有するシリコン（Ｓｉ）・錫（Ｓｎ）・鉛
（Ｐｂ）溶融液（４００〜６００℃の温度下において）
を塗布する。なお、この溶融液の作製にあたっては、錫
（Ｓｎ）・鉛（Ｐｂ）合金として、例えば、Ｓｎ：Ｐｂ
＝６：４の共晶はんだを用いることができる。
【０１３３】次いで、基板１をこの状態に数分〜数十分
間保持した後、徐々に冷却する（ディッピングの場合は
徐々に引き上げるが、フローティングの場合は溶融面積
に沿って徐々に移動させる。）ことにより、錫・鉛に溶
解していたシリコンを、段差４の底面の角部を結晶成長
のシード（種）にして図２の（４）に示したようにエピ
タキシャル成長させ、これにより単結晶シリコンを析出
して厚さ０．１μｍ程度の単結晶シリコン層７を形成す
る。なお、ディッピング法やフローティング法を採れ
ば、溶液組成、温度、引き上げ速度などの管理が容易で
あり、エピタキシャル成長層の厚みや不純物濃度を容易
にコントロールすることができる。
【０１３４】この場合、単結晶シリコン層７は前述した
実施の形態と同様に（１００）面が基板上にエピタキシ
ャル成長したものであるが、前記段差４の形状を図９
（ａ）〜（ｆ）のように種々に変えることによって、成
長層の結晶方位を制御することができる。
【０１３５】このように、エピタキシャル成長によって
基板１上に単結晶シリコン層７を析出させた後、前述し
た第１の実施の形態と同様に、表面側に形成された錫・
鉛を主成分とする膜を塩酸等によって溶解除去し、さら
に単結晶シリコン層７に所定の処理を施す工程を経て、
表示部及び周辺駆動回路部の各ＴＦＴの作製を行う。な
お、図７に示した構造は、本実施の形態においても適用
される。
【０１３６】本実施の形態によれば、前述した第１の実
施の形態で述べた作用効果に加え、次の顕著な作用効果
も奏する。 （ｉ）約４００〜６００℃とさらに低温でのエピタキシ
ャル成長によって、ガラス基板１上に単結晶シリコン層
７を均一に形成することができる。
【０１３７】（ｊ）したがって、ガラス基板のみなら
ず、有機基板などの絶縁基板上に単結晶シリコン層７を
形成することができることから、歪点が低く、低コスト
で物性も良好な基板材質を任意に選択することがき、ま
た、基板の大型化も可能になる。ガラス基板や有機基板
は、石英基板やセラミックス基板に比べて安価に作製す
ることができ、さらに薄板化／長尺化／ロール化が可能
であるので、単結晶シリコン層を形成した薄板をた長尺
化／ロール化した大型ガラス基板などを生産性良く、安
価に作製することができる。ガラス基板として、ガラス
歪点（又は最高使用温度）が低い（例えば５００℃）ガ
ラスを用いると、この上層へガラス内部からその構成元
素が拡散して、トランジスタ特性に影響する場合には、
これを制御する目的で、バリア層薄膜（例えばシリコン
ナイトライド：厚さ５０〜２００ｎｍ程度）を形成すれ
ばよい。しかして、これは結晶性サファイア膜５０の拡
散防止作用により、省略可能である。
【０１３８】（ｋ）この低温グラフォエピタキシャル成
長では、錫・鉛からなる低融点金属の組成比、加熱温度
や冷却温度、添加するＮ型又はＰ型キャリア不純物濃度
等の調整により、広範囲のＮ型又はＰ型の導電型と高移
動度の単結晶シリコン層が容易に得られるので、Ｖｔｈ
（しきい値）調整が容易になり、また低抵抗化による高
速動作も可能になる。
【０１３９】＜第４の実施の形態＞本発明の第４の実施
の形態を説明する。
【０１４０】本例の実施の形態は、前述した第３の実施
の形態が反射型ＬＣＤであったのに対し、透過型ＬＣＤ
であり、その製造工程は前述の第５の実施の形態で述べ
たのと同様に、錫・鉛合金からなる低融点金属層６を用
いた低温グラフォエピタキシャル成長により、単結晶シ
リコン層７を形成することができる。
【０１４１】そして、この単結晶シリコン層７を用い、
前述の第２の実施の形態において図１３〜図１５に示し
たのと同様にして、透過型ＬＣＤを作製することができ
る。ただし、本例においては、不透明のセラミックス基
板や、不透明又は低透過率の有機基板の使用は不可であ
る。
【０１４２】したがって、本実施の形態では、前記第３
の実施の形態と前記第２の実施の形態の優れた作用効果
を併せ持つことができる。すなわち、前述した第１の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性ポリイミド等の有機基板などの、低コストで薄
板、長尺化が可能な基板１を用い得ること、錫／鉛組成
比等によって単結晶シリコン層７の導電型やＶｔｈの調
整が容易となること、表示アレイ部上にカラーフィルタ
４２やブラックマスク４３を作り込むことにより、液晶
表示パネルの開口率を改善し、またバックライトも含め
たディスプレイモジュールの低消費電力化を実現するこ
とができる、といった効果も奏する。
【０１４３】＜第５の実施の形態＞図１６〜図２４を参
照して、本発明の第５の実施の形態を説明する。
【０１４４】本実施の形態では、周辺駆動回路部を、前
述した第１の実施の形態と同様のトップゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。また、表示部については反射型とするも
のの、ＴＦＴを各種ゲート構造のものとし、種々の組み
合わせにする。
【０１４５】すなわち、前述した第１の実施の形態では
図１６（Ａ）に示すように表示部にトップゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図１６
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図１６（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のトップゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【０１４６】なお、図１６（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等から
なるゲート電極である。また、符号７２はＳｉＮ膜、７
３はＳｉＯ2 膜であり、これらＳｉＮ膜とＳｉＯ2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、トップゲート型ＭＯＳＴＦＴと同様の、単
結晶シリコン層７を用いたチャンネル領域等が形成され
ている。また、図１６（Ｃ）のデュアルゲート型ＭＯＳ
ＴＦＴでは、下部ゲート部はボトムゲート型ＭＯＳＴＦ
Ｔと同様であるものの、上部ゲート部は、ゲート絶縁膜
７３をＳｉＯ2 膜とＳｉＯ2 膜で形成し、この上に上部
ゲート電極７４を設けている。ただし、いずれにおいて
も各ゲート部は、エピタキシャル成長時のシードである
と同時に単結晶シリコン膜の成長を促進し、その結晶性
を高める作用を有する段差４の外側に配設されている。
【０１４７】次に、前記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１７〜図２１を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図２２〜図２４を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型ＭＯＳＴＦＴの製造方法に
ついては、図１〜図６に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
【０１４８】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１７の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１Ａを厚さ３００〜４００ｎｍ程度
に形成する。
【０１４９】次いで、図１７の（２）に示すように、フ
ォトレジスト７０を所定パターンに形成し、これをマス
クにしてスパッタ膜７１Ａをテーパエッチングし、側端
面７１ａが２０〜４５°でなだらかに傾斜した、横断面
台形状のゲート電極７１を形成する。
【０１５０】次いで、フォトレジスト７０を除去した
後、図１７の（３）に示すようにスパッタ膜７１Ａを含
む基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜
（約２００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ
厚）７３とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
【０１５１】次いで、図１の（１）に示した工程と同様
にして、図１７の（４）に示すようにＴＦＴ形成領域に
フォトレジスト２を所定パターンに形成し、これをマス
クにして基板１上のゲート絶縁膜に（さらには基板１に
も）段差４を適当な形状及び寸法で複数個形成する。こ
の段差４は、前述したように、後述の単結晶シリコンの
結晶成長（エピタキシャル成長）時のシードであると同
時に結晶性サファイア膜の成長を促進し、その結晶性を
高める作用を有するもので、深さｄが０．３〜０．４μ
ｍ程度、幅ｗが２〜３μｍ程度、長さ（紙面に直交する
方向）が１０〜２０μｍ程度とされ、底面と側面とのな
す角（底角）が略直角とされる。
【０１５２】次いで、図１の（２）に示した工程と同様
にして、図１７の（５）に示すようにフォトレジスト２
を除去した後、絶縁基板１の一主面において、段差４を
含むＴＦＴ形成領域に結晶性サファイア膜５０を、厚さ
２０〜２００ｎｍ程度に形成する。次いで、図１の
（３）に示した工程と同様にして、図１８の（６）に示
すようにシリコンを含有する錫（あるいは錫・鉛）の溶
融液を前記結晶性サファイア膜５０上に塗布し、溶融液
層６を形成する。
【０１５３】次いで、図２の（４）に示した工程と同様
にして、図１８の（７）に示すように徐々に冷却するこ
とによって錫に溶解していたシリコンを結晶成長（ヘテ
ロエピタキシャル成長）させ、厚さ５〜１００ｎｍ程度
好ましくは３０〜５０ｎｍ程度の単結晶シリコン層７と
して析出させる。このとき、下地のゲート電極７１の側
端面７１ａがなだらかな傾斜面となっているので、この
面上では段差４及び結晶性サファイア膜５０によるヘテ
ロエピタキシャル成長が阻害されず、段切れなしに単結
晶シリコン層７が成長することになる。
【０１５４】次いで、図１８の（８）に示すように、表
面側に形成された錫を主成分とする膜６Ａを塩酸等によ
って溶解除去し、さらに必要に応じて不純物イオンを適
量ドーピングして比抵抗の調整等を行う。
【０１５５】次いで、図２の（６）〜図３の（８）に示
した工程を経た後、図３の（９）に示した工程と同様に
して、図１８の（９）に示すように表示部のｎＭＯＳＴ
ＦＴのゲート部をフォトレジスト１３でカバーし、露出
したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオ
ン１４をドーピング（イオン注入）してＮ- 型層からな
るＬＤＤ部１５を自己整合的に形成する。このとき、ボ
トムゲート電極７１の存在により表面高低差（又はパタ
ーン）が認識し易くなっており、したがってフォトレジ
スト１３の位置合わせ（マスク合わせ）が行い易く、ア
ライメントずれが生じにくくなっている。
【０１５６】次いで、図４の（１０）に示した工程と同
様にして、図１９（１０）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０１５７】次いで、図４の（１１）に示した工程と同
様にして、図１９の（１１）に示すようにｎＭＯＳＴＦ
Ｔの全部をフォトレジスト２０でカバーし、ボロンイオ
ン２１をドーピング（イオン注入）して周辺駆動回路部
のｐＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を
形成する。
【０１５８】次いで、図４の（１２）に示した工程と同
様にして、図１９の（１２）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。
【０１５９】次いで、図５の（１３）に示した工程と同
様にして、図１９の（１３）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって全
面に、ＳｉＯ2 膜５３（約３００ｎｍ厚）及びリンシリ
ケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこ
の順に連続形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜
５４は前述した保護膜２５に相当するものである。そし
て、この状態で単結晶シリコン層７を前述したと同様に
して活性化処理する。
【０１６０】次いで、図５の（１４）に示した工程と同
様にして、図２０の（１４）に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ４００〜５
００ｎｍ程度のアルミニウム合金等のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、ＴＦＴのソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約４００℃／１ｈでシンター処
理する。
【０１６１】次いで、図５の（１５）に示した工程と同
様にして、図２０の（１５）に示すように高密度プラズ
マＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００
ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁
膜３６を全面に形成し、表示用のＴＦＴのドレイン部の
コンタクト用窓開けを行う。
【０１６２】次いで、図６の（１６）に示した工程と同
様にして、図２０の（１６）に示すようにスピンコート
等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、続い
て、図６の（１７）に示した工程と同様にして、図２０
の（１７）に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
【０１６３】次いで、図６の（１８）に示した工程と同
様にして、図２０の（１７）に示すように全面に４００
〜５００ｎｍ厚のアルミニウム合金等のスパッタ膜を形
成し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９と接続した凹凸形状
の反射膜２９を形成する。
【０１６４】以上のようにして、結晶性サファイア膜５
０及び段差４を結晶成長（エピタキシャル成長）のシー
ドとして単結晶シリコン層７を形成し、この単結晶シリ
コン層７を用いた表示部にボトムゲート型のｎＭＯＳＬ
ＤＤ−ＴＦＴ（周辺部ではｐＭＯＳＴＦＴ及びｎＭＯＳ
ＴＦＴからなるＣＭＯＳ駆動回路）を作り込んだ表示部
−周辺駆動回路部一体型のアクティブマトリクス基板３
０を作製することができる。
【０１６５】図２１に、表示部に設ける前記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。
【０１６６】この例では、図１７の（２）に示した工程
の後に、図２１の（３）に示すようにモリブデン・タン
タル合金膜７１を公知の陽極酸化処理することによっ
て、その表面にＴａ2 Ｏ5 からなるゲート絶縁膜７４を
１００〜２００ｎｍ厚に形成する。
【０１６７】その後、図１７の（４）〜図１８（８）に
示した工程と同様にして、図２１の（４）に示すように
段差４、さらには結晶性サファイア膜５０を形成し、続
いてアモルファスシリコン又は多結晶シリコンを成膜し
てシリコン膜５を形成する。次いで、図１８の（９）〜
図２０の（１７）に示した工程と同様にして、図２１の
（５）に示すようにアクティブマトリクス基板３０を作
製する。
【０１６８】表示部において、デュアルゲート型ＭＯＳ
ＴＦＴを製造するには、まず、図１７の（１）〜図１８
の（８）に示した工程と同様の処理を行う。
【０１６９】次いで、図２２の（９）に示すように、絶
縁膜７２、７３及び基板１に段差４を形成し、さらに、
結晶性サファイア膜５０及び段差４をシードとして単結
晶シリコン層７を結晶成長（エピタキシャル成長）させ
る。次いで、図３の（７）に示した工程と同様にして、
単結晶シリコン層７上の全面に、プラズマＣＶＤ、触媒
ＣＶＤ等によりＳｉＯ2 膜（約１００ｎｍ厚）とＳｉＮ
（約２００ｎｍ厚）とをこの順に連続して成膜し、絶縁
膜８０（これは前述のゲート絶縁膜８に相当）を形成
し、さらに、Ｍｏ・Ｔａ合金からなるスパッタ膜８１
（これは前述のスパッタ膜９に相当）を３００〜４００
ｎｍ程度の厚さに形成する。
【０１７０】次いで、図３の（８）に示した工程と同様
にして、図２２の（１０）に示すようにフォトレジスト
パターン１０を形成し、連続したエッチングによりＭｏ
・Ｔａ合金のトップゲート電極８２と、ゲート絶縁層８
３を形成し、単結晶シリコン層７を露出させる。
【０１７１】次いで、図３の（９）に示した工程と同様
にして、図２２の（１１）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
- 型層のＬＤＤ部１５を形成する。
【０１７２】次いで、図４の（１０）に示した工程と同
様にして、図２２（１２）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０１７３】次いで、図４の（１１）に示した工程と同
様にして、図２３の（１３）に示すようにｐＭＯＳＴＦ
Ｔのゲート部をフォトレジスト２０でカバーし、露出し
た領域にボロンイオン２１をドーピング（イオン注入）
して周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース
部及びドレイン部を形成する。
【０１７４】次いで、図４の（１２）に示した工程と同
様にして、図２３の（１４）に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
２４を設け、能動素子部及び受動素子部以外の単結晶シ
リコン層を汎用フォトリソグラフィ及びエッチング技術
で選択的に除去する。
【０１７５】次いで、図５の（１３）に示した工程と同
様にして、図２３の（１５）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ2 膜５３（約２００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は前述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
【０１７６】次いで、図５の（１４）に示した工程と同
様にして、図２３の（１６）に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に４００〜５０
０ｎｍ程度の厚さのアルミニウム合金等からなるスパッ
タ膜を形成し、汎用フォトリソグラフィ及びエッチング
技術により、ソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。
【０１７７】次いで、図５の（１５）に示した工程と同
様にして、図２４の（１７）に示すように、ＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。
【０１７８】次いで、図２４の（１８）に示すように、
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図６の（１７）、（１
８）に示した工程と同様にして、図２４の（１９）に示
すように画素部に凹凸粗面２８Ａからなる反射面下部を
形成し、同時に表示用ＴＦＴのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレイン
部１９と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜２９を形
成する。
【０１７９】以上のようにして、結晶性サファイア膜５
０及び段差４を結晶成長（エピタキシャル成長）のシー
ドとして単結晶シリコン層７を形成し、この単結晶シリ
コン層７を用いた表示部にデュアルゲート型のｎＭＯＳ
ＬＤＤＴＦＴを、周辺駆動回路部にｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路をそれぞれ作
り込んだ、表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板３０を作製することができる。
【０１８０】＜第６の実施の形態＞図２５〜図３０を参
照して、本発明の第６の実施の形態を説明する。
【０１８１】本例の実施の形態では、前述した実施の形
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
【０１８２】まず、表示部、周辺駆動回路部共に、トッ
プゲート型ＭＯＳＴＦＴを設ける場合について説明す
る。この例では、まず、前述した第１の実施の形態にお
ける図１の（１）〜図２（６）に示した工程と同様にし
て行い、続いて、図２５の（６）に示すように周辺駆動
回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成す
る。
【０１８３】次いで、図２５の（７）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば１０ｋＶで１×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
【０１８４】次いで、図２６の（８）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【０１８５】次いで、図２６の（９）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部とをフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のド
ーズ量でドーピング（イオン注入）し、ｐＭＯＳＴＦＴ
のＰ+ 層のソース部２２及びドレイン部２３を形成す
る。
【０１８６】次いで、レジスト２０を除去し、続いて、
図２６の（１０）に示すように単結晶シリコン層７、７
Ａを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜１２、ゲート電極材料（アルミニウム又は１％
Ｓｉ入りアルミニウム等）１１を形成する。ゲート電極
材料層１１は真空蒸着法又はスパッタ法で形成可能であ
る。
【０１８７】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図２８の（１１）に示すよ
うに、全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの
順に連続形成し、保護膜２５を形成する。
【０１８８】次いで、図２８の（１２）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０１８９】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）中
において、約４００℃／１ｈでシンター処理する。
【０１９０】次いで、図５の（１５）〜図６の（１８）
に示した工程と同様にして行うことにより、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は１％Ｓｉ入りアルミニウム等をゲ
ート電極とするトップゲート型のｎＭＯＳＬＤＤ−ＴＦ
Ｔ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭ
ＯＳ駆動回路を作り込んだ、表示部−周辺駆動回路部一
体型のアクティブマトリクス基板３０を作製することが
できる。
【０１９１】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦ
Ｔの場合も同様である。
【０１９２】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にトップゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第５の実施の形態における図１７の（１）〜図１８の
（８）に示した工程と同様にして行い、続いて、図２８
の（８）に示すように、周辺駆動回路部のｐＭＯＳＴＦ
Ｔ部にＮ型ウエル７Ａを形成する。
【０１９３】次いで、図２５の（７）に示した工程と同
様にして、図２８の（９）に示すように表示部のＴＦＴ
部にリンイオン１４をドープし、ＬＤＤ部１５を形成す
る。
【０１９４】次いで、図２５の（８）に示した工程と同
様にして、図２９の（１０）に示すように表示部及び周
辺駆動回路部のｎＭＯＳＴＦＴ部にリンイオン１７をド
ープし、Ｎ+ 型ソース領域１８及びドレイン領域１９を
それぞれ形成する。
【０１９５】次いで、図２６の（９）に示した工程と同
様にして、図２９の（１１）に示すように周辺駆動回路
部のｐＭＯＳＴＦＴ部にボロンイオン２１をドープし、
Ｐ+型ソース領域２２及びドレイン領域２３をそれぞれ
形成する。
【０１９６】次いで、レジスト２０を除去し、続いて、
図２９の（１２）に示すように単結晶シリコン層７をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図３０の（１３）に示すように、単結晶シ
リコン層７、７Ａを前述したと同様に活性化処理し、さ
らに表示部においてその表面にゲート絶縁膜８０を形成
し、一方周辺駆動回路部においてはその表面にゲート絶
縁膜１２を形成する。
【０１９７】次いで、図３０の（１４）に示すように、
全面にスパッタ法で成膜したアルミニウム又は１％Ｓｉ
入りアルミニウム等をパターニングし、表示部の各上部
ゲート電極８３、周辺駆動回路部の各ゲート電極１１を
形成する。
【０１９８】次いで、図３０の（１５）に示すように、
全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケー
トガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に連
続形成し、保護膜２５を形成する。
【０１９９】次いで、前述したのと同様にして周辺駆動
回路及び表示部の全てのＴＦＴのソース電極２６と周辺
駆動回路部のドレイン電極２７とを形成することによ
り、単結晶シリコン層７を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回
路を作り込んだ、表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。
【０２００】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウム合金等のゲート電極１１、
８３を形成しているので、その活性化処理時の熱の影響
はゲート電極材料の耐熱性とは無関係になるため、トッ
プゲート電極材料として比較的耐熱性が低く、低コスト
のアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。なお、図３０の（１４）の工程でソ
ース電極２６を（さらにはドレイン電極も）同時に形成
することができるが、この場合には製造工程上有利とな
る。
【０２０１】なお、前述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型ＭＯＳ
ＴＦＴを作製するに際して、図３１（Ａ）に概略的に示
すように、段差４を設けるとこの上に成長する単結晶シ
リコン膜７が薄いために段切れ（接続不良）や細り（抵
抗の増大）を生じることがあるので、ソース電極２６
（又はドレイン電極）との接続を確実に行うためには、
図３１（Ｂ）、（Ｃ）に示すように、段差４を含む領域
上に電極を配置するのが望ましい。
【０２０２】なお、図２５の（７）に示した工程、又は
図２８の（９）に示した工程において、単結晶シリコン
層７上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金等で同時に形成
してもよい。
【０２０３】また、前記段差４については、前述したご
とく、図３２（Ａ）に示すように基板１に（さらにはそ
の上のＳｉＮ等の膜にも）形成したが、例えば、図３２
（Ｂ）に示すように基板１上の結晶性サファイア膜５０
（これはガラス基板１からのイオンの拡散ストッパ機能
もある。）に形成することもできる。この結晶性サファ
イア膜５０の代わりに、あるいはこの結晶性サファイア
膜の下にゲート絶縁膜７３を設け、これに段差４を形成
してもよい。図３２（Ｃ）、（Ｄ）、（Ｅ）に、それぞ
れ結晶性サファイア膜５０に段差４を設けた例を示す。
【０２０４】＜第７の実施の形態＞図３３〜図３５を参
照して、本発明の第７の実施の形態を説明する。
【０２０５】本実施の形態では、前述した段差４の外側
に（すなわち、段差以外の基板１上に）各ＴＦＴを形成
した場合の各種例を示す。なお、単結晶シリコン層７や
ゲート／ソース／ドレイン電極２６、２７については簡
略に図示している。
【０２０６】まず、図３３にトップゲート型ＭＯＳＴＦ
Ｔを示す。図３３（ａ）では、段差４による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層７上にゲー
ト絶縁膜１２及びゲート電極１１を形成している。同様
に、図３３（ｂ）では、段差４による凹部をソース領域
のみならず、チャンネル長方向に沿ってドレイン領域端
まで、すなわち２辺に亘ってＬ字パターンに形成してい
る。図３３（ｃ）では、段差４による凹部を、ＴＦＴ能
動領域を囲むように４辺に亘って矩形状に形成してい
る。図３３（ｄ）では、段差４による凹部を、３辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図３３（ｅ）では、段差４による凹
部を、２辺に亘ってＬ字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
【０２０７】このように、各種パターンの段差４による
凹部が形成可能であると共に、ＴＦＴを凹部以外の平坦
面上に設けているので、ＴＦＴの作製自由度が高まり、
作製自体が容易になる。
【０２０８】次に、図３４にボトムゲート型ＭＯＳＴＦ
Ｔを示す。図３４（ａ）〜（ｄ）に示したように、ボト
ムゲート型ＭＯＳＴＦＴにおいても、図３４に示した各
種パターンの段差４（又は凹部）を同様に形成すること
ができる。
【０２０９】すなわち、図３４（ａ）は図３３（ａ）に
対応した例であり、ボトムゲート型ＭＯＳＴＦＴを段差
４による凹部以外の平坦面上に形成したものである。同
様に、図３６（ｂ）は図３５（ｂ）に対応し、図３６
（ｃ）は図３５（ｃ）や（ｄ）に対応した例である。ま
た、図３６（ｄ）は結晶性サファイア膜５０に段差４を
設けた場合の例である。
【０２１０】次いで、図３５にデュアルゲート型ＭＯＳ
ＴＦＴを示す。図３５（Ａ）、（Ｂ）に示したように、
デュアルゲート型ＭＯＳＴＦＴにおいても、図３３に示
した各種パターンの段差４（又は凹部）を同様に形成す
ることができ、例えば図３３（ｃ）に示した段差４の内
側領域の平坦面上に、デュアルゲート型ＭＯＳＴＦＴを
作製することができる。
【０２１１】＜第８の実施の形態＞図３６〜図３８を参
照して、本発明の第８の実施の形態を説明する。
【０２１２】本実施の形態において図３６に示した例
は、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップゲー
ト型ＬＤＤ−ＴＦＴを複数個連ねた、ダブルゲート型Ｍ
ＯＳＴＦＴに関するものである。すなわち、この例で
は、図３６に示したようにゲート電極１１を２つに分岐
させ、一方を第１のゲートとしての第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（ただし、単結晶シリコン層の中央部
においてゲート電極間にＮ+ 型領域１００を設け、低抵
抗化を図っている）。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース／ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
【０２１３】また、第１のＬＤＤ−ＴＦＴと第２のＬＤ
Ｄ−ＴＦＴとを直列に２個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記ＬＤＤ−ＴＦＴにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記２つのＬＤＤ−ＴＦＴを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、ＬＤＤ−ＴＦＴを２個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第１、
第２のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
【０２１４】図３７（Ａ）に示した例は、ボトムゲート
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図３７（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。
【０２１５】これらのダブルゲート型ＭＯＳＴＦＴにあ
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
【０２１６】図３８に、前記の各ダブルゲート型ＭＯＳ
ＴＦＴの等価回路図を示す。なお、前記においては、ゲ
ートを２つに分岐したが、３つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャンネル領域内に２以上の
分岐した同電位のゲート電極を有するか、又は分割され
た異電位又は同電位のゲート電極を有するように構成す
ることができる。
【０２１７】＜第９の実施の形態＞図３９を参照して、
本発明の第９の実施の形態を説明する。本実施の形態で
は、ｎＭＯＳＴＦＴのデュアルゲート型構造のＴＦＴに
おいて、上下のゲート部のいずれか一方をトランジスタ
動作させるものの、他方のゲート部は次のように動作さ
せている。
【０２１８】すなわち、図３９（Ａ）に示す例では、ｎ
ＭＯＳＴＦＴにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャンネルのリーク
電流を低減させている。トップゲート電極をオープンに
することにより、ボトムゲート型として使用することも
できる。また、図３９（Ｂ）に示す例では、ボトムゲー
ト電極に常に任意の負電圧を印加し、バックチャンネル
のリーク電流を低減させている。この場合も、ボトムゲ
ート電極をオープンにすることにより、トップゲート型
として使用することができる。なお、ｐＭＯＳＴＦＴの
場合には、常に任意の正電圧をゲート電極に印加するこ
とにより、バックチャンネルのリーク電流を減らすこと
ができる。
【０２１９】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【０２２０】＜第１０の実施の形態＞図４０〜図４５を
参照して、本発明の第１０の実施の形態を説明する。
【０２２１】本例の実施の形態では、基板には前記した
段差（凹部）を設けず、基板の平坦面上に前述した物質
層（例えば結晶性サファイア膜）を形成し、この物質層
をシードとして単結晶シリコン層を結晶成長（エピタキ
シャル成長）させ、これを用いてトップゲート型ＭＯＳ
ＴＦＴを構成したアクティブマトリクス反射型液晶表示
装置（ＬＣＤ）に関するものである。
【０２２２】このアクティブマトリクス反射型ＬＣＤに
ついて、その製造工程にしたがって説明する。なお、図
４０〜図４４において、各図の左側は表示部の製造方法
（工程）、右側は周辺駆動回路部の製造方法（工程）を
示している。
【０２２３】まず、図４０の（１）に示すように、石英
ガラス、透明性結晶化ガラス、さらには高耐熱性ガラス
（８〜１２インチφ、７００〜８００μｍ厚）などから
なる絶縁基板１の一主面において、ＴＦＴ形成領域に結
晶性サファイア膜５０を厚さ２０〜２００ｎｍ程度に形
成する。この結晶性サファイア膜５０は、高密度プラズ
マＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４
号公報参照）等により、トリメチルアルミニウムガスな
どを酸化性ガス（酸素・水分）で酸化し、結晶化させて
作製する。
【０２２４】次いで、図１の（３）に示した工程と同様
にして、図４１の（２）に示すように５００〜６００℃
に加熱された基板１の結晶性サファイア膜５０の全面
に、シリコンを約１重量％含有するシリコン・錫（ある
いはシリコン・錫・鉛）からなる溶融液を塗布し、溶融
液層６を形成する。なお、この塗布方式に代えて、溶融
液中に基板１をディッピングするディッピング方式、溶
融液表面を移動させてフローティングさせるフローティ
ング方式、さらには噴流式や超音波作用下での接触方式
を採用することもできる。
【０２２５】次いで、この状態に基板１を数分〜数十分
間保持し、その後、徐々に冷却する（ディッピングの場
合には、徐々に引き上げる）ことにより、錫に溶解して
いたシリコンを、結晶性サファイア膜５０をシード
（種）として図４０の（３）に示すように結晶成長（ヘ
テロエピタキシャル成長）させ、これにより単結晶シリ
コンを析出して厚さ０．１μｍ程度の単結晶シリコン層
７を形成する。
【０２２６】前記のようにして堆積した単結晶シリコン
層７は、結晶性サファイア膜５０が単結晶シリコンと良
好な格子整合を示すため、例えば（１００）面が基板上
にヘテロエピタキシャル成長する。
【０２２７】このようにして、結晶成長（ヘテロエピタ
キシャル成長）により基板１上に単結晶シリコン層７を
析出させた後、図４１の（４）に示すように、表面の錫
を主成分とする膜６Ａを塩酸、硫酸等によって溶解除去
し、さらに前述した工程と同様にして、単結晶シリコン
層７をチャンネル領域とするトップゲート型ＭＯＳＴＦ
Ｔを以下のようにして作製する。
【０２２８】まず、前記のエピタキシャル成長による単
結晶シリコン層７の全面にＰ型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、ｐＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャ
リア不純物をドーピングしてＮ型ウエルを形成する。例
えば、ｐチャンネルＴＦＴ部をフォトレジスト（図示せ
ず）でマスクし、Ｐ型不純物イオン（例えばＢ+ ）を１
０ｋＶで２．７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量
でドーピングし、比抵抗を調整する。また、図４１の
（５）に示すように、ｐＭＯＳＴＦＴ形成領域の不純物
濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト６
０でマスクし、Ｎ型不純物イオン（例えばＰ+ ）６５を
１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピングし、Ｎ型ウエル７Ａを形成する。
【０２２９】次いで、図４１の（６）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約１００
ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、さらに、モリブデン・
タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（３００〜
４００ｎｍ厚）を形成する。
【０２３０】次いで、図４１の（７）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部、および、周辺駆動領域のＴＦＴ部のそれぞれの段差
領域（凹部内）にフォトレジストパターン１０を形成
し、さらにこれをマスクにして連続してエッチングする
ことにより、Ｍｏ・Ｔａ合金のゲート電極１１と（Ｓｉ
Ｎ／ＳｉＯ2 ）の積層構造からなるゲート絶縁膜１２と
を形成し、単結晶シリコン層７を露出させる。なお、Ｍ
ｏ・Ｔａ合金からなるスパッタ膜９は酸系エッチング液
で処理し、ＳｉＮはＣＦ4 ガスのプラズマエッチング、
ＳｉＯ2 はフッ酸系エッチング液で処理する。
【０２３１】次いで、図４２の（８）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域に、リンイオン１４を例えば２０ｋＶで５×１
０13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオ
ン注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整
合的（セルフアライン）に形成する。
【０２３２】次いで、図４２の（９）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。
【０２３３】次いで、図４２の（１０）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォト
レジスト２０でカバーし、露出した領域にボロンイオン
２１を、例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ
2 のドーズ量をドーピング（イオン注入）してｐＭＯＳ
ＴＦＴのＰ+ 層のソース部２２及びドレイン部２３を形
成する。なお、この工程については、ｎＭＯＳ周辺駆動
回路の場合では、ｐＭＯＳＴＦＴが無いことから不要と
なる。
【０２３４】次いで、図４３の（１１）に示すように、
ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト２４を形成する。そして、周辺駆動領域及
び表示領域のすべての能動素子部及び受動素子部以外の
単結晶シリコン層７を、フッ酸系のエッチング液を用い
て除去する。
【０２３５】次いで、図４３の（１２）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等によって全面に、ＳｉＯ2 膜（約２００ｎｍ厚）及び
リンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）
をこの順に連続形成し、保護膜２５を形成する。
【０２３６】そして、この状態で単結晶シリコン層７を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得る、高融点
のＭｏ・Ｔａ合金が用いられる。また、このゲート電極
材は、ゲート部のみならず配線として広範囲に亘って引
き回して設けられる。なお、エキシマレーザを用いてア
ニール処理する場合には、ＸｅＣｌ（３０８ｎｍ波長）
で全面、又は能動素子部及び受動素子部のみを選択的
に、９０％以上のオーバーラップスキャニングで照射処
理するのが望ましい。
【０２３７】次いで、図４３の（１３）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２３８】そして、全面に、アルミニウム又は１％Ｓ
ｉ入りアルミニウム等のスパッタ膜を厚さ５００〜６０
０ｎｍ程度に形成し、さらに、汎用フォトリソグラフィ
及びエッチング技術により、周辺駆動回路及び表示部の
すべてのＴＦＴのソース電極２６と周辺駆動回路部のド
レイン電極２７とを形成すると同時に、データライン及
びゲートラインを形成する。その後、フォーミングガス
（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１ｈでシンタ
ー処理する。
【０２３９】次いで、図４３の（１４）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜
（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成す
る。次いで、表示用ＴＦＴのドレイン部のコンタクト用
窓開けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳ
ｉＮ膜は除去する必要はない。
【０２４０】次いで、図６の（１７）で述べたと同様の
目的で、図４４の（１５）に示すように、全面に、スピ
ンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成
し、図４４の（１６）に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面２８Ａからなる
反射面下部を形成する。同時に表示用ＴＦＴのドレイン
部のコンタクト用の樹脂窓開けを行う。
【０２４１】次いで、図４４の（１７）に示すように、
全面に厚さ４００〜５００ｎｍ程度のアルミニウム又は
１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、さ
らに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用ＴＦＴの
ドレイン部１９と接続した凹凸形状の反射膜２９を形成
する。この反射膜２９は、表示用の画素電極としても機
能するものとなる。その後、フォーミングガス中、約３
００℃／１ｈでシンター処理し、コンタクトを十分にす
る。なお、反射率を高めるため、アルミニウム系に代え
て銀又は銀合金を使用してもよい。
【０２４２】以上のようにして、結晶性サファイア膜５
０を結晶成長（ヘテロエピタキシャル成長）のシードと
して単結晶シリコン層７を形成し、この単結晶シリコン
層７を用いた表示部及び周辺駆動回路部にそれぞれ、ト
ップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦ
Ｔ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込
んだ表示部−周辺駆動回路部一体型のアクティブマトリ
クス基板３０を作製することができる。
【０２４３】また、このアクティブマトリクス基板（駆
動基板）３０を用いて、図７を参照して説明したのと同
様にして、反射型液晶表示装置（ＬＣＤ）を製造する。
【０２４４】本実施の形態では、前述した第１の実施の
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板１に段差を設けることなしに結晶性サ
ファイア膜５０のみによって単結晶シリコン層７をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。
【０２４５】＜第１１の実施の形態＞図４６〜図４８を
参照して、本発明の第１１の実施の形態を説明する。
【０２４６】本実施の形態は、前述の第１１の実施の形
態と同様に、トップゲート型ＭＯＳＴＦＴを表示部及び
周辺駆動回路部に有するものの、前記第１０の実施の形
態とは異なり、透過型ＬＣＤに関するものである。した
がって、その製造工程については、図３９の（１）に示
す工程から図４３の（１４）に示す工程までは同様であ
る。そして、本例の実施の形態では、これらの工程後
に、図４６の（１５）に示すように、保護膜２５、絶縁
膜３６に表示用ＴＦＴのドレイン部コンタクト用の窓開
けを行うと同時に、透過率向上のため、画素開口部の不
要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。
【０２４７】次いで、図４６の（１６）に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件で硬化させる。
【０２４８】次いで、図４６の（１７）に示すように、
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯ透明電極（画素電極）４１を形成する。
そして、熱処理（フォーミングガス中、２００〜２５０
℃／１ｈ）により、表示用ＴＦＴのドレインとＩＴＯの
コンタクト抵抗の低減化、およびＩＴＯ透明度の向上を
図る。
【０２４９】そして、図４７に示すように対向基板３２
と組み合わせ、前述の第８の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
に構成することができる。
【０２５０】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０２５１】すなわち、図４０の（１）〜図４３の（１
３）までの工程は前述したのと同様にして行う。そし
て、この後、図４８の（１４）に示すように、ＰＳＧ／
ＳｉＯ2 の絶縁膜２５のドレイン部も窓開けしてドレイ
ン電極用のアルミニウム埋め込み層４１Ａを形成した
後、ＳｉＮ／ＰＳＧの絶縁膜３６を形成する。
【０２５２】次いで、図４８の（１５）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図４８の（１６）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残してパタ
ーニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）６１（Ｂ）を形成する（オンチップカラーフィル
タ構造）。この際、ドレイン部の窓開けも行う。なお、
この例では不透明なセラミックス基板や低透過率のガラ
ス、及び耐熱性樹脂基板は使用できない。
【０２５３】次いで、図４８の（１６）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法によってチタン又はモリブデンを厚さ２
００〜２５０ｎｍ程度に成膜し、続いて表示用ＴＦＴを
覆って遮光する所定の形状にパターニングする（オンチ
ップブラック構造）。
【０２５４】次いで、図４８の（１７）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。
【０２５５】このように、表示アレイ部上に、カラーフ
ィルタ６１や遮光層４３を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
【０２５６】＜第１２の実施の形態＞図４９〜図５７を
参照して、本発明の第１２の実施の形態を説明する。
【０２５７】本実施の形態では、周辺駆動回路部を、前
述した第１０の実施の形態と同様のトップゲート型のｐ
ＭＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動
回路で構成する。また、表示部については反射型とする
ものの、ＴＦＴを各種ゲート構造のものとして、種々の
組み合わせにしている。
【０２５８】すなわち、前述した第１０の実施の形態で
は図４９（Ａ）に示すように表示部にトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図４９
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図４９（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のトップゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【０２５９】なお、図４９（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等のゲ
ート電極である。また、符号７２はＳｉＮ膜及び７３は
ＳｉＯ2 膜であり、これらＳｉＮ膜とＳｉＯ2 膜とによ
ってゲート絶縁膜が形成されている。このゲート絶縁膜
上には、トップゲート型ＭＯＳＴＦＴと同様の、単結晶
シリコン層７を用いたチャンネル領域等が形成されてい
る。また、図４９（Ｃ）のデュアルゲート型ＭＯＳＴＦ
Ｔでは、下部ゲート部はボトムゲート型ＭＯＳＴＦＴと
同様であるものの、上部ゲート部は、ゲート絶縁膜７３
をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲート
電極７４を設けている。
【０２６０】次に、前記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図５０〜図５４を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図５５〜図５７を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型ＭＯＳＴＦＴの製造方法に
ついては、図４０〜図４４に示した工程と同じであるこ
とから、ここでは図示およびその説明を省略する。
【０２６１】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図５０の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１Ａを厚さ３００〜４００ｎｍ程度
に形成する。
【０２６２】次いで、図５０（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてスパッタ膜７１Ａをテーパエッチングし、側端面
７１ａが２０〜４５°でなだらかに傾斜した、横断面台
形状のゲート電極７１を形成する。
【０２６３】次いで、フォトレジスト７０を除去した
後、図５０（３）に示すようにスパッタ膜７１Ａを含む
基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約
２００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７
３とをこの順に成膜積層し、ゲート絶縁膜を形成する。
【０２６４】次いで、図４０の（１）に示した工程と同
様にして、図５１の（４）に示すように絶縁基板１の一
主面において、ＴＦＴ形成領域に結晶性サファイア膜５
０を、厚さ２０〜２００ｎｍ程度に形成する。次いで、
図４０の（２）〜（４）に示した工程と同様にして、図
５１（５）に示すようにこの結晶性サファイア膜５０上
に単結晶シリコン層を結晶成長（ヘテロエピタキシャル
成長）させ、厚さ５〜１００ｎｍ程度、好ましくは３０
〜５０ｎｍ程度の単結晶シリコン層７を形成する。
【０２６５】次いで、図４１の（５）〜（７）の工程を
経た後、図４２の（８）に示した工程と同様にして、図
５１の（６）に示すように表示部のｎＭＯＳＴＦＴのゲ
ート部をフォトレジスト１３でカバーし、露出したｎＭ
ＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を
ドーピング（イオン注入）してＮ- 型層からなるＬＤＤ
部１５を自己整合的に形成する。このとき、ボトムゲー
ト電極７１の存在により表面高低差（又はパターン）が
認識し易くなっており、フォトレジスト１３の位置合わ
せ（マスク合わせ）を行い易く、アライメントずれが生
じにくくなっている。
【０２６６】次いで、図４２の（９）に示した工程と同
様にして、図５２（７）に示すようにｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０２６７】次いで、図４２の（１０）に示した工程と
同様にして、図５２の（８）に示すようにｎＭＯＳＴＦ
Ｔの全部をフォトレジスト２０でカバーし、ボロンイオ
ン２１をドーピング（イオン注入）して周辺駆動回路部
のｐＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を
形成する。
【０２６８】次いで、図４３の（１１）に示した工程と
同様にして、図５２の（９）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。
【０２６９】次いで、図４３の（１２）に示した工程と
同様にして、図５２の（１０）に示すようにプラズマＣ
ＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって
全面に、ＳｉＯ2 膜５３（約３００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を
この順に連続形成する。なお、ＳｉＯ2 膜５３とＰＳＧ
膜５４は前述した保護膜２５に相当するものである。そ
して、この状態で単結晶シリコン層７を前述したのと同
様にして活性化処理する。
【０２７０】次いで、図４３の（１３）に示した工程と
同様にして、図５３の（１１）に示すように、汎用フォ
トリソグラフィ及びエッチング技術によってソース部の
コンタクト用窓開けを行う。そして、全面に厚さ４００
〜５００ｎｍ程度のアルミニウム又は１％Ｓｉ入りアル
ミニウム等のスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、ＴＦＴのソース電極２
６を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス中において、
約４００℃／１ｈでシンター処理する。
【０２７１】次いで、図４３の（１４）に示した工程と
同様にして、図５３の（１２）に示すように高密度プラ
ズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３０
０ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶
縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部
のコンタクト用窓開けを行う。
【０２７２】次いで、図４４の（１５）に示した工程と
同様にして、図５３の（１３）に示すようにスピンコー
ト等で厚さ２〜３μｍ程度の感光性樹脂膜２８を形成
し、続いて、図５３の（１４）に示すように汎用フォト
リソグラフィ及びエッチング技術により、最適な反射特
性と視野角特性を得るための凹凸形状パターンを画素部
に形成し、リフローさせて凹凸粗面２８Ａからなる反射
面下部を形成する。同時に表示用ＴＦＴのドレイン部の
コンタクト用の樹脂窓開けを行う。
【０２７３】次いで、図４４の（１７）に示した工程と
同様にして、図５３の（１４）に示すように全面に４０
０〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアル
ミニウム等のスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、表示用ＴＦＴのドレイ
ン部１９と接続した凹凸形状の反射膜２９を形成する。
【０２７４】以上のようにして、結晶性サファイア膜５
０を結晶成長（ヘテロエピタキシャル成長）のシードと
して単結晶シリコン層７を形成し、この単結晶シリコン
層７を用いた表示部にボトムゲート型のｎＭＯＳＬＤＤ
−ＴＦＴ（周辺部ではｐＭＯＳＴＦＴ及びｎＭＯＳＴＦ
ＴからなるＣＭＯＳ駆動回路）を作り込んだ表示部−周
辺駆動回路部一体型のアクティブマトリクス基板３０を
作製することができる。
【０２７５】図５４に、表示部に設ける前記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。この例では、図５０の
（２）に示した工程の後に、図５４の（３）に示すよう
にモリブデン・タンタル合金膜７１を公知の陽極酸化処
理することによって、その表面にＴａ2 Ｏ5 からなるゲ
ート絶縁膜７４を１００〜２００ｎｍ厚に形成する。
【０２７６】その後、図５１の（４）〜（５）の工程と
同様にして、図５４の（４）に示すように結晶性サファ
イア膜５０を形成し、さらにこれをシードにして単結晶
シリコンを結晶成長（ヘテロエピタキシャル成長）さ
せ、単結晶シリコン層７を形成する。次いで、図５１の
（６）〜図５３の（１４）に示した工程と同様にして、
図５４の（５）に示すようにアクティブマトリクス基板
３０を作製する。
【０２７７】表示部において、デュアルゲート型ＭＯＳ
ＴＦＴを製造するには、まず、図５０の（１）〜図５１
の（５）に示した工程と同様の処理を行う。
【０２７８】次いで、図５５の（６）に示すように、絶
縁膜７２、７３上に結晶性サファイア膜５０を形成し、
さらにこれをシードにして単結晶シリコンを結晶成長
（ヘテロエピタキシャル成長）させ、単結晶シリコン層
７を形成する。次いで、図４１の（６）に示した工程と
同様にして、単結晶シリコン層７上の全面に、プラズマ
ＣＶＤ、触媒ＣＶＤ等によりＳｉＯ2 膜（約１００ｎｍ
厚）とＳｉＮ膜（約２００ｎｍ厚）とをこの順に連続し
て成膜し、絶縁膜８０（これは前述の絶縁膜８に相当）
を形成し、さらに、Ｍｏ・Ｔａ合金からなるスパッタ膜
８１（これは前述のスパッタ膜９に相当）を３００〜４
００ｎｍ程度の厚さに形成する。
【０２７９】次いで、図４１の（７）に示した工程と同
様にして、図５５の（７）に示すようにフォトレジスト
パターン１０を形成し、連続したエッチングによりＭｏ
・Ｔａ合金のトップゲート電極８２と、ゲート絶縁膜８
３を形成し、単結晶シリコン層７を露出させる。
【０２８０】次いで、図４２の（８）に示した工程と同
様にして、図５５の（８）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
- 型層をＬＤＤ部１５を形成する。
【０２８１】次いで、図４２の（９）に示した工程と同
様にして、図５５（９）に示すようにｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０２８２】次いで、図４２の（１０）に示した工程と
同様にして、図５６の（１０）に示すようにｐＭＯＳＴ
ＦＴのゲート部をフォトレジスト２０でカバーし、露出
した領域にボロンイオン２１をドーピング（イオン注
入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソ
ース部及びドレイン部を形成する。
【０２８３】次いで、図４３の（１１）に示した工程と
同様にして、図５６の（１１）に示すように能動素子部
及び受動素子部をアイランド化するため、フォトレジス
ト２４を設け、能動素子部及び受動素子部以外の単結晶
シリコン層を汎用フォトリソグラフィ及びエッチング技
術で選択的に除去する。
【０２８４】次いで、図４３の（１２）に示した工程と
同様にして、図５６の（１２）に示すようにプラズマＣ
ＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、
ＳｉＯ2 膜５３（約２００ｎｍ厚）とリンシリケートガ
ラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成
する。これらの膜５３、５４は前述の保護膜２５に相当
する。そして、単結晶シリコン層７を活性化処理する。
【０２８５】次いで、図４３の（１３）に示した工程と
同様にして、図５６の（１３）に示すようにソース部の
コンタクト用窓開けを行う。そして、全面に４００〜５
００ｎｍ程度の厚さのアルミニウム又は１％Ｓｉ入りア
ルミニウム等からなるスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ソース電極２
６を形成すると同時に、データライン及びゲートライン
を形成する。
【０２８６】次いで、図４３の（１４）に示した工程と
同様にして、図５７の（１４）に示すようにＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。
【０２８７】次いで、図５７の（１５）に示すように、
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図４４の（１６）、
（１７）に示した工程と同様にして、図５７の（１６）
に示すように画素部に凹凸粗面２８Ａからなる反射面下
部を形成し、同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレ
イン部１９と接続した、最適な反射特性と視野角特性を
得るための凹凸形状のアルミニウム合金等の反射部２９
を形成する。
【０２８８】以上のようにして、結晶性サファイア膜５
０をヘテロエピタキシャル成長のシードとして単結晶シ
リコン層７を形成し、この単結晶シリコン層７を用いた
表示部にデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ
を、周辺駆動回路部にｐＭＯＳＴＦＴ及びｎＭＯＳＴＦ
ＴからなるＣＭＯＳ駆動回路をそれぞれ作り込んだ、表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板３０を作製することができる。
【０２８９】＜第１３の実施の形態＞図５８〜図６０を
参照して、本発明の第１３の実施の形態を説明する。
【０２９０】本実施の形態では、前述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
合金等の比較的耐熱性の低い材料で形成している。
【０２９１】まず、表示部及び周辺駆動回路部共にトッ
プゲート型ＭＯＳＴＦＴを設ける場合について説明す
る。この例では、まず、前述した第１０の実施の形態に
おける図４０の（１）〜図４１の（５）に示した工程と
同様にして行い、続いて、図５８の（５）に示すように
周辺駆動回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを
形成する。
【０２９２】次いで、図５８の（６）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
【０２９３】次いで、図５９の（７）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【０２９４】次いで、図５９の（８）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０カバーし、露出した領域にボロンイオン２１を例
えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ
量でドーピング（イオン注入）し、ｐＭＯＳＴＦＴのＰ
+ 層のソース部２２及びドレイン部２３を形成する。
【０２９５】次いで、レジスト２０を除去し、続いて、
図５９の（９）に示すように単結晶シリコン層７、７Ａ
を前述したと同様に活性化処理し、さらに表面にゲート
絶縁膜１２、ゲート電極材料（アルミニウム合金等）層
１１を形成する。ゲート電極材料層１１は真空蒸着法又
はスパッタ法で形成可能である。
【０２９６】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図６０の（１０）に示すよ
うに、全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ）をこの順
に連続形成し、保護膜２５を形成する。
【０２９７】次いで、図６０の（１１）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２９８】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム合金等のスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのＴＦＴのソース電極２６と周辺駆動
回路部のドレイン電極２７を形成すると同時に、データ
ライン及びゲートラインを形成する。その後に、フォー
ミングガス（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１
ｈでシンター処理する。
【０２９９】次いで、図４３の（１４）〜図４４の（１
７）に示した工程と同様にして行うことにより、単結晶
シリコン層７を用いた表示部及び周辺駆動回路部にそれ
ぞれ、アルミニウム合金等をゲート電極とするトップゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込ん
だ、表示部−周辺駆動回路部一体型のアクティブマトリ
クス基板３０を作製することができる。
【０３００】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム合金等のゲート電極１１を
形成しているので、その活性化処理時の熱の影響はゲー
ト電極材料の耐熱性とは無関係となるため、トップゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。これは、表示部がボトムゲート型ＭＯＳＴ
ＦＴの場合も同様である。
【０３０１】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にトップゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第６の実施の形態における図２８の（８）〜図３０の
（１５）に示した工程と同様にして行い、表示部及び周
辺駆動回路部にそれぞれ、アルミニウム合金等をゲート
電極とするデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦ
Ｔ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭ
ＯＳ駆動回路を作り込んだ、表示部−周辺駆動回路部一
体型のアクティブマトリクス基板３０を作製することが
できる。
【０３０２】＜第１４の実施の形態＞図６１〜図６２を
参照して、本発明の第１４の実施の形態を説明する。
【０３０３】図６１に示した例は、前述の第１２の実施
の形態において、自己整合型ＬＤＤ構造のＴＦＴ、例え
ばトップゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブル
ゲート型ＭＯＳＴＦＴに関するものである。
【０３０４】図６２（Ａ）に示した例は、ボトムゲート
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図６２（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。
【０３０５】これらのダブルゲート型ＭＯＳＴＦＴにあ
っても、前記の図３６〜図３７に示したものと同様の利
点を有する。
【０３０６】＜第１５の実施の形態＞図６３〜図７１を
参照して、本発明の第１５の実施の形態を説明する。
【０３０７】前述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴには、それぞれ
構造上、機能上の差異又は特長があることから、これら
を表示部と周辺駆動回路部との両方に設ける場合に、こ
れらの各部間でＴＦＴを種々に組み合わせて設けること
が有利になることがことがある。
【０３０８】例えば、図６３に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともトップゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
１２通り（No.1〜No.12 ）挙げられる。特に、周辺駆動
回路のＭＯＳＴＦＴにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のＴＦＴが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、ＬＣＤ以外の電
気光学装置として本発明の有機ＥＬやＦＥＤ等に適用す
る場合は必要であると考えられる。
【０３０９】図６４及び図６５は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図６６及び図６７は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図６８及び図６
９は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図７０及び図７１は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせを、チャンネル導電型別に示した各種
の例（No.1〜No.216）を示す図である。
【０３１０】このように、図６３に示したゲート構造別
の組み合わせは、具体的には図６４〜図７１に示したよ
うになる。これは、周辺駆動回路部がトップゲート型の
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合でも、同様の組み合わせが可能である。なお、図６
３〜図７１に示したＴＦＴの各種組み合わせは、ＴＦＴ
のチャンネル領域などを単結晶シリコンで形成する場合
に限らず、多結晶シリコンやアモルファスシリコン（た
だし、表示部のみ）で形成する場合にも同様に適用可能
である。
【０３１１】＜第１６の実施の形態＞図７２〜図７３
は、本発明の第１６の実施の形態を示すものである。
【０３１２】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるＴＦＴを設けている。ただし、これはト
ップゲート型に限らず、他のゲート型が混在していても
よく、チャンネル導電型も種々であってよく、また単結
晶シリコン層以外の多結晶シリコン層を用いたＭＯＳＴ
ＦＴが含まれていてもよい。これに対し、表示部のＭＯ
ＳＴＦＴについては、単結晶シリコン層を用いるのが望
ましいものの、これに限らず、多結晶シリコンやアモル
ファスシリコン層を用いたものであってよく、あるいは
３種のシリコン層のうちの２種が混在したものであって
もよい。ただし、表示部をｎＭＯＳＴＦＴで形成する場
合、アモルファスシリコン層を用いて形成しても実用的
なスイッチング速度が得られるものの、単結晶シリコン
又は多結晶シリコンの方がＴＦＴ面積を小さくすること
でき、画素欠陥の低減についてもアモルファスシリコン
より有利になる。なお、既述したヘテロエピタキシャル
成長時に、単結晶シリコンだけでなく多結晶シリコンも
同時に生じ、いわゆるＣＧＳ（Continuous grain silic
on）構造も含まれることもあるが、これも能動素子や受
動素子の形成に利用することができる。
【０３１３】図７２に、各部間でのＭＯＳＴＦＴの各種
組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図７３に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、大画面化が可能と
なり、表示部では開口率が向上する。
【０３１４】なお、周辺駆動回路部では、前記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいのはもちろんで
ある。
【０３１５】＜第１７の実施の形態＞図７４を参照し
て、本発明の第１７の実施の形態を説明する。
【０３１６】本例の実施の形態は、前述した各実施の形
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
【０３１７】すなわち、本実施形態においてその表示部
は、前述したＭＯＳＴＦＴのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のＬＣＤをはじめ、ＥＬ（エレクト
ロルミネセンス表示素子）、ＦＥＤ（電界放出型表示素
子）、ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発
光ダイオード表示素子）なども含まれる。
【０３１８】＜第１８の実施の形態＞図７５を参照し
て、本発明の第１８の実施の形態を説明する。
【０３１９】本例の実施の形態は、本発明をＬＣＤ以外
の電気光学装置である、有機又は無機ＥＬ（エレクトロ
ルミネセンス素子）やＦＥＤ（電界放出型表示素子）、
ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイ
オード表示素子）などに適用したものである。
【０３２０】図７５（Ａ）には、アクティブマトリクス
駆動のＥＬ素子を示す。このＥＬ素子は、例えばアモル
ファス有機化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍ
ｎを用いた無機ＥＬ層）９０を基板１上に設け、その下
部に既述した透明電極（ＩＴＯ）４１を形成し、上部に
陰極９１を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層６１を通し
て得られるようになっている。
【０３２１】このＥＬ素子においては、アクティブマト
リクス駆動により透明電極４１へデータ電圧を印加する
ため、ＭＯＳＴＦＴを基板１上に作り込んでいるが、こ
のＭＯＳＴＦＴは、基板１上の結晶性サファイア膜５０
（さらには段差４）をシードとして結晶成長（エピタキ
シャル成長）させて得られた単結晶シリコン層７を用い
てなる、本発明による単結晶シリコンＭＯＳＴＦＴ（す
なわち、ｎＭＯＳＬＤＤ−ＴＦＴ）である。また、同様
のＴＦＴは周辺駆動回路にも設けられる。このような構
成からなるＥＬ素子は、単結晶シリコン層を用いたＭＯ
ＳＬＤＤ−ＴＦＴで駆動しているので、スイッチング速
度が早く、またリーク電流も少ない。
【０３２２】なお、前記のフィルタ６１については、Ｅ
Ｌ層９０が特定色を発光するものであれば省略可能であ
る。また、ＥＬ素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のＭＯＳＴＦＴ以外に、高耐圧の
ドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポーラ素子
など）を設けるのが有利である。
【０３２３】図７５（Ｂ）には、パッシブマトリクス駆
動のＦＥＤを示す。このＦＥＤは、対向するガラス基板
１−３２間の真空部において、両電極９２−９３間の印
加電圧によって冷陰極９４から放出された電子をゲート
ライン９５の選択によって対向する蛍光体層９６へ入射
させ、所定色の発光を得るものである。
【０３２４】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるＭＯＳＴＦＴが設けられ、エミッタライン９
２の高速駆動に寄与している。なお、このＦＥＤは、各
画素に前記のＭＯＳＴＦＴを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
【０３２５】なお、図７５（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図７５（Ｂ）の素子において、ダイヤモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ヒ素など）の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
【０３２６】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々の変形が可能である。
【０３２７】例えば、前述したシリコン膜５の形成時
に、溶解度が大きい周期律表第３族又は第５族の元素
（例えばボロン、リン、アンチモン、ヒ素、アルミニウ
ム、ガリウム、インジウム、ビスマス）を適量ドープす
ることにより、得られるシリコンエピタキシャル成長層
（単結晶シリコン層７）のＰ型又はＮ型のチャンネル導
電型や、そのキャリア濃度を任意に制御することができ
る。また、前述した第５の実施の形態（錫・鉛又は錫を
使用）に、前述した第２又は第５の実施の形態の手法を
適用してもよい。
【０３２８】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、さらには必要に応じてＳｉＯ2 膜（例えば１００
ｎｍ厚）を設けてもよく、またこれらの膜に既述した段
差４を形成してもよい。前述した段差はＲＩＥ以外にも
イオンミリンダ法などによっても形成可能である。ま
た、前述したように、段差４を基板１に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差４を形成してもよいことはもちろんである。
【０３２９】また、前述したサファイア（Ａｌ2 Ｏ3 ）
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体（例えばマグネシアスピネル）（Ｍｇｏ・Ａｌ2
Ｏ3）や、ＣａＦ2 、ＳｒＦ2 、ＢａＦ2 、ＢＰ、（Ｙ
2 Ｏ3 ）m 、（ＺｒＯ2 ）1-m 等が使用可能である。
【０３３０】また、本発明は周辺駆動回路部及び表示部
のＴＦＴに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス、イ
ンダクタンスなどの受動領域を本発明による単結晶シリ
コン層で形成することも可能である。
【０３３１】
【発明の効果】以上説明したように本発明によれば、特
に単結晶シリコンと格子整合の良い前記物質層（例えば
結晶性サファイア膜）をシードとして、例えばシリコン
を溶解した低融点金属の溶融液からエピタキシャル成長
で単結晶シリコン層を形成し、これをアクティブマトリ
クス基板などの駆動基板の周辺駆動回路のトップゲート
型ＭＯＳＴＦＴや、表示部−周辺駆動回路一体型のＬＣ
Ｄなどの電気光学装置における周辺駆動回路のトップゲ
ート型ＭＯＳＴＦＴなどの能動素子、さらには抵抗、イ
ンダクタンス、キャパシタンス等の受動素子のうちの少
なくとも能動素子に用いているので、以下の（Ａ）〜
（Ｈ）に示す顕著な効果を有する。
【０３３２】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとして結晶成長（ヘテロエピタキシ
ャル成長）させることにより、５４０ｃｍ2 ／ｖ・ｓｅ
ｃ以上の高い電子移動度の単結晶シリコン層の如き単結
晶半導体層が得られるので、高性能ドライバ内蔵の表示
用薄膜半導体装置などの電気光学装置の製造が可能とな
る。
【０３３３】（Ｂ）特に単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて単結
晶シリコン基板並の高い電子及び正孔移動度を有するの
で、これから得られる単結晶シリコントップゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくはさら
に、電界強度を緩和して低リーク電流化するＬＤＤ（Li
ghtly doped drain ）構造〕を有するｎＭＯＳ又はｐＭ
ＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い
駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦＴ、
あるいはこれらの混在からなる周辺駆動回路部とを一体
化した構成が可能となり、高画質、高精細、狭額縁、高
効率、大画面の表示パネルが実現する。特に、多結晶シ
リコンでは、ＬＣＤ用ＴＦＴとして高い正孔移動度のｐ
ＭＯＳＴＦＴを形成するのは難しいが、本発明による単
結晶シリコン層では、正孔でも十分に高い移動度を示す
ため、電子と正孔とをそれぞれ単独に、あるいは双方を
組み合わせて駆動する周辺駆動回路を作製することがで
き、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ
構造の表示部用ＴＦＴと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
【０３３４】（Ｃ）そして、前記した低融点金属の溶融
液についてはこれを低温（例えば３５０℃）で調製し、
それより少し高いだけの温度に加熱した基板上に塗布な
どの方法で形成することができることから、比較的低温
（例えば３００〜４００℃）でシリコン単結晶を均一に
形成することができる。したがって、歪点の比較的低い
ガラス基板や耐熱性有機基板などの入手し易く、低コス
トで物性も良好な基板を用いることができ、また基板の
大型化も可能となる。
【０３３５】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザアニールが不要となるから、生産性が高く、高価
な製造設備が不要でコストダウンが可能になる。
【０３３６】（Ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、多結晶シ
リコンやアモルファスシリコンと低融点金属との組成
比、基板の加熱温度や冷却速度等の調整により、広範囲
のＰ型又はＮ型の導電型と高移動度の単結晶シリコン層
が容易に得られるので、Ｖｔｈ（しきい値）調整が容易
になり、低抵抗化による高速動作も可能になる。
【０３３７】（Ｆ）また、物質層上の半導体（アモルフ
ァスシリコン又は多結晶シリコン）膜、あるいは半導体
含有低融点金属層の成膜時に、Ｎ型あるいはＰ型のキャ
リア不純物（ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど）を適量混入（導入）すれば、単
結晶半導体層（単結晶シリコン層）の不純物種及び／又
はその濃度、すなわちＰ型／Ｎ型等の導電型及び／又は
キャリア濃度を任意に制御することができる。
【０３３８】（Ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【０３３９】（Ｈ）低融点金属層を、錫あるいは錫と鉛
との合金、又は、半導体を含有した錫あるいは錫と鉛と
の合金によって形成していることから、得られた単結晶
シリコン層（単結晶半導体層）中に錫や鉛が混入してし
まっても、これらは周期律表第４族の元素であってシリ
コン層中でキャリアにならず、そのためシリコン層は高
抵抗なものとなる。また、シリコン層中に残留する錫や
鉛は結晶欠陥を電気的に不活性にするため、得られたシ
リコン層は接合リークが低減され、電子移動度が高めら
れたものとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図７】同、ＬＣＤの要部断面図である。
【図８】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
【図９】グラフォエピタキシャル成長技術における、各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
【図１０】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。
【図１１】同、ＬＣＤの等価回路図である。
【図１２】同、ＬＣＤの概略構成図である。
【図１３】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図１４】同、ＬＣＤの要部断面図である。
【図１５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１６】本発明の第５の実施の形態によるＬＣＤの要
部断面図である。
【図１７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２５】本発明の第６の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３１】同、ＬＣＤの製造時の要部断面図である。
【図３２】同、ＬＣＤの製造時の要部断面図である。
【図３３】本発明の第７の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。
【図３４】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。
【図３５】同、ＬＣＤの要部断面図である。
【図３６】本発明の第８の実施の形態によるＬＣＤの要
部断面図又は平面図である。
【図３７】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
【図３８】同、ＬＣＤのＴＦＴの等価回路図である。
【図３９】本発明の第９の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。
【図４０】本発明の第１０の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。
【図４１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４５】同、ＬＣＤの要部断面図である。
【図４６】本発明の第１１の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。
【図４７】同、ＬＣＤの要部断面図である。
【図４８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４９】本発明の第１２の実施の形態によるＬＣＤの
要部断面図である。
【図５０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５８】本発明の第１３の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。
【図５９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図６０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図６１】本発明の第１４の実施の形態によるＬＣＤの
要部断面図又は平面図である。
【図６２】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
【図６３】本発明の第１５の実施の形態によるＬＣＤの
各部ＴＦＴの組み合わせを示す図である。
【図６４】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図６５】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図６６】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図６７】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図６８】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図６９】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図７０】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図７１】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図７２】本発明の第１６の実施の形態によるＬＣＤの
概略レイアウト図である。
【図７３】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図７４】本発明の第１７の実施の形態によるデバイス
の概略レイアウト図である。
【図７５】本発明の第１８の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。
【符号の説明】
１…基板、４…段差、５…シリコン膜、６…低融点金属
層、７…単結晶シリコン層、９…スパッタ膜、１１…ゲ
ート電極、１２…ゲート酸化膜、１４，１７…Ｎ型不純
物イオン、１５…ＬＤＤ部、１８，１９…Ｎ+ 型ソース
又はドレイン領域、２１…Ｐ型不純物イオン、２２，２
３…Ｐ+ ソース又はドレイン領域、２５，３６…絶縁
膜、２６，２７，３１，４１…電極、２９…反射膜、３
０…ＬＣＤ（ＴＦＴ）基板、５０…結晶性サファイア膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H092 JA25 JA26 JA33 JA35 JA36 JA44 JB44 JB57 JB58 JB68 KA03 KA04 KA05 KA12 KA18 KB13 KB22 KB24 KB25 KB26 MA02 MA03 MA05 MA07 MA08 MA15 MA18 MA24 MA27 MA29 MA41 NA21 NA27 NA28 PA01 PA08 PA12 QA05 5C058 AA09 5F110 AA06 AA08 AA09 AA18 AA30 BB02 BB04 BB05 CC02 CC08 DD01 DD02 DD04 DD07 DD13 DD14 DD21 EE04 EE06 EE23 EE28 EE30 EE43 EE44 FF02 FF03 FF10 FF24 FF29 FF30 GG02 GG12 GG13 GG15 GG32 GG34 HJ01 HJ04 HJ13 HL03 HL06 HM15 HM18 NN03 NN04 NN23 NN24 NN25 NN35 NN44 NN46 NN47 NN54 PP02 PP03 PP08 PP23 PP24 PP31 PP34 QQ01 QQ03 QQ09 QQ11 QQ19

Claims (188)

    【特許請求の範囲】
  1. 【請求項１】 画素電極が配された表示部と、この表示
    部の周辺に配された周辺駆動回路部とを第１の基板上に
    有し、この第１の基板と第２の基板との間に所定の光学
    材料を介在させてなる電気光学装置において、 前記第１の基板の一方の面上に、単結晶半導体と格子整
    合の良い物質層が形成され、 この物質層を含む前記第１の基板上に、半導体を含有し
    た錫あるいは鉛あるいは錫と鉛との合金からなる低融点
    金属の溶融液層が形成され、さらに該低融点金属の溶融
    液層が冷却処理されることにより前記物質層をシードと
    して前記半導体がヘテロエピタキシャル成長させられ、
    析出されてなる単結晶半導体層が形成され、 この単結晶半導体層が能動素子及び受動素子のうちの少
    なくとも能動素子を構成していることを特徴とする電気
    光学装置。
  2. 【請求項２】 前記半導体からなる膜がアモルファスシ
    リコン又は多結晶シリコンであり、前記単結晶半導体層
    が単結晶シリコン層である、請求項１記載の電気光学装
    置。
  3. 【請求項３】 前記単結晶半導体層は、Ｎ型あるいはＰ
    型のキャリア不純物が混入されたことによってその比抵
    抗が調整されてなる、請求項２記載の電気光学装置。
  4. 【請求項４】 前記単結晶半導体層をチャンネル領域、
    ソース領域、及びドレイン領域とし、前記チャンネル領
    域の上部にゲート部を有する、トップゲート型の第１の
    薄膜トランジスタが前記周辺駆動回路部の少なくとも一
    部を構成している、請求項２記載の電気光学装置。
  5. 【請求項５】 前記第１の基板として絶縁基板が用いら
    れ、前記物質層がサファイア、スピネル構造体、フッ化
    カルシウム、フッ化ストロンチウム、フッ化バリウム、
    リン化ボロン、酸化イットリウム及び酸化ジルコニアか
    らなる群より選ばれた物質で形成されている、請求項２
    記載の電気光学装置。
  6. 【請求項６】 前記第１の基板と前記単結晶半導体層と
    の間に拡散バリア層が設けられてなる、請求項２記載の
    電気光学装置。
  7. 【請求項７】 前記単結晶シリコン層下の前記ゲート部
    が、その側端部にて台形状になっている、請求項２記載
    の電気光学装置。
  8. 【請求項８】 前記周辺駆動回路部において、前記第１
    の薄膜トランジスタ以外に、多結晶又はアモルファスシ
    リコン層をチャンネル領域とし、このチャンネル領域の
    上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
    リコン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などが
    設けられている、請求項４記載の電気光学装置。
  9. 【請求項９】 前記表示部において、前記画素電極をス
    イッチングするためのスイッチング素子が前記第１の基
    板上に設けられている、請求項４記載の電気光学装置。
  10. 【請求項１０】 前記第１の薄膜トランジスタが、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型、又はデュアルゲート型
    のうちのトップゲート型であり、かつ、前記スイッチン
    グ素子が、チャンネル領域の上部及び／又は下部にゲー
    ト部を有するトップゲート型、ボトムゲート型、又はデ
    ュアルゲート型の第２の薄膜トランジスタである、請求
    項９記載の電気光学装置。
  11. 【請求項１１】 前記チャンネル領域の下部に設けられ
    たゲート電極は耐熱性材料で形成されている、請求項１
    ０記載の電気光学装置。
  12. 【請求項１２】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタがｎチャンネル型、ｐチャンネル型、
    又は相補型の絶縁ゲート電界効果トランジスタを構成し
    ている、請求項１０記載の電気光学装置。
  13. 【請求項１３】 前記周辺駆動回路部の前記薄膜トラン
    ジスタが相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組からなる、請求項１２記載の電気光学
    装置。
  14. 【請求項１４】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部がＬＤＤ構造
    を有し、このＬＤＤ構造がゲートとソースあるいはドレ
    インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
    ートとソース及びドレインとの間にそれぞれＬＤＤ部を
    有するダブルタイプである、請求項１０記載の電気光学
    装置。
  15. 【請求項１５】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタが、シングルゲート又はマルチ
    ゲートに構成され、マルチゲートの場合には、チャンネ
    ル領域内に２以上の分岐した同電位の、又は分割された
    異電位又は同電位のゲート電極を有する、請求項１０記
    載の電気光学装置。
  16. 【請求項１６】 前記周辺駆動回路部及び／又は前記表
    示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
    アルゲート型であるときには、上部又は下部ゲート電極
    が電気的にオープンとされるかあるいは任意の負電圧
    （ｎチャンネル型の場合）又は正電圧（ｐチャンネル型
    の場合）が印加され、ボトムゲート型又はトップゲート
    型の薄膜トランジスタとして動作される、請求項１０記
    載の電気光学装置。
  17. 【請求項１７】 前記周辺駆動回路部の薄膜トランジス
    タがｎチャンネル型、ｐチャンネル型、又は相補型の前
    記第１の薄膜トランジスタであり、前記表示部の薄膜ト
    ランジスタが、単結晶シリコン層をチャンネル領域とす
    るときにはｎチャンネル型、ｐチャンネル型、又は相補
    型であり、多結晶シリコン層をチャンネル領域とすると
    きにはｎチャンネル型、ｐチャンネル型、又は相補型で
    あり、アモルファスシリコン層をチャンネル領域とする
    ときにはｎチャンネル型、ｐチャンネル型、又は相補型
    である、請求項１２記載の電気光学装置。
  18. 【請求項１８】 前記第１の基板及び／又はその上の膜
    に段差が形成され、この段差を形成した第１の基板上に
    前記物質層が形成され、この物質層上に前記単結晶半導
    体層が形成されている、請求項２記載の電気光学装置。
  19. 【請求項１９】 断面において底面に対し側面が直角状
    もしくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとなってい
    る、請求項１８記載の電気光学装置。
  20. 【請求項２０】 前記第１の基板及び／又はその上の膜
    に段差が形成され、この段差を形成した第１の基板上に
    前記物質層が形成され、この物質層上に前記単結晶半導
    体層が形成されている、請求項４記載の電気光学装置。
  21. 【請求項２１】 前記第１の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項２０記載の電気光学装置。
  22. 【請求項２２】 前記段差が、前記能動素子である薄膜
    トランジスタのチャンネル領域、ソース領域及びドレイ
    ン領域で形成される素子領域の少なくとも一辺に沿って
    形成されている、請求項２０記載の電気光学装置。
  23. 【請求項２３】 前記物質層に段差が形成され、この段
    差を含む前記物質層上に前記単結晶半導体層が形成され
    ている、請求項２記載の電気光学装置。
  24. 【請求項２４】 断面において底面に対し側面が直角状
    もしくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとなってい
    る、請求項２１記載の電気光学装置。
  25. 【請求項２５】 前記物質層に段差が形成され、この段
    差を含む前記物質層上に前記単結晶半導体層が形成され
    ている、請求項４記載の電気光学装置。
  26. 【請求項２６】 前記第１の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項２５記載の電気光学装置。
  27. 【請求項２７】 前記段差が、前記能動素子である薄膜
    トランジスタのチャンネル領域、ソース領域及びドレイ
    ン領域で形成される素子領域の少なくとも一辺に沿って
    形成されている、請求項２３記載の電気光学装置。
  28. 【請求項２８】 前記第１の基板及び／又はその上の膜
    に段差が形成され、この段差を含む前記第１の基板上に
    単結晶、多結晶又はアモルファスシリコン層が形成さ
    れ、前記第２の薄膜トランジスタが、前記単結晶、多結
    晶又はアモルファスシリコン層をチャンネル領域、ソー
    ス領域及びドレイン領域とし、前記チャンネル領域の上
    部及び／又は下部にゲート部を有する、請求項１０記載
    の電気光学装置。
  29. 【請求項２９】 断面において底面に対し側面が直角状
    もしくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとなってい
    る、請求項２８記載の電気光学装置。
  30. 【請求項３０】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン領域が前記段差を含む領域
    上に形成されている、請求項２８記載の電気光学装置。
  31. 【請求項３１】 前記第２の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項２８記載の電気光学装置。
  32. 【請求項３２】 前記段差が、前記第２の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域、及び前記
    ドレイン領域で形成される素子領域の少なくとも一辺に
    沿って形成されている、請求項２８記載の電気光学装
    置。
  33. 【請求項３３】 前記単結晶、多結晶、又はアモルファ
    スシリコン層下のゲート電極がその側端部にて台形状に
    なっている、請求項２８記載の電気光学装置。
  34. 【請求項３４】 前記第１の基板と前記単結晶、多結
    晶、又はアモルファスシリコン層との間に拡散バリア層
    が設けられている、請求項２８記載の電気光学装置。
  35. 【請求項３５】 前記第１の基板がガラス基板又は耐熱
    性有機基板である、請求項２記載の電気光学装置。
  36. 【請求項３６】 前記第１の基板が光学的に不透明又は
    透明である、請求項２記載の電気光学装置。
  37. 【請求項３７】 前記画素電極が反射型又は透過型の表
    示部用として設けられている、請求項２記載の電気光学
    装置。
  38. 【請求項３８】 前記表示部が前記画素電極とカラーフ
    ィルタ層との積層構造を有している、請求項２記載の電
    気光学装置。
  39. 【請求項３９】 前記画素電極が反射電極であるときに
    は、樹脂膜に凹凸が形成され、この上に画素電極が設け
    られ、また前記画素電極が透明電極であるときには、透
    明平坦化膜によって表面が平坦化され、この平坦化面上
    に前記画素電極が設けられている、請求項２記載の電気
    光学装置。
  40. 【請求項４０】 前記表示部が前記スイッチング素子に
    よる駆動で発光又は調光を行うように構成された、請求
    項９記載の電気光学装置。
  41. 【請求項４１】 前記表示部に複数の前記画素電極がマ
    トリクス状に配列され、これらの画素電極のそれぞれに
    前記スイッチング素子が接続されている、請求項９記載
    の電気光学装置。
  42. 【請求項４２】 液晶表示装置、エレクトロルミネセン
    ス表示装置、電界放出型表示装置、発光ポリマー表示装
    置、発光ダイオード表示装置などとして構成された、請
    求項２記載の電気光学装置。
  43. 【請求項４３】 前記第１の基板上には、前記周辺駆動
    回路部及び／又は表示部の動作を制御する制御部が設け
    られている、請求項１記載の電気光学装置。
  44. 【請求項４４】 前記制御部は、ＣＰＵ、メモリ、又は
    これらを混載してなるシステムＬＳＩから構成されてな
    るいわゆるコンピューターシステムを一体形成したシス
    テムオンパネルの、請求項４３記載の電気光学装置。
  45. 【請求項４５】 画素電極が配された表示部と、この表
    示部の周辺に配された周辺駆動回路部とを基板上に有す
    る、電気光学装置用の駆動基板において、 前記基板の一方の面上に、単結晶半導体と格子整合の良
    い物質層が形成され、 この物質層を含む前記基板上に、半導体を含有した錫あ
    るいは鉛あるいは錫と鉛との合金からなる低融点金属の
    溶融液層が形成され、さらに該低融点金属の溶融液層が
    冷却処理されることにより前記物質層をシードとして前
    記半導体がヘテロエピタキシャル成長させられ、析出さ
    れてなる単結晶半導体層が形成され、 この単結晶半導体層が能動素子及び受動素子のうちの少
    なくとも能動素子を構成していることを特徴とする電気
    光学装置用の駆動基板。
  46. 【請求項４６】 前記半導体からなる膜がアモルファス
    シリコン又は多結晶シリコンであり、前記単結晶半導体
    層が単結晶シリコン層である、請求項４５記載の電気光
    学装置用の駆動基板。
  47. 【請求項４７】 前記単結晶半導体層は、Ｎ型あるいは
    Ｐ型のキャリア不純物が混入されたことによってその比
    抵抗が調整されてなる、請求項４６記載の電気光学装置
    用の駆動基板。
  48. 【請求項４８】 前記単結晶半導体層をチャンネル領
    域、ソース領域、及びドレイン領域とし、前記チャンネ
    ル領域の上部にゲート部を有する、トップゲート型の第
    １の薄膜トランジスタが前記周辺駆動回路部の少なくと
    も一部を構成している、請求項４６記載の電気光学装置
    用の駆動基板。
  49. 【請求項４９】 前記基板として絶縁基板が用いられ、
    前記物質層がサファイア、スピネル構造体、フッ化カル
    シウム、フッ化ストロンチウム、フッ化バリウム、リン
    化ボロン、酸化イットリウム及び酸化ジルコニアからな
    る群より選ばれた物質で形成されている、請求項４６記
    載の電気光学装置用の駆動基板。
  50. 【請求項５０】 前記基板と前記単結晶半導体層との間
    に拡散バリア層が設けられてなる、請求項４６記載の電
    気光学装置用の駆動基板。
  51. 【請求項５１】 前記単結晶シリコン層下の前記ゲート
    部が、その側端部にて台形状になっている、請求項４６
    記載の電気光学装置用の駆動基板。
  52. 【請求項５２】 前記周辺駆動回路部において、前記第
    １の薄膜トランジスタ以外に、多結晶又はアモルファス
    シリコン層をチャンネル領域とし、このチャンネル領域
    の上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
    リコン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などが
    設けられている、請求項４８記載の電気光学装置用の駆
    動基板。
  53. 【請求項５３】 前記表示部において、前記画素電極を
    スイッチングするためのスイッチング素子が前記基板上
    に設けられている、請求項４８記載の電気光学装置用の
    駆動基板。
  54. 【請求項５４】 前記第１の薄膜トランジスタが、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型、又はデュアルゲート型
    のうちのトップゲート型であり、かつ、前記スイッチン
    グ素子が、チャンネル領域の上部及び／又は下部にゲー
    ト部を有するトップゲート型、ボトムゲート型、又はデ
    ュアルゲート型の第２の薄膜トランジスタである、請求
    項５３記載の電気光学装置用の駆動基板。
  55. 【請求項５５】 前記チャンネル領域の下部に設けられ
    たゲート電極は耐熱性材料で形成されている、請求項５
    ４記載の電気光学装置用の駆動基板。
  56. 【請求項５６】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタがｎチャンネル型、ｐチャンネル型、
    又は相補型の絶縁ゲート電界効果トランジスタを構成し
    ている、請求項５４記載の電気光学装置用の駆動基板。
  57. 【請求項５７】 前記周辺駆動回路部の前記薄膜トラン
    ジスタが相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組からなる、請求項５６記載の電気光学
    装置用の駆動基板。
  58. 【請求項５８】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部がＬＤＤ構造
    を有し、このＬＤＤ構造がゲートとソースあるいはドレ
    インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
    ートとソース及びドレインとの間にそれぞれＬＤＤ部を
    有するダブルタイプである、請求項５４記載の電気光学
    装置用の駆動基板。
  59. 【請求項５９】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタが、シングルゲート又はマルチ
    ゲートに構成され、マルチゲートの場合には、チャンネ
    ル領域内に２以上の分岐した同電位の、又は分割された
    異電位又は同電位のゲート電極を有する、請求項５４記
    載の電気光学装置用の駆動基板。
  60. 【請求項６０】 前記周辺駆動回路部及び／又は前記表
    示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
    アルゲート型であるときには、上部又は下部ゲート電極
    が電気的にオープンとされるかあるいは任意の負電圧
    （ｎチャンネル型の場合）又は正電圧（ｐチャンネル型
    の場合）が印加され、ボトムゲート型又はトップゲート
    型の薄膜トランジスタとして動作される、請求項５４記
    載の電気光学装置用の駆動基板。
  61. 【請求項６１】 前記周辺駆動回路部の薄膜トランジス
    タがｎチャンネル型、ｐチャンネル型、又は相補型の前
    記第１の薄膜トランジスタであり、前記表示部の薄膜ト
    ランジスタが、単結晶シリコン層をチャンネル領域とす
    るときにはｎチャンネル型、ｐチャンネル型、又は相補
    型であり、多結晶シリコン層をチャンネル領域とすると
    きにはｎチャンネル型、ｐチャンネル型、又は相補型で
    あり、アモルファスシリコン層をチャンネル領域とする
    ときにはｎチャンネル型、ｐチャンネル型、又は相補型
    である、請求項５６記載の電気光学装置用の駆動基板。
  62. 【請求項６２】 前記基板及び／又はその上の膜に段差
    が形成され、この段差を形成した基板上に前記物質層が
    形成され、この物質層上に前記単結晶半導体層が形成さ
    れている、請求項４６記載の電気光学装置用の駆動基
    板。
  63. 【請求項６３】 断面において底面に対し側面が直角状
    もしくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとなってい
    る、請求項６２記載の電気光学装置用の駆動基板。
  64. 【請求項６４】 前記基板及び／又はその上の膜に段差
    が形成され、この段差を形成した基板上に前記物質層が
    形成され、この物質層上に前記単結晶半導体層が形成さ
    れている、請求項４８記載の電気光学装置用の駆動基
    板。
  65. 【請求項６５】 前記第１の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項６４
    記載の電気光学装置用の駆動基板。
  66. 【請求項６６】 前記段差が、前記能動素子である薄膜
    トランジスタのチャンネル領域、ソース領域及びドレイ
    ン領域で形成される素子領域の少なくとも一辺に沿って
    形成されている、請求項６４記載の電気光学装置用の駆
    動基板。
  67. 【請求項６７】 前記物質層に段差が形成され、この段
    差を含む前記物質層上に前記単結晶半導体層が形成され
    ている、請求項４６記載の電気光学装置用の駆動基板。
  68. 【請求項６８】 断面において底面に対し側面が直角状
    もしくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとなってい
    る、請求項６５記載の電気光学装置用の駆動基板。
  69. 【請求項６９】 前記物質層に段差が形成され、この段
    差を含む前記物質層上に前記単結晶半導体層が形成され
    ている、請求項４８記載の電気光学装置用の駆動基板。
  70. 【請求項７０】 前記第１の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項６９
    記載の電気光学装置用の駆動基板。
  71. 【請求項７１】 前記段差が、前記能動素子である薄膜
    トランジスタのチャンネル領域、ソース領域及びドレイ
    ン領域で形成される素子領域の少なくとも一辺に沿って
    形成されている、請求項６７記載の電気光学装置用の駆
    動基板。
  72. 【請求項７２】 前記基板及び／又はその上の膜に段差
    が形成され、この段差を含む前記基板上に単結晶、多結
    晶又はアモルファスシリコン層が形成され、前記第２の
    薄膜トランジスタが、前記単結晶、多結晶又はアモルフ
    ァスシリコン層をチャンネル領域、ソース領域及びドレ
    イン領域とし、前記チャンネル領域の上部及び／又は下
    部にゲート部を有する、請求項５４記載の電気光学装置
    用の駆動基板。
  73. 【請求項７３】 断面において底面に対し側面が直角状
    もしくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとなってい
    る、請求項７２記載の電気光学装置用の駆動基板。
  74. 【請求項７４】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン領域が前記段差を含む領域
    上に形成されている、請求項７２記載の電気光学装置用
    の駆動基板。
  75. 【請求項７５】 前記第２の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項７２
    記載の電気光学装置用の駆動基板。
  76. 【請求項７６】 前記段差が、前記第２の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域、及び前記
    ドレイン領域で形成される素子領域の少なくとも一辺に
    沿って形成されている、請求項７２記載の電気光学装置
    用の駆動基板。
  77. 【請求項７７】 前記単結晶、多結晶、又はアモルファ
    スシリコン層下のゲート電極がその側端部にて台形状に
    なっている、請求項７２記載の電気光学装置用の駆動基
    板。
  78. 【請求項７８】 前記基板と前記単結晶、多結晶、又は
    アモルファスシリコン層との間に拡散バリア層が設けら
    れている、請求項７２記載の電気光学装置用の駆動基
    板。
  79. 【請求項７９】 前記基板がガラス基板又は耐熱性有機
    基板である、請求項４６記載の電気光学装置用の駆動基
    板。
  80. 【請求項８０】 前記基板が光学的に不透明又は透明で
    ある、請求項４６記載の電気光学装置用の駆動基板。
  81. 【請求項８１】 前記画素電極が反射型又は透過型の表
    示部用として設けられている、請求項４６記載の電気光
    学装置用の駆動基板。
  82. 【請求項８２】 前記表示部が前記画素電極とカラーフ
    ィルタ層との積層構造を有している、請求項４６記載の
    電気光学装置用の駆動基板。
  83. 【請求項８３】 前記画素電極が反射電極であるときに
    は、樹脂膜に凹凸が形成され、この上に画素電極が設け
    られ、また前記画素電極が透明電極であるときには、透
    明平坦化膜によって表面が平坦化され、この平坦化面上
    に前記画素電極が設けられている、請求項４６記載の電
    気光学装置用の駆動基板。
  84. 【請求項８４】 前記表示部が前記スイッチング素子に
    よる駆動で発光又は調光を行うように構成された、請求
    項５３記載の電気光学装置用の駆動基板。
  85. 【請求項８５】 前記表示部に複数の前記画素電極がマ
    トリクス状に配列され、これらの画素電極のそれぞれに
    前記スイッチング素子が接続されている、請求項５３記
    載の電気光学装置用の駆動基板。
  86. 【請求項８６】 液晶表示装置、エレクトロルミネセン
    ス表示装置、電界放出型表示装置、発光ポリマー表示装
    置、発光ダイオード表示装置などとして構成された、請
    求項４６記載の電気光学装置用の駆動基板。
  87. 【請求項８７】 前記基板上には、前記周辺駆動回路部
    及び／又は表示部の動作を制御する制御部が設けられて
    いる、請求項４５記載の電気光学装置用の駆動基板。
  88. 【請求項８８】 前記制御部は、ＣＰＵ、メモリ、又は
    これらを混載してなるシステムＬＳＩから構成されてな
    るいわゆるコンピューターシステムを一体形成したシス
    テムオンパネルの、請求項８７記載の電気光学装置用の
    駆動基板。
  89. 【請求項８９】 画素電極が配された表示部と、この表
    示部の周辺に配された周辺駆動回路部とを第１の基板上
    に有し、この第１の基板と第２の基板との間に所定の光
    学材料を介在させてなる電気光学装置の製造方法におい
    て、 前記第１の基板の一方の面上に、単結晶半導体と格子整
    合の良い物質層を形成する工程と、 前記物質層上に、半導体を含有した錫あるいは鉛あるい
    は錫と鉛との合金からなる低融点金属の溶融液層を形成
    する工程と、 前記低融点金属の溶融液層を冷却処理することにより前
    記物質層をシードとして前記半導体をエピタキシャル成
    長させ、単結晶半導体層を析出させる工程と、 この単結晶半導体層に所定の処理を施して能動素子及び
    受動素子のうちの少なくとも能動素子を形成する工程
    と、を有することを特徴とする電気光学装置の製造方
    法。
  90. 【請求項９０】 前記半導体からなる膜がアモルファス
    シリコン又は多結晶シリコンであり、前記単結晶半導体
    層が単結晶シリコン層である、請求項８９記載の電気光
    学装置の製造方法。
  91. 【請求項９１】 前記低融点金属の溶融液層にＮ型ある
    いはＰ型のキャリア不純物を混入することにより、得ら
    れる単結晶半導体層の不純物種及び／又はその濃度を制
    御する、請求項９０記載の電気光学装置の製造方法。
  92. 【請求項９２】 前記低融点金属の溶融液を加熱した前
    記基板上に塗布し、所定時間保持した後、前記冷却処理
    を行う、請求項９０記載の電気光学装置の製造方法。
  93. 【請求項９３】 前記単結晶半導体層に前記所定の処理
    を行うに先立ち、該単結晶半導体層にＮ型あるいはＰ型
    のキャリア不純物を混入してその比抵抗を調整する、請
    求項９０記載の電気光学装置の製造方法。
  94. 【請求項９４】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャンネル領
    域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部にゲート部を有し、前記周辺
    駆動回路部の少なくとも一部を構成するトップゲート型
    の第１の薄膜トランジスタを形成する工程と、を有する
    請求項９０記載の電気光学装置の製造方法。
  95. 【請求項９５】 前記第１の基板として絶縁基板を用
    い、前記物質層をサファイア、スピネル構造体、フッ化
    カルシウム、フッ化ストロンチウム、フッ化バリウム、
    リン化ボロン、酸化イットリウム及び酸化ジルコニアか
    らなる群より選ばれた物質で形成する、請求項９０記載
    の電気光学装置の製造方法。
  96. 【請求項９６】 前記第１の基板上に拡散バリア層を形
    成し、この上に前記単結晶半導体層を形成する、請求項
    ９０記載の電気光学装置の製造方法。
  97. 【請求項９７】 前記周辺駆動回路部において、前記第
    １の薄膜トランジスタ以外に、多結晶又はアモルファス
    シリコン層をチャンネル領域とし、このチャンネル領域
    の上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
    リコン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などを
    設ける、請求項９４記載の電気光学装置の製造方法。
  98. 【請求項９８】 前記表示部において、前記画素電極を
    スイッチングするためのスイッチング素子を前記第１の
    基板上に設ける、請求項９４記載の電気光学装置の製造
    方法。
  99. 【請求項９９】 前記第１の薄膜トランジスタを、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型、又はデュアルゲート型
    のうちのトップゲート型とし、 前記スイッチング素子として、チャンネル領域の上部及
    び／又は下部にゲート部を有するトップゲート型、ボト
    ムゲート型、又はデュアルゲート型の第２の薄膜トラン
    ジスタを形成する、請求項９８記載の電気光学装置の製
    造方法。
  100. 【請求項１００】 前記チャンネル領域の下部に設けら
    れたゲート電極を耐熱性材料で形成する、請求項９９記
    載の電気光学装置の製造方法。
  101. 【請求項１０１】 前記第２の薄膜トランジスタをボト
    ムゲート型又はデュアルゲート型とするときには、前記
    チャンネル領域の下部に耐熱性材料からなる下部ゲート
    電極を設け、このゲート電極上にゲート絶縁膜を形成し
    て下部ゲート部を形成した後、前記物質層の形成工程を
    含めて前記第１の薄膜トランジスタと共通の工程を経て
    前記第２の薄膜トランジスタを形成する、請求項９９記
    載の電気光学装置の製造方法。
  102. 【請求項１０２】 前記下部ゲート部上に前記単結晶半
    導体層を形成した後、この単結晶半導体層にＮ型あるい
    はＰ型のキャリア不純物を導入してソース及びドレイン
    領域を形成し、その後活性化処理を行う、請求項１０１
    記載の電気光学装置の製造方法。
  103. 【請求項１０３】 前記単結晶半導体層の形成後にレジ
    ストをマスクとして前記第１及び第２の薄膜トランジス
    タの各ソース及びドレイン領域を前記不純物のイオン注
    入で形成し、このイオン注入後に前記活性化を行い、ゲ
    ート絶縁膜の形成後に、前記第１の薄膜トランジスタの
    ゲート電極を形成する、請求項１０２記載の電気光学装
    置の製造方法。
  104. 【請求項１０４】 前記第２の薄膜トランジスタがトッ
    プゲート型である場合に、前記単結晶半導体層の形成後
    にレジストをマスクとして前記第２の薄膜トランジスタ
    の各ソース及びドレイン領域を不純物のイオン注入で形
    成し、このイオン注入後に活性化処理を行い、その後前
    記第２の薄膜トランジスタのゲート絶縁膜とゲート電極
    とからなるゲート部を形成する、請求項９９記載の電気
    光学装置の製造方法。
  105. 【請求項１０５】 前記第２の薄膜トランジスタがトッ
    プゲート型である場合に、前記単結晶半導体層の形成後
    に前記第１及び第２の薄膜トランジスタのゲート絶縁膜
    と耐熱性材料からなる各ゲート電極を形成して各ゲート
    部を形成し、これらゲート部をマスクとして前記第１及
    び第２の薄膜トランジスタの各ソース及びドレイン領域
    を不純物元素のイオン注入で形成し、このイオン注入後
    に活性化処理を行う、請求項９９記載の電気光学装置の
    製造方法。
  106. 【請求項１０６】 前記周辺駆動回路部及び前記表示部
    の薄膜トランジスタとして、ｎチャンネル型、ｐチャン
    ネル型、又は相補型の絶縁ゲート電界効果トランジスタ
    を構成する、請求項９９記載の電気光学装置の製造方
    法。
  107. 【請求項１０７】 前記周辺駆動回路部の前記薄膜トラ
    ンジスタを相補型とｎチャンネル型との組、相補型とｐ
    チャンネル型との組、又は相補型とｎチャンネル型とｐ
    チャンネル型との組で形成する、請求項１０６記載の電
    気光学装置の製造方法。
  108. 【請求項１０８】 前記周辺駆動回路部及び／又は前記
    表示部の薄膜トランジスタの少なくとも一部をＬＤＤ構
    造とし、このＬＤＤ構造をゲートとソースあるいはドレ
    インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
    ートとソース及びドレインとの間にそれぞれＬＤＤ部を
    有するダブルタイプとする、請求項１０１記載の電気光
    学装置の製造方法。
  109. 【請求項１０９】 前記ＬＤＤ構造を形成する際に用い
    たレジストマスクを残して、これを覆うレジストマスク
    を用いてソース領域及びドレイン領域形成用のイオン注
    入を行う、請求項１０８記載の電気光学装置の製造方
    法。
  110. 【請求項１１０】 前記第１の基板の一方の面上に単結
    晶、多結晶又はアモルファスシリコン層を形成し、前記
    単結晶、多結晶、又はアモルファスシリコン層をチャン
    ネル領域、ソース領域及びドレイン領域とし、その上部
    及び／又は下部にゲート部を有する前記第２の薄膜トラ
    ンジスタを形成する、請求項１０６記載の電気光学装置
    の製造方法。
  111. 【請求項１１１】 前記周辺駆動回路部の薄膜トランジ
    スタをｎチャンネル型、ｐチャンネル型、又は相補型の
    前記第１の薄膜トランジスタとし、前記表示部の薄膜ト
    ランジスタを、単結晶シリコン層をチャンネル領域とす
    るときにはｎチャンネル型、ｐチャンネル型、又は相補
    型とし、多結晶シリコン層をチャンネル領域とするとき
    にはｎチャンネル型、ｐチャンネル型、又は相補型と
    し、アモルファスシリコン層をチャンネル領域とすると
    きにはｎチャンネル型、ｐチャンネル型、又は相補型と
    する、請求項１１０記載の電気光学装置の製造方法。
  112. 【請求項１１２】 前記第１の基板及び／又はその上の
    膜に段差を形成し、この段差を形成した第１の基板上に
    前記物質層を形成し、この物質層上に前記単結晶半導体
    層を形成する、請求項９０記載の電気光学装置の製造方
    法。
  113. 【請求項１１３】 断面において底面に対し側面が直角
    状もしくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとする、請求
    項１１２記載の電気光学装置の製造方法。
  114. 【請求項１１４】 前記第１の基板及び／又はその上の
    膜に段差を形成し、この段差を形成した第１の基板上に
    前記物質層を形成し、この物質層上に前記単結晶半導体
    層を形成する、請求項９４記載の電気光学装置の製造方
    法。
  115. 【請求項１１５】 前記第１の薄膜トランジスタを、前
    記第１の基板及び／又はその上の膜に形成された前記段
    差による基板凹部内及び／又は外に設ける、請求項１１
    ４記載の電気光学装置の製造方法。
  116. 【請求項１１６】 前記段差を、前記能動素子である薄
    膜トランジスタのチャンネル領域、ソース領域、及びド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成する、請求項１１４記載の電気光学装置の製造
    方法。
  117. 【請求項１１７】 前記物質層に段差を形成し、この段
    差を含む前記物質層上に前記単結晶半導体層を形成す
    る、請求項９０記載の電気光学装置の製造方法。
  118. 【請求項１１８】 断面において底面に対し側面が直角
    状もしくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとする、請求
    項１１７記載の電気光学装置の製造方法。
  119. 【請求項１１９】 前記物質層に段差を形成し、この段
    差を含む前記物質層上に前記単結晶半導体層を形成す
    る、請求項９４記載の電気光学装置の製造方法。
  120. 【請求項１２０】 前記第１の薄膜トランジスタを、前
    記第１の基板及び／又はその上の膜に形成された前記段
    差による基板凹部内及び／又は外に設ける、請求項１１
    ９記載の電気光学装置の製造方法。
  121. 【請求項１２１】 前記段差を、前記能動素子である薄
    膜トランジスタのチャンネル領域、ソース領域、及びド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成する、請求項１１７記載の電気光学装置の製造
    方法。
  122. 【請求項１２２】 前記第１の基板及び／又はその上の
    膜に段差を形成し、この段差を形成した第１の基板上に
    単結晶、多結晶、又はアモルファスシリコン層を形成
    し、前記単結晶、多結晶、又はアモルファスシリコン層
    をチャンネル領域、ソース領域、及びドレイン領域と
    し、前記チャンネル領域の上部及び／又は下部にゲート
    部を有する前記第２の薄膜トランジスタを形成する、請
    求項９９記載の電気光学装置の製造方法。
  123. 【請求項１２３】 断面において底面に対し側面が直角
    状もしくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとする、請求
    項１２２記載の電気光学装置の製造方法。
  124. 【請求項１２４】 前記第１及び／又は第２の薄膜トラ
    ンジスタのソース又はドレイン領域を前記段差を含む領
    域上に形成する、請求項１２２記載の電気光学装置の製
    造方法。
  125. 【請求項１２５】 前記第２の薄膜トランジスタを、前
    記第１の基板及び／又はその上の膜に形成された前記段
    差による基板凹部内及び／又は外に設ける、請求項１２
    ２記載の電気光学装置の製造方法。
  126. 【請求項１２６】 前記段差を、前記第２の薄膜トラン
    ジスタの前記チャンネル領域、前記ソース領域、及び前
    記ドレイン領域で形成される素子領域の少なくとも一辺
    に沿って形成する、請求項１２２記載の電気光学装置の
    製造方法。
  127. 【請求項１２７】 前記単結晶、多結晶、又はアモルフ
    ァスシリコン層下のゲート電極をその側端部にて台形状
    にする、請求項１２２記載の電気光学装置の製造方法。
  128. 【請求項１２８】 前記第１の基板と前記単結晶、多結
    晶、又はアモルファスシリコン層との間に拡散バリア層
    を設ける、請求項１２２記載の電気光学装置の製造方
    法。
  129. 【請求項１２９】 前記第１の基板をガラス基板又は耐
    熱性有機基板とする、請求項９０記載の電気光学装置の
    製造方法。
  130. 【請求項１３０】 前記第１の基板を光学的に不透明又
    は透明とする、請求項９０記載の電気光学装置の製造方
    法。
  131. 【請求項１３１】 前記画素電極を反射型又は透過型の
    表示部用として設ける、請求項８６記載の電気光学装置
    の製造方法。
  132. 【請求項１３２】 前記表示部に前記画素電極とカラー
    フィルタ層との積層構造を設ける、請求項９０記載の電
    気光学装置の製造方法。
  133. 【請求項１３３】 前記画素電極が反射電極であるとき
    には、樹脂膜に凹凸を形成し、この上に画素電極を設
    け、また前記画素電極が透明電極であるときには、透明
    平坦化膜によって表面を平坦化し、この平坦化面上に前
    記画素電極を設ける、請求項９０記載の電気光学装置の
    製造方法。
  134. 【請求項１３４】 前記表示部が前記スイッチング素子
    による駆動で発光又は調光を行うように構成する、請求
    項９８記載の電気光学装置の製造方法。
  135. 【請求項１３５】 前記表示部に複数の前記画素電極を
    マトリクス状に配列し、これらの画素電極のそれぞれに
    前記スイッチング素子を接続する、請求項９８記載の電
    気光学装置の製造方法。
  136. 【請求項１３６】 液晶表示装置、エレクトロルミネセ
    ンス表示装置、電界放出型表示装置、発光ポリマー表示
    装置、発光ダイオード表示装置などとして構成する、請
    求項９０記載の電気光学装置の製造方法。
  137. 【請求項１３７】 前記単結晶半導体層に所定の処理を
    施し、前記周辺駆動回路部及び／又は表示部の動作を制
    御する制御部を構成するための素子を形成する工程を有
    する、請求項８９記載の電気光学装置の製造方法。
  138. 【請求項１３８】 前記制御部を構成するための素子
    が、ＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦ
    Ｔ、ダイオード等の能動素子や、抵抗、コンデンサ、イ
    ンダクタンス等の受動素子からなる、請求項１３７記載
    の電気光学装置の製造方法。
  139. 【請求項１３９】 画素電極が配された表示部と、この
    表示部の周辺に配された周辺駆動回路部とを基板上に有
    する、電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上に、単結晶半導体と格子整合の良
    い物質層を形成する工程と、 前記物質層上に、半導体を含有した錫あるいは鉛あるい
    は錫と鉛との合金からなる低融点金属の溶融液層を形成
    する工程と、 前記低融点金属の溶融液層を冷却処理することにより前
    記物質層をシードとして前記半導体をヘテロエピタキシ
    ャル成長させ、単結晶半導体層を析出させる工程と、 この単結晶半導体層に所定の処理を施して能動素子及び
    受動素子のうちの少なくとも能動素子を形成する工程
    と、を有することを特徴とする電気光学装置用の駆動基
    板の製造方法。
  140. 【請求項１４０】 前記半導体からなる膜がアモルファ
    スシリコン又は多結晶シリコンであり、前記単結晶半導
    体層が単結晶シリコン層である、請求項１３９記載の電
    気光学装置用の駆動基板の製造方法。
  141. 【請求項１４１】 前記低融点金属の溶融液層にＮ型あ
    るいはＰ型のキャリア不純物を混入することにより、得
    られる単結晶半導体層の不純物種及び／又はその濃度を
    制御する、請求項１４０記載の電気光学装置用の駆動基
    板の製造方法。
  142. 【請求項１４２】 前記低融点金属の溶融液を加熱した
    前記基板上に塗布し、所定時間保持した後、前記冷却処
    理を行う、請求項１４０記載の電気光学装置用の駆動基
    板の製造方法。
  143. 【請求項１４３】 前記単結晶半導体層に前記所定の処
    理を行うに先立ち、該単結晶半導体層にＮ型あるいはＰ
    型のキャリア不純物を混入してその比抵抗を調整する、
    請求項１４０記載の電気光学装置用の駆動基板の製造方
    法。
  144. 【請求項１４４】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャンネル領
    域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部にゲート部を有し、前記周辺
    駆動回路部の少なくとも一部を構成するトップゲート型
    の第１の薄膜トランジスタを形成する工程と、を有する
    請求項１４０記載の電気光学装置用の駆動基板の製造方
    法。
  145. 【請求項１４５】 前記基板として絶縁基板を用い、前
    記物質層をサファイア、スピネル構造体、フッ化カルシ
    ウム、フッ化ストロンチウム、フッ化バリウム、リン化
    ボロン、酸化イットリウム及び酸化ジルコニアからなる
    群より選ばれた物質で形成する、請求項１４０記載の電
    気光学装置用の駆動基板の製造方法。
  146. 【請求項１４６】 前記基板上に拡散バリア層を形成
    し、この上に前記単結晶半導体層を形成する、請求項１
    ４０記載の電気光学装置用の駆動基板の製造方法。
  147. 【請求項１４７】 前記周辺駆動回路部において、前記
    第１の薄膜トランジスタ以外に、多結晶又はアモルファ
    スシリコン層をチャンネル領域とし、このチャンネル領
    域の上部及び／又は下部にゲート部を有するトップゲー
    ト型、ボトムゲート型又はデュアルゲート型の薄膜トラ
    ンジスタ、あるいは、前記単結晶シリコン層又は多結晶
    シリコン層又はアモルファスシリコン層を用いたダイオ
    ード、抵抗、キャパシタンス、インダクタンス素子など
    を設ける、請求項１４４記載の電気光学装置用の駆動基
    板の製造方法。
  148. 【請求項１４８】 前記表示部において、前記画素電極
    をスイッチングするためのスイッチング素子を前記基板
    上に設ける、請求項１４４記載の電気光学装置用の駆動
    基板の製造方法。
  149. 【請求項１４９】 前記第１の薄膜トランジスタを、チ
    ャンネル領域の上部及び／又は下部にゲート部を有する
    トップゲート型、ボトムゲート型、又はデュアルゲート
    型のうちのトップゲート型とし、 前記スイッチング素子として、チャンネル領域の上部及
    び／又は下部にゲート部を有するトップゲート型、ボト
    ムゲート型、又はデュアルゲート型の第２の薄膜トラン
    ジスタを形成する、請求項１４８記載の電気光学装置用
    の駆動基板の製造方法。
  150. 【請求項１５０】 前記チャンネル領域の下部に設けら
    れたゲート電極を耐熱性材料で形成する、請求項１４３
    記載の電気光学装置用の駆動基板の製造方法。
  151. 【請求項１５１】 前記第２の薄膜トランジスタをボト
    ムゲート型又はデュアルゲート型とするときには、前記
    チャンネル領域の下部に耐熱性材料からなる下部ゲート
    電極を設け、このゲート電極上にゲート絶縁膜を形成し
    て下部ゲート部を形成した後、前記物質層の形成工程を
    含めて前記第１の薄膜トランジスタと共通の工程を経て
    前記第２の薄膜トランジスタを形成する、請求項１４９
    記載の電気光学装置用の駆動基板の製造方法。
  152. 【請求項１５２】 前記下部ゲート部上に前記単結晶半
    導体層を形成した後、この単結晶半導体層にＮ型あるい
    はＰ型のキャリア不純物を導入してソース及びドレイン
    領域を形成し、その後活性化処理を行う、請求項１５１
    記載の電気光学装置用の駆動基板の製造方法。
  153. 【請求項１５３】 前記単結晶半導体層の形成後にレジ
    ストをマスクとして前記第１及び第２の薄膜トランジス
    タの各ソース及びドレイン領域を前記不純物のイオン注
    入で形成し、このイオン注入後に前記活性化を行い、ゲ
    ート絶縁膜の形成後に、前記第１の薄膜トランジスタの
    ゲート電極を形成する、請求項１５２記載の電気光学装
    置用の駆動基板の製造方法。
  154. 【請求項１５４】 前記第２の薄膜トランジスタがトッ
    プゲート型である場合に、前記単結晶半導体層の形成後
    にレジストをマスクとして前記第２の薄膜トランジスタ
    の各ソース及びドレイン領域を不純物のイオン注入で形
    成し、このイオン注入後に活性化処理を行い、その後前
    記第２の薄膜トランジスタのゲート絶縁膜とゲート電極
    とからなるゲート部を形成する、請求項１４９記載の電
    気光学装置用の駆動基板の製造方法。
  155. 【請求項１５５】 前記第２の薄膜トランジスタがトッ
    プゲート型である場合に、前記単結晶半導体層の形成後
    に前記第１及び第２の薄膜トランジスタのゲート絶縁膜
    と耐熱性材料からなる各ゲート電極を形成して各ゲート
    部を形成し、これらゲート部をマスクとして前記第１及
    び第２の薄膜トランジスタの各ソース及びドレイン領域
    を不純物元素のイオン注入で形成し、このイオン注入後
    に活性化処理を行う、請求項１４９記載の電気光学装置
    用の駆動基板の製造方法。
  156. 【請求項１５６】 前記周辺駆動回路部及び前記表示部
    の薄膜トランジスタとして、ｎチャンネル型、ｐチャン
    ネル型、又は相補型の絶縁ゲート電界効果トランジスタ
    を構成する、請求項１４９記載の電気光学装置用の駆動
    基板の製造方法。
  157. 【請求項１５７】 前記周辺駆動回路部の前記薄膜トラ
    ンジスタを相補型とｎチャンネル型との組、相補型とｐ
    チャンネル型との組、又は相補型とｎチャンネル型とｐ
    チャンネル型との組で形成する、請求項１５６記載の電
    気光学装置用の駆動基板の製造方法。
  158. 【請求項１５８】 前記周辺駆動回路部及び／又は前記
    表示部の薄膜トランジスタの少なくとも一部をＬＤＤ構
    造とし、このＬＤＤ構造をゲートとソースあるいはドレ
    インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
    ートとソース及びドレインとの間にそれぞれＬＤＤ部を
    有するダブルタイプとする、請求項１５１記載の電気光
    学装置用の駆動基板の製造方法。
  159. 【請求項１５９】 前記ＬＤＤ構造を形成する際に用い
    たレジストマスクを残して、これを覆うレジストマスク
    を用いてソース領域及びドレイン領域形成用のイオン注
    入を行う、請求項１５８記載の電気光学装置用の駆動基
    板の製造方法。
  160. 【請求項１６０】 前記基板の一方の面上に単結晶、多
    結晶又はアモルファスシリコン層を形成し、前記単結
    晶、多結晶、又はアモルファスシリコン層をチャンネル
    領域、ソース領域及びドレイン領域とし、その上部及び
    ／又は下部にゲート部を有する前記第２の薄膜トランジ
    スタを形成する、請求項１５６記載の電気光学装置用の
    駆動基板の製造方法。
  161. 【請求項１６１】 前記周辺駆動回路部の薄膜トランジ
    スタをｎチャンネル型、ｐチャンネル型、又は相補型の
    前記第１の薄膜トランジスタとし、前記表示部の薄膜ト
    ランジスタを、単結晶シリコン層をチャンネル領域とす
    るときにはｎチャンネル型、ｐチャンネル型、又は相補
    型とし、多結晶シリコン層をチャンネル領域とするとき
    にはｎチャンネル型、ｐチャンネル型、又は相補型と
    し、アモルファスシリコン層をチャンネル領域とすると
    きにはｎチャンネル型、ｐチャンネル型、又は相補型と
    する、請求項１６０記載の電気光学装置用の駆動基板の
    製造方法。
  162. 【請求項１６２】 前記基板及び／又はその上の膜に段
    差を形成し、この段差を形成した基板上に前記物質層を
    形成し、この物質層上に前記単結晶半導体層を形成す
    る、請求項１４０記載の電気光学装置用の駆動基板の製
    造方法。
  163. 【請求項１６３】 断面において底面に対し側面が直角
    状もしくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとする、請求
    項１６２記載の電気光学装置用の駆動基板の製造方法。
  164. 【請求項１６４】 前記基板及び／又はその上の膜に段
    差を形成し、この段差を形成した基板上に前記物質層を
    形成し、この物質層上に前記単結晶半導体層を形成す
    る、請求項１４４記載の電気光学装置用の駆動基板の製
    造方法。
  165. 【請求項１６５】 前記第１の薄膜トランジスタを、前
    記基板及び／又はその上の膜に形成された前記段差によ
    る基板凹部内及び／又は外に設ける、請求項１６４記載
    の電気光学装置用の駆動基板の製造方法。
  166. 【請求項１６６】 前記段差を、前記能動素子である薄
    膜トランジスタのチャンネル領域、ソース領域、及びド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成する、請求項１６４記載の電気光学装置用の駆
    動基板の製造方法。
  167. 【請求項１６７】 前記物質層に段差を形成し、この段
    差を含む前記物質層上に前記単結晶半導体層を形成す
    る、請求項１４０記載の電気光学装置用の駆動基板の製
    造方法。
  168. 【請求項１６８】 断面において底面に対し側面が直角
    状もしくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとする、請求
    項１６７記載の電気光学装置用の駆動基板の製造方法。
  169. 【請求項１６９】 前記物質層に段差を形成し、この段
    差を含む前記物質層上に前記単結晶半導体層を形成す
    る、請求項１４４記載の電気光学装置用の駆動基板の製
    造方法。
  170. 【請求項１７０】 前記第１の薄膜トランジスタを、前
    記基板及び／又はその上の膜に形成された前記段差によ
    る基板凹部内及び／又は外に設ける、請求項１６９記載
    の電気光学装置用の駆動基板の製造方法。
  171. 【請求項１７１】 前記段差を、前記能動素子である薄
    膜トランジスタのチャンネル領域、ソース領域、及びド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成する、請求項１６７記載の電気光学装置用の駆
    動基板の製造方法。
  172. 【請求項１７２】 前記基板及び／又はその上の膜に段
    差を形成し、この段差を形成した基板上に単結晶、多結
    晶、又はアモルファスシリコン層を形成し、前記単結
    晶、多結晶、又はアモルファスシリコン層をチャンネル
    領域、ソース領域、及びドレイン領域とし、前記チャン
    ネル領域の上部及び／又は下部にゲート部を有する前記
    第２の薄膜トランジスタを形成する、請求項１４９記載
    の電気光学装置用の駆動基板の製造方法。
  173. 【請求項１７３】 断面において底面に対し側面が直角
    状もしくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    半導体層のエピタキシャル成長時のシードとする、請求
    項１７２記載の電気光学装置用の駆動基板の製造方法。
  174. 【請求項１７４】 前記第１及び／又は第２の薄膜トラ
    ンジスタのソース又はドレイン領域を前記段差を含む領
    域上に形成する、請求項１７２記載の電気光学装置用の
    駆動基板の製造方法。
  175. 【請求項１７５】 前記第２の薄膜トランジスタを、前
    記基板及び／又はその上の膜に形成された前記段差によ
    る基板凹部内及び／又は外に設ける、請求項１７２記載
    の電気光学装置用の駆動基板の製造方法。
  176. 【請求項１７６】 前記段差を、前記第２の薄膜トラン
    ジスタの前記チャンネル領域、前記ソース領域、及び前
    記ドレイン領域で形成される素子領域の少なくとも一辺
    に沿って形成する、請求項１７２記載の電気光学装置用
    の駆動基板の製造方法。
  177. 【請求項１７７】 前記単結晶、多結晶、又はアモルフ
    ァスシリコン層下のゲート電極をその側端部にて台形状
    にする、請求項１７２記載の電気光学装置用の駆動基板
    の製造方法。
  178. 【請求項１７８】 前記基板と前記単結晶、多結晶、又
    はアモルファスシリコン層との間に拡散バリア層を設け
    る、請求項１７２記載の電気光学装置用の駆動基板の製
    造方法。
  179. 【請求項１７９】 前記基板をガラス基板又は耐熱性有
    機基板とする、請求項１４０記載の電気光学装置用の駆
    動基板の製造方法。
  180. 【請求項１８０】 前記基板を光学的に不透明又は透明
    とする、請求項１４０記載の電気光学装置用の駆動基板
    の製造方法。
  181. 【請求項１８１】 前記画素電極を反射型又は透過型の
    表示部用として設ける、請求項１４０記載の電気光学装
    置用の駆動基板の製造方法。
  182. 【請求項１８２】 前記表示部に前記画素電極とカラー
    フィルタ層との積層構造を設ける、請求項１４０記載の
    電気光学装置用の駆動基板の製造方法。
  183. 【請求項１８３】 前記画素電極が反射電極であるとき
    には、樹脂膜に凹凸を形成し、この上に画素電極を設
    け、また前記画素電極が透明電極であるときには、透明
    平坦化膜によって表面を平坦化し、この平坦化面上に前
    記画素電極を設ける、請求項１４０記載の電気光学装置
    用の駆動基板の製造方法。
  184. 【請求項１８４】 前記表示部が前記スイッチング素子
    による駆動で発光又は調光を行うように構成する、請求
    項１４７記載の電気光学装置用の駆動基板の製造方法。
  185. 【請求項１８５】 前記表示部に複数の前記画素電極を
    マトリクス状に配列し、これらの画素電極のそれぞれに
    前記スイッチング素子を接続する、請求項１４７記載の
    電気光学装置用の駆動基板の製造方法。
  186. 【請求項１８６】 液晶表示装置、エレクトロルミネセ
    ンス表示装置、電界放出型表示装置、発光ポリマー表示
    装置、発光ダイオード表示装置などとして構成する、請
    求項１４０記載の電気光学装置用の駆動基板の製造方
    法。
  187. 【請求項１８７】 前記単結晶半導体層に所定の処理を
    施し、前記周辺駆動回路部及び／又は表示部の動作を制
    御する制御部を構成するための素子を形成する工程を有
    する、請求項１３９記載の電気光学装置用の駆動基板の
    製造方法。
  188. 【請求項１８８】 前記制御部を構成するための素子
    が、ＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦ
    Ｔ、ダイオード等の能動素子や、抵抗、コンデンサ、イ
    ンダクタンス等の受動素子からなる、請求項１８７記載
    の電気光学装置用の駆動基板の製造方法。
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