KR100931587B1 - 액정표시장치 및 이의 제조 방법 - Google Patents

액정표시장치 및 이의 제조 방법 Download PDF

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Abstract

표시 특성을 향상시킬 수 있는 액정표시장치가 개시된다. 액정표시장치는 하부 기판, 상부 기판, 제1 결합 부재, 제2 결합 부재 및 액정층으로 완성된다. 제1 결합 부재는 상기 하부 기판을 제1 영역과 제2 영역으로 구분하고, 상기 하부 기판과 상기 상부 기판과의 사이에서 상기 하부 기판과 상기 상부 기판을 결합시키고, 제2 결합 부재는 제1 결합부재와 함께 상기 제2 영역을 제1 스위칭 소자을 갖는 구동부와 게이트 라인, 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 라인과 데이터 라인에 연결된 제2 스위칭 소자를 구비하여 영상을 표시하는 표시부로 구분한다.

Description

액정표시장치 및 이의 제조 방법{LIQUID CRYSTAL DISPLAY AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 액정표시장치를 나타낸 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 액정표시장치에 채용되는 하부 기판을 나타낸 평면도이다.
도 3은 본 발명에 채용되는 박막 트랜지스터를 도시한 단면도이다.
도 4a내지 도 4d는 도2의 액정표시장치를 제조하는 방법을 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 하부 기판 120 : 투명전극
130 : 유기 절연막 160 : 게이트 구동회로
200 : 상부 기판 260 : 실런트
600 : 투과형 액정표시장치 DRA : 구동영역
DA : 표시영역 PA : 주변영역
SLA : 실라인 영역
본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 표시 특성을 향상시킬 수 있는 액정표시장치에 관한 것이다.
액정표시장치는 제1 기판, 제2 기판 및 상기 제1 기판과 상기 제2 기판과의 사이에 개재된 액정층으로 이루어진다. 상기 액정표시장치는 외부로부터의 신호에 의하여 상기 제1 기판과 상기 제2 기판과의 사이에 전계가 형성되면 상기 전계에 의해서 상기 액정층의 배열각이 변화되면서 영상을 표시한다.
상기 제1 기판은 영상을 표시하는 표시영역과 상기 표시영역에 인접한 주변 영역으로 이루어진다. 상기 표시영역에는 다수의 화소가 매트릭스 형태로 구비된다. 상기 다수의 화소 각각은 게이트 라인, 데이터 라인, 상기 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터(Thin Film Transistor; 이하, TFT) 및 상기 TFT에 결합된 화소 전극으로 이루어진다.
상기 주변 영역에는 상기 게이트 라인에 구동전압을 인가하기 위한 게이트 구동회로가 상기 TFT 공정에 의해서 형성된다. 상기 게이트 구동회로는 다수 트랜지스터, 커패시터 및 다수의 배선으로 이루어진다. 상기 게이트 구동회로는 상기 트랜지스터들 및 커패시터가 서로 유기적으로 연결된 구조를 갖는다. 서로 다른 층에 구비된 전극들을 구비하는 상기 트랜지스터들을 연결시키기 위해서 상기 게이트 구동회로는 도전막을 구비한다. 여기서, 상기 도전막은 상기 게이트 구동회로의 표면에 배치하게 된다.
한편, 상기 제2 기판에는 상기 액정층을 사이에 두고 상기 화소전극과 마주보는 공통전극이 구비된다. 또한, 상기 공통전극은 상기 게이트 구동회로와도 상기 액정층을 사이에 두고 마주보는데, 상기 게이트 구동회로의 도전막과 상기 공통전극과의 사이에서는 기생 커패시턴스가 형성된다.
상기 기생 커패시턴스는 상기 게이트 구동회로의 오동작을 유도하거나, 상기 게이트 구동회로로부터 출력되는 신호가 왜곡 또는 지연되는 현상을 발생시킨다. 결국, 상기 기생 커패시턴스는 상기 액정표시장치의 표시특성을 저하시키는 요인으로 작용한다.
따라서, 본 발명의 목적은 표시 특성을 향상시키기 위한 액정표시장치를 제공함에 있다.
또한, 본 발명의 다른 목적은 상술한 액정표시장치의 제조 방법을 제공함에 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 하부 기판, 상부 기판, 제1 결합 부재 및 액정층을 포함한다.
제1 결합 부재는 상기 하부 기판을 제1 영역과 제2 영역으로 구분하고, 상기 하부 기판과 상기 상부 기판과의 사이에서 상기 하부 기판과 상기 상부 기판을 결합시키기 위한 것이다.
상기 제2 영역은 하부 게이트 전극과 상기 하부 게이트 전극과 전기적으로 연결된 상부 게이트 전극을 갖는 제1 스위칭 소자를 갖는 구동부와 게이트 라인, 상기 게이트 라인과 교차되는 데이터 라인, 상기 게이트 라인과 데이터 라인에 연 결된 제2 스위칭 소자를 구비하여 영상을 표시하는 표시부로 이루어진 것을 특징으로 한다.
또한, 상술한 본 발명의 다른 목적을 달성하기 위한 액정 표시 장치의 제조 방법은 하부 기판을 구비하는 단계, 상부 기판을 구비하는 단계, 제1 결합 부재를 구비하는 단계, 제2 결합 부재를 구비하는 단계 및 액정층을 개재하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 투과형 액정표시장치를 나타낸 단면도이다.
도 1을 참조하면, 액정표시장치(600)는 어레이 기판(100), 컬러필터기판(200) 및 상기 컬러필터기판(200)과 상기 어레이 기판(100)과의 사이에 개재된 액정층(300)으로 이루어진다. 상기 액정표시장치(600)는 외부로부터의 신호에 의하여 상기 컬러필터기판(200) 및 상기 어레이 기판(100)과의 사이에 형성된 전계에 의해서 상기 액정층(300)의 배열각을 변화시키면서 영상을 표시한다.
상기 어레이 기판(100)은 표시영역(DA)과 상기 표시영역(DA)에 인접한 주변영역(PA)으로 이루어진다. 상기 표시영역(DA)에는 다수의 화소가 매트릭스 형태로 구비된다. 상기 다수의 화소 각각은 게이트 라인, 데이터 라인, 상기 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터(Thin Film Transistor; 이하, TFT)(110) 및 상기 TFT(110)에 결합된 화소전극(120)으로 이루어진다.
상기 주변영역(PA)에는 상기 게이트 라인에 구동전압을 인가하기 위한 게이트 구동회로(160)가 상기 TFT 공정에 의해서 형성된다. 이와 같이, 상기 게이트 구동회로(160)를 상기 어레이 기판(100) 상에 집적시킴으로써, 상기 액정표시장치(600)의 조립 공정 수, 부피 및 사이즈를 절감시킬 수 있다.
특히, 게이트 구동회로(160)에 채용되는 TFT는 도3에서 설명하겠지만, 상부 게이트 전극과 하부 게이트 전극 즉, 게이트 전극을 두개 갖는 TFT이다.
이러한 듀얼 게이트 전극을 갖는 TFT를 채용함으로써, 게이트 구동 회로(160)가 구비된 영역이 게이트 전극을 한 개 갖는 일반적인 TFT를 채용하는 경우에 비해 절반으로 줄어들게 된다.
즉, 게이트 구동 회로(160)가 구비된 영역이 절반으로 줄어듦으로 인해 기생 캐패시턴스가 절반으로 줄어들 뿐만 아니라, 액정표시장치에 있어서 영상이 표시되지 않는 영역이 비대칭적으로 되는 것을 막아 주어 표시 품질을 향상시킬 수 있다.
한편, 상기 컬러필터기판(200)에는 상기 액정층(300)을 사이에 두고 상기 화소전극(200)과 마주보는 공통전극(240)이 구비된다. 상기 표시영역(DA)에 대응하여 상기 공통전극(240) 상에는 상기 액정표시장치(600)의 셀갭을 유지시키기 위한 셀갭유지부재(350)가 구비된다.
도 2는 본 발명의 제2 실시예에 따른 액정표시장치에 채용되는 하부 기판을 나타낸 평면도이다.
도 2를 참조하면, 상기 하부 기판(100)은 표시영역(DA)과 상기 표시영역(DA)에 인접한 구동 영역(DA)으로 이루어진다. 상기 표시영역(DA)에는 다수의 화소가 매트릭스 형태로 구비된다. 상기 다수의 화소 각각은 게이트 라인(GL), 데이터 라인(DL), 상기 게이트 라인(GL) 및 데이터 라인(DL)에 연결된 박막 트랜지스터(Thin Film Transistor; 이하, TFT)(110) 및 상기 TFT(110)에 결합된 화소전극(120)으로 이루어진다.
상기 구동 영역(DRA)에는 상기 게이트 라인에 구동전압을 인가하기 위한 게이트 구동회로(160)가 상기 TFT 공정에 의해서 형성된다. 이와 같이, 상기 게이트 구동회로(160)를 상기 하부 기판(100) 상에 집적시킴으로써, 상기 액정표시장치의 조립 공정 수, 부피 및 사이즈를 절감시킬 수 있다.
여기서, 상기 하부 기판(100)을 평면적으로 보았을 때, 상기 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 및 실라인 영역(SLA)으로 나눌 수 있다. 상기 제1 영역(Ⅰ)은 소오스 구동회로(미도시)를 제어하는 부분이고, 상기 제2 영역(Ⅱ)은 표시영역(DA)과 구동영역(DRA)으로 이루어진다. 표시영역(DA)은 영상을 표시하고, 구동영역(DRA)은 표시영역(DA)을 구동하되 바람직하게는 게이트 라인(GL)의 일단에 연결되어 게이트 라인(GL)으로 구동신호를 순차적으로 인가한다.
실라인 영역(SLA)은 상기 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 나눔과 동시에 제2 영역(Ⅱ)을 표시영역(DA)과 구동영역(DRA)으로 나눈다.
상기 구동영역(DRA)에 대응하여 상기 하부 기판(100)에는 게이트 구동회로(160)가 구비된다. 상기 게이트 구동회로(160)는 연결 배선(165)을 통해 상기 표시영역(DA)에 배치되는 상기 게이트 라인(GL)의 일단에 연결된다. 따라서, 상기 게이트 구동회로(160)는 상기 게이트 라인(GL)으로 게이트 구동신호를 제공한 다. 상기 게이트 구동회로(160)는 상기 표시영역(DA)에 구비되는 상기 TFT(110)와 동일한 공정을 통해서 형성되어 상기 하부 기판(100) 상에 집적된다.
한편, 도면에 도시하지는 않았지만 제1 영역에는 데이터 구동회로(미도시)가 구비되고 상기 데이터 라인(DL)의 일단에 연결되어 상기 데이터 라인(DL)으로 영상신호를 제공한다. 상기 데이터 구동회로는 칩 형태로 구비되어 상기 하부 기판(100)이 완성되면, 이후에 상기 하부 기판(100) 상에 조립된다.
한편, 상기 액정표시장치는 상기 하부 기판(100)과 상기 상부 기판과의 사이에 개재되어 상기 두 기판을 결합시키기 위한 실런트(350, 360)를 구비한다. 상기 실런트(350, 360)는 상기 실라인 영역(SLA)에 대응하도록 배치되는데, 특히 제1 실런트(350)는 상기 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)과의 사이에 구비되고 제2 실런트(360)는 상기 제2 영역(Ⅱ)을 표시영역(DA) 및 구동영역(DRA)으로 구분하기 위해 두 영역(DA, DRA) 사이에 구비된다.
상기 하부 기판(100)과 상기 상부 기판이 각각 완성되면, 상기 하부 기판(100)과 상기 상부 기판은 상기 실런트(350, 360)에 의해서 견고하게 결합된다. 상기 하부 기판(100)과 상기 상부 기판이 결합되면, 상기 공통전극은 상기 표시영역(DA)에서 상기 화소전극(120)과 서로 마주볼 뿐만 아니라, 상기 게이트 구동회로(160)와도 상기 주변영역(PA)에서 서로 마주보게 된다.
그러므로, 상기 구동영역(DRA)과 상기 표시영역(DRA)사이에 구비된 상기 제2 실런트(360)는 상기 액정층이 구동영역(DRA)에 개재되지 못하도록 밀봉되므로, 상기 게이트 구동회로(160)에는 액정이 차단될 수 있다.
따라서, 상기 구동영역(DRA)에 대응하여 형성되는 상기 공통전극(240)과 상기 게이트 구동회로(160)와의 사이에는 상기 액정층(300)이 개재되지 못한다.
상기 공통전극과 상기 게이트 구동회로(160)와의 사이에서 발생되는 기생 커패시턴스는 둘 사이에 개재된 유전체의 유전율에 비례한다. 상기 공통전극과 상기 게이트 구동회로(160)와의 사이에는 상기 액정층보다 현저하게 낮은 유전율을 갖는 대기가 개재됨으로서 상기 공통전극과 상기 게이트 구동회로(160)와의 사이에서 생성되는 기생 커패시턴스를 감소시킬 수 있다.
뿐만 아니라, 상기 게이트 구동회로(160)는 위와 같이 외부에 바로 노출되는 것이 아니라 상기 제1 실런트(350)에 의해 외부로부터 보호되므로 이물에 오염되는 것을 방지하는 등 손상을 방지할 수 있다.
또한, 게이트 구동회로(160)에 게이트 전극을 두개 갖는 듀얼 게이트 TFT를 채용한다. 이로써, 도 2에서 DRA에 해당하는 부분이 게이트 전극을 한 개 갖는 일반적인 TFT를 채용하는 경우에 비해 절반으로 줄어들게 된다.
즉, DRA 부분이 절반으로 줄어듦으로 인해 기생 캐패시턴스가 절반으로 줄어들 뿐만 아니라, 액정표시장치에 있어서 영상이 표시되지 않는 영역이 비대칭적으로 되는 것을 막아 주어 표시 품질을 향상시킬 수 있다.
도 3은 도 1에서 도시된 게이트 구동 회로부에 채용되는 TFT의 단면도를 나나타낸 도면이다.
도 3을 참조하면, 유리, 석영 또는 사파이어와 같은 절연 물질로 이루어진 기판(105)상에 크롬(Cr)막(211) 및 알루미늄-네오디뮴(AlNd)막(215)을 차례로 증착한 하부 게이트 전극(210) 및 후술할 상부 게이트 전극(260)을 포함한 게이트 배선이 형성된다.
상기 게이트 배선이 형성된 기판상에 실리콘 질화물로 이루어진 게이트 절연막(220)을 증착하고, 그 위에 비정질 실리콘막 및 n+ 도핑된 비정질 실리콘막을 순차적으로 증착한다. 이어서, 사진 식각 공정으로 상기 n+ 도핑된 비정질 실리콘막 및 비정질 실리콘막을 연속적으로 패터닝하여 비정질 실리콘막으로 이루어진 액티브 패턴(230)을 형성한다.
상기 오믹 콘택 패턴(미도시) 및 게이트 절연막(220)상에 제2 금속막으로서, 예컨대 크롬(Cr)을 증착하고 이를 사진 식각 공정으로 패터닝하여 소오스 전극(240) 및 드레인 전극(245)을 포함하는 데이터 배선을 형성한다.
상기 데이터 배선 및 게이트 절연막(220)상에 무기 절연물로 이루어진 보호막(250)을 증착한다. 상기 보호막(250)상에 상기 하부 게이트 전극(210)이 위치한 영역에 대응되는 곳에 금속막을 증착하여 상부 게이트 전극(260)을 형성한다.
이와 같은 듀얼 게이트 TFT는 상 하부에 각각 게이트를 형성함으로써 소오스 전극(240)으로부터 드레인 전극(245)에 이르는 전류 통로를 확장시킨 것이다. 이렇게 함으로써, 게이트가 하나인 전통적인 단일게이트 트랜지스터에 비해 트랜스 컨덕턴스(trans-conductance)가 2배 정도 증가한다.
따라서, 게이트 구동회로부에 채용되는 TFT는 동일한 트랜스 컨덕턴스를 위한 게이트 전극의 면적이 단일 게이트 TFT에 비해 2배 적은 게이트 전극을 채용할 수 있게 되므로 게이트 구동 회로부의 면적이 절반으로 줄어들게 된다.
즉, 게이트 구동 회로부의 면적이 절반으로 줄어들면 기생 캐패시턴스가 절반으로 줄어든다. 또한, 디스플레이 되지 않는 게이트 구동 회로부의 면적이 절반으로 줄어들어 액정표시장치의 디스플레이 영역의 비대칭이 어느 정도 해소되어 액정표시장치의 표시품질을 향상시킬 수 있다.
도 4a내지 도 4d는 도 1에 도시된 액정표시장치를 제조하는 방법을 도시한 도면이다.
도 4a를 참조하면, 본 발명에 따른 액정표시장치를 제조하기 위하여 먼저 하부 기판(100)과 상부 기판(200)을 구비한다.
상기 하부 기판은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 나뉘며, 제2 영역(Ⅱ)은 표시영역과 표시영역(DA)에 인접한 구동영역(DRA)으로 이루어진다.
한편, 상기 상부 기판(200)에는 상기 화소전극과 마주보는 공통전극(240)이 구비된다.
도 4b 및 도 3을 참조하면, 하부 기판(100)의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 구분하고 상기 하부 기판(100)과 상기 상부 기판(200)을 결합시키는 제1 실런트(370)가 형성된다.
제1 실런트(370)의 측벽에 상기 게이트 구동회로와 외부를 연결하는 틈(390)을 형성한다.
상기 하부 기판은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 나뉘며, 제2 영역(Ⅱ)은 표시영역과 표시영역(DA)에 인접한 구동영역(DRA)으로 이루어진다. 상기 표시영역(DA)에는 다수의 화소가 매트릭스 형태로 구비된다. 상기 다수의 화소 각각은 게이트 라인(GL), 데이터 라인(DL), 상기 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터(Thin Film Transistor; 이하, TFT)(110) 및 상기 TFT(110)에 결합된 화소전극(120)으로 이루어진다.
상기 구동영역(DRA)에는 상기 게이트 라인(GL)에 구동전압을 인가하기 위한 게이트 구동회로(160)가 상기 TFT 공정에 의해서 형성된다. 상기 게이트 구동회로(160)는 게이트 전극을 상하부 각각에 갖는 듀얼 게이트 TFT를 채용한다. 이와 같이, 상기 게이트 구동회로(160)를 상기 하부 기판상에 집적시킴으로써, 상기 액정표시장치의 조립 공정 수, 부피 및 사이즈를 절감시킬 수 있다.
상기 게이트 구동회로(160)에 채용되는 TFT는 게이트 전극을 상하부에 갖는 것으로서, 이러한 구조를 채용함으로써 트랜스 컨덕턴스의 크기가 일반적인 TFT에 비해 커지므로 결과적으로 동일한 트랜스 컨덕턴스를 구현하기 위해 게이트 구동회로의 면적이 절반으로 줄어든다.
한편, 상기 틈(390)을 형성하는 이유는, 후에 하부 기판(100)과 상기 상부 기판(200)이 합착되는 단계에서 게이트 구동회로가 구비된 영역상에 발생될 염려가 있는 기포등이 빠져나가게 하기 위함이다. 따라서, 게이트 구동회로(미도시)와 공통 전극(240)사이에 유전체로 작용할 수 있는 물질을 최소한으로 한정시켜 게이트 구동회로와 공통 전극사이의 기생 커패시턴스를 감소시킬 수 있다.
상기 제1 실런트(370)의 측벽에 게이트 구동회로와 외부를 연결하는 틈(미도시)을 형성하는 것은 제1 실런트(370)를 일종의 패턴으로 형성하는 것으로서 일반 적인 실크 스크린(silk screen)방법으로 가능하며, 이는 일반적으로 알려진 방법이므로 그 상세한 설명은 생략한다.
상기 틈(390)은 후에 상기 하부 기판(100)과 상기 상부 기판(200)이 합착되는 단계에서 완전히 메워져야 하므로 합착시 실런트가 퍼지는 평균폭인 0.5내지 1mm보다 작게 형성하는 것이 바람직하다.
도 4c를 참조하면, 제2 영역(Ⅱ)을 구동영역(DRA)과 표시영역(DA)으로 구분하는 제2 실런트(380)를 형성한다.
상기 제2 실런트(380)는 상기 제1 실런트(370)와 연결되고 제1 실런트(370)와 동일한 높이를 갖도록 하여 후에 개재될 액정이 상기 구동영역(DRA)에는 개재되지 못하도록 밀봉된다.
도 4d를 참조하면, 상기 하부 기판(100)과 상기 상부 기판(200)을 합착한다.
두 개의 기판(100, 200)이 합착되면서 주위의 고온으로 인해 생길 염려가 있는 상기 구동영역상의 기포 등이 빠져나가며, 그 후에 상기 실런트(370)는 아직 경화되지 않은 상태이므로 상기 도 4b 및 도 4c에서의 틈은 실런트(370)가 퍼지면서 메워진다.
구동영역상의 이물질들을 두 개의 기판(100, 200) 합착과정에서 제거함으로써 게이트 구동회로(미도시)와 공통전극(240)사이의 기생 커패시턴스를 감소시킬 수 있다.
이와 같은 액정표시장치에 따르면, 하부 기판은 게이트 전극을 상하부에 두 개 갖는 TFT를 게이트 구동회로에 채용함으로써 게이트 구동회로의 전체적인 면적을 줄일 수 있다. 그러므로, 게이트 구동회로와 공통전극사이에 기생 커패시턴스를 감소시킬 수 있다.
따라서, 상기 기생 커패시턴스의 생성을 억제함으로써 상기 게이트 구동회로의 오동작을 방지할 수 있고, 그로 인해서 액정표시장치의 표시 특성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 소오스 구동회로를 제어하는 영역인 제1 영역과, 영상을 표시하는 표시영역 및 게이트 구동회로가 구비되는 구동영역을 포함하는 제2 영역으로 구분되는 하부 기판;
    컬러필터 및 상기 컬러필터 상에 구비된 공통전극으로 이루어진 상부 기판;
    상기 하부 기판을 상기 제1 영역과 상기 제2 영역으로 구분하고, 상기 하부 기판과 상기 상부 기판과의 사이에서 상기 하부 기판과 상기 상부 기판을 결합시키기 위한 제1 실런트;
    상기 제2 영역을 상기 표시영역 및 상기 구동영역으로 구분하고, 상기 하부기판과 상기 상부기판과의 사이에서 상기 하부 기판과 상기 상부 기판을 결합시키기 위한 제2 실런트;
    상기 하부 기판과 상기 상부 기판과의 사이 중 상기 제1 실런트 및 상기 제2 실런트에 의해 상기 표시영역에만 개재된 액정층을 포함하고,
    상기 표시영역에는 게이트 라인과, 상기 게이트 라인과 교차하는 데이터라인과, 하부 게이트 전극과 상기 하부 게이트 전극과 전기적으로 연결된 상부 게이트 전극을 갖고 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결된 제1 스위칭 소자가 배치되는 것을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 제1 스위칭 소자와 상기 게이트 라인을 연결하기 위한 신호 라인을 더 포함하고, 상기 제1 스위칭 소자는 상기 신호 라인을 통하여 상 기 게이트 라인으로 구동신호를 순차적으로 인가하는 것을 특징으로 하는 액정표시장치.
  4. 소오스 구동회로를 제어하는 영역인 제1 영역과, 영상을 표시하는 표시영역 및 게이트 구동회로가 구비되는 구동영역을 포함하는 제2 영역으로 구분되는 하부 기판을 구비하는 단계;
    컬러필터 및 상기 컬러필터 상에 구비된 공통전극으로 이루어진 상부 기판을 구비하는 단계;
    상기 하부 기판을 상기 제1 영역과 상기 제2 영역으로 구분하고, 상기 하부 기판과 상기 상부 기판과의 사이에서 상기 하부 기판과 상기 상부 기판을 결합시키기 위한 제1 실런트를 구비하는 단계;
    상기 제2 영역을 상기 표시영역 및 상기 구동영역으로 구분하고, 상기 하부기판과 상기 상부기판과의 사이에서 상기 하부 기판과 상기 상부 기판을 결합시키기 위한 제2 실런트를 구비하는 단계; 및
    상기 하부 기판과 상기 상부 기판과의 사이 중 상기 제1 실런트 및 상기 제2 실런트에 의해 상기 표시영역에만 액정층을 개재하는 단계를 포함하고,
    상기 표시영역에는 게이트 라인과, 상기 게이트 라인과 교차하는 데이터라인과, 하부 게이트 전극과 상기 하부 게이트 전극과 전기적으로 연결된 상부 게이트 전극을 갖고 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되는 제1 스위칭 소자가 배치되는 것을 특징으로 하는 액정표시장치의 제조 방법.
  5. 삭제
  6. 제4항에 있어서, 상기 제1 스위칭 소자와 상기 게이트 라인을 연결하기 위한 신호 라인을 더 포함하고, 상기 제1 스위칭 소자는 상기 신호 라인을 통하여 상기 게이트 라인으로 구동신호를 순차적으로 인가하는 것을 특징으로 하는 액정표시장치의 제조 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000028901A (ko) * 1998-10-07 2000-05-25 이데이 노부유끼 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000028901A (ko) * 1998-10-07 2000-05-25 이데이 노부유끼 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107927B2 (en) 2016-11-02 2021-08-31 University-Industry Cooperation Group Of Kyung Hee University Oxide semiconductor transistor having dual gate structure and method of fabricating the same
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