JP2568857B2 - アクティブマトリックス基板 - Google Patents
アクティブマトリックス基板Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁性基板上に直交する、複数本のデータ
・タイミング線と前記データ・タイミング線の交差点に
画素電極を駆動するスイッチング素子と配置したアクテ
ィブマトリックス基板の構造に関する。
・タイミング線と前記データ・タイミング線の交差点に
画素電極を駆動するスイッチング素子と配置したアクテ
ィブマトリックス基板の構造に関する。
第２図はアクティブマトリックス基板の模式図であ
る。絶縁性基板上に半導体薄膜を能動領域として用いた
薄膜トランジスター（TFT（p,q）、p,q:自然数）を構成
すれば前記薄膜トランジスターのスイッチングにより、
データ線（S1〜S2n）のビデオ信号をタイミング線（G1
〜G2m）の信号で画素電極に書き込むことができる。
る。絶縁性基板上に半導体薄膜を能動領域として用いた
薄膜トランジスター（TFT（p,q）、p,q:自然数）を構成
すれば前記薄膜トランジスターのスイッチングにより、
データ線（S1〜S2n）のビデオ信号をタイミング線（G1
〜G2m）の信号で画素電極に書き込むことができる。
さらに対向電極をもうけて、画素電極と対向電極間に
液晶を介在させて液晶に電圧印加すれば、液晶の配向が
変化し、透過光量が制御される液晶パネルが実現でき
る。ここで前記画素電極と対向電極が液晶を介して作る
画素容量は、薄膜トランジスターのオン抵抗と書き込み
時間から決まる画素容量値以下であれば大きい方が画素
電位の保持が確実にできて上下でのコントラストむらを
生じにくく表示品質もあがるという利点がある。したが
って、画素電極面積が大きい場合（例えば200ミクロン
メートル角以上）では、差程問題はないが、画素電極面
積がもっと小さい場合（例えば100ミクロンメートル角
以下）では、画素容量を補うための画素付加容量が必要
不可決となる。
液晶を介在させて液晶に電圧印加すれば、液晶の配向が
変化し、透過光量が制御される液晶パネルが実現でき
る。ここで前記画素電極と対向電極が液晶を介して作る
画素容量は、薄膜トランジスターのオン抵抗と書き込み
時間から決まる画素容量値以下であれば大きい方が画素
電位の保持が確実にできて上下でのコントラストむらを
生じにくく表示品質もあがるという利点がある。したが
って、画素電極面積が大きい場合（例えば200ミクロン
メートル角以上）では、差程問題はないが、画素電極面
積がもっと小さい場合（例えば100ミクロンメートル角
以下）では、画素容量を補うための画素付加容量が必要
不可決となる。
第３図は、従来のアクティブマトリックス基板におけ
る画素付加容量としてMOS容量を用いた場合の平面図
（ａ）及び（ａ）内のａ−ａ′断面図（ｂ）である。
る画素付加容量としてMOS容量を用いた場合の平面図
（ａ）及び（ａ）内のａ−ａ′断面図（ｂ）である。
製造工程を順次述べると、以下のようになる。まず石
英板等の絶縁性基板１上に、多結晶シリコン薄膜等の半
導体薄膜２を堆積し、パターン形成する。次に、前記半
導体薄膜２を酸化してゲート絶縁膜３を形成した後導電
薄膜を堆積しパターニングしてゲート電極４とタイミン
グ線５とコモン線６を形成する。ここで、タイミング線
５とコモン線６は必ずしも同一材料である必要はない。
次に、リン原子イオンを前記導電薄膜をマスクに半導体
薄膜２に打込むことによって、Ｎ型薄膜トランジスター
とコモン線６の直下にＮ型のMOS容量を形成する。さら
に層間絶縁膜７を堆積し、コンタクトホール８を開口し
た後、透明導電膜のパターニングにより画素電極９、金
属薄膜のパターニングによりデータ線10を形成する。コ
モン線６は半導体薄膜２に対して正の固定電圧を印加す
ることによって、コモン線６と半導体薄膜２の間に、酸
化絶縁膜による画素付加容量を設けることができる。し
かし前述の従来技術では、画素付加容量に限界がある。
それは、画素付加容量を増やすためにはコモン線６の内
で、MOS容量をつくる部分の面積を増やす必要があり、
開口率を低下する要因になるからである。したがって特
に画素面積が小さい（50ミクロンメートル角以下）場合
には、一段と開口率が犠牲になる。
英板等の絶縁性基板１上に、多結晶シリコン薄膜等の半
導体薄膜２を堆積し、パターン形成する。次に、前記半
導体薄膜２を酸化してゲート絶縁膜３を形成した後導電
薄膜を堆積しパターニングしてゲート電極４とタイミン
グ線５とコモン線６を形成する。ここで、タイミング線
５とコモン線６は必ずしも同一材料である必要はない。
次に、リン原子イオンを前記導電薄膜をマスクに半導体
薄膜２に打込むことによって、Ｎ型薄膜トランジスター
とコモン線６の直下にＮ型のMOS容量を形成する。さら
に層間絶縁膜７を堆積し、コンタクトホール８を開口し
た後、透明導電膜のパターニングにより画素電極９、金
属薄膜のパターニングによりデータ線10を形成する。コ
モン線６は半導体薄膜２に対して正の固定電圧を印加す
ることによって、コモン線６と半導体薄膜２の間に、酸
化絶縁膜による画素付加容量を設けることができる。し
かし前述の従来技術では、画素付加容量に限界がある。
それは、画素付加容量を増やすためにはコモン線６の内
で、MOS容量をつくる部分の面積を増やす必要があり、
開口率を低下する要因になるからである。したがって特
に画素面積が小さい（50ミクロンメートル角以下）場合
には、一段と開口率が犠牲になる。
そこで本発明は、このような問題点を解決するもの
で、その目的とするところは、高密度アクティブマトリ
ックス基板の画素電極にも、大きな画素付加量を形成す
ることができるアクティブマトリックス基板の構造を提
供するところにある。
で、その目的とするところは、高密度アクティブマトリ
ックス基板の画素電極にも、大きな画素付加量を形成す
ることができるアクティブマトリックス基板の構造を提
供するところにある。
本発明のアクティブマトリックス基板は、絶縁性基板
上に互いに交差配置された複数本のデータ線と複数本の
タイミング線と、前記データ線と前記タイミング線とに
接続されたスイッチング素子と、前記スイッチング素子
に接続された画素電極と、前記画素電極に接続される第
１の電極と定電圧の印加されるコモン線に接続される第
２の電極と前記第1,第２の電極間に介在する誘電体とに
よって構成される画素付加容量と、を備えたアクティブ
マトリックス基板であって、前記絶縁性基板に溝を設
け、前記溝内に前記画素付加容量を埋込形成したことを
特徴とする。
上に互いに交差配置された複数本のデータ線と複数本の
タイミング線と、前記データ線と前記タイミング線とに
接続されたスイッチング素子と、前記スイッチング素子
に接続された画素電極と、前記画素電極に接続される第
１の電極と定電圧の印加されるコモン線に接続される第
２の電極と前記第1,第２の電極間に介在する誘電体とに
よって構成される画素付加容量と、を備えたアクティブ
マトリックス基板であって、前記絶縁性基板に溝を設
け、前記溝内に前記画素付加容量を埋込形成したことを
特徴とする。
また、前記第１の電極及び第２の電極が高濃度の不純
物がドープされた半導体薄膜であり、前記誘電体が前記
半導体薄膜の酸化膜であることを特徴とする。
物がドープされた半導体薄膜であり、前記誘電体が前記
半導体薄膜の酸化膜であることを特徴とする。
本発明の上記の構成によれば、画素付加容量を絶縁性
基板に溝を掘って、三次元的に構成するため、溝を深く
することで高密度の画素電極に対しても開口率を下げる
ことなく、狭い領域に大きな画素付加容量を形成するこ
とが可能である。
基板に溝を掘って、三次元的に構成するため、溝を深く
することで高密度の画素電極に対しても開口率を下げる
ことなく、狭い領域に大きな画素付加容量を形成するこ
とが可能である。
第１図は本発明の第１の実施例を示すもので、溝掘り
型画素付加容量を有するアクティブマトリックス基板の
平面図 （ａ）及び（ａ）内のａ−ａ′断面図（ｂ）で
ある。
型画素付加容量を有するアクティブマトリックス基板の
平面図 （ａ）及び（ａ）内のａ−ａ′断面図（ｂ）で
ある。
製造工程を以下に示す。まず、絶縁性基板１上に溝11
を掘る。通常の等方性エッチングでもよいが深く小さい
溝を掘る場合には、乾式の異方性エッチングを行なえば
よい。次に、不純物がドープされた、第１の多結晶シリ
コン薄膜12を堆積し、溝11部内とコモン線６を残し、他
をパターニングにより除去する。次に、前記多結晶シリ
コン薄膜12を熱酸化し、画素付加容量用の絶縁酸化膜13
を形成した後不純物がドープされた第２の多結晶シリコ
ン薄膜14を堆積し、溝11部内を埋める。次に薄膜トラン
ジスターに用いる半導体薄膜２を堆積しパターニング
し、ゲート絶縁膜３を形成後は第３図の従来工程と同じ
になる。同図が明らかに、第３図よりも大きな画素付加
容量を作り込むことができる。画素付加容量を構成する
二層の導電膜は、本実施例では、不純物がドープされた
多結晶シリコン薄膜を用いているが、金属薄膜でもよ
く、溝11部は必ずしも埋める必要はないが、平坦性を考
えれば、埋めた方が望ましい。
を掘る。通常の等方性エッチングでもよいが深く小さい
溝を掘る場合には、乾式の異方性エッチングを行なえば
よい。次に、不純物がドープされた、第１の多結晶シリ
コン薄膜12を堆積し、溝11部内とコモン線６を残し、他
をパターニングにより除去する。次に、前記多結晶シリ
コン薄膜12を熱酸化し、画素付加容量用の絶縁酸化膜13
を形成した後不純物がドープされた第２の多結晶シリコ
ン薄膜14を堆積し、溝11部内を埋める。次に薄膜トラン
ジスターに用いる半導体薄膜２を堆積しパターニング
し、ゲート絶縁膜３を形成後は第３図の従来工程と同じ
になる。同図が明らかに、第３図よりも大きな画素付加
容量を作り込むことができる。画素付加容量を構成する
二層の導電膜は、本実施例では、不純物がドープされた
多結晶シリコン薄膜を用いているが、金属薄膜でもよ
く、溝11部は必ずしも埋める必要はないが、平坦性を考
えれば、埋めた方が望ましい。
第４図は、第２の実施例を示す。平面図（ａ）及び
（ａ）内のａ−ａ′断面図（ｂ）である。
（ａ）内のａ−ａ′断面図（ｂ）である。
第１図は、コモン線６を画素付加容量用の絶縁酸化膜
の下にした構造となっているが、第４図はコモン線を上
にしたものである。第４図においては、薄膜トランジス
ターのゲート絶縁膜と、画素付加容量用の絶縁酸化膜を
同時に形成した構造となっているが必ずしも同一にする
必要はない。またコモン線６とタイミング線５は、同一
材料とすることで工程短縮も可能であるが、必ずしも同
一にする必要はない。
の下にした構造となっているが、第４図はコモン線を上
にしたものである。第４図においては、薄膜トランジス
ターのゲート絶縁膜と、画素付加容量用の絶縁酸化膜を
同時に形成した構造となっているが必ずしも同一にする
必要はない。またコモン線６とタイミング線５は、同一
材料とすることで工程短縮も可能であるが、必ずしも同
一にする必要はない。
第５図は、第３の実施例を示す平面図（ａ）及び
（ａ）が内のａ−ａ′断面図（ｂ）である。本図の特徴
は、第１図第３図よりもさらに画素面積が小さい高密度
のアクティブマトリックス基板に適用したもので、開口
率を最優先に考えた理想的な構造である。
（ａ）が内のａ−ａ′断面図（ｂ）である。本図の特徴
は、第１図第３図よりもさらに画素面積が小さい高密度
のアクティブマトリックス基板に適用したもので、開口
率を最優先に考えた理想的な構造である。
まず、第１に薄膜トランジスターをデータ線10に下に
配置しているため画素領域を有効に活用できるほか、デ
ータ線10を金属薄膜で形成すれば遮光層のかわりにもな
り、薄膜トランジスタの光リーク電流を低減することが
できる。
配置しているため画素領域を有効に活用できるほか、デ
ータ線10を金属薄膜で形成すれば遮光層のかわりにもな
り、薄膜トランジスタの光リーク電流を低減することが
できる。
第２に、溝掘り型の画素付加容量とコモン線６がタイ
ミング線５の下に配置されており、これも開口率が上が
る構造となっている。
ミング線５の下に配置されており、これも開口率が上が
る構造となっている。
製造工程は、第２の実施例（第４図）に似ており、コ
モン線５とタイミング線６の間に層間絶縁膜７′を堆積
する工程が新たに必要である。
モン線５とタイミング線６の間に層間絶縁膜７′を堆積
する工程が新たに必要である。
本発明によれば、溝掘り型の画素付加容量を作り込む
ことによって、画素密度の高い液晶パネルにおいても十
分な画素電位の保持特性が得られ、上下コントラストむ
ら、画素ごとにコントラストむら等が少ない高品質の表
示を得ることが可能である。
ことによって、画素密度の高い液晶パネルにおいても十
分な画素電位の保持特性が得られ、上下コントラストむ
ら、画素ごとにコントラストむら等が少ない高品質の表
示を得ることが可能である。
また、溝掘り画素付加容量をタイミング線や、データ
線等の不透明部分の直下に配置すれば、さらに開口率の
高い高品質の液晶パネルを実現できる。
線等の不透明部分の直下に配置すれば、さらに開口率の
高い高品質の液晶パネルを実現できる。
第１図（ａ）（ｂ）、第４図（ａ）（ｂ）、第５図
（ａ）（ｂ）はそれぞれ本発明の第１の実施例、第２の
実施例、第３の実施例を示すもので、溝掘り型画素付加
容量を有するアクティブマトリックス基板の平面図
（ａ）及び（ａ）内のａ−ａ′断面図（ｂ）である。 第２図は、アクティブマトリックス基板の模式図であ
る。 第３図（ａ）（ｂ）は、従来の画素付加容量を有するア
クティブマトリクス基板の平面図（ａ）及び（ａ）内の
ａ−ａ′断面図（ｂ）である。 １……絶縁性基板 ２……半導体薄膜 ３……ゲート絶縁膜 ４……ゲート電極 ５……タイミング線 ６……コモン線 ７、７′……層間絶縁膜 ８……コンタクトホール ９……画素電極 10……データ線 11……溝 12……不純物がドープされた第１の多結晶シリコン薄膜 13……画素付加容量用の絶縁酸化膜 14……不純物がドープされた第２の多結晶シリコン薄膜
（ａ）（ｂ）はそれぞれ本発明の第１の実施例、第２の
実施例、第３の実施例を示すもので、溝掘り型画素付加
容量を有するアクティブマトリックス基板の平面図
（ａ）及び（ａ）内のａ−ａ′断面図（ｂ）である。 第２図は、アクティブマトリックス基板の模式図であ
る。 第３図（ａ）（ｂ）は、従来の画素付加容量を有するア
クティブマトリクス基板の平面図（ａ）及び（ａ）内の
ａ−ａ′断面図（ｂ）である。 １……絶縁性基板 ２……半導体薄膜 ３……ゲート絶縁膜 ４……ゲート電極 ５……タイミング線 ６……コモン線 ７、７′……層間絶縁膜 ８……コンタクトホール ９……画素電極 10……データ線 11……溝 12……不純物がドープされた第１の多結晶シリコン薄膜 13……画素付加容量用の絶縁酸化膜 14……不純物がドープされた第２の多結晶シリコン薄膜
Claims (2)
- 【請求項１】絶縁性基板上に互いに交差配置された複数
本のデータ線と複数本のタイミング線と、 前記データ線と前記タイミング線とに接続されたスイッ
チング素子と、 前記スイッチング素子に接続された画素電極と、 前記画素電極に接続される第１の電極と定電圧の印加さ
れるコモン線に接続される第２の電極と前記第1,第２の
電極間に介在する誘電体とによって構成される画素付加
容量と、 を備えたアクティブマトリックス基板であって、 前記絶縁性基板に溝を設け、前記溝内に前記画素付加容
量を埋込形成したことを特徴とするアクティブマトリッ
クス基板。 - 【請求項２】前記第１の電極及び第２の電極が高濃度の
不純物がドープされた半導体薄膜であり、前記誘電体が
前記半導体薄膜の酸化膜であることを特徴とする特許請
求の範囲第１項記載のアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23831687A JP2568857B2 (ja) | 1987-09-22 | 1987-09-22 | アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23831687A JP2568857B2 (ja) | 1987-09-22 | 1987-09-22 | アクティブマトリックス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481262A JPS6481262A (en) | 1989-03-27 |
| JP2568857B2 true JP2568857B2 (ja) | 1997-01-08 |
Family
ID=17028395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23831687A Expired - Lifetime JP2568857B2 (ja) | 1987-09-22 | 1987-09-22 | アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568857B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162901A (en) * | 1989-05-26 | 1992-11-10 | Sharp Kabushiki Kaisha | Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto |
| JP3226223B2 (ja) * | 1990-07-12 | 2001-11-05 | 株式会社東芝 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| US5317432A (en) * | 1991-09-04 | 1994-05-31 | Sony Corporation | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
| JP2902516B2 (ja) * | 1992-03-17 | 1999-06-07 | シャープ株式会社 | ガラス基板およびガラス基板の製造方法 |
| FR2708170B1 (fr) * | 1993-07-19 | 1995-09-08 | Innovation Dev Cie Gle | Circuits électroniques à très haute conductibilité et de grande finesse, leurs procédés de fabrication, et dispositifs les comprenant. |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| WO1999028784A1 (fr) * | 1997-11-28 | 1999-06-10 | Matsushita Electric Industrial Co., Ltd. | Afficheur du type a reflexion et dispositif d'image utilisant cet afficheur |
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| US6825496B2 (en) | 2001-01-17 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP2003152086A (ja) * | 2001-11-15 | 2003-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US20120293739A1 (en) * | 2009-12-29 | 2012-11-22 | Sharp Kabushiki Kaisha | Array substrate for liquid crystal panel and liquid crystal display device equipped with said substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919339B2 (ja) * | 1977-08-30 | 1984-05-04 | シャープ株式会社 | マトリツクス型液晶表示装置 |
-
1987
- 1987-09-22 JP JP23831687A patent/JP2568857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481262A (en) | 1989-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |