JP2002094074A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JP2002094074A JP2002094074A JP2000321945A JP2000321945A JP2002094074A JP 2002094074 A JP2002094074 A JP 2002094074A JP 2000321945 A JP2000321945 A JP 2000321945A JP 2000321945 A JP2000321945 A JP 2000321945A JP 2002094074 A JP2002094074 A JP 2002094074A
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- JP
- Japan
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- electrode
- metal
- layer
- semiconductor device
- ldd
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Abstract
(57)【要約】
【目的】 トップゲート構造の薄膜トランジスタ（ＴＦ
Ｔ）の製造方法でＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を精度良くかつ自己整合で作製す
る。 【構成】 トップゲート構造の薄膜トランジスタにおい
て、ゲートメタルとして、エッチングレートの異なる２
つの金属の積層膜で形成する。まずＮｃｈ或いはＰｃｈ
のゲートを一定のパターンで積層膜を１層２層目を同じ
線幅でエッチングし、ソースドレインＮ＋或いはＰ＋注
入を行う。その後、第１層目と第２層目のエッチングレ
ートの異なる（第１層目の金属のエッチングレートが早
い）エッチング液で第２層の金属をマスクとし、第１の
金属をオーバーエッチングする。次に第２の金属のみを
エッチングで除去に低濃度層（Ｎ−或いはＰ−）の注入
（ＬＤＤ）を行う
Ｔ）の製造方法でＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を精度良くかつ自己整合で作製す
る。 【構成】 トップゲート構造の薄膜トランジスタにおい
て、ゲートメタルとして、エッチングレートの異なる２
つの金属の積層膜で形成する。まずＮｃｈ或いはＰｃｈ
のゲートを一定のパターンで積層膜を１層２層目を同じ
線幅でエッチングし、ソースドレインＮ＋或いはＰ＋注
入を行う。その後、第１層目と第２層目のエッチングレ
ートの異なる（第１層目の金属のエッチングレートが早
い）エッチング液で第２層の金属をマスクとし、第１の
金属をオーバーエッチングする。次に第２の金属のみを
エッチングで除去に低濃度層（Ｎ−或いはＰ−）の注入
（ＬＤＤ）を行う
Description
【０００１】
【産業上の利用分野】薄膜トランジスタの製造方法に関
する発明であり、特に信頼性向上を図るためのＬＤＤ構
造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の作製
方法にかんする。
する発明であり、特に信頼性向上を図るためのＬＤＤ構
造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の作製
方法にかんする。
【０００２】
【従来の技術】近年、低温ポリシリコンＴＦＴを用い液
晶パネルにドライバをモノリシック化したパネルが実用
化されてきた。低温ポリシリコンＴＦＴの課題として、
信頼性向上がある。現状低温ポリシリコンＴＦＴ劣化モ
ードとしてホットキャリアが考えられている。これはチ
ャネルで発生した高エネルギーのキャリアが絶縁膜中に
注入されることにより、劣化するもので、ＴＦＴの電界
が強くなるドレイン端で顕著な劣化が生じる。この劣化
の対策として、ドレイン端の電界を緩和する対策が考案
されている。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）もそのひとつでドレイン端に低濃度の領域を
設け電界緩和領域とする。このＬＤＤは通常１μｍから
数μｍ形成するが、長いと抵抗が大きくなりＴＦＴの駆
動電流を低下させる。また、短いと電界緩和効果が少な
く、信頼性を低下させる。ＬＤＤの作製方法としては、
レジストを用いステッパに合わせこむ方法が主に用いら
れている。しかし大判のガラス基板に対しアライメント
精度は０．５μｍ〜１．０μｍあり、また露光、エッチ
ングによる線幅のばらつきを考慮すると、１．５μｍ〜
２μｍがＬＤＤ幅として設定できる下限と考えられる。
しかし、安定性、均一性を考えると十分に満足できると
はいえない。最近、このＬＤＤを自己整合で作製する試
みが行われている。例えば、レジストをマスクとし、オ
ーバーエッチングによりメタルの線幅を減少させ、レジ
ストの線幅との差をＬＤＤ幅とするものである。しかし
この場合も不純物の注入によりレジストの形状が変化
し、精度の確保が困難である。
晶パネルにドライバをモノリシック化したパネルが実用
化されてきた。低温ポリシリコンＴＦＴの課題として、
信頼性向上がある。現状低温ポリシリコンＴＦＴ劣化モ
ードとしてホットキャリアが考えられている。これはチ
ャネルで発生した高エネルギーのキャリアが絶縁膜中に
注入されることにより、劣化するもので、ＴＦＴの電界
が強くなるドレイン端で顕著な劣化が生じる。この劣化
の対策として、ドレイン端の電界を緩和する対策が考案
されている。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）もそのひとつでドレイン端に低濃度の領域を
設け電界緩和領域とする。このＬＤＤは通常１μｍから
数μｍ形成するが、長いと抵抗が大きくなりＴＦＴの駆
動電流を低下させる。また、短いと電界緩和効果が少な
く、信頼性を低下させる。ＬＤＤの作製方法としては、
レジストを用いステッパに合わせこむ方法が主に用いら
れている。しかし大判のガラス基板に対しアライメント
精度は０．５μｍ〜１．０μｍあり、また露光、エッチ
ングによる線幅のばらつきを考慮すると、１．５μｍ〜
２μｍがＬＤＤ幅として設定できる下限と考えられる。
しかし、安定性、均一性を考えると十分に満足できると
はいえない。最近、このＬＤＤを自己整合で作製する試
みが行われている。例えば、レジストをマスクとし、オ
ーバーエッチングによりメタルの線幅を減少させ、レジ
ストの線幅との差をＬＤＤ幅とするものである。しかし
この場合も不純物の注入によりレジストの形状が変化
し、精度の確保が困難である。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題としては、ＬＤＤの作製方法において、ゲート
と自己整合的に形成することにある。またＬＤＤ幅の均
一性、再現性の向上も本発明が解決しようとする課題で
ある。
する課題としては、ＬＤＤの作製方法において、ゲート
と自己整合的に形成することにある。またＬＤＤ幅の均
一性、再現性の向上も本発明が解決しようとする課題で
ある。
【０００４】
【課題を解決するための手段】ゲートメタルとして、エ
ッチングレートの異なる２つの金属の積層膜で形成す
る。積層膜を一定のパターンで１層２層目を同じ線幅で
エッチングし、ソースドレイン部に高濃度の不純物注入
を行う。次に、第１層目と第２層目のエッチングレート
の異なる（第１層目の金属のエッチングレートが早い）
エッチング液で第２層の金属をマスクとし、第１の金属
をオーバーエッチングする。次に第２の金属のみをエッ
チングで除去に低濃度層の注入（ＬＤＤ）を行う。
ッチングレートの異なる２つの金属の積層膜で形成す
る。積層膜を一定のパターンで１層２層目を同じ線幅で
エッチングし、ソースドレイン部に高濃度の不純物注入
を行う。次に、第１層目と第２層目のエッチングレート
の異なる（第１層目の金属のエッチングレートが早い）
エッチング液で第２層の金属をマスクとし、第１の金属
をオーバーエッチングする。次に第２の金属のみをエッ
チングで除去に低濃度層の注入（ＬＤＤ）を行う。
【０００５】
【作用】ＬＤＤを自己整合で精度良く作製することがで
き、信頼性に優れた薄膜トランジスタを実現することが
できる。また、大型ガラス基板に対しても、均一性で再
現性に優れたＴＦＴが得られ、良品率の高いパネルが実
現できる。
き、信頼性に優れた薄膜トランジスタを実現することが
できる。また、大型ガラス基板に対しても、均一性で再
現性に優れたＴＦＴが得られ、良品率の高いパネルが実
現できる。
【０００６】
【実施例】第１図は本発明の一実施例を示すプロセスフ
ローである。まずガラス基板１００にアモルファスシリ
コンを成膜した後レーザーにより結晶化させ、ポリシリ
コン膜１１０とする。その上にゲート絶縁膜 １２０を
形成する（図１−１）。この上にゲート電極として第１
の金属電極１３０と第２の金属電極１４０を積層する。
この積層した金属電極をまず所定の形状にパターンニン
グする（図２−２）このとき第１の金属１３０と第２の
金属１４０は同じ形状となるように加工する。このゲー
ト金属をマスクとしてソース及びドレインに高濃度の不
純物イオンを注入する（図１−３）。高濃度不純物の注
入の次にＬＤＤ部への低濃度の不純物イオンの注入を行
う。高濃度の不純物注入後、まず第２の金属をマスクと
して第１金属をエッチングする。このエッチングはサイ
ド方向へのエッチングでこのエッチングにより第２の金
属パターン（高濃度不純物注入領域）と第１の金属パタ
ーンにオーバーエッチングに対応した長さだけ差が生じ
る。第１の金属パターンを所定の時間サイドエッチング
した後第２の電極を前面的にエッチングにより除去す
る。この状態で低濃度の不純物を注入すると、オーバー
エッチングした部分に低濃度不純物イオンが注入され、
ＬＤＤ領域となる。以下具体的な作製例を取り上げ説明
する。
ローである。まずガラス基板１００にアモルファスシリ
コンを成膜した後レーザーにより結晶化させ、ポリシリ
コン膜１１０とする。その上にゲート絶縁膜 １２０を
形成する（図１−１）。この上にゲート電極として第１
の金属電極１３０と第２の金属電極１４０を積層する。
この積層した金属電極をまず所定の形状にパターンニン
グする（図２−２）このとき第１の金属１３０と第２の
金属１４０は同じ形状となるように加工する。このゲー
ト金属をマスクとしてソース及びドレインに高濃度の不
純物イオンを注入する（図１−３）。高濃度不純物の注
入の次にＬＤＤ部への低濃度の不純物イオンの注入を行
う。高濃度の不純物注入後、まず第２の金属をマスクと
して第１金属をエッチングする。このエッチングはサイ
ド方向へのエッチングでこのエッチングにより第２の金
属パターン（高濃度不純物注入領域）と第１の金属パタ
ーンにオーバーエッチングに対応した長さだけ差が生じ
る。第１の金属パターンを所定の時間サイドエッチング
した後第２の電極を前面的にエッチングにより除去す
る。この状態で低濃度の不純物を注入すると、オーバー
エッチングした部分に低濃度不純物イオンが注入され、
ＬＤＤ領域となる。以下具体的な作製例を取り上げ説明
する。
【０００７】図１−１において高歪点ガラス１００にア
モルファスシリコン層をプラズマＣＶＤを用いて成膜し
た。このアモルファスシリコン層をレーザーを用いてア
ニールしチャンネルとなるポリシリコン膜１１０を形成
する。膜厚は５０ｎｍ成膜した。このポリシリコンを所
定のパターンに加工した後、ゲート酸化膜１３０をプラ
ズマＣＶＤを用いて成膜する。膜厚は１００ｎｍ〜１５
０ｎｍである。この後第１のゲート電極としてＣｒ１４
０を３００ｎｍし、さらに第２のゲート電極としてＡｌ
１５０を１００ｎｍ成膜する。この積層膜をゲート電極
形状に加工する。加工にはＡｌのエッチングには燐酸系
の溶液を、Ｃｒのエッチングには硝酸セリウムアンモニ
ウム溶液によるウエットエッチングを用い最初に２つの
メタルが同一のパターンとなるようにした（図１−
２）。本実施例ではウエットエッチングを用いたがこの
エッチングにはドライエッチングを用いても良い。次に
ソースドレイン部への高濃度の不純物の注入を行う。
本実施例ではＮｃｈＴＦＴを例として説明する。注入は
リンイオン（Ｐ＋）を加速電圧６０から７０ｋＶ注入量
１Ｅ１５／ｃｍ２のドーズ量で行った（図１−３）。注
入後、再度Ｃｒのエッチング液に浸漬させ、Ｃｒのオー
バーエッチングを行った（図１−４）。このとき約３分
間で５００ｎｍのサイドエッチング量が得られた。この
エッチングの後レジストをアッシング及び剥離液で剥離
し、さらに剥離工程後再度燐酸溶液により、表面のＡｌ
膜を除去する。 除去後、ＬＤＤのＮ−領域１５５とし
て、リンイオン（Ｐ−）を６０ｋＶの加速電圧で１Ｅ１
３／ｃｍ２注入した。引き続き層間絶縁膜ＳｉＮｘを成
膜、ドライエッチングによりコンタクトホール１６０を
形成し、さらにソースドレイン電極１７０を形成する。
第２図は本発明による薄膜半導体装置の断面図である。
モルファスシリコン層をプラズマＣＶＤを用いて成膜し
た。このアモルファスシリコン層をレーザーを用いてア
ニールしチャンネルとなるポリシリコン膜１１０を形成
する。膜厚は５０ｎｍ成膜した。このポリシリコンを所
定のパターンに加工した後、ゲート酸化膜１３０をプラ
ズマＣＶＤを用いて成膜する。膜厚は１００ｎｍ〜１５
０ｎｍである。この後第１のゲート電極としてＣｒ１４
０を３００ｎｍし、さらに第２のゲート電極としてＡｌ
１５０を１００ｎｍ成膜する。この積層膜をゲート電極
形状に加工する。加工にはＡｌのエッチングには燐酸系
の溶液を、Ｃｒのエッチングには硝酸セリウムアンモニ
ウム溶液によるウエットエッチングを用い最初に２つの
メタルが同一のパターンとなるようにした（図１−
２）。本実施例ではウエットエッチングを用いたがこの
エッチングにはドライエッチングを用いても良い。次に
ソースドレイン部への高濃度の不純物の注入を行う。
本実施例ではＮｃｈＴＦＴを例として説明する。注入は
リンイオン（Ｐ＋）を加速電圧６０から７０ｋＶ注入量
１Ｅ１５／ｃｍ２のドーズ量で行った（図１−３）。注
入後、再度Ｃｒのエッチング液に浸漬させ、Ｃｒのオー
バーエッチングを行った（図１−４）。このとき約３分
間で５００ｎｍのサイドエッチング量が得られた。この
エッチングの後レジストをアッシング及び剥離液で剥離
し、さらに剥離工程後再度燐酸溶液により、表面のＡｌ
膜を除去する。 除去後、ＬＤＤのＮ−領域１５５とし
て、リンイオン（Ｐ−）を６０ｋＶの加速電圧で１Ｅ１
３／ｃｍ２注入した。引き続き層間絶縁膜ＳｉＮｘを成
膜、ドライエッチングによりコンタクトホール１６０を
形成し、さらにソースドレイン電極１７０を形成する。
第２図は本発明による薄膜半導体装置の断面図である。
【０００８】
【発明の効果】本発明を用いることにより、ＬＤＤを精
度良く形成することができる。またマスクを増やすこと
なく、ＬＤＤを自己整合で形成することができるため、
プロセスコスト低減、良品率向上が図れる。
度良く形成することができる。またマスクを増やすこと
なく、ＬＤＤを自己整合で形成することができるため、
プロセスコスト低減、良品率向上が図れる。
【０００９】
【図１】薄膜半導体装置の作製プロセスを示す図であ
る。
る。
【図２】薄膜半導体装置の断面示す図である
１００…ガラス基板 １１０…シリコン薄膜 １２０…ゲート絶縁膜 １３０…第１ゲート電極ＣｒもしくはＣｒ系合金 １４０…第２ゲート電極 １５０…層間絶縁膜 １５５…ＬＤＤ １６０…コンタクトホール １７０…データ配線
Claims (2)
- 【請求項１】薄膜半導体装置のゲート近傍に該半導体装
置のソース及びドレイン領域の不純物濃度より低い不純
物を含む領域を持つ半導体装置の製造方法においてゲー
ト電極がゲート絶縁膜上に第１の電極と第２の電極の順
に異なる薄膜層を積層させ、ソース及びドレイン部の高
濃度不純物層はは所定の形状にパターンニングされた該
２層のゲート電極をマスクとして不純物を注入し、該低
濃度の不純物領域は該２層電極下部の第１層の電極をマ
スクとして注入されることを特長とする薄膜半導体半導
体装置の製造方法 - 【請求項２】請求項１に記載の薄膜形成装置の製造方法
において、所定の同一の形状に加工されたゲート電極で
高濃度の不純物を注入したのち、該第２の電極をマスク
とし該第１の電極をオーバーエッチングし、該第２電極
を除去した後、該第１の電極をマスクとし、低濃度部の
不純物の注入を行うことを特長とする薄膜半導体の製造
方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321945A JP2002094074A (ja) | 2000-09-14 | 2000-09-14 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321945A JP2002094074A (ja) | 2000-09-14 | 2000-09-14 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094074A true JP2002094074A (ja) | 2002-03-29 |
Family
ID=18799910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321945A Pending JP2002094074A (ja) | 2000-09-14 | 2000-09-14 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677189B2 (en) * | 2001-08-08 | 2004-01-13 | Industrial Technology Research Institute | Method for forming polysilicon thin film transistor with a self-aligned LDD structure |
| US7101807B2 (en) | 2002-05-17 | 2006-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
-
2000
- 2000-09-14 JP JP2000321945A patent/JP2002094074A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677189B2 (en) * | 2001-08-08 | 2004-01-13 | Industrial Technology Research Institute | Method for forming polysilicon thin film transistor with a self-aligned LDD structure |
| US7101807B2 (en) | 2002-05-17 | 2006-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
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