KR20150015071A - 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법 - Google Patents

박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법 Download PDF

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insulating
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이민정
이성은
이일정
이정규
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Abstract

박막 트랜지스터 기판은, 베이스 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 제1 절연 부재, 상기 제1 절연 부재 상에 배치되어 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴, 및 상기 제1 절연 부재와 제2 절연 패턴 상에 배치되어 상기 제1 절연 부재와 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함한다.

Description

박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법{THIN FILM TRANSISTOR SUBSTRATE, DISPLAY DEVICE HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법에 관한 것으로, 보다 상세하게는 스위칭 소자의 신뢰성(reliability)을 향상시킬 수 있는 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법에 관한 것이다.
유기 발광 표시(organic light emitting display; OLED)소자는 양극(anode)으로부터 제공되는 정공들과 음극(cathode)으로부터 제공되는 전자들이 상기 양극 및 음극 사이의 발광층에서 결합하여 광을 출사한다. 상기 유기 발광 표시소자를 사용하면, 시야각이 넓고, 응답속도가 빠르며, 두께가 얇고, 전력소모가 낮은 표시장치를 구현할 수 있는 장점이 있다.
유기 발광 표시장치는 상기 유기 발광 표시소자의 구동을 제어하기 위한 스위칭 소자를 포함한다. 상기 스위칭 소자는 예를 들어, 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 전극, 소스/드레인 전극들 및 채널층을 포함한다.
최근에는 고해상도를 갖는 표시장치를 개발하기 위한 기술들이 개발되고 있다. 이처럼 높은 해상도를 구현하기 위해, 표시장치에는 작은 크기(size)의 스위칭 소자들이 사용된다.
그러나, 박막 트랜지스터의 크기가 과도하게 작아질 경우, 상기 박막 트랜지스터의 채널 길이가 짧아짐에 따라, 박막 트랜지스터의 전기적 특성 산포(dispersion of electrical characteristics)가 증가하는 문제점이 있다.
또한, 짧은 채널 길이로 인해, 게이트 전압이 오프(off)된 상태에서 드레인 전압의 인가 만으로도 채널층을 통해 전자가 이동되는 핫 캐리어(hot carrier) 현상이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 짧은 채널층을 갖는 박막 트랜지스터의 전기적 특성 산포를 개선하고, 핫 캐리어를 감소시키는 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은, 베이스 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 절연 부재; 상기 제1 절연 부재 상에 배치되어, 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴; 및 상기 제1 절연 부재 및 제2 절연 패턴 상에 배치되어, 상기 제1 절연 부재 및 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는 유전상수가 10 이상인 재질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 부재의 경계는, 상기 반도체 패턴의 경계와 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는, 상기 반도체 패턴이 배치된 기판을 전체적으로 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴의 제1 단부의 경계는 상기 반도체 패턴의 상기 제1 단부의 경계와 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극을 커버하는 무기 절연층; 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극은 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 부재를 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고, 상기 소스 전극은 상기 무기 절연층 및 제1 절연 부재를 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 클 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시장치는, 박막 트랜지스터 기판; 및 상기 박막 트랜지스터 기판 상에 배치되는 유기 발광 구조물을 포함하고, 상기 박막 트랜지스터 기판은, 베이스 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 절연 부재; 상기 제1 절연 부재 상에 배치되어, 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴; 및 상기 제1 절연 부재 및 제2 절연 패턴 상에 배치되어, 상기 제1 절연 부재 및 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함하며, 상기 유기 발광 구조물은, 서로 대향하는 한 쌍의 전극들; 및 상기 전극들 사이에 배치되는 유기 발광층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는 유전상수가 10 이상인 재질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 부재의 경계는, 상기 반도체 패턴의 경계와 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴의 제1 단부의 경계는 상기 반도체 패턴의 상기 제1 단부의 경계와 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판은, 상기 게이트 전극을 커버하는 무기 절연층; 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극은 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 부재를 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고, 상기 소스 전극은 상기 무기 절연층 및 제1 절연 부재를 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 클 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 베이스 기판 상에 반도체층, 제1 절연층 및 제2 절연층을 순차적으로 형성한다. 상기 제2 절연층 상에, 제1 두께부 및 상기 제1 두께부의 두께보다 작은 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 제2 절연층, 제1 절연층 및 반도체층의 노출된 부분을 제거하여, 중간 절연 패턴, 제1 절연 패턴 및 반도체 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 상기 제2 두께부의 두께만큼 전체적으로 제거하여, 제3 두께를 갖는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 중간 절연 패턴의 노출된 부분을 제거하여, 제2 절연 패턴을 형성한다. 상기 제1 절연 패턴 및 제2 절연 패턴에 각각 중첩하도록 상기 제1 절연 패턴 및 제2 절연 패턴 상에 게이트 전극을 형성한다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 패턴은 유전상수가 10 이상인 재질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극이 배치된 기판 상에 무기 절연층을 더 형성할 수 있다. 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 패턴을 관통하여 상기 반도체 패턴의 제1 단부를 부분적으로 노출시키는 제1 콘택홀과, 상기 무기 절연층 및 제1 절연 패턴을 관통하여 상기 반도체 패턴의 제2 단부를 부분적으로 노출시키며 상기 제1 콘택홀의 두께보다 작은 두께를 갖는 제2 콘택홀을 더 형성할 수 있다. 상기 제1 콘택홀을 통해 상기 반도체 패턴의 제1 단부에 전기적으로 연결되는 드레인 전극, 및 상기 제2 콘택홀을 통해 상기 반도체 패턴의 제2 단부에 전기적으로 연결되는 소스 전극을 더 형성할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법에 따르면, 박막 트랜지스터의 반도체 패턴과 게이트 전극 사이에 배치되는 게이트 절연층이 상대적으로 높은 유전상수를 가짐으로써, 박막 트랜지스터의 전기적 특성 산포를 개선할 수 있다.
또한, 게이트 절연층 및 게이트 전극 사이에 드레인부(drain region) 절연 패턴이 더 배치되어, 드레인 영역의 콘택홀을 소스 영역의 콘택홀보다 깊게 형성함으로써, 짧은 채널을 통해 발생할 수 있는 핫 캐리어를 감소시킬 수 있다.
나아가, 하프톤 마스크를 이용한 포토레지스트를 이용하여 드레인부 절연 패턴을 형성함으로써, 부가적인 마스크 개수 증가에 따른 박막 트랜지스터 기판의 제조비용을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 2a 내지 도 2l는 도 1의 표시장치의 제조방법을 도시한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 4a 내지 도 4h는 도 3의 표시장치의 제조방법을 도시한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 표시장치는 박막 트랜지스터 기판(200) 및 상기 박막 트랜지스터 기판(200) 상에 배치되는 유기 발광 구조물(190)을 포함한다.
상기 박막 트랜지스터 기판(200)은 베이스 기판(100), 상기 베이스 기판(100) 상에 배치되는 박막 트랜지스터(170) 및 상기 박막 트랜지스터(170) 상에 배치되는 유기 절연층(175)을 포함한다. 상기 박막 트랜지스터(170)는 반도체 패턴(110), 제1 절연 패턴(120), 제2 절연 패턴(130), 게이트 전극(140), 무기 절연층(150), 소스 전극(161) 및 드레인 전극(163)을 포함한다.
상기 베이스 기판(100)은 투명한 절연 물질을 포함한다. 예를 들어, 상기 베이스 기판(100)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다. 또한, 상기 베이스 기판(100)은 연성을 갖는(flexible) 기판으로 형성될 수 있다.
상기 반도체 패턴(110)은 상기 베이스 기판(100) 상에 형성된다. 상기 반도체 패턴(110)은 실리콘 재질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(110)은 비정질(amorphous) 실리콘 또는 다결정(polycrystalline) 실리콘 등을 포함할 수 있다.
상기 제1 절연 패턴(120)은 상기 반도체 패턴(110) 상에 배치된다. 상기 제1 절연 패턴(120)은 상기 반도체 패턴(110)에 전체적으로 중첩한다. 예를 들어, 상기 제1 절연 패턴(120)의 경계(boundary)는 상기 반도체 패턴(110)의 경계와 실질적으로 일치할 수 있다. 상기 제1 절연 패턴(120)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연 패턴(120)은 유전상수가 약 10 이상 100 이하인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연 패턴(120)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 실시예에 따라, 상기 제1 절연 패턴(120)은 단일막 또는 다층막의 구조를 가질 수 있다. 예를 들어, 상기 제1 절연 패턴(120)은 상기 높은 유전상수를 갖는 재질의 막을 적어도 하나 포함할 수 있다. 또는, 상기 제1 절연 패턴(120)은 상기 높은 유전상수를 갖는 막과, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 막이 적층된 다층막 구조를 가질 수 있다.
이와 같이, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을 포함하는 제1 절연 패턴(120)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다. 예를 들어, MOSFET(metal oxide silicon field effect transistor)의 문턱 전압(threshold voltage)은 [식 1]과 같은 관계를 갖는다.
[식 1]
Figure pat00001
이때, VT는 트랜지스터의 문턱 전압을, Cox는 채널층 및 게이트 전극 사이에 배치되는 절연층의 커패시턴스를 나타낸다. 커패시턴스는 유전상수에 비례하므로, 트랜지스터에 포함된 절연층이 높은 유전상수를 갖는 경우, 트랜지스터의 문턱 전압이 낮아지고, 그에 따라 트랜지스터의 전기적 특성 산포가 개선될 수 있다.
상기 제2 절연 패턴(130)은 상기 제1 절연 패턴(120) 상에 배치된다. 상기 제2 절연 패턴(130)은 상기 제1 절연 패턴(120)의 제1 단부에 중첩한다. 상기 제2 절연 패턴의 제1 단부의 경계는 상기 제1 절연 패턴(120)의 제1 단부의 경계와 실질적으로 일치할 수 있다. 상기 제2 절연 패턴(130)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 게이트 전극(140)은 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 상에 배치된다. 상기 게이트 전극(140)의 일부는 상기 제1 절연 패턴(120)에 중첩하고, 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 모두에 중첩한다. 상기 게이트 전극(140)은 게이트 라인(미도시)과 전기적으로 연결되어 게이트 온/오프 신호를 인가받는다. 예를 들어, 상기 게이트 전극(140)은 게이트 라인과 일체로 형성될 수 있다.
상기 무기 절연층(150)은 게이트 전극(140)이 배치된 베이스 기판(100) 상에 배치된다. 상기 무기 절연층(150)은 상기 게이트 전극(140)을 커버한다. 상기 무기 절연층(150)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연 패턴(120)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)에 전기적으로 연결되며, 데이터 신호를 인가받는다.
상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연 패턴(120)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)에 전기적으로 연결된다. 상기 드레인 전극(163)은 상기 소스 전극(161)과 실질적으로 동일한 재질을 포함할 수 있다. 본 실시예에서, 상기 제1 콘택홀(CNT1)의 두께는, 상기 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 클 수 있다.
이와 같이, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있다. 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다.
상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에 배치된다. 상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)을 커버하고, 실질적으로 평탄한 상면을 가질 수 있다.
상기 유기 발광 구조물(190)은 제1 전극(181), 중간층(185) 및 제2 전극(187)을 포함한다. 상기 제1 전극(181)의 상에는 화소 정의막(183)이 더 배치될 수 있다.
상기 제1 전극(181)은 상기 유기 절연층(175)이 배치된 베이스 기판(100) 상에 형성되고, 상기 유기 절연층(175)을 관통하는 제3 콘택홀을 통해 상기 드레인 전극(163)에 전기적으로 연결된다. 상기 제1 전극(181)은 투명 전극 또는 반투명 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다. 본 실시예에 따른 표시장치에서, 상기 제1 전극(181)은 상기 유기 발광 구조물(190)에 정공들(positive holes)을 제공하는 양극(anode)으로 사용될 수 있다.
상기 화소 정의막(183)은 상기 제1 전극(181)이 배치된 유기 절연층(175) 상에 배치된다. 상기 화소 정의막(183)은 상기 제1 전극(181)의 양 단부에 부분적으로 중첩할 수 있다.
상기 중간층(185)는 상기 제1 전극(181) 상에 배치된다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 정공 주입층(HIL) 및 정공 수송층(HTL)은 상기 제1 전극(181)으로부터 정공들을 제공받는다. 상기 전자 수송층(ETL) 및 전자 주입층(EIL)은 상기 제2 전극(187)으로부터 전자들을 제공받는다. 상기 제공된 각각의 정공들 및 전자들은 상기 유기 발광층(EML)에서 결합하여 소정의 파장을 갖는 광을 발생시킨다. 실시예에 따라, 상기 유기 발광 구조물(190)은 적색광, 녹색광, 또는 청색광을 생성하는 발광 물질들을 포함할 수 있다. 또는, 상기 표시소자는 서로 다른 파장을 갖는 광을 발생시키는 복수의 발광 물질들 또는 그들의 혼합 물질을 포함할 수 있다.
상기 제2 전극(187)은 상기 중간층(185) 상에 배치된다. 상기 제2 전극(187)은 상기 화소 정의막(183)과 중첩할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 제2 전극(187)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다. 본 실시예에 따른 표시장치에서, 상기 제2 전극(187)은 전자들(electrons)을 제공하는 음극(cathode)으로 사용될 수 있다.
도 2a 내지 도 2l는 도 1의 표시장치의 제조방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 베이스 기판(100) 상에, 반도체층(105)을 형성하고, 상기 반도체층(105) 상에 제1 절연층(115) 및 제2 절연층(125)을 형성한다. 상기 반도체층(105)은 실리콘 재질을 포함할 수 있다. 예를 들어, 상기 반도체층(105)은 비정질(amorphous) 실리콘 또는 다결정(polycrystalline) 실리콘 등을 포함할 수 있다.
상기 제1 절연층(115)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 유전상수가 약 10 이상인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 실시예에 따라, 상기 제1 절연층(115)은 단일막 또는 다층막의 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 재질의 막을 적어도 하나 포함할 수 있다. 또는, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 막과, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 막이 적층된 다층막 구조를 가질 수 있다.
상기 제2 절연층(125)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(125)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들어, 상기 제2 절연층(125)은 실리콘 산질화물(SiON)을 포함할 수 있다.
도 2c를 참조하면, 상기 제2 절연층(125) 상에 제1 두께부(108) 및 제2 두께부(109)를 갖는 제1 포토레지스트 패턴(107)을 형성한다. 상기 제1 두께부(108)의 두께(T1)는 상기 제2 두께부(109)의 두께(T2)보다 실질적으로 더 클 수 있다. 상기 제1 포토레지스트 패턴(107)은 노광된 부분이 현상액에 의해 제거되고, 차광된 부분이 잔류하는 포지티브형 포토레지스트 조성물을 포함할 수 있다. 다른 실시예에서, 상기 제1 포토레지스트 패턴(107)은 차광된 부분이 현상액에 의해 제거되고, 노광된 부분이 잔류하는 네거티브형 포토레지스트 조성물을 포함할 수 있다.
도 2d를 참조하면, 상기 제1 포토레지스트 패턴(107)을 마스크로 이용하여 상기 제2 절연층(125), 제1 절연층(115) 및 반도체층(105)의 노출된 부분들을 제거한다. 상기 제2 절연층(125)의 노출된 부분이 제거되어, 중간 절연 패턴(127)이 형성된다. 상기 제1 절연층(115)의 노출된 부분이 제거되어, 제1 절연 패턴(120)이 형성된다. 상기 반도체층(105)의 노출된 부분이 제거되어, 반도체 패턴(110)이 형성된다. 상기 제1 절연 패턴(120)의 경계는 상기 반도체 패턴(110)의 경계와 실질적으로 일치할 수 있다.
도 2e를 참조하면, 상기 제1 포토레지스트 패턴(107)을 전체적으로 상기 제2 두께부(109)의 두께(T2)만큼 제거한다. 그에 따라, 상기 중간 절연 패턴(127) 상에는 제3 두께(T3)를 갖는 제2 포토레지스트 패턴(117)이 형성된다.
도 2f를 참조하면, 상기 제2 포토레지스트 패턴(117)을 마스크로 이용하여 상기 중간 절연 패턴(127)의 노출된 부분을 제거한다. 상기 중간 절연 패턴(127)의 노출된 부분이 제거되어, 제2 절연 패턴(130)이 형성된다. 상기 제2 절연 패턴(130)의 제1 단부의 경계는, 상기 제1 절연 패턴(120)의 제1 단부의 경계와 실질적으로 일치할 수 있다. 또한, 상기 제2 절연 패턴(130)의 제1 단부의 경계는, 상기 반도체 패턴(110)의 제1 단부의 경계와 실질적으로 일치할 수 있다.
도 2g를 참조하면, 상기 제2 포토레지스트 패턴(117)을 제거하고, 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 상에 게이트 전극(140)을 형성한다. 상기 게이트 전극(140)의 일부는 상기 제1 절연 패턴(120)에 중첩할 수 있다. 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 모두에 중첩할 수 있다.
도 2h를 참조하면, 상기 게이트 전극(140)이 배치된 베이스 기판(100) 상에 무기 절연층(150)을 형성한다. 상기 무기 절연층(150)은 상기 제1 절연 패턴(120), 제2 절연 패턴(130) 및 게이트 전극(140)을 전체적으로 커버할 수 있다. 상기 무기 절연층(150)은, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
도 2i 및 도 2j를 참조하면, 상기 무기 절연층(150), 제1 절연 패턴(120) 또는 제2 절연 패턴(130)을 관통하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성하고, 상기 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 반도체 패턴(110)에 전기적으로 연결되는 드레인 전극(163) 및 소스 전극(161)을 형성한다. 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에는 유기 절연층(175)을 형성한다. 상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연 패턴(120)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)의 제1 단부에 전기적으로 연결된다. 상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연 패턴(120)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)의 제2 단부에 전기적으로 연결된다. 드레인 전극(163)이 형성되는 제1 콘택홀(CNT1)의 두께는 소스 전극(161)이 형성되는 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 크다.
도 2k를 참조하면, 상기 유기 절연층(175)에 상기 드레인 전극(163)을 부분적으로 노출시키는 제3 콘택홀을 형성하고, 상기 제3 콘택홀을 통해 상기 드레인 전극(163)에 전기적으로 연결되는 제1 전극(181)을 형성한다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다.
도 2l을 참조하면, 상기 제1 전극(181)이 배치된 베이스 기판(100) 상에 화소 정의막(183), 중간층(185) 및 제2 전극(187)을 형성한다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다.
이와 같이, 본 실시예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시장치 및 이의 제조방법에 따르면, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을 포함하는 제1 절연 패턴(120)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다.
또한, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있고, 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다.
나아가, 하프톤 마스크를 이용한 포토레지스트 패턴을 이용하여 제2 절연 패턴(130)을 형성함으로써, 부가적인 마스크 개수 증가에 따른 박막 트랜지스터 기판(200)의 제조비용을 줄일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 3을 참조하면, 본 실시예에 따른 표시장치는, 반도체 패턴(110)이 형성된 베이스 기판(100) 상에 제1 절연층(115)이 전체적으로 형성되고, 제2 절연 패턴(130)의 경계와 상기 반도체 패턴(110)의 경계가 일치하지 않는 것을 제외하면, 도 1에 도시된 표시장치와 동일하다. 이하, 도 1과 동일한 구성요소는 간략히 설명하도록 한다.
본 실시예에 따른 표시장치는 박막 트랜지스터 기판(200) 및 상기 박막 트랜지스터 기판(200) 상에 배치되는 유기 발광 구조물(190)을 포함한다.
상기 박막 트랜지스터 기판(200)은 베이스 기판(100), 상기 베이스 기판(100) 상에 배치되는 박막 트랜지스터(170), 상기 박막 트랜지스터(170) 상에 배치되는 유기 절연층(175)을 포함한다. 상기 박막 트랜지스터(170)는 반도체 패턴(110), 제1 절연층(115), 제2 절연 패턴(130), 게이트 전극(140), 무기 절연층(150), 소스 전극(161) 및 드레인 전극(163)을 포함한다.
상기 베이스 기판(100)은 투명한 절연 물질을 포함한다. 또한, 상기 베이스 기판(100)은 연성을 갖는(flexible) 기판으로 형성될 수 있다.
상기 반도체 패턴(110)은 상기 베이스 기판(100) 상에 형성된다. 상기 반도체 패턴(110)은 예를 들어, 비정질(amorphous) 실리콘 또는 다결정(polycrystalline) 실리콘 등을 포함할 수 있다.
상기 제1 절연층(115)은 상기 반도체 패턴(110) 상에 배치된다. 상기 제1 절연층(115)은 상기 반도체 패턴(110)이 배치된 베이스 기판(100) 상에 전체적으로 형성된다. 상기 제1 절연층(115)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 유전상수가 약 10 이상인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 실시예에 따라, 상기 제1 절연층(115)은 단일막 또는 다층막의 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 재질의 막을 적어도 하나 포함할 수 있다. 또는, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 막과, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 막이 적층된 다층막 구조를 가질 수 있다.
이와 같이, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을포함하는 제1 절연층(115)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다.
상기 제2 절연 패턴(130)은 상기 제1 절연층(115) 상에 배치된다. 상기 제2 절연 패턴(130)은 상기 반도체 패턴(110)의 제1 단부에 중첩한다. 상기 제2 절연 패턴(130)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 게이트 전극(140)은 상기 제2 절연 패턴(130)이 형성된 제1 절연층(115) 상에 배치된다. 상기 게이트 전극(140)의 일부는 상기 제1 절연층(115)에 중첩하고, 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연층(115) 및 제2 절연 패턴(130) 모두에 중첩한다.
상기 무기 절연층(150)은 게이트 전극(140)이 형성된 베이스 기판(100) 상에 배치된다. 상기 무기 절연층(150)은 상기 게이트 전극(140)을 커버한다.
상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연층(115)에 형성된 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)에 전기적으로 연결되며, 데이터 신호를 인가받는다.
상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연층(115)에 형성된 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)에 전기적으로 연결된다. 상기 드레인 전극(163)은 상기 소스 전극(161)과 실질적으로 동일한 재질을 포함할 수 있다. 본 실시예에서, 상기 제1 콘택홀(CNT1)의 두께는, 상기 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 클 수 있다.
이와 같이, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있다. 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다.
상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에 배치된다. 상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)을 커버하고, 실질적으로 평탄한 상면을 가질 수 있다.
상기 유기 발광 구조물(190)은 제1 전극(181), 중간층(185) 및 제2 전극(187)을 포함한다. 상기 제1 전극(181)이 형성된 유기 절연층(175) 상에는 화소 정의막(183)이 더 배치될 수 있다.
상기 제1 전극(181)은 상기 유기 절연층(175)이 배치된 베이스 기판(100) 상에 형성되고, 상기 드레인 전극(163)에 전기적으로 연결된다. 상기 제1 전극(181)은 투명 전극 또는 반투명 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다.
상기 화소 정의막(183)은 상기 제1 전극(181)이 배치된 유기 절연층(175) 상에 배치된다. 상기 화소 정의막(183)은 상기 제1 전극(181)의 양 단부에 부분적으로 중첩할 수 있다.
상기 중간층(185)는 상기 제1 전극(181) 상에 배치된다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 정공 주입층(HIL) 및 정공 수송층(HTL)은 상기 제1 전극(181)으로부터 정공들을 제공받는다. 상기 전자 수송층(ETL) 및 전자 주입층(EIL)은 상기 제2 전극(187)으로부터 전자들을 제공받는다. 상기 제공된 각각의 정공들 및 전자들은 상기 유기 발광층(EML)에서 결합하여 소정의 파장을 갖는 광을 발생시킨다.
상기 제2 전극(187)은 상기 중간층(185) 상에 배치된다. 상기 제2 전극(187)은 상기 화소 정의막(183)과 중첩할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다.
도 4a 내지 도 4h는 도 3의 표시장치의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 베이스 기판(100) 상에 반도체 패턴(110)을 형성한다. 상기 반도체 패턴(110)은 예를 들어, 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다.
도 4b를 참조하면, 상기 반도체 패턴(110)이 형성된 베이스 기판(100) 상에 제1 절연층(115)을 형성하고, 상기 제1 절연층(115) 상에 제2 절연 패턴(130)을 형성한다. 상기 제2 절연 패턴(130)은 상기 반도체 패턴(110)의 제1 단부와 중첩할 수 있다.
상기 제1 절연층(115)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 유전상수가 약 10 이상인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다.
상기 제2 절연 패턴(130)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
도 4c 및 도 4d를 참조하면, 상기 제2 절연 패턴(130)이 형성된 베이스 기판(100) 상에 게이트 전극(140)을 형성하고, 상기 게이트 전극(140)을 커버하는 무기 절연층(150)을 형성한다. 상기 게이트 전극(140)의 일부는 상기 제1 절연층(115)에 중첩할 수 있다. 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연층(115) 및 제2 절연 패턴(130) 모두에 중첩할 수 있다. 상기 무기 절연층(150)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
도 4e 및 도 4f를 참조하면, 상기 무기 절연층(150), 제1 절연층(115) 또는 제2 절연 패턴(130)을 관통하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성하고, 상기 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 반도체 패턴(110)에 전기적으로 연결되는 드레인 전극(163) 및 소스 전극(161)을 형성한다. 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에는 유기 절연층(175)을 형성한다. 상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연층(115)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)의 제1 단부에 전기적으로 연결된다. 상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연층(115)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)의 제2 단부에 전기적으로 연결된다. 드레인 전극(163)이 형성되는 제1 콘택홀(CNT1)의 두께는 소스 전극(161)이 형성되는 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 크다.
도 4g를 참조하면, 상기 유기 절연층(175)에 상기 드레인 전극(163)을 부분적으로 노출시키는 제3 콘택홀을 형성하고, 상기 제3 콘택홀을 통해 상기 드레인 전극(163)에 전기적으로 연결되는 제1 전극(181)을 형성한다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다.
도 4h을 참조하면, 상기 제1 전극(181)이 배치된 베이스 기판(100) 상에 화소 정의막(183), 중간층(185) 및 제2 전극(187)을 형성한다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다.
이와 같이, 본 실시예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시장치 및 이의 제조방법에 따르면, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을 포함하는 제1 절연층(115)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다.
또한, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있고, 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 105: 반도체층
107: 제1 포토레지스트 패턴 108: 제1 두께부
109: 제2 두께부 110: 반도체 패턴
115: 제1 절연층 117: 제2 포토레지스트 패턴
120: 제1 절연 패턴 125: 제2 절연층
127: 중간 절연 패턴 130: 제2 절연 패턴
140: 게이트 전극 150: 무기 절연층
161: 소스 전극 163: 드레인 전극
170: 박막 트랜지스터 175: 유기 절연층
181: 제1 전극 183: 화소 정의막
185: 중간층 187: 제2 전극
190: 유기 발광 구조물 200: 박막 트랜지스터 기판
CNT1: 제1 콘택홀 CNT2: 제2 콘택홀

Claims (20)

  1. 베이스 기판 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 제1 절연 부재;
    상기 제1 절연 부재 상에 배치되어, 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴; 및
    상기 제1 절연 부재 및 제2 절연 패턴 상에 배치되어, 상기 제1 절연 부재 및 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 제1 절연 부재는 유전상수가 10 이상인 재질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서, 상기 제1 절연 부재는, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 제1 절연 부재의 경계는, 상기 반도체 패턴의 경계와 일치하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 제1 절연 부재는, 상기 반도체 패턴이 배치된 기판을 전체적으로 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 제2 절연 패턴의 제1 단부의 경계는 상기 반도체 패턴의 상기 제1 단부의 경계와 일치하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서, 상기 제2 절연 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 게이트 전극을 커버하는 무기 절연층;
    상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및
    상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서, 상기 드레인 전극은 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 부재를 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고,
    상기 소스 전극은 상기 무기 절연층 및 제1 절연 부재를 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제9항에 있어서, 상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 큰 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판 상에 배치되는 유기 발광 구조물을 포함하고,
    상기 박막 트랜지스터 기판은,
    베이스 기판 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 제1 절연 부재;
    상기 제1 절연 부재 상에 배치되어, 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴; 및
    상기 제1 절연 부재 및 제2 절연 패턴 상에 배치되어, 상기 제1 절연 부재 및 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함하고,
    상기 유기 발광 구조물은,
    서로 대향하는 한 쌍의 전극들; 및
    상기 전극들 사이에 배치되는 유기 발광층을 포함하는 표시장치.
  12. 제11항에 있어서, 상기 제1 절연 부재는 유전상수가 10 이상인 재질을 포함하는 것을 특징으로 하는 표시장치.
  13. 제11항에 있어서, 상기 제1 절연 부재의 경계는, 상기 반도체 패턴의 경계와 일치하는 것을 특징으로 하는 표시장치.
  14. 제11항에 있어서, 상기 제2 절연 패턴의 제1 단부의 경계는 상기 반도체 패턴의 상기 제1 단부의 경계와 일치하는 것을 특징으로 하는 표시장치.
  15. 제11항에 있어서, 상기 박막 트랜지스터 기판은,
    상기 게이트 전극을 커버하는 무기 절연층;
    상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및
    상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 더 포함하는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 드레인 전극은 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 부재를 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고,
    상기 소스 전극은 상기 무기 절연층 및 제1 절연 부재를 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 큰 것을 특징으로 하는 표시장치.
  18. 베이스 기판 상에 반도체층, 제1 절연층 및 제2 절연층을 순차적으로 형성하는 단계;
    상기 제2 절연층 상에, 제1 두께부 및 상기 제1 두께부의 두께보다 작은 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 제2 절연층, 제1 절연층 및 반도체층의 노출된 부분을 제거하여, 중간 절연 패턴, 제1 절연 패턴 및 반도체 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 상기 제2 두께부의 두께만큼 전체적으로 제거하여, 제3 두께를 갖는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 중간 절연 패턴의 노출된 부분을 제거하여, 제2 절연 패턴을 형성하는 단계; 및
    상기 제1 절연 패턴 및 제2 절연 패턴에 각각 중첩하도록 상기 제1 절연 패턴 및 제2 절연 패턴 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  19. 제18항에 있어서, 상기 제1 절연 패턴은 유전상수가 10 이상인 재질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  20. 제18항에 있어서,
    상기 게이트 전극이 배치된 기판 상에 무기 절연층을 형성하는 단계;
    상기 무기 절연층, 제2 절연 패턴 및 제1 절연 패턴을 관통하여 상기 반도체 패턴의 제1 단부를 부분적으로 노출시키는 제1 콘택홀과, 상기 무기 절연층 및 제1 절연 패턴을 관통하여 상기 반도체 패턴의 제2 단부를 부분적으로 노출시키며 상기 제1 콘택홀의 두께보다 작은 두께를 갖는 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀을 통해 상기 반도체 패턴의 제1 단부에 전기적으로 연결되는 드레인 전극, 및 상기 제2 콘택홀을 통해 상기 반도체 패턴의 제2 단부에 전기적으로 연결되는 소스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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