TWI390678B - 具有電極之半導體裝置及具有電極之半導體裝置的製造方法 - Google Patents

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Ashida Motoi
Ozaki Hiroji
Koga Tsuyoshi
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Description

具有電極之半導體裝置及具有電極之半導體裝置的製造方法
本發明係有關半導體裝置及半導體裝置的製造方法。
所謂非揮發性記憶體，係包含能夠以電氣重寫內容之ROM的EPROM(Erasable and Programmable Read Only Memory)。EPROM係大致分為將紫外線用於資料的消除之UV－EPROM、及以電氣消除資料之EEPROM(Electrical Erasable and Programmable Read Only Memory)兩種類。EEPROM係不會進行部份資料的消除，而是在將所有資料消除後再進行寫入個別的記憶體單元。
EEPROM係可以搭載於行動電話或數位家電機器等微電腦上。例如可以形成將EEPROM與CPU(Central Processing Unit)一同形成在晶片的表面上之半導體積體電路。
EEPROM中有的係具有作為用以儲存電荷之電荷儲存膜的ONO(Oxide Nitride Oxide)膜。EEPROM係例如為具有ONO膜之MONOS(Metal Oxide Nitride Oxide Semiconductor)構造、或是SONOS(Silicon Oxide Nitride Oxide Semiconductor)構造。就這樣的非揮發性記憶體而言，例如藉由在ONO膜上注入電子而進行寫入動作。又例如藉由在ONO膜上注入空孔，再與被儲存的電子結合而可以進行資料的消除動作。
於日本特開2003－309193號公報中，係揭示了在第1井部領域中具有一方為源極電極，另一方為汲極電極之相互成對的1對記憶體電極、及被挾持於1對記憶體電極的通道領域，在通道領域上係具有介由絕緣膜而配置在靠記憶體電極處的第1閘極電極、及介由絕緣膜及電荷儲存領域而配置，並且與第1閘極電極電氣分離的第2閘極電極之記憶體單元電晶體。
於日本特開2003－100916號公報中，係揭示了在半導體基板上具有介由第1閘極絕緣膜所形成之字閘極、不純物層、側壁狀之第1、第2控制閘極的MONOS型之非揮發性記憶裝置。第1控制閘極及第2控制閘極係使剖面形狀形成為矩形。
於Byung Yong Choi等人之”使用外側壁間隔物構造及金屬相嵌閘極方法之超越50nm NVM技術的高適應性及可靠性之2－位元/晶胞SONOS記憶電晶體”IEEE 2005討論會中科技論文的VLSI技術摘要pp.118－119中，係揭示了50nm以下之非揮發性記憶體科技中之2位元晶胞的SONOS記憶電晶體。於該製造方法中，在半導體基板的表面上形成ONO膜，藉由將通道中之大致中央的ONO膜除去而形成2個分開的儲存節點。於該記憶體中，係揭示了即使進行到80nm的閘極長度的細微化，亦具有高信賴性。
又於日本特開2004－111629號公報中，係揭示了MONOS記憶體的製造方法。於該製造方法中，係在半導體基板的上方形成第1閘極絕緣層，並形成第1導電層字閘極及阻擋層，又於記憶體區域的整個面上形成第1絕緣層、第2絕緣層，藉由異方性蝕刻第2絕緣層，而形成第1側壁導電層，再於記憶體區域的整個面上形成第3導電層，藉由異方性蝕刻而形成第2側壁導電層，再藉由等方性蝕刻第1及第2側壁導電層而形成控制閘極。
又於日本特開平11－145471號公報中，係為在形成元件分離區域的半導體基板上，介由閘極絕緣膜而形成閘極電極的半導體裝置，並揭示了閘極電極係在其上面具有厚度為a的絕緣膜，而且在其側面具有於電極最下部之厚度為b的側壁，並從閘極電極上面之在a的高度的側壁厚度為b以上，而且a≧b之半導體裝置。
在分型閘極型之具有MONOS構造的記憶體中，係包含控制電晶體之控制閘極電極、MONOS電晶體之記憶體閘極電極。記憶體閘極電極係介由絕緣膜而配置在控制閘極電極的側方。記憶體閘極電極與半導體基板之間係形成作為電荷儲存膜之ONO膜。
在分型閘極型之具有MONOS構造的記憶體中，記憶體閘極電極係以控制閘極電極的側壁之形狀加以形成。換言之，控制閘極電極係對於介由光罩並藉由光微影法加以形成者而言，記憶體閘極電極係為自我整合性地進行蝕刻後加以形成。在這樣的記憶體閘極電極中，於剖面形狀中係具有使其上面成為傾斜的形狀。換言之，上面係具有朝向外側變低的形狀。記憶體閘極電極的高度係使在接近控制閘極電極側為高，且隨著朝向外側而變低。
於半導體基板上形成源極區域或汲極區域等的擴散層之步驟中，將已形成的控制閘極電極或記憶體閘極電極作為光罩，自我整合性地進行離子注入。由於記憶體閘極電極中之外側部份的高度為低，在離子注入的步驟中，使被注入的離子係通過記憶體閘極電極後而到達電荷儲存膜。該結果為產生於電荷儲存膜之ONO膜上發生膜劣化的問題。
在顯示細微加工水平之參數有設計基準(設計法則)。在將可製造的最小尺寸作為該設計法則而加以規定之情況下，在近年來逐漸可以進行90nm法則以下的製造。在這樣的細微之半導體裝置之製造步驟中的光微影步驟中，作為用以進行曝光之光源，係使用ArF光源取代習知的KrF光源。在使用ArF光源作為光源的情況下，在可以構成細微的電路的一方面，必須使光阻等被曝光物的厚度為薄。當光阻變薄時，在光阻顯像後的蝕刻步驟中，可以使能夠進行蝕刻的深度變淺。
例如在半導體裝置中，在記憶體單元的上面形成層間絕緣膜。層間絕緣膜係例如為了使表面平坦化而加以形成，並配置在記憶體單元的上面。在層間絕緣膜的表面，係例如配置配線。為了使該配置與記憶體單元能夠電氣連接，而形成貫穿層間絕緣膜之接點。在接點形成步驟中，係必須將滿足記憶體單元高度及從記憶體單元的頂部至層間絕緣膜的表面之高度的長度之和的貫穿孔形成在層間絕緣膜上。
然而，在依循90nm法則以下之設計法則的半導體裝置中，係由於使用ArF光源作為曝光光源，而使光阻厚度變薄，在形成接觸孔的步驟中，會造成無法形成貫穿層間絕緣膜之接觸孔的情況之問題。為此，在包含記憶體單元之半導體裝置中，期許將層間絕緣膜的厚度變薄。
為了防止離子被注入電荷儲存膜，雖然考量了將記憶體閘極電極變高，但當記憶體閘極電極變高時，例如會產生層間絕緣膜變厚的問題。又為了防止離子被注入電荷儲存膜，在離子的注入步驟中，考量了將注入離子的能量變小。但是，注入離子的能量係根據金屬矽化時之擴散層與基板之間的短路不良對策之必要性加以決定。因此會造成無法減小注入離子的能源。
又即使在半導體基板的表面上，介由絕緣膜而形成閘極電極，伴隨著半導體電路的細微化，必須使閘極電極的尺寸變小，當閘極電極的尺寸變小時，則會產生尺寸精確度變差的問題。
本發明係以提供細微的半導體裝置及細微的半導體裝置之製造方法為目的。
根據本發明之一形態中之半導體裝置的製造方法，其係包含於半導體基板的表面上介由第1絕緣膜形成第1電極之第1電極形成步驟。又包含至少於上述第1電極側方之前述半導體基板的表面上形成電荷儲存膜之電荷儲存膜形成步驟。又包含於上述電荷儲存膜的表面形成第2電極之第2電極形成步驟。上述第2電極形成步驟，係包含於上述電荷儲存膜的表面上形成第2電極層的步驟。又包含於上述第2電極層的表面上形成蝕刻速度較上述第2電極層更慢之輔助膜的步驟。又包含對上述第2電極層及輔助膜進行異方性蝕刻後，而形成第2電極的步驟。
根據本發明之其他形態中之半導體裝置的製造方法，其係包含於半導體基板的表面上，以具有側面的方式形成虛設膜的步驟。又包含於上述半導體基板的表面上，形成第1絕緣膜的步驟。又包含於上述第1絕緣膜的表面及前述虛設膜的表面上，形成閘極電極層的步驟。又包含於上述閘極電極層的表面上，形成蝕刻速度較上述閘極電極層更慢之輔助膜的步驟。又包含對上述閘極電極層及上述輔助膜，進行異方性蝕刻後而形成閘極電極的步驟。又包含除去上述虛設膜的步驟。又包含除去上述第1絕緣膜中之上述閘極電極之外側區域部份的步驟。
根據本發明之一形態中的半導體裝置，其係包含：介由第1絕緣膜而配置於半導體基板的表面上之第1電極；形成於上述第1電極側方之上述半導體基板的表面上的電荷儲存膜；配置於上述電荷儲存膜的表面之第2電極。又包含配置於上述第2電極側方的側壁絕緣膜。上述第2電極係在剖面形狀中，使對向於上述第1電極的表面和對向於上述側壁絕緣膜的表面大致形成為平行。上述第2電極係在剖面形狀中，使上面形成為凹陷。
根據本發明之其他形態的半導體裝置，其係包含：配置於半導體基板的表面上，且介由第1絕緣膜所形成之閘極電極；及在上述閘極電極之剖面形狀中，形成於左右兩側之側壁絕緣膜。上述閘極電極係在剖面形狀中，使對向於上述側壁之左右兩側的表面大致形成為平行。上述閘極電極係在剖面形狀中，使上面形成為凹陷。
本發明之上述及其他目的、特徵、形態及優點，係可以由關於與添付圖面關連而加以理解之本發明的其次詳細說明加以得知。
 (實施形態1)
參照第1至17圖，針對根據本發明之實施形態1中的半導體裝置加以說明。本實施形態中之半導體裝置係為EEPROM中包含作為電荷儲存膜之ONO膜之非揮發性記憶體。
第1圖係為顯示本實施形態中之半導體裝置的概略剖面圖。第2圖係為顯示本實施形態中之半導體裝置之關於II－II線的箭頭方向剖面圖。第3圖係為顯示第1圖中之關於III－III線的箭頭方向剖面圖。
參照第1圖，本實施形態中之半導體裝置，係包含控制閘極電極5及記憶體閘極電極7。就控制閘極電極5及記憶體閘極電極7而言，由平面圖看來，係被形成為大致相互平行而延伸。就控制閘極電極5及記憶體閘極電極7而言，係為成對形成。在半導體基板的表面中，挾持於控制閘極電極5及記憶體閘極電極7的成對之間的區域，係形成擴散層12a。又在控制閘極電極5及記憶體閘極電極7的表面上，係形成層間絕緣膜，並於該層間絕緣膜的表面上形成配線16。本實施形態中之配線16，係朝向與控制閘極電極5及記憶體閘極電極7所延伸的方向垂直的方向延伸而形成。在層間絕緣膜中，係為了形成來自配線16的導通之接點15。接點15係配置在控制閘極電極5及記憶體閘極電極7成對的側方。
參照第2圖，在半導體基板1的上部，係形成記憶體井部3。在本實施形態中，係使用矽基板作為半導體基板1。於第2圖中，係為顯示2個記憶體單元(元件)。
在半導體基板1的表面上，係介由作為第1絕緣膜之控制閘極絕緣膜4，形成作為第1電極之控制閘極電極5。在半導體基板1的表面、控制閘極電極5的側面、及控制閘極絕緣膜4的側面，係形成作為電荷儲存膜之記憶節點絕緣膜6。在記憶節點絕緣膜6的表面上，係形成作為第2電極之記憶體閘極電極7。如此一來，介由絕緣膜而使控制閘極電極及記憶體閘極電極成對形成，並且配置於接點15的兩側。
在控制閘極電極5的側面及記憶體閘極電極7的側面上，係形成側壁絕緣膜11。分別在控制閘極電極5的上面及記憶體閘極電極7的上面，係形成金屬矽化膜13a、13b。在本實施形態中，係形成CoSi膜來作為金屬矽化膜13a、13b。
以包圍控制閘極電極5、記憶體閘極電極7、及側壁絕緣膜11的方式，形成保護絕緣膜14a。本實施形態中之保護絕緣膜，係作為自己整合膜而形成氮化膜之Si3 N4 膜。
在保護絕緣膜14a的表面上，配置層間絕緣膜14b。層間絕緣膜14b係以覆蓋2個記憶體單元整體的方式加以形成。層間絕緣膜14b的表面係被形成為平坦狀。
接點15係形成為貫通保護絕緣膜14a及層間絕緣膜14b。接點15係包含導電層15a、15b。導電層15a係配置在被形成於層間絕緣膜14b之接觸孔的表面。導電層15b係配置在導電層15a的內部。於層間絕緣膜14b的表面上，係形成配線16。配線16係包含金屬層16a~16c。金屬層16a係與接點15電氣連接。
於半導體基板1的表面上，係形成源極側擴張擴散層9及汲極側擴張擴散層10。在擴張擴散層9及擴張擴散層10，係分別注入不純物。擴張擴散層9係從記憶體閘極電極7的下側朝向記憶體單元的外側而形成。擴張擴散層10係從控制閘極電極5的下側朝向元件的外側而形成。
於半導體基板1的表面上，係形成注入較擴張擴散層9、10更高濃度的不純物之擴散層12a、12b。擴散層12a係從配置在記憶體閘極電極7側面之側壁絕緣膜11的正下方朝向記憶體單元的外側而形成。擴散層12b係形成於接點15的正下方。擴散層12b係從配置在控制閘極電極5側面之側壁絕緣膜11的下側朝向記憶體單元的外側而形成。擴散層12b係形成為2個記憶體單元的架橋。在擴散層12a、12b所延伸的方向中之大致中央部分，係形成為了減低電阻之金屬矽化膜13c。在本實施形態中，係形成CoSi膜來作為金屬矽化膜13c。接點15係與金屬矽化膜13c電氣連接。
參照第3圖，在記憶體井部3中，形成元件分離部2。又層間絕緣膜14b的表面係被形成為平面狀。本實施形態中之配線16係形成為相互平行而延伸。配線16係使在與延伸方向垂直的面切斷時的剖面形狀形成為長方形。
第4圖係為顯示本實施形態中之作為元件的記憶體單元的擴大概略剖面圖。在本實施形態中，於半導體基板1的表面上，係形成控制閘極絕緣膜4。於控制閘極絕緣膜4的表面上，係形成控制閘極電極5。在本實施形態中之控制閘極電極5，係使剖面形狀形成為長方形。控制閘極電極5係介由控制閘極絕緣膜4而配置在半導體基板1的表面。
本實施形態中之作為電荷儲存膜的記憶節點絕緣膜6係為ONO膜。記憶節點絕緣膜6係包含氧化矽膜6a、6c及氮化矽膜6b。記憶節點絕緣膜6係配置在半導體基板1的表面、控制閘極電極5之一方的側面、及控制閘極絕緣膜4之一方的側面。記憶節點絕緣膜6係使剖面形狀形成為L字型。記憶節點絕緣膜6係具有被挾持在半導體基板1及記憶體閘極電極7的部分。
於控制閘極電極5之另一方的側面、及控制閘極絕緣膜4之另一方的側面上，係形成側壁絕緣膜11。於記憶體閘極電極7的側面、及記憶節點絕緣膜6的側面上，係形成側壁絕緣膜11。
記憶體閘極電極7係在剖面形狀中，使對向於控制閘極電極5的表面與對向於側壁絕緣膜11的表面大致形成為平行。換言之，本實施形態中之記憶體閘極電極7係在剖面形狀中，使寬幅涵蓋高度方向而大致形成為一定。
記憶體閘極電極7係在剖面形狀中，使上面之寬幅方向中的大致中央部分形成為凹陷。記憶體閘極電極7係在與延伸方向垂直的方向之剖面中，使上面的中央部分形成為凹陷。記憶體閘極電極7係在剖面形狀中，使上面大致形成為V字型。
記憶體閘極電極7的高度中，在將最大高度設定為Hmg_H、最小高度設定為Hmg_L時，最小高度Hmg_L係在製造步驟中形成擴散層12a之離子注入步驟中，在將不純物打入半導體基板1時，具有使不純物不會到達記憶節點絕緣膜6的高度。換言之，記憶體閘極電極7係在形成擴散層12a之離子注入步驟中，具有使不純物不會到達記憶節點絕緣膜6的充分高度。
本實施形態中之半導體裝置，係由於使最大高度Hmg_H與最小高度Hmg_L的差為小，而可以使最大高度Hmg_H變低。換言之，可以使記憶體閘極電極7的高度變低，而使配置在記憶體單元上部之層間絕緣膜的整體高度變低。於第2圖中，係可以使層間絕緣14b的高度Hi變低。其結果為，可以將用以形成接點15之接觸孔的深度變淺，例如即使在90nm法則以下之細微的半導體裝置中，也能夠以高信賴性形成接觸孔。
第5圖係顯示本實施形態中之半導體裝置的電路圖。
第6圖係為顯示驅動本實施形態中之半導體裝置時所施加的電壓。
於第5圖中，MG1~MG4係為顯示記憶體閘極電極7的線。CG1~CG4係為顯示控制閘極電極5的線。BL1、BL2係為顯示形成在層間絕緣膜表面之配線16(參照第1圖~第3圖)。SL1、SL2係為顯示擴散層12a。區域61係為顯示記憶體閘極電極7與記憶節點絕緣膜的部份，區域62係為顯示控制閘極電極5與控制閘極絕緣膜的部份。
參照第6圖，在進行本實施形態中之半導體裝置的動作時，係包含讀入動作、寫入動作、及消除動作。Vmg係為顯示記憶體閘極電極之電壓，Vs係為顯示源極側擴散層之電壓，Vcg係為顯示控制閘極電極之電壓，Vd係為汲極側擴散層之電壓。Vsub係為顯示半導體基板之電壓。
在本實施形態中之半導體裝置的寫入動作中，藉由源極側注入方式，分別在記憶體閘極電極及源極側擴散層施加正電壓。在控制閘極電極係施加小的正電壓。電子係沿著半導體基板1之主表面，朝向源極側進行。電子係與源極側擴張擴散層衝突而產生熱電子。產生的熱電子係被拉引至控制閘極電極的電壓後，而儲存於記憶節點絕緣膜中之氮化矽膜。
在本實施形態中之半導體裝置的消除動作中，係採用根據波段間通道之熱空孔注入方式。在記憶體閘極電極係施加負電壓。在源極側之擴散層係施加成為逆偏壓之正電壓。藉由在源極側擴張擴散層之端部所產生之強大電解，而產生根據波段間通道之熱空孔。該熱空孔係被注入於記憶節點絕緣膜之氮化矽膜，並使電子與空孔結合後而消除電子。
在本實施形態中之讀出動作中，係分別在記憶體閘極電極及控制閘極電極施加正電壓。再者，在汲極側擴散層施加正電壓。此時，藉由流向汲極側之擴散層的電流大小，而進行資訊是否被記錄的判斷。
其次，參照第7圖至第16圖，針對本實施形態中之半導體裝置的製造方法加以說明。
第7圖係為顯示說明本實施形態中之半導體裝置的製造方法之第1步驟的概略剖面圖。首先，藉由將離子打入半導體基板1的表面，而形成記憶體井部3。
其次，進行介由第1絕緣膜形成第1電極之第1電極形成步驟。在半導體基板1的表面上，成膜作為對應於控制閘極絕緣膜4的層，例如熱氧化層。再者，在對應於控制閘極絕緣膜4的層之表面上，形成作為對應於控制閘極電極5的層，也就是多晶矽層。其後，藉由光微影法進行圖案形成，而形成作為第1絕緣膜之控制閘極絕緣膜4。又形成使剖面形狀大致被形成為四角形之作為第1電極的控制閘極電極5。
第8圖係為顯示說明本實施形態中之半導體裝置的製造方法之第2步驟的概略剖面圖。其次，進行形成電荷儲存膜之電荷儲存膜形成步驟。在半導體基板1的表面、控制閘極絕緣膜4的側面、及控制閘極電極5的表面上，形成作為電荷儲存膜之記憶節點絕緣膜6。針對記憶節點絕緣膜6的形成，係至少在半導體基板1的表面中，形成於控制閘極電極5側方的部份。在本實施形態中，係形成由SiO2 膜、Si3 N4 膜、及Si2 O膜3層所構成之ONO膜(參照第4圖)來作為記憶節點絕緣膜。
其次，於電荷儲存膜的表面上進行形成作為第2電極之記憶體閘極電極之第2電極形成步驟。將作為第2電極層之記憶體閘極電極層7a配置在記憶節點絕緣膜6的表面上。第2電極層係以覆蓋記憶節點絕緣膜6的方式加以形成。在本實施形態中，係層疊摻雜不純物之非晶矽膜來作為記憶體閘極電極層7a。
其次，在記憶體閘極電極層7a的表面上形成輔助膜8。輔助膜8係為形成使其後所進行之蝕刻速度較記憶體閘極電極層7a更慢的膜。在本實施形態中，係形成矽氧化膜來作為輔助膜8。矽氧化膜旳形成係可以藉由熱氧化記憶體閘極電極層7a的表面而形成。藉由熱氧化記憶體閘極電極層7a的表面，使得輔助膜8的膜厚控制變得容易。就矽氧化膜的形成方法而言，係不限於此形態，在記憶體閘極電極層7a的表面上，藉由層疊氧化矽膜加以形成亦可。
就輔助膜而言，係不限於此形態，在其後所進行之異方性蝕刻中，只要是蝕刻速度較記憶體閘極電極層更慢的膜即可。例如在本實施形態中，係形成氮化物膜(氮化膜)來作為輔助膜亦可。
輔助膜係在進行其後的異方性蝕刻之步驟中，考量進行最適合的蝕刻後，使記憶體閘極電極層7a與輔助膜8的選擇比大致形成為10：1的膜為佳。
其次，如箭頭方向51所示，進行異方性蝕刻。使輔助膜8中之大致配置為水平方向的部份被優先蝕刻。
第9圖係為顯示進行異方性蝕刻時之控制閘極電極上部中的擴大概略剖面圖。藉由進行異方性蝕刻，使輔助膜8之朝水平方向延伸的部份係首先被除去後，再蝕刻記憶體閘極電極層7a。在控制閘極電極5的上側中，使記憶體閘極電極層7a的上部被蝕刻。
第10圖係為顯示再繼續進行異方性蝕刻時之控制閘極電極上部中的擴大概略剖面圖。由於使對記憶體閘極電極層7a之輔助膜8的蝕刻速度為慢，而使記憶體閘極電極層7a優先被除去。換言之，由於輔助膜8的蝕刻速度為慢，輔助膜8係大多被殘留下來，而記憶體閘極電極層7a係大多被蝕刻。記憶體閘極電極層7a係使由輔助膜8所隔開的部份較輔助輔8附近更多被蝕刻。針對異方性蝕刻，係以使配置在控制閘極電極5上部之記憶體閘極電極層7a被除去為止的方式，繼續進行蝕刻。
第11圖係為顯示說明本實施形態中之半導體裝置的製造方法之第3步驟的概略剖面圖。第11圖係為顯示異方性蝕刻結束時的概略剖面圖。使記憶體閘極電極層7a的一部份被除去後，而形成記憶體閘極電極7。記憶體閘極電極7係使寬幅方向的厚度係涵蓋高度方向而大致形成為一定。記憶體閘極電極7的上面，係使記憶體閘極電極7之寬幅方向的大致中央部份形成為凹陷。在本實施形態中，記憶體閘極電極7的上面係大致形成為V字型。在記憶體閘極電極7的側面上，係殘留輔助膜8的一部份。
第12圖係為顯示說明本實施形態中之半導體裝置的製造方法之第4步驟的概略剖面圖。藉由濕式蝕刻等的等方性蝕刻，除去殘留在記憶體閘極電極7側面上的輔助膜8。
第13圖係為顯示說明本實施形態中之半導體裝置的製造方法之第5步驟的概略剖面圖。在配置於控制閘極電極5的兩側之記憶體閘極電極7中，將一方的記憶體閘極電極7除去。在本實施形態中，藉由光微影法，於控制閘極電極5的表面上配置光罩後，除去一方的記憶體閘極電極7。再者，藉由進行濕式蝕刻等的等方性蝕刻，將記憶節點絕緣膜6中之挾持在記憶體閘極電極7與控制閘極電極5之間的部份、及挾持在半導體基板1與記憶體閘極電極7之間的部份以外的部份除去。記憶節點絕緣膜6係使剖面形狀形成為L字形。
第14圖係為顯示說明本實施形態中之半導體裝置的製造方法之第6步驟的概略剖面圖。其次，將控制閘極電極5及記憶體閘極電極7作為光罩，對於半導體基板1自我整合性地進行離子注入。藉由進行離子注入，而形成源極側的擴張擴散層9及汲極側的擴張擴散層10。針對該離子注入，係例如可以利用5kev的能源，以2×101 5 atoms/cm2 注入砷。
第15圖係為顯示說明本實施形態中之半導體裝置的製造方法之第7步驟的概略剖面圖。其次，於控制閘極電極5的側面及記憶體閘極電極7的側面形成側壁絕緣膜11。
其次，如箭頭方向52所示，將控制閘極電極5、記憶體閘極電極7、及側壁絕緣膜11作為光罩，自我整合性地進行離子注入。藉由進行離子注入，形成源極側擴散層12a及汲極側擴散層12b。於該離子注入中，例如利用50kev的能源，以2×101 5 atoms/cm2 . 的條件注入砷，並利用40kev的能源，以1×101 3 atoms/cm2 的條件注入磷。
在本實施形態中之半導體裝置的製造方法中，針對在此高能源中的離子注入，由於記憶體閘極電極之寬幅方向的最小高度為高，而可以抑制被注入的離子通過記憶體閘極電極7後而到達記憶節點絕緣膜6中之半導體基板1與記憶體閘極電極7所挾持的部份。
第16圖係為顯示說明本實施形態中之半導體裝置的製造方法之第8步驟的概略剖面圖。於半導體基板1之擴散層12a、12b的表面上，形成金屬矽化膜13c。在金屬矽化膜13c的形成中，例如可以將鈷膜堆疊在半導體基板1的主表面後，再利用熱處理使鈷與矽反應。其後再將鈷膜除去後而形成。於半導體基板1的主表面上形成金屬矽化膜13c的同時，也分別在控制閘極電極5及記憶體閘極電極7的表面上形成金屬矽化膜13a、13b。
其次，參照第2圖，以覆蓋控制閘極電極5、記憶體閘極電極7、及側壁絕緣膜11的方式，形成保護膜14a。在本實施形態中，係形成Si3 N4 膜來作為保護膜14a，。
其次，於保護膜14a的表面上，配置層間絕緣膜14b。其次，例如在層間絕緣膜14b的表面上配置光阻後，再利用光微影法進行為了形成接觸孔的圖案形成。其次，藉由進行蝕刻，於層間絕緣膜14b上形成接觸孔。在本實施形態中，由於可以使記憶體單元的高度變低，而可以使層間絕緣膜14b整體的厚度Hi變薄。因此，在形成根據90nm法則之半導體電路的步驟中，係將ArF光源使用於進行光阻曝光的光源，因此即使配置在層間絕緣膜14b表面的光阻為薄的情況下，也可以確實地貫穿層間絕緣膜而形成接觸孔。
於形成後的接觸孔表面上層疊導電層15a、15b後，而形成接點15。其次，例如藉由CMP(化學機械研磨)法，使層間絕緣膜14b的表面平坦化。其次，將包含金屬層16a~16c的配線16形成於層間絕緣膜14b的表面上。
如此一來，可以製造本實施形態中之半導體裝置。針對本實施形態中之半導體裝置的製造方法，在形成作為第2電極之記憶體閘極電極之第2電極形成步驟中，係包含了形成蝕刻速度較記憶體閘極電極更慢之輔助膜的步驟、及對第2電極層及輔助膜進行異方性蝕刻的步驟。藉此該方法，在記憶體閘極電極中，可以使上面之大致中央部份形成為凹陷形狀，而可以形成高度為低的記憶體單元。
第17圖係為顯示本實施形態中作為比較例之半導體裝置的概略剖面圖。作為比較例之半導體裝置係在本實施形態中之第2電極形成步驟中，以在第2電極層的表面上沒有形成輔助膜的情況下進行製造時的半導體裝置。
在用以形成記憶體閘極電極41之異方性蝕刻步驟中(參照第8圖)，使記憶體閘極電極41的上面朝向外側而大多被蝕刻。該結果為在剖面形狀中，記憶體閘極電極41係使上面具有平面狀傾斜的形狀。
於比較例的半導體裝置中，使記憶體閘極電極41的高度中之最大高度Hmg_H與最小高度Hmg_L的差變大。於該情況下，為了謀求半導體裝置的細微化，在使記憶體閘極電極41的高度變低的情況中，最小高度Hmg_L係變得很低，而在其後之形成擴散層之離子注入步驟中，會發生使所注入的離子到達記憶節點絕緣膜6之不合宜情況。為此，要進行半導體裝置的細微化係為困難的。
然而，在本實施形態中，可以使記憶體閘極電極之最小高度與最大高度的差變小，而可以使記憶體閘極電極的最大高度變低。其結果為，可以使層間絕緣膜的厚度變薄，並且可以確實地形成接觸孔。於本實施形態中可以謀求半導體裝置的細微化。
又針對本實施形態中之半導體裝置的製造方法，在第2電極形成步驟中，於記憶體閘極電極的側面殘留輔助膜。為此，可以防止蝕刻朝向記憶體閘極電極的寬幅方向進行，而可以形成寬幅方向之尺寸精確度優的記憶體閘極電極。因此，可以製造具有寬幅為小之記憶體閘極電極的半導體裝置。
如此一來，於本實施形態中，可以製造細微的半導體裝置。又可以使進行製造時之餘裕(臨界範圍)變大。
本發明係不限於MONOS構造的記憶體單元，也適用於SONOS構造的記憶體單元。
(實施形態2)
參照第18至25圖，針對根據本發明之實施形態2中之半導體裝置加以說明。本實施形態中之半導體裝置係為於控制閘極電極的兩側形成記憶體閘極電極之所謂的2位元晶胞之非揮發性記憶體。
第18圖係為顯示本實施形態中之半導體裝置的概略剖面圖。本實施形態中之半導體裝置係包含形成在作為第1電極之控制閘極電極5的兩側之作為第2電極之記憶體閘極電極7。
於半導體基板1的表面上，形成擴張擴散層9及擴散層12a。擴張擴散層9係以從記憶體閘極電極7的下側朝向記憶體單元的外側延伸的方式加以形成。控制閘極電極5係介由作為第1絕緣膜之控制閘極絕緣膜4而配置在半導體基板1的表面。
作為電荷儲存膜之記憶節點絕緣膜6係以從控制閘極電極5的側面朝向半導體基板1的上面延伸的方式加以形成。本實施形態中之記憶節點絕緣膜6係使各自的剖面形狀形成為L字形。記憶節點絕緣膜6係形成在控制閘極電極5的兩側。
在記憶節點絕緣膜6的表面上，係形成記憶體閘極電極7。在記憶體閘極電極7與半導體基板1之間，係配置了記憶節點絕緣膜6。記憶體閘極電極7與控制閘極電極5之間，係配置了記憶節點絕緣膜6。各個記憶體閘極電極7係使對向於控制閘極電極5的表面與對向於側壁絕緣膜11的表面大致形成為平行。記憶體閘極電極7係在剖面形狀中，使寬幅涵蓋高度方向而大致形成為一定。各個記憶體閘極電極7之上面係使寬幅方向中之大致中央部份形成為凹陷。
參照第19至25圖，針對本實施形態中之半導體裝置的製造方法加以說明。
第19圖係為顯示說明本實施形態中之半導體裝置的製造方法之第1步驟的概略剖面圖。首先，於半導體基板1上形成記憶體井部3。其次，於半導體基板1的表面上進行形成第1電極之第1電極形成步驟。在半導體基板1的表面上，形成作為第1絕緣膜之控制閘極絕緣膜4、及作為第1電極之控制閘極電極5。
第20圖係為顯示說明本實施形態中之半導體裝置的製造方法之第2步驟的概略剖面圖。其次，以覆蓋半導體基板1的表面及控制閘極電極5的表面之方式，形成作為電荷儲存膜之記憶節點絕緣膜6。作為記憶節點絕緣膜6而言，係例如可以形成ONO膜。
其次，進行形成第2電極之第2電極形成步驟。於記憶節點絕緣膜6的表面上，形成作為第2電極層之記憶體閘極電極層7a。於記憶體閘極電極層7a的表面上形成輔助膜8。就輔助膜8而言，係為形成使在其後的蝕刻步驟中蝕刻速度較記憶體閘極電極層7a更慢的膜。
其次，如箭頭方向53所示，進行異方性蝕刻。藉由進行異方性蝕刻，除去輔助膜8中之朝水平方向延伸的部份。其次再使記憶體閘極電極層7a的一部份被除去。
第21圖係為顯示說明本實施形態中之半導體裝置的製造方法之第3步驟的概略剖面圖。第21圖係為顯示異方性蝕刻結束時的圖面。在控制閘極電極5的兩側上，係形成剖面形狀大致為四角形之記憶體閘極電極7。記憶體閘極電極7係使上面的寬幅方向之大致中央部份形成為凹陷。如此一來，即使在本實施形態中，藉由在記憶體閘極電極層7a旳表面上形成輔助膜8，而可以防止記憶體閘極電極7的上面朝向外側變低的情況。
第22圖係為顯示說明本實施形態中之半導體裝置的製造方法之第4步驟的概略剖面圖。其次，藉由進行濕式蝕刻而除去殘留在記憶體閘極電極7側面上的輔助膜8。再者，藉由異方性蝕刻，將記憶節點絕緣膜6中之挾持在控制閘極電極5與記憶體閘極電極7之間的部份、及挾持在半導體基板1與記憶體閘極電極7之間的部份以外的部份除去。
第23圖係為顯示說明本實施形態中之半導體裝置的製造方法之第5步驟的概略剖面圖。其次將控制閘極電極5及記憶體閘極電極7作為光罩，藉由自我整合地進行離子注入，形成擴張擴散層9。
第24圖係為顯示說明本實施形態中之半導體裝置的製造方法之第6步驟的概略剖面圖。其次，形成側壁絕緣膜11。其次，如箭頭方向54所示，藉由進行離子注入而形成擴散層12。此時，使高能源的離子朝向半導體基板1注入。由於記憶體閘極電極7之最小高度為充份夠高，而可以防止被注入的離子通過記憶體閘極電極7而到達記憶節點絕緣膜6。
第25圖係為顯示說明本實施形態中之半導體裝置的製造方法之第7步驟的概略剖面圖。其次，於半導體基板1的表面中之露出的部份形成金屬矽化膜13c。在進行於金屬矽化膜13c的形成之同時，於控制閘極電極5的上面形成金屬矽化膜13a、於記憶體閘極電極7的上面形成金屬矽化膜13b。
其後，以覆蓋單元的方式形成保護絕緣膜。再者，於保護絕緣膜的表面上配置層間絕緣膜，並於層間絕緣膜上形成接觸孔。於接觸孔的內部形成接點。
本實施形態中之半導體裝置的製造方法，係在形成第2電極之第2電極形成步驟中，由於在第2電極層的表面上形成蝕刻速度較第2電極層更慢的輔助膜後，再進行異方性蝕刻，而可以使記憶體閘極電極上面之寬幅方向的中央部形成為凹陷形狀。為此，可以使記憶體閘極電極的最小高度及最大高度的差變小，而可以使記憶體閘極電極的最大高度變低。其結果為可以謀求半導體裝置的細微化。又提升了記憶體閘極電極之寬幅長度的控制性，而可以提供寬幅方向為小之半導體裝置。
針對其他構成、作用、效果及製造方法，係因為與實施形態1相同而在此不再重覆說明。
(實施形態3)
參照第26至35圖，針對根據本發明之實施形態3中之半導體裝置加以說明。本實施形態中之半導體裝置係為於在半導體基板的表面上形成電荷儲存膜，但在控制閘極電極的側面上沒有形成電荷儲存膜之非揮發性記憶體。
第26圖係為顯示本實施形態中之半導體裝置的概略剖面圖。本實施形態中之半導體裝置係於半導體基板17的表面上，介由作為第1絕緣膜之控制閘極絕緣膜21，形成控制閘極電極22。控制閘極電極22係形成為剖面形狀為四角形。控制閘極絕緣膜21係配置在控制閘極電極22與半導體基板17之間、及控制閘極電極22與記憶體閘極電極24之間。控制閘極絕緣膜21係形成於控制閘極電極22的下面及側面。
於控制閘極電極22的側面及半導體基板17的表面，係形成記憶節點絕緣膜19。記憶節點絕緣膜19係配置在半導體基板17與記憶體閘極電極24之間。記憶節點絕緣膜19係包含氧化矽膜19a、19c及氮化矽膜19b。
於記憶節點絕緣膜19的上面，係形成記憶體閘極電極24。記憶體閘極電極24係使剖面形狀大致形成為四角形。記憶體閘極電極24，係使對向於控制閘極電極22的表面與對向於側壁絕緣膜27的表面大致形成為平行。記憶體閘極電極24係在剖面形狀中，使寬幅涵蓋高度方向而大致形成為一定。記憶體閘極電極24係使上面的寬幅方向之大致中央部份形成為凹陷。
於控制閘極電極22的上面，係形成金屬矽化膜29a。於記憶體閘極電極24的上面，係形成金屬矽化膜29b。在半導體基板17的表面上，係從記憶體閘極電極24的下側朝向記憶體單元的外側，形成擴張擴散層26。
於記憶體閘極電極24及記憶節點絕緣膜19的側面，係形成側壁絕緣膜27。在半導體基板17的表面上，係從側壁絕緣膜27的下側朝向記憶體單元的外側，形成擴散層28。在半導體基板17的表面中，係在側壁絕緣膜27的側方，形成金屬矽化膜29c。
參照第27至34圖，針對本實施形態中之半導體裝置的製造方法加以說明。
第27圖係為顯示說明本實施形態中之半導體裝置的製造方法之第1步驟的概略剖面圖。首先，進行形成作為第1電極之控制閘極電極之第1電極形成步驟。在半導體基板17的表面部份上，形成記憶體井部18。其次在半導體基板17的表面上形成記憶節點絕緣膜19及虛設層20。就記憶節點絕緣膜19而言，係例如層疊氧化矽膜、氮化矽膜、及氧化矽膜。就虛設膜而言，係例如形成氮化矽膜。
其次，藉由光微影法，於虛設層20及記憶節點絕緣膜19上形成開口部20a。開口部20a係形成為到達半導體基板17的表面。
第28圖係為顯示說明本實施形態中之半導體裝置的製造方法之第2步驟的概略剖面圖。其次，在包含開口部20a之虛設層20的表面、及開口部20a的內部之半導體基板17的表面，形成控制閘極絕緣膜21。作為控制閘極絕緣膜21，係例如形成為氧化矽膜。其次，在控制閘極絕緣膜21的表面上形成構成控制閘極電極之控制閘極電極層22a。針對控制閘極電極層22a的形成，係被形成為埋設於開口部20a的內側。
第29圖係為顯示說明本實施形態中之半導體裝置的製造方法之第3步驟的概略剖面圖。其次，藉由例如化學機械研磨法，將控制閘極電極層22a中之較虛設層20更高的部份、及被形成在虛設層20的上面之控制閘極絕緣膜21的部份除去。換言之，除去較開口部20a高度更高部份之控制閘極絕緣膜21及控制閘極電極層22a。藉由該除去步驟，形成作為第1電極之控制閘極電極22。於控制閘極電極22的下面及側面，係形成作為第1絕緣膜之控制閘極絕緣膜21。
第30圖係為顯示說明本實施形態中之半導體裝置的製造方法之第4步驟的概略剖面圖。其次，於控制閘極電極22的上面，係藉由光微影法，形成作為第2絕緣膜之控制閘極保護膜23。其次，將配置在控制閘極絕緣膜21的兩側之虛設膜20除去。
第31圖係為顯示說明本實施形態中之半導體裝置的製造方法之第5步驟的概略剖面圖。其次，在記憶節點絕緣膜19的表面、控制閘極絕緣膜21的表面、及控制閘極保護膜23的表面，形成作為第2電極層之記憶體閘極電極層24a。再者，於記憶體閘極電極層24a的表面上形成輔助膜25。就輔助膜25而言，係為形成在其後的蝕刻步驟中，使蝕刻速度較記憶體閘極電極層24a更慢的膜。其次，如箭頭方向55所示，進行異方性蝕刻。
第32圖係為顯示說明本實施形態中之半導體裝置的製造方法之第6步驟的概略剖面圖。第32圖係為顯示異方性蝕刻結束時的圖面。於控制閘極電極22的兩側上，係介由控制閘極絕緣膜21形成記憶體閘極電極24。記憶體閘極電極24係使上面的寬幅方向之大致中央部份形成為凹陷。記憶體閘極電極24的側面上係殘留輔助膜25的一部份。
第33圖係為顯示說明本實施形態中之半導體裝置的製造方法之第7步驟的概略剖面圖。其次藉由蝕刻除去輔助膜25之殘留部份。再者，藉由蝕刻除去記憶節點絕緣膜19中之露出部份。記憶節點絕緣膜19係殘留在記憶體閘極電極24與半導體基板17所挾持的區域。其次，進行離子注入後形成擴張擴散層26。
第34圖係為顯示說明本實施形態中之半導體裝置的製造方法之第8步驟的概略剖面圖。於記憶體閘極電極24及記憶節點絕緣膜19的側面，係形成側壁絕緣膜27。其次，如箭頭方向56所示，自我整合性地形成擴散層28。即使在形成擴散層28之離子注入步驟中，由於記憶體閘極電極24之最小高度為足夠高度，可以防止離子通過記憶體閘極電極24後而到達記憶節點絕緣膜19。
第35圖係為顯示說明本實施形態中之半導體裝置的製造方法之第9步驟的概略剖面圖。其次，於半導體基板17的表面上形成金屬矽化膜29c。此時，在控制閘極電極22的上面及記憶體閘極電極24的上面，也分別形成金屬矽化膜29a、29b。
即使在本實施形態中之半導體裝置及半導體裝置的製造方法，也可以提供細微的半導體裝置。
針對其他構成、作用、效果及製造方法，係因為與實施形態1及2相同而在此不再重覆說明。
(實施形態4)
參照第36至43圖，針對根據本發明之實施形態4中之半導體裝置加以說明。本實施形態中之半導體裝置係為MOS(Metal Oxide Semiconductor)電晶體。
第36圖係為顯示本實施形態中之半導體裝置的概略剖面圖。於半導體基板30的表面上，介由閘極絕緣膜33形成閘極電極34。閘極電極34的兩側之側面上，係形成側壁絕緣膜37。
於半導體基板30的表面上，係從閘極電極34的下側朝向外側而形成擴張擴散層36。擴張擴散層36係形成在寬幅方向的兩側。又在半導體基板30的表面上，係從側壁絕緣膜37的下側朝向外側而形成擴散層38。於半導體基板30的表面中，係在側壁絕緣膜37的側方形成金屬矽化膜39b。
閘極電極34係在剖面形狀中，使對向於側壁絕緣膜37的兩側之表面係大致形成為相互平行。閘極電極34係使剖面形狀大致形成為四角形。閘極電極34係在剖面形狀中，使上面的寬幅方向之大致中央部份形成為凹陷。在本實施形態中，使閘極電極34的上面在剖面形狀中大致形成為V字型。在閘極電極34的上面，係形成金屬矽化膜39a。
本實施形態中之半導體裝置，係可以提供閘極電極34的寬幅尺寸精確度優之半導體裝置。其結果為可以提供閘極電極34的寬幅為小之細微的半導體裝置。又藉由提升了閘極電極的尺寸精確度，而使擴散層的尺寸精確度提升後，而能夠提升形成擴散層時之臨界範圍。再者，在形成擴散層之步驟中，於進行離子注入時，可以防止離子通過閘極電極而到達閘極絕緣膜。其結果為可以抑制以離子被注入閘極絕緣膜為起因所造成之電晶體特性的變化。
參照第37至43圖，針對本實施形態中之半導體裝置的製造方法加以說明。
第37圖係為顯示說明本實施形態中之半導體裝置的製造方法之第1步驟的概略剖面圖。如第37圖所示，首先於半導體基板30上形成記憶體井部31。於半導體基板30的表面上，藉由光微影法形成為具有側面之虛設層32。作為虛設層32，係例如形成氮化矽膜。
第38圖係為顯示說明本實施形態中之半導體裝置的製造方法之第2步驟的概略剖面圖。其次，藉由光微影法，在半導體基板30旳表面中露出之部份上，形成閘極絕緣膜33。閘極絕緣膜33係形成為連接在虛設層32的側面。其次，於虛設層32的表面及閘極絕緣膜33的表面上，形成閘極電極層34a。於閘極電極層34a的上面，係形成輔助膜35。作為輔助膜35而言，係為形成蝕刻速度較閘極電極層34a更慢的膜。其次，如箭頭方向57所示，對閘極電極層34a及輔助膜35，進行異方性蝕刻。
第39圖係為顯示說明本實施形態中之半導體裝置的製造方法之第3步驟的概略剖面圖。第39圖係為異方性蝕刻結束時的概略剖面圖。使配置在虛設層32上面之閘極電極層34a被除去。又使在閘極絕緣膜33的表面中之除了閘極電極層34a朝上下方向延伸的部份以外的部份被除去。殘留了連接在虛設層32側面之部份的閘極電極層34a。如此一來，形成閘極電極34。閘極電極34的上面係使寬幅方向之大致中央部份具有凹陷的形狀。其次，除去殘留在閘極電極34側面之輔助膜35。
第40圖係為顯示說明本實施形態中之半導體裝置的製造方法之第4步驟的概略剖面圖。其次除去虛設層32。再者，除去閘極絕緣膜33中之除了形成有閘極電極34部份以外的部份。
第41圖係為顯示說明本實施形態中之半導體裝置的製造方法之第5步驟的概略剖面圖。其次藉由離子注入，自我整合性地形成擴張擴散層36。擴張擴散層36係於半導體基板30的表面中，以從閘極電極34的下側朝外側延伸的方式加以形成。
第42圖係為顯示說明本實施形態中之半導體裝置的製造方法之第6步驟的概略剖面圖。其次，於閘極電極34的側面及閘極絕緣膜33的側面，形成側壁絕緣膜37。其次，如箭頭方向58所示，進行離子注入後而自我整合性地形成擴散層38。
第43圖係為顯示說明本實施形態中之半導體裝置的製造方法之第7步驟的概略剖面圖。其次於側壁絕緣膜37側方中之半導體基板30的表面上，形成金屬矽化層39b。此時，於閘極電極34的上面中也形成金屬矽化膜39a。如此一來，可以於半導體基板的表面上形成MOS電晶體。
本實施形態中之半導體裝置及半導體裝置的製造方法，係於閘極電極層的上面形成輔助膜後，藉由進行異方性蝕刻，可以提供具有尺寸精確度優之閘極電極的半導體裝置。又在半導體裝置之製造方法中，可以提升臨界範圍。
針對上述以外的作用及效果，係因為與實施形1至3相同，而在此不再重覆說明。
於上述的各圖中，針對相同或相當的部份係附予相同的符號。又於上述說明中，對於上側或下側等的記載，係不是表示垂直方向之絕對上下方向，而是表示個別部位的相對位置關係。
若是根據本發明的話，可以提供細微的半導體裝置及細微的半導體裝置的製造方法。
雖然詳細地說明了本發明，但此僅為例示，而不限定於此，發明的精神及範圍係僅藉由申請專利範圍而被限定是可以明確理解的。
1．．．半導體基板
2．．．元件分離部
3．．．記憶體井部
4．．．控制閘極絕緣膜
5．．．控制閘極電極
6．．．記憶節點絕緣膜
6a、6c．．．氧化矽膜
6b．．．氮化矽膜
7、41．．．記憶體閘極電極
7a．．．記憶體閘極電極層
8．．．輔助膜
9．．．源極側擴張擴散層
10．．．汲極側擴張擴散層
11．．．側壁絕緣膜
12．．．擴散層
12a、12b．．．擴散層
23a~13c．．．金屬矽化膜
14a．．．保護絕緣膜
14b．．．層間絕緣膜
15．．．接點
15a、15b．．．導電層
16．．．配線
16a~16c．．．金屬層
17．．．半導體基板
18．．．記憶體井部
19．．．記憶節點絕緣膜
19a、19c．．．氧化矽膜
19b．．．氮化矽膜
20．．．虛設層
20a．．．開口部
21．．．控制閘極絕緣膜
22．．．控制閘極電極
22a．．．控制閘極電極層
23．．．控制閘極保護膜
24．．．記憶體閘極電極
24a．．．記憶體閘極電極層
25．．．輔助膜
26．．．擴張擴散層
27．．．側壁絕緣膜
28．．．擴散層
29a~29c．．．金屬矽化膜
30．．．半導體基板
31．．．記憶體井部
32．．．虛設層
33．．．閘極絕緣膜
34．．．閘極電極
34a．．．閘極電極層
35．．．輔助膜
36．．．擴張擴散層
37．．．側壁絕緣膜
38．．．擴散層
39a、39b．．．金屬矽化膜
51、53、55、57．．．蝕刻方向
52、54、56、58．．．離子注入方向
61、62．．．區域
BL1、BL2．．．形成在層間絕緣膜表面之配線
CG1~CG4．．．控制閘極電極的線
Hi．．．層間絕緣膜的高度
Hmg_H．．．記憶體閘極電極之最大高度
Hmg_L．．．記憶體閘極電極之最小高度
MG1~MG4．．．係為顯示記憶體閘極電極的線
SL1、SL2．．．擴散層
第1圖係為實施形態1中之半導體裝置的第1概略剖面圖。
第2圖係為實施形態1中之半導體裝置的第2概略剖面圖。
第3圖係為實施形態1中之半導體裝置的第3概略剖面圖。
第4圖係為實施形態1中之記憶體單元的擴大概略剖面圖。
第5圖係為實施形態1中之半導體裝置電路圖。
第6圖係為說明驅動實施形態1中之半導體裝置時所施加之電壓表圖。
第7圖係為實施形態1中之半導體裝置的製造方法之第1步驟說明圖。
第8圖係為實施形態1中之半導體裝置的製造方法之第2步驟說明圖。
第9圖係為在實施形態1中之半導體裝置的製造方法中，進行異方性蝕刻時之第1擴大概略剖面圖。
第10圖係為在實施形態1中之半導體裝置的製造方法中，進行異方性蝕刻時之第2擴大概略剖面圖。
第11圖係為實施形態1中之半導體裝置的製造方法之第3步驟說明圖。
第12圖係為實施形態1中之半導體裝置的製造方法之第4步驟說明圖。
第13圖係為實施形態1中之半導體裝置的製造方法之第5步驟說明圖。
第14圖係為實施形態1中之半導體裝置的製造方法之第6步驟說明圖。
第15圖係為實施形態1中之半導體裝置的製造方法之第7步驟說明圖。
第16圖係為實施形態1中之半導體裝置的製造方法之第8步驟說明圖。
第17圖係為實施形態1中之比較例的半導體裝置之記憶體單元的擴大概略剖面圖。
第18圖係為實施形態2中之半導體裝置的記憶體單元之擴大概略剖面圖。
第19圖係為實施形態2中之半導體裝置的製造方法之第1步驟說明圖。
第20圖係為實施形態2中之半導體裝置的製造方法之第2步驟說明圖。
第21圖係為實施形態2中之半導體裝置的製造方法之第3步驟說明圖。
第22圖係為實施形態2中之半導體裝置的製造方法之第4步驟說明圖。
第23圖係為實施形態2中之半導體裝置的製造方法之第5步驟說明圖。
第24圖係為實施形態2中之半導體裝置的製造方法之第6步驟說明圖。
第25圖係為實施形態2中之半導體裝置的製造方法之第7步驟說明圖。
第26圖係為實施形態3中之半導體裝置的記憶體單元之擴大概略剖面圖。
第27圖係為實施形態3中之半導體裝置的製造方法之第1步驟說明圖。
第28圖係為實施形態3中之半導體裝置的製造方法之第2步驟說明圖。
第29圖係為實施形態3中之半導體裝置的製造方法之第3步驟說明圖。
第30圖係為實施形態3中之半導體裝置的製造方法之第4步驟說明圖。
第31圖係為實施形態3中之半導體裝置的製造方法之第5步驟說明圖。
第32圖係為實施形態3中之半導體裝置的製造方法之第6步驟說明圖。
第33圖係為實施形態3中之半導體裝置的製造方法之第7步驟說明圖。
第34圖係為實施形態3中之半導體裝置的製造方法之第8步驟說明圖。
第35圖係為實施形態3中之半導體裝置的製造方法之第9步驟說明圖。
第36圖係為實施形態4中之半導體裝置的擴大概略剖面圖。
第37圖係為實施形態4中之半導體裝置的製造方法之第1步驟說明圖。
第38圖係為實施形態4中之半導體裝置的製造方法之第2步驟說明圖。
第39圖係為實施形態4中之半導體裝置的製造方法之第3步驟說明圖。
第40圖係為實施形態4中之半導體裝置的製造方法之第4步驟說明圖。
第41圖係為實施形態4中之半導體裝置的製造方法之第5步驟說明圖。
第42圖係為實施形態4中之半導體裝置的製造方法之第6步驟說明圖。
第43圖係為實施形態4中之半導體裝置的製造方法之第7步驟說明圖。
1．．．半導體基板
3．．．記憶體井部
4．．．控制閘極絕緣膜
5．．．控制閘極電極
6．．．記憶節點絕緣膜
7a．．．記憶體閘極電極層
8．．．輔助膜
51．．．蝕刻方向

Claims (11)

  1. 一種半導體裝置的製造方法，包含：於半導體基板的表面上介由第1絕緣膜形成第1電極之第1電極形成步驟；至少於前述第1電極側方之前述半導體基板的表面上形成電荷儲存膜之電荷儲存膜形成步驟；及於前述電荷儲存膜的表面形成第2電極之第2電極形成步驟，其中，前述第2電極形成步驟，係包含：於前述電荷儲存膜的表面上形成第2電極層的步驟；於前述第2電極層的表面上形成蝕刻速度較前述第2電極層更慢之輔助膜的步驟；及對前述第2電極層及輔助膜進行異方性蝕刻後而形成前述第2電極的步驟。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述電荷儲存膜形成步驟係包含：於前述半導體基板的表面及前述第1電極的表面上形成電荷儲存膜的步驟；前述第2電極形成步驟係包含：以覆蓋前述電荷儲存膜的方式，形成前述第2電極層的步驟。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第1電極形成步驟係包含：於前述半導體基板的表面上層疊前述電荷儲存膜及虛設膜的步驟；對前述電荷儲存膜及前述虛設膜，以到達前述半導體 基板表面的方式，形成開口部的步驟；於由前述開口部所露出之前述半導體基板的表面及前述開口部的表面上，形成第1絕緣膜的步驟；於前述第1絕緣膜的表面上，形成第1電極層的步驟；除去較前述開口部高度更高部份之前述第1絕緣膜及前述第1電極層後而形成前述第1電極的步驟；及除去前述虛設膜的步驟。
  4. 一種半導體裝置的製造方法，包含：於半導體基板的表面，以具有側面的方式形成虛設膜的步驟；於前述半導體基板的表面上，形成第1絕緣膜的步驟；於前述第1絕緣膜的表面及前述虛設膜的表面上，形成閘極電極層的步驟；於前述閘極電極層的表面上，形成蝕刻速度較前述閘極電極層更慢之輔助膜的步驟；對前述閘極電極層及前述輔助膜，進行異方性蝕刻後而形成閘極電極的步驟；除去前述虛設膜的步驟；及在前述第1絕緣膜中，除去前述閘極電極之外側區域部份的步驟。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其中，前述形成閘極電極的步驟，係包含：以將前述閘極電極上面之寬幅方向的大致中央部份呈現凹陷的方式，進行前述異方性蝕刻的步驟。
  6. 一種半導體裝置，包含：第1電極，介由第1絕緣膜而配置於半導體基板的表面上；電荷儲存膜，形成於前述第1電極側方之前述半導體基板的表面上；第2電極，配置於前述電荷儲存膜的表面；及側壁絕緣膜，配置於前述第2電極側方，其中，前述第2電極係在剖面形狀中，使對向於前述第1電極的表面和對向於前述側壁絕緣膜的表面大致形成為平行；前述第2電極係在剖面形狀中，使上面形成為凹陷。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述第2電極係在製造步驟中，藉由將不純物打入前述半導體基板而形成擴散層時，形成為使前述不純物無法到達前述電荷儲存膜旳高度。
  8. 如申請專利範圍第6或7項之半導體裝置，其中，前述電荷儲存膜係形成在前述半導體基板與前述第2電極之間、及前述第1電極與前述第2電極之間，前述第1絕緣膜係形成在前述半導體基板與前述第1電極之間。
  9. 如申請專利範圍第6或7項之半導體裝置，其中，前述電荷儲存膜係形成在前述半導體基板與前述第2電極之間，前述第1絕緣膜係形成在前述半導體基板與前述第1 電極之間、及前述第1電極與前述第2電極之間。
  10. 一種半導體裝置，包含：閘極電極，配置於半導體基板的表面上，且介由第1絕緣膜所形成；及側壁絕緣膜，在前述閘極電極之剖面形狀中，形成於左右兩側，其中，前述閘極電極係在剖面形狀中，使對向於前述側壁之左右兩側的表面大致平行形成；前述閘極電極係在剖面形狀中，使上面形成為凹陷。
  11. 如申請專利範圍第10項之半導體裝置，其中，前述閘極電極係在剖面形狀中，使前述上面之寬幅方向的大致中央部份形成為凹陷。
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