JP2008159800A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えたメモリ特性の優れた半導体記憶装置を提供することにある。
【解決手段】強誘電体膜１３の分極状態を制御する電圧が印加されるゲート電極１２、１７と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極１５、１６とを備え、強誘電体膜１３及び絶縁膜１４は連続して形成された積層膜からなり、ソース、ドレイン電極１５、１６は、積層膜の所定領域を、少なくとも強誘電体膜１３と絶縁膜１４との界面が露出するまでエッチングして形成された開口部１８内に設けられている。
【選択図】図１

Description

本発明は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置及びその製造方法に関する。

強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲート絶縁膜を強誘電体膜に置き換えた構造を有する Field Effect Transistor（ＦＥＴ)型との２種類がある。

キャパシタ型の強誘電体メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。情報を読み出す際に、記憶された情報を破壊してしまうため、情報の再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、キャパシタを微細化すると、保持できる電荷量が減少するため、センスアンプで０、１を判別することが困難になる。キャパシタを立体構造にして電荷量を稼ぐなどのアプローチもされているが、技術的に今日のＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）の微細化のスピードには追随できておらず、現在はＩＣカードやタグなどの小容量用途に限定されている。

一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、スケーリング則に準ずるため、キャパシタ型に比べて飛躍的に微細化が可能である。Metal-Ferroelectric-Semiconductor-FET（ＭＦＳＦＥＴ）型では、シリコン基板の上に強誘電体膜を形成する必要があるが、強誘電体膜の形成温度が高いために良好な界面を得ることは困難である。これを回避するために、シリコン基板と強誘電体膜の間に絶縁膜を挟んだMetal-Ferroelectric-Insulator-Semiconductor-FET（ＭＦＩＳＦＥＴ）型も考案されているが、空乏層と絶縁膜との間で生じる内部電界により、メモリ保持特性が劣化する問題があり、未だ実用化に至っていない。

今後、微細ＣＭＯＳに強誘電体メモリを混載する上で、フラッシュメモリなどの他の不揮発性メモリに対して優位性を得るためには、微細化とともに、ＦＥＴ型の強誘電体メモリの性能向上が必須である。

ＦＥＴ型の強誘電体メモリが抱える問題を解決するものとして、特許文献１に、強誘電体膜と絶縁膜との界面をキャリアが伝導するチャネルとする新しいメモリ構造が提案されている。

図１２（ａ）は、特許文献１に記載された強誘電体メモリ１００の構成を示した断面図である。シリコン基板１０１上に導電膜１０２及び絶縁膜１０３が形成され、絶縁膜１０３上には、ソース、ドレイン電極１０５、１０６が形成されている。そして、ソース、ドレイン電極１０５、１０６間であって、絶縁膜１０３上に強誘電体膜１０４が形成され、さらにその上にゲート電極１０７が形成されている。

ゲート電極１０７と導電膜１０２との間に電圧Ｖappを印加することによって、強誘電体膜１０４が分極された時（情報が入力された時）、絶縁膜１０３と強誘電体膜１０４との界面に、電子又は正孔の自由電荷が発生する。この自由電荷は、強誘電体膜１０４の分極の向きにより大きく変化する。分極が下を向いているときは、絶縁膜１０３と強誘電体膜１０４との界面には電子が少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が上を向いているときは、絶縁膜１０３と強誘電体膜１０４との界面には電子が多いので、チャネルの電気伝導度は大きくなり、強誘電体膜１０４と絶縁膜１０３との間に界面電流が流れる。このように、界面電流の有無を検出することにより、非破壊で情報を読み出すことができる。

すなわち、図１２（ｂ）に示すように、ゲート電極１０７と導電膜１０２との間に印加される電圧Ｖappの方向を変えることによって、０また１の情報の書き込みが行われる。また、読み出しは、ソース電極１０５とドレイン電極１０６との間に小さな電位勾配を与えて、ソース電極１０５からドレイン電極１０６に流れる電流Ｉdsの大きさによって、書き込まれた情報が０か１かを判別する。
特開２００３−３３２５３８号公報

特許文献１に記載された強誘電体メモリ１００は、情報の読み出しを強誘電体膜１０４と絶縁膜１０３との界面に流れる界面電流を利用するため、シリコン基板１０１と強誘電体膜１０４との間に絶縁膜１０３を挟んでも、空乏層と絶縁膜１０３との間で働く内部電界によるメモリ保持特性の劣化を回避できる点で有用である。

しかしながら、図１２（ａ）に示すように、強誘電体膜１０４は、絶縁膜１０３上にゲート、ドレイン電極１０５、１０６を形成した後に、絶縁膜１０３上に形成されるため、ソース、ドレイン電極１０５、１０６の形成時に、絶縁膜１０３と強誘電体膜１０４との界面が一旦大気に暴露されてしまう。伝導に寄与する界面状態が劣化すると、電界効果移動度が低下し、その結果、界面電流の変調が小さくなって、メモリ保持特性が低下するという問題が生じる。

本発明は、かかる課題に鑑みなされたもので、その主な目的は、強誘電体膜と絶縁膜との良好な界面を有し、メモリ特性の優れた半導体記憶装置を提供することにある。

上記の目的を達成するため、本発明に係る半導体記憶装置は、強誘電体膜及び絶縁膜を連続して形成した積層膜で構成するとともに、強誘電体膜と絶縁膜との界面端に接してソース、ドレイン電極を配した構成を採用する。

すなわち、本発明に係わる半導体記憶装置は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、電界効果トランジスタは、強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極とを備え、強誘電体膜及び絶縁膜は連続して形成された積層膜からなり、ソース、ドレイン電極は、積層膜の所定の領域を、少なくとも強誘電体膜と絶縁膜との界面が露出するまでエッチングして形成された開口部内に設けられていることを特徴とする。

また、本発明に係わる半導体記憶装置の製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上に強誘電体膜及び絶縁膜を連続して積層膜を形成する工程と、積層膜の所定の領域を、少なくとも強誘電体膜と絶縁膜との界面が露出するまでエッチングして開口部を形成する工程と、開口部内にソース、ドレイン電極を形成する工程とを有し、ソース、ドレイン電極間で画された強誘電体膜と絶縁膜との界面が、電界効果トランジスタのチャネルをなしていることを特徴とする。

このような構成及び方法によれば、強誘電体膜及び絶縁膜を連続して形成された積層膜で構成することによって、強誘電体膜と絶縁膜との界面、すなわち、伝導に寄与する界面を清浄な状態のまま、ソース、ドレイン電極を形成することができるため、良好な界面を備えた半導体記憶装置を実現することができる。

本発明の半導体記憶装置および製造方法によれば、強誘電体膜と絶縁膜との良好な界面を備えた電界効果トランジスタが得られることから、オン時のチャネルのコンダクタンスが増加し、これにより変調比が増加することによって、メモリ保持特性の向上を図ることができる。

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。

（第１の実施形態）
図１は、本発明の第１の実施形態における半導体記憶装置１０の構成を模式的に示した断面図である。

図１に示すように、半導体基板１１上に導電膜１２、強誘電体膜１３及び絶縁膜１４が形成されている。そして、強誘電体膜１３と絶縁膜１４との界面は、電界効果トランジスタのチャネルを構成している。また、絶縁膜１４上には別の導電膜１７が形成され、導電膜１２、１７は、強誘電体膜１３の分極状態を制御する電圧が印加されるゲート電極を構成している。さらに、チャネルの両端に、分極状態に応じてチャネルを流れる界面電流の大きさを検出するソース、ドレイン電極１５、１６が設けられている。

ここで、強誘電体膜１３及び絶縁膜１４は連続して形成された積層膜からなる。また、ソース、ドレイン電極１５、１６は、積層膜の所定の領域を、少なくとも強誘電体膜１３と絶縁膜１４との界面が露出するまでエッチングして形成された開口部１８内に設けられている。これにより、ソース、ドレイン電極１５、１６は、エッチングにより露出した強誘電体膜１３及び絶縁膜１４の界面端に接して形成されることになる。すなわち、ソース、ドレイン電極１５、１６は、露出された強誘電体膜１３及び絶縁膜１４の側面に接するサイドコンタクト構造をなしている。

本実施形態における半導体記憶装置１０は、図１に示すように、強誘電体膜１３及び絶縁膜１４を連続して形成された積層膜で構成することによって、強誘電体膜１３と絶縁膜１４との界面、すなわち、伝導に寄与する界面が清浄な状態のまま、ソース、ドレイン電極１５、１６が形成されるため、良好な界面（チャネル）を備えた半導体記憶装置１０を実現することができる。これにより、オン時の界面のコンダクタンスが増加することによって、変調比が増加し、メモリ保持特性の向上を図ることができる。

本実施形態の半導体記憶装置１０における情報の書き込み、及び読み出しは、図１２（ｂ）に示した従来の方法と基本に同じである。すなわち、ゲート電極１７と導電膜１２との間に印加される電圧の方向を変えることによって、強誘電体膜１３の分極状態を制御して、０また１の情報の書き込みが行われる。また、ソース、ドレイン電極１５、１６間に電位勾配を与えて、ソース電極１５からドレイン電極１６に流れる電流の大きさを検出することによって、書き込まれた情報の読み出しが行われる。

ここで、強誘電体膜１３の材料としては、例えば、ストロンチウムビスマスタンタレート（ＳｒＢｉ_２Ｔａ_２Ｏ_９）、ストロンチウムビスマニオブタンタレート（ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９）、ビスマスチタネート（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ビスマスランタンチタネート（（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２）、ビスマスフェライト（ＢｉＦｅＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、チタン酸ジルコンランタン鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）、チタン酸バリウム（ＢａＴｉＯ_３）、リチウムナイオベート（ＬｉＮｂＯ_３）、マンガン酸イットリウム（ＹＭｎＯ_３）等が挙げられる。

また、これらの強誘電体膜１３は、スパッタリング法、ＭＯＣＶＤ法、レーザーアブレーション法、ＭＯＤ法、ゾルゲル法等により成膜することができる。なお、強誘電体膜１３と絶縁膜１４との界面は伝導に寄与するので、オン時に大電流を得るためには、極めて清浄であることが求められ、同一チャンバー中で連続的に成膜することが特に好ましい。また、チャネルを画するソース、ドレイン電極１５、１６間における強誘電体膜１３は、単結晶であることが好ましく、積層膜はヘテロエピタキシャル成長させることが好ましい。

さらに、混載メモリへの応用を考えた場合、ロジック回路などを形成しているＣＭＯＳとのプロセス整合性を踏まえ、強誘電体膜１３は、５００℃以下の低温で成膜できる材料が望ましい。例えば、ビスマスチタネート系（Ｂｉ_４Ｔｉ_３Ｏ_１２）は、５００℃以下の低温で形成でき、また、結晶成長方位が容易に制御できる点で好適である。

また、絶縁膜１４の材料としては、導電膜１２、１７間のリーク電流を低減するためにも高絶縁性を示すものが好ましい。例えば、ＳｉＯ_２、シリコンオキシナイトライド（ＳｉＯＮ）、ＰＳＧ（Phospho-Silicate-Glass）、ＢＰＳＧ（Boro-Phospho-Silicate-Glass）、Ｈｆ化合物、チタン酸ストロンチウム（ＳｒＴｉＯ_３）等を用いることができる。特に、Ｈｆ化合物やＳｒＴｉＯ_３は高誘電率でかつ高融点である点で好適である。また、Ｃｕ系酸化物のＳｒ２ＣｕＯ_３やバナジウム系酸化物などに代表されるモット絶縁体を用いてもよい。

次に、本実施形態における半導体記憶装置１０の製造方法を、図２（ａ）〜（ｃ）、及び図３（ａ）〜（ｃ）に示した工程断面図を参照しながら説明する。

まず、図２（ａ）に示すように、基板方位（１００）のニオブ（Ｎｂ）をドープしたＳｒＴｉＯ_３からなる基板１１上に、ルテニウム酸ストロンチウム（ＳｒＲｕＯ_３）からなる第１の導電膜（第１のゲート電極）１２、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３からなる強誘電体膜１３（厚みが約１２０ｎｍ）、及びＳｒＴｉＯ_３からなる絶縁膜１４（厚みが約７５ｎｍ）を連続して形成する。導電膜１２、強誘電体膜１３、絶縁膜１４は、例えば、基板方位に対してエピタキシャル成長する条件でレーザーアブレーション法を用いて形成する。また、良質なエピタキシャル膜を得るために、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３のＺｒ／Ｔｉ組成比は、２０/８０〜５０/５０の範囲のものを用いることが好ましい。さらに、成長時の基板温度を７００℃、酸素分圧を１〜１００ｍＴｏｒｒとすることが好ましい。

ここで、基板１１は、ＳｒＴｉＯ_３以外に、シリコン（Ｓｉ）、二酸化シリコン（ＳｉＯ_２）、サファイア等を用いることができる。また、第１の導電膜１２は、ＳｒＲｕＯ_３以外に、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯx）、金（Ａｕ））、酸化ルテニウム（ＲｕＯ_３）等を用いることができる。

次に、図２（ｂ）に示すように、絶縁膜１４上にレジスト２０を塗布して、チャネルを画定するマスク２１を用いてレジストを露光した後、図２（ｃ）に示すように、レジスト２０を現像して、レジストパターンを形成する。なお、レジスト２０は、後述するリフトオフ法でレジスト２０を用いる必要があるため、４００ｎｍ以上の膜厚に形成することが好ましい。

次に、図３（ａ）に示すように、レジスト２０をマスクに、絶縁膜１４を、少なくとも絶縁膜１４と強誘電体膜１３との界面が露出するまでドライエッチングして開口部１８を形成する。このとき、強誘電体膜１３の表面も一部エッチングされるため、絶縁膜１４と強誘電体膜１３との界面端は露出した状態になっている。なお、ドライエッチングは、イオンミリングが好ましい。また、ウェットエッチングも可能だが、この場合、強誘電体膜１３よりも絶縁膜１４のエッチングレートの速いエッチャントを用いることが好ましい。

次に、図３（ｂ）に示すように、レジスト２０を残したまま、Ｏ_２アッシングによりドライエッチングによって生じた残渣を除去した後に、開口部１８内に、Ｔｉからなる第２の導電膜（第２のゲート電極）２３を堆積する。第２の導電膜２３は、２００℃以下の低温で形成できるものが好ましく、ＥＢ蒸着法で基板面に対して垂直に入射させて５０ｎｍ程度付着させる。

ここで、第２の導電膜２３は、接触する界面との接触抵抗が低く、ショットキー障壁が小さい材料が好ましい。Ｔｉ以外に、アルミニウムなどの仕事関数の低い導電体や、酸化物導電体でもよい。また、ＥＢ蒸着法以外に、第２の導電膜２３が開口部１８に対して垂直に入射するような、スパッタリング法やレーザーアブレーション法を用いてもよい。

次に、図３（ｃ）に示すように、レジスト２０を除去することによって、開口部１８内に、第２の導電膜２３を自己整合的に残し（リフトオフ法）、第２の導電膜２３からなるソース、ドレイン電極１５、１６を形成する。このとき、ソース、ドレイン電極１５、１６は、エッチングにより露出した強誘電体膜１３及び絶縁膜１４の界面端に接して形成される。エッチングによる強誘電体膜１３と絶縁膜１４に対するダメージを除去するために、第２の導電膜２３を形成した後に熱処理を施してもよい。熱処理は、酸素雰囲気中で行うことが望ましく、熱処理温度は４００〜８００℃程度が好ましい。その後、絶縁膜１４上に、第２のゲート電極１７（不図示）を形成して、図１に示した半導体記憶装置１０を完成する。

なお、上記のリフトオフ法を用いずに、第２の導電膜２３を、被覆性に優れたＭＯＣＶＤ法、ＡＬＤ法、電解メッキ法などを用いて堆積し、その後、開口部１８以外に堆積した第２の導電膜２３をマスクを用いてエッチングで除去することによって、ソース、ドレイン電極１５、１６を形成してもよい。

（第１の実施形態の変形例）
ここで、第２のゲート電極１７は、図１に示すように、ソース、ドレイン電極１５、１６間の寸法で規定されて形成されるので、絶縁膜１４に対して十分なコンタクト面積を取ることが難しい。そこで、第２のゲート電極１７のコンタクト面積を確保するために、図４に示すような構成にしてもよい。すなわち、開口部１８にソース、ドレイン電極１５、１６を形成した後、絶縁膜１４ａを平坦化し、その後、絶縁膜１４ａ上にさらに絶縁膜１４ｂ（好ましくは絶縁膜１４ａと同じ材料からなる）を形成し、その上に、第２のゲート電極１７を形成するようにしてもよい。このような構成にすれば、ソース、ドレイン電極１５、１６の間の寸法に規定されることなく、第２のゲート電極１７を配置することができる。

また、図１に示した強誘電体膜１３と絶縁膜１４との積層膜は、絶縁膜１４を強誘電体膜１３の上に積層した構成にしているが、図５に示すように、強誘電体膜１３と絶縁膜１４との配置を交換し、絶縁体膜１４上に強誘電体膜１３を積層した構成にしてもよい。

この場合、半導体記憶装置としての、書き込み／読み出しの動作は、図１に示した構成の半導体記憶装置と同様の方法により行うことができる。

（第２の実施形態）
第１の実施形態において、強誘電体膜１３及び絶縁膜１４の積層膜を連続して形成することによって、強誘電体膜１３と絶縁膜１４との界面（チャネル）を清浄な状態のまま、ソース、ドレイン電極を形成することができ、これにより、オン時のチャネルのコンダクタンスが増加することによって、メモリ保持特性を向上させることができた。

しかしながら、本発明の半導体記憶装置における電界効果トランジスタは、強誘電体膜１３と絶縁膜１４との界面をチャネルにしていることから、変調比が増加しても、界面に流れる電流量が本来的に少ないため、オン時のコンダクタンスが小さいという課題がある。

本実施形態は、このような課題を解決するもので、図６（ａ）、（ｂ）に示すような構成を特徴とする。すなわち、図６（ａ）に示すように、本実施形態における半導体記憶装置の基本的な構成は、図１に示したものと同じで、強誘電体膜１３と絶縁膜１４との積層膜が、図６（ｂ）に示すように、強誘電体膜１３上に、絶縁膜１４ａ_ｎと強誘電体膜１３ａ_ｎが交互に複数回積層されている点が異なる。

ソース、ドレイン電極１５、１６は、上記積層膜の所定の領域を、少なくとも強誘電体膜１３、１３ａ_ｎと絶縁膜１４ａ_ｎとの界面が複数以上露出するまでエッチングして形成された開口部１８内に設けられている。これにより、ソース、ドレイン電極１５、１６は、エッチングにより露出した複数の界面端に接して形成されることになる。

このように、強誘電体膜１３と絶縁膜１４との界面（チャネル）を複数設けることによって、伝導に寄与するチャネルのパスが増えるので、ソース、ドレイン電極１５、１６間を流れる電流量を大きくすることができ、これにより、オン時のコンダクタンスを大幅に増加することができる。

ここで、強誘電体膜１３ａ_ｎ及び絶縁膜１４ａ_ｎの堆積は、同一チャンバー内で連続して行うことが好ましい。例えば、同一材料を１０ｎｍずつ交互に２〜４回程度堆積する。また、強誘電体膜１３ａ_ｎは、１０ｎｍ程度の薄膜でも強誘電性を示す材料が好ましい。例えば、層状ペロブスカイト構造を有するＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１２、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２等の強誘電体膜を用いることが好適である。

（第３の実施形態）
第１の実施形態において、ゲート電極は、チャネルの下方であって、積層膜の下面（図１に示した例では、強誘電体膜１３の下面）に形成された第１のゲート電極（バックゲート電極）１２、及びチャネルの上方であって、積層膜の上面（図１に示した例では、絶縁膜１４の上面）に形成された第２のゲート電極（トップゲート電極）１７で構成されていた。すなわち、バックゲート電極１２とトップゲート電極１７とはチャネルを挟んで電極対をなしており、この電極対間に電圧を印加することによって、強誘電体膜１３の分極の向きを定めている。

ところで、図７に示すように、このトップゲート電極１７を省略して、３端子構造（バックゲート電極１２、ソース、ドレイン電極１５、１６）にしても、強誘電体膜１３の分極の向きを定めることは可能である。この場合、ソース、ドレイン電極１５、１６が、トップゲート電極を兼ねることになる。すなわち、バックゲート電極１２と、ソース／ドレイン電極１５、１６との間に電圧を印加することによって、図７に示すように、チャネル直下の強誘電体膜１３にフリンジ電界が生じ、これにより、強誘電体膜１３の分極反転に有効な電界を与えることができる。しかしながら、フリンジ電界が得られる範囲や条件が限られるため、３端子構造は、微細化が可能な構造である反面、設計の自由度に欠けるという課題があった。

本実施形態は、このような課題を解決するもので、図８に示すような構成を特徴とする。すなわち、開口部１８の側面が傾斜をもって形成され、開口部１８内に形成されたソース、ドレイン電極１５、１６は、その下端部が上端部よりも狭くなった逆テーパ状になっている。

このように、ソース、ドレイン電極１５、１６を逆テーパ状にすることによって、図８に示すように、チャネル直下の強誘電体膜１３に加わるフリンジ電界の実効値を大きくすることができる。これにより、強誘電体膜１３の分極を十分に行うことができ、電流変調比及び保持特性を大幅に向上させることができる。

ここで、側面が傾斜をもつ開口部１８は、例えば、次のような方法で形成することができる。図１（ｂ）に示したレジスト現像工程において、露光焦点をレジスト２０と絶縁膜１４の界面に設定することによって、現像後のレジスト形状は順テーパ状になる。この順テーパ形状のレジスト２０をマスクに絶縁膜１４をドライエッチングすると、レジスト２０の形状を反映した傾斜をもつ開口部１８が形成される。

（第４の実施形態）
第３の実施形態において、ソース、ドレイン電極１５、１６は、強誘電体膜１３の分極に用いる電極と、強誘電体膜１３と絶縁膜１４との界面（チャネル）とのコンタクトを取る電極が共通になる。そのため、強誘電体膜１３の分極保持に適した電極材料（例えば、白金）と、界面とのオーミック性に優れた電極（例えば、チタン、アルミニウム）とを区別して配置することができないという課題がある。

本実施形態は、このような課題を解決するもので、図９に示すような構成を特徴とする。すなわち、ソース、ドレイン電極は、第１の導電膜１５ａ、１６ａ及び第２の導電膜１５ｂ、１６ｂでそれぞれ構成されており、第１の導電膜１５ａ、１６ａは、強誘電体膜１３に対してショット接合されており、第２の導電膜１５ｂ、１６ｂは、強誘電体膜１３と絶縁膜１４との界面端に対してオーミック接合されている。これにより、メモリ保持特性と電流変調比を同時に向上させることができる。

ここで、第１の導電膜１５ａ、１６ａは、強誘電体膜１３に対してショットキー障壁となる仕事関数の高い材料、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、Ａｕ、ＲｕＯｘ、ＳｒＲｕＯ_３等を用いることができる。また、第２の導電膜１５ｂ、１６ｂは、例えば、Ｔｉ、Ａｌ、Ｐｄ、Ｔａ、Ａｇ、Ｗ等を用いることができる。

（第５の実施形態）
第１の実施形態において、チャネルを構成する界面を有する積層膜は、強誘電体膜１３と絶縁膜１４との積層構造としたが、絶縁膜１４に代えて半導体膜を用いても、界面の代わりにキャリア変調が可能な半導体記憶装置を実現することが可能である。

図１０は、そのような積層構造を備えた半導体記憶装置の構成を示した断面図である。基本的な構成は、図１に示したものと同じで、強誘電体膜１３上に、半導体膜３０が連続して積層されている点が異なる。

半導体膜３０には、ＡｌやＧａがドープされた酸化亜鉛（ＺｎＯ）、Ｇａ、Ｚｎがドープされた錫ドープ酸化インジウム（ＩＴＯ）、ランタンストロンチウムマンガン酸化物（(Ｌａ，Ｓｒ）ＭｎＯ_３）、ランタンカルシウムマンガン酸化物 （Ｌａ，Ｃａ）ＭｎＯ_３）、プラセオジウムカルシウムマンガン酸化物（（Ｐｒ，Ｃａ）ＭｎＯ_３）、２元系遷移金属酸化物に代表される、酸化ニッケル（ＮｉＯ）、酸化鉄（ＦｅＯｘ）、Ｓｉ等を用いることができる。さらに、（Ｙ，Ｃａ)ＴｉＯ_３のような、室温において半導体的な伝導を示すモット絶縁体を用いてもよい。

例えば、半導体膜３０として、ＺｎＯを用いた場合、強誘電体膜１３上に、レーザーアブレーション法を用いて、基板温度４００℃、酸素分圧１０ｍＴｏｒｒの条件で、ＺｎＯを３０ｎｍ程度形成する。なお、ＺｎＯのキャリア濃度（Ｎ型）は、１×１０^１７〜１×１０^１９ｃｍ^−３程度が好ましい。また、ＺｎＯ膜のエッチングは、イオンミリングで行うことが好適であるが、ウエットエッチングする場合は、濃度１％のフッ化アンモニウムを用いることができる。

次に、図１１（ａ）、（ｂ）を参照しながら、本実施形態における半導体記憶装置のデータの書き込み、読み込みの動作について説明する。

データの書き込みは、ソース、ドレイン電極１５、１６の両方もしくはいずれか一方と、バックゲート電極１２との間に電圧を印加して行う。このとき、チャネル直下の強誘電体膜１３には、ソース、ドレイン電極１５、１６の端部から生じるフリンジ電界が形成されることによって、ソース、ドレイン電極１５、１６の直下および間の強誘電体膜１３に分極反転が生じる。この分極反転を利用することで、例えば、半導体膜３０がｎ型半導体である場合、バックゲート電極１２側の電位を相対的に高くしたとき、強誘電体膜１３側の界面付近にキャリアが誘起され、蓄積状態となり、チャネルが形成（図１０（ａ））される。一方、バックゲート電極１２の電位を相対的に低くしたとき、半導体膜３０中のキャリアが追い払われ、空乏状態となり（図１０（ｂ））、チャネルは形成されない。０Ｖでも強誘電体膜１３の分極は保持されるので、この蓄積状態、空乏状態はそれぞれ保存される。よって、それぞれの状態をデータの１と０に対応させることで、不揮発的にデータが書き込まれる。

データの読み出しは、強誘電体膜１３の分極反転が生じる電圧以下の電圧をソース、ドレイン電極１５、１６間に印加して、ソース、ドレイン電極１５、１６間に流れる電流の大きさによりデータの１／０を検出する。チャネルが形成される蓄積状態のときは、ソース、ドレイン電極１５、１６間に流れる電流が大きく、空乏状態のときはその電流は小さい。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、第２の実施形態において、絶縁膜１４ａ_ｎと強誘電体膜１３ａ_ｎとが交互に積層された積層膜は、ソース、ドレイン電極１５、１６を形成する前に形成されたが、ソース、ドレイン電極１５、１６を形成した後に、ソース、ドレイン電極１５、１６間に、絶縁膜１４ａ_ｎと強誘電体膜１３ａ_ｎとを連続的に選択成長させて形成してもよい。

以上説明したように、本発明は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタからなる半導体記憶装置に有用である。

本発明の第１の実施形態における半導体記憶装置の構成を示した断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造方法を示した工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造方法を示した工程断面図である。 第１の実施形態における半導体記憶装置の変形例１を示した断面図である。 第１の実施形態における半導体記憶装置の変形例２を示した断面図である。 本発明の第２の実施形態における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は部分拡大図である。 本発明の第３の実施形態における半導体記憶装置の構成を示した断面図である。 第３の実施形態における半導体記憶装置の動作を説明した断面図である。 本発明の第４の実施形態における半導体記憶装置の構成を示した断面図である。 本発明の第５の実施形態における半導体記憶装置の構成を示した断面図である。 （ａ）、（ｂ）は、第５の実施形態における半導体記憶装置の動作を説明した断面図である。 従来の半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は動作説明図である。

符号の説明

１０ 半導体記憶装置
１１ 基板
１２ 第１の導電膜（バックゲート電極）
１３、１３ａ_ｎ 強誘電体膜
１４、１４ａ_ｎ、１４ｂ 絶縁体膜
１５、１６ ソース、ドレイン電極
１５ａ、１６ａ 第１の導電膜
１５ｂ、１６ｂ 第２の導電膜
１７ 第２のゲート電極（トップゲート電極）
１８ 開口部
２０ レジスト
２１ マスク
２３ 第２の導電膜
３０ 半導体膜

Claims (14)

1. 強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、
   前記電界効果トランジスタは、
   前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
   前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
   を備え、
   前記強誘電体膜及び前記絶縁膜は連続して形成された積層膜からなり、
   前記ソース、ドレイン電極は、前記積層膜の所定の領域を、少なくとも前記強誘電体膜と前記絶縁膜との界面が露出するまでエッチングして形成された開口部内に設けられていることを特徴とする、半導体記憶装置。
2. 前記ソース、ドレイン電極は、前記露出した界面端に接して形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記積層膜は、前記強誘電体膜上に前記絶縁膜が形成されたものであって、
   前記開口部は、前記強誘電体膜の所定の領域を、少なくとも前記強誘電体膜と前記絶縁膜との界面が露出するまでエッチングして形成されたものであることを特徴とする、請求項１に記載の半導体記憶装置。
4. 前記積層膜は、前記絶縁膜上に前記強誘電体膜が形成されたものであって、
   前記開口部は、前記絶縁膜の所定の領域を、少なくとも前記強誘電体膜と前記絶縁膜との界面が露出するまでエッチングして形成されたものであることを特徴とする、請求項１に記載の半導体記憶装置。
5. 前記積層膜は、前記強誘電体膜と前記絶縁膜とが交互に複数回積層されており、
   前記開口部は、少なくとも前記強誘電体膜と前記絶縁膜との界面が複数以上露出するまでエッチングして形成されたものであることを特徴とする、請求項１に記載の半導体記憶装置。
6. 前記ソース、ドレイン電極は、前記露出した複数の界面端に接して形成されていることを特徴とする、請求項５に記載の半導体記憶装置。
7. 前記ゲート電極は、前記チャネルの下方であって、前記積層膜の下面に形成された第１のゲート電極、及び前記チャネルの上方であって、前記積層膜の上面に形成された第２のゲート電極で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
8. 前記ゲート電極は、前記チャネルの下方であって、前記積層膜の下面に形成された第１のゲート電極のみで構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
9. 前記開口部は、該開口部の側面が傾斜をもって形成されており、
   前記開口部内に形成された前記ソース、ドレイン電極の下端部が上端部よりも狭くなっていることを特徴とする、請求項８に記載の半導体記憶装置。
10. 前記ソース、ドレイン電極は、第１の導電膜及び第２の導電膜で構成されており、
    前記第１の導電膜は、前記強誘電体膜に対してショット接合されており、
    前記第２の導電膜は、前記露出した界面に対してオーミック接合されていることを特徴とする、請求項３に記載の半導体記憶装置。
11. 前記積層膜において、前記絶縁膜の代わりに半導体膜が形成されていることを特徴とする、請求項１〜９の何れかに記載の半導体記憶装置。
12. 電界効果トランジスタを備えた半導体記憶装置の製造方法であって、
    基板上に第１のゲート電極を形成する工程（ａ）と、
    前記第１のゲート電極上に、強誘電体膜及び絶縁膜を連続して積層膜形成する工程（ｂ）と、
    前記積層膜の所定の領域を、少なくとも前記強誘電体膜と前記絶縁膜との界面が露出するまでエッチングして開口部を形成する工程（ｃ）と、
    前記開口部内に、ソース、ドレイン電極を形成する工程（ｄ）と
    を有し、
    前記ソース、ドレイン電極間で画された前記強誘電体膜と前記絶縁膜との界面が、前記電界効果トランジスタのチャネルをなしていることを特徴とする、半導体記憶装置の製造方法。
13. 前記工程（ｃ）は、
    前記積層膜上に、所定領域が開口されたレジストを形成する工程（ｃ１）と、
    前記レジストをマスクに、前記積層膜の所定の領域をエッチングする工程（ｃ２）とを含み、
    前記工程（ｄ）は、
    前記開口部内及び前記レジスト上に、前記ソース、ドレイン電極を構成する導電膜を堆積する工程（ｄ１）と、
    前記レジストを除去することによって、該レジスト上に堆積した前記導電膜を選択的に除去する工程（ｄ２）とを含むことを特徴とする、請求項１２に記載の半導体記憶装置の製造方法。
14. 前記工程（ｄ）の後、前記チャネルの上方であって、前記積層膜上に第２のゲート電極を形成する工程（ｅ）をさらに含むことを特徴とする、請求項１２に記載の半導体記憶装置の製造方法。

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