CN110299410A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：半导体层；栅极电极，具有第1部分、在沿着半导体层的表面的方向上与第1部分相隔而设置的第2部分、及设置在第1部分与第2部分之间的间隔件；以及第1绝缘层，设置在半导体层与栅极电极之间，且具有包含铁电体、亚铁电体或反铁电体的第1区域、包含铁电体、亚铁电体或反铁电体的第2区域、及设置在第1区域与第2区域之间的交界区域；且第1区域位于第1部分与半导体层之间，第2区域位于第2部分与半导体层之间，交界区域位于间隔件与半导体层之间，且交界区域具有与间隔件不同的化学组成。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-55401号(申请日：2018年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
铁电存储器作为非易失性存储器而受到关注。尤其是，MFS(MetalFerroelectrics Semiconductor，金属-铁电体-半导体)结构的单晶体管型存储单元在例如NAND(Not And，与非)型闪速存储器中的应用受到期待。
关于NAND型闪速存储器，为了增加存储器容量，而不断推进存储单元的多值化。对MFS结构的存储单元也希望实现多值化。
发明内容
实施方式提供一种能够实现多值化的半导体存储装置。
实施方式的半导体存储装置具备：
半导体层；
栅极电极，具有：第1部分；第2部分，在沿着所述半导体层的表面的方向上，与所述第1部分相隔而设置；及间隔件，设置在所述第1部分与所述第2部分之间；以及
第1绝缘层，设置在所述半导体层与所述栅极电极之间，且具有：第1区域，包含铁电体、亚铁电体或反铁电体；第2区域，包含铁电体、亚铁电体或反铁电体；及交界区域，设置在所述第1区域与所述第2区域之间；且
所述第1区域位于所述第1部分与所述第1半导体层之间，所述第2区域位于所述第2部分与所述半导体层之间，所述交界区域位于所述间隔件与所述半导体层之间，且所述交界区域具有与所述间隔件不同的化学组成。
附图说明
图1是第1实施方式的半导体存储装置的示意剖视图。
图2是比较例的半导体存储装置的示意剖视图。
图3A、图3B是第1实施方式的半导体存储装置的作用及效果的说明图。
图4是第2实施方式的半导体存储装置的示意剖视图。
图5是第3实施方式的半导体存储装置的示意剖视图。
图6是第4实施方式的半导体存储装置的存储单元阵列的电路图。
图7是第4实施方式的半导体存储装置的存储器串的一部分的示意剖视图。
图8是第5实施方式的半导体存储装置的存储器串的一部分的示意剖视图。
图9是表示第5实施方式的半导体存储装置的制造方法的一例的示意剖视图。
图10是表示第5实施方式的半导体存储装置的制造方法的一例的示意剖视图。
图11是表示第5实施方式的半导体存储装置的制造方法的一例的示意剖视图。
图12是表示第5实施方式的半导体存储装置的制造方法的一例的示意剖视图。
图13是第6实施方式的半导体存储装置的存储器串MS的一部分的示意剖视图。
图14是第7实施方式的半导体存储装置的示意剖视图。
图15是第8实施方式的半导体存储装置的示意剖视图。
具体实施方式
以下，一面参照附图一面对本发明的实施方式进行说明。此外，在以下的说明中，对相同或类似的部件等标注相同的符号，对已说明过一次的部件等适当省略说明。
另外，本说明书中，为了方便起见，有时会使用“上”或“下”这样的词语。“上”或“下”只不过是表示在附图内的相对位置关系的词语，而并非规定相对于重力的位置关系的词语。
本说明书中构成半导体装置的部件的化学组成的定性分析及定量分析例如能够采用二次离子质量分析法(Secondary Ion Mass Spectroscopy：SIMS)、能量分散型X射线光谱法(Energy Dispersive X-ray Spectroscopy：EDX)来进行。另外，对于构成半导体装置的部件的厚度、部件间的距离等的测定，例如能够使用穿透型电子显微镜(TransmissionElectron Microscope：TEM)。另外，对于构成半导体存储装置的部件的晶系的鉴定，例如除了可使用所述TEM以外，还能采用收敛电子束衍射法(convergent-beam electrondiffraction：CBED)、使用放射光或SACLA(SPring-8Angstrom Compact Free ElectronLaser)等自由电子激光的X射线衍射法、或傅立叶变换红外光谱法(Fourier transforminfrared Spectroscopy：FT-IR)、X射线光电光谱分析法(X-ray PhotoelectronSpectroscopy：XPS)。
(第1实施方式)
第1实施方式的半导体存储装置具备半导体层、栅极电极、及第1绝缘层，该第1绝缘层设置在半导体层与栅极电极之间，且具有：第1区域，包含铁电体、亚铁电体或反铁电体；第2区域，包含铁电体、亚铁电体或反铁电体；及交界区域，设置在第1区域与第2区域之间的至少一部分，且具有与第1区域及第2区域中的任一区域均不同的化学组成或结晶结构中的至少任一者。而且，第2区域设置在第1区域与栅极电极之间，第1区域与第2区域由交界区域分断。
图1是第1实施方式的半导体存储装置的示意剖视图。第1实施方式的半导体存储装置是MFS结构的存储单元。
第1实施方式的存储单元具备半导体层10、源极区域11、漏极区域13、信道区域15、栅极电极20、及栅极绝缘层30(第1绝缘层)。栅极绝缘层30具有第1铁电体区域31(第1区域)、第2铁电体区域32(第2区域)、第3铁电体区域33、第1交界绝缘层41(交界区域)、及第2交界绝缘层42。
半导体层10例如为单晶硅。
源极区域11设置在半导体层10之中。源极区域11为n型杂质区域。漏极区域13设置在半导体层10之中。漏极区域13为n型杂质区域。信道区域15设置在半导体层10之中。信道区域15为p型杂质区域。
栅极电极20为金属或半导体。栅极电极20例如为包含n型杂质或p型杂质的多晶硅。
栅极绝缘层30具有第1铁电体区域31、第2铁电体区域32、第3铁电体区域33、第1交界绝缘层41、及第2交界绝缘层42。
第1铁电体区域31、第2铁电体区域32、第3铁电体区域33包含铁电体、亚铁电体或反铁电体。第1铁电体区域31、第2铁电体区域32、第3铁电体区域33例如包含氧化铪、锆钛酸铅(PZT)、钽酸锶铋(SBT)、钛酸钡(BTO)或聚偏二氟乙烯(PVDF)。
第1铁电体区域31、第2铁电体区域32、第3铁电体区域33例如可具有相同的矫顽电场(coercive electric field)。此处，各层的矫顽电场是指相对于实质上施加到各层的电场而极化发生反转的电场的绝对值(以下，同样如此)。另外，第1铁电体区域31、第2铁电体区域32、第3铁电体区域33例如也可以具有相同的结晶方位。
第1铁电体区域31是第1区域的一例。另外，第2铁电体区域32是第2区域的一例。
第1交界绝缘层41及第2交界绝缘层42例如为与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33不同的化学组成。第1交界绝缘层41及第2交界绝缘层42例如为顺电体。第1交界绝缘层41及第2交界绝缘层42例如为包含50％以上的氮化硅、氮化铝、氧化铝或氧化硅的材料。
第1交界绝缘层41及第2交界绝缘层42的膜厚例如为0.1nm以上且2.5nm以下。
第1交界绝缘层41是交界区域的一例。
第2铁电体区域32设置在第1铁电体区域31与栅极电极20之间。第1铁电体区域31与第2铁电体区域32被第1交界绝缘层41分断成上下两个部分。同样地，第2铁电体区域32与第3铁电体区域33被第2交界绝缘层42分断成上下两个部分。
在第1实施方式的存储单元中，通过向栅极电极20与半导体层10之间施加的电压来控制栅极绝缘层30中所包含的铁电体的极化反转状态。存储单元的晶体管的阈值电压根据栅极绝缘层30的极化反转状态发生变化。通过存储单元的晶体管的阈值电压发生变化，从而存储单元的晶体管的接通电流发生变化。例如，如果将阈值电压较高而接通电流较低的状态定义为数据“0”，将阈值电压较低而接通电流较高的状态定义为数据“1”，那么存储单元能够存储“0”与“1”的1比特数据。
例如，通过将图1所示的存储单元的晶体管串联连接，能够形成NAND闪速存储器的NAND串。
此外，当制造图1的存储单元的晶体管时，在半导体层10之上，堆积第1铁电体区域31形成用膜、第1交界绝缘层41、第2铁电体区域32形成用膜、及第2交界绝缘层42。然后，在形成栅极电极20之后，以例如600度以上且1000度以下的温度进行结晶化退火，由此便能够制造出图1的存储单元的晶体管。通过结晶化退火，而形成铁电体的结晶。
接下来，对第1实施方式的半导体存储装置的作用及效果进行说明。
铁电存储器作为非易失性存储器而受到关注。如图1所示的MFS结构的单晶体管型存储单元在例如NAND型闪速存储器中的应用受到期待。关于NAND型闪速存储器，为了增加存储器容量，而不断推进存储单元的多值化。对MFS结构的存储单元也希望实现多值化。
在向铁电存储器写入多值的情况下，需要控制铁电膜中的畴壁的位置。畴壁是将极化方向不同的极化畴间隔开来的交界。通过对铁电膜施加的外部电场，使极化矢量朝向指定方向的极化畴的比率发生变化。通过对铁电膜施加的外部电场，使畴壁的位置发生变化，由此极化矢量朝向指定方向的极化畴的比率发生变化。通过控制朝向指定方向的极化畴的比率，能够使存储单元存储多值。
随着铁电存储器的微细化，铁电膜的尺寸变小。因此，使畴壁在所希望的位置停止这样的控制变得困难。
图2是比较例的半导体存储装置的示意剖视图。比较例的存储单元中，栅极绝缘层30并未由第1交界绝缘层41及第2交界绝缘层42分断，在这一点上与第1实施方式不同。栅极绝缘层30包含铁电体。
图3A、图3B是第1实施方式的半导体存储装置的作用及效果的说明图。图3A表示比较例的存储单元的极化-电压特性(P-V特性)。图3B表示第1实施方式的存储单元的极化-电压特性(P-V特性)。
如图3A、图3B所示，可知第1实施方式的存储单元的P-V特性呈阶梯状变化。因此，与比较例相比，相对于写入电压的偏差幅度的写入极化的偏差幅度变小。因此，相较于比较例来说，能够更稳定地控制多值的写入。
认为第1实施方式的存储单元的P-V特性呈阶梯状变化是因为栅极绝缘层30被分断成了第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33这3个区域。可想而知，由于在各区域的交界处存在第1交界绝缘层41及第2交界绝缘层42，所以畴壁的移动会停止。认为通过该停止，畴壁将以在其它铁电体区域新产生的极化反转核为起点而再次开始移动，这就会表现为P-V特性的阶梯状变化。
根据第1实施方式的存储单元，通过将铁电体区域分断，可获得阶梯上P-V特性，所以能够精度良好地写入与所希望的多值对应的极化值。因此，能够实现例如栅极长度为25nm以下这样微细的铁电存储器的多值化。
在第1实施方式的存储单元的情况下，铁电体区域被分断成3个，因此既能够精度良好地控制4值各自的电平，又能够存储4值。
第1交界绝缘层41及第2交界绝缘层42的膜厚优选为0.1nm以上且2.5nm以下。如果低于所述范围，那么恐怕将无法获得使畴壁的移动停止的效果。如果高于所述范围，那么将会妨碍存储单元的微细化。另外，恐怕会阻碍结晶化退火时的铁电性的呈现。
就与半导体工艺的匹配性等观点来说，第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33中所包含的铁电体优选为氧化铪。氧化铪优选为包含选自由硅(Si)、锆(Zr)、铝(Al)、钇(Y)、锶(Sr)、镧(La)、钐(Sm)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、镱(Yb)、镏(Lu)、及钡(Ba)所组成的群中的至少一种元素。通过包含所述元素，氧化铪变得容易呈现出铁电性。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33中所包含的铁电体例如为以斜方晶(Orthorhombic)为主的氧化铪。更具体来说，氧化铪为以第三斜方晶(orthorhombicⅢ，空间群为Pbc21，空间群编号为29号)为主的氧化铪。氧化铪中也可以混入任意量的氧化锆，但结晶结构必须主要是所述第三斜方晶。
以上，根据第1实施方式，能够实现铁电存储器的多值化。
(第2实施方式)
第2实施方式的半导体存储装置具备：半导体层；栅极电极，具有第1部分、在沿着半导体层的表面的方向上与第1部分相隔而设置的第2部分、及设置在第1部分与第2部分之间的间隔件；以及第1绝缘层，设置在半导体层与栅极电极之间，且具有包含铁电体、亚铁电体或反铁电体的第1区域、包含铁电体、亚铁电体或反铁电体的第2区域、及设置在第1区域与第2区域之间的交界区域；且第1区域位于第1部分与半导体层之间，第2区域位于第2部分与半导体层之间，交界区域位于所述间隔件与所述半导体层之间，且交界区域具有与间隔件不同的化学组成。在栅极电极具有第1部分、在沿着半导体层的表面的方向上与第1部分相隔而设置的第2部分、及设置在第1部分与第2部分之间的间隔件这一点上，与第1实施方式不同。以下，对于与第1实施方式重复的内容，省略一部分记述。
图4是第2实施方式的半导体存储装置的示意剖视图。第2实施方式的半导体存储装置是MFS结构的存储单元。
第2实施方式的存储单元具备半导体层10、源极区域11、漏极区域13、信道区域15、栅极电极20、栅极绝缘层30(第1绝缘层)、及界面绝缘层40(第2绝缘层)。栅极电极20具有第1栅极区域21(第1部分)、第2栅极区域22(第2部分)、第3栅极区域23、第1间隔件51(间隔件)、及第2间隔件52。栅极绝缘层30具有第1铁电体区域31(第1区域)、第2铁电体区域32(第2区域)、第3铁电体区域33、第1顺电体区域43(交界区域)、及第2顺电体区域45。
栅极电极20为金属或半导体。栅极电极20例如为包含n型杂质或p型杂质的多晶硅。
栅极电极20具有半导体层10侧的第1端部(图4中的E1)及第2端部(图4中的E2)。
栅极电极20具有第1栅极区域21、第2栅极区域22、第3栅极区域23、第1间隔件51、及第2间隔件52。第1间隔件51设置在第1栅极区域21与第2栅极区域22之间，第2间隔件52设置在第2栅极区域22与第3栅极区域23之间。
第1栅极区域21、第2栅极区域22、及第3栅极区域23在沿着半导体层10的表面的方向上相隔。
第1栅极区域21位于第1端部E1侧，第2栅极区域22相对于第1栅极区域21来说位于第2端部E2侧。
第1间隔件51及第2间隔件52例如为绝缘体。第1间隔件51及第2间隔件52例如为氧化物或氮氧化物等。第1间隔件51及第2间隔件52例如为包含50％以上的氧化钌、钌酸锶、氧化铼、氧化钛、氮氧化钛、氧化钽、氧化铈、氧化镨、氧化钕、氧化铕、氧化铥、氧化钪、氧化钼、氧化铌、氮化硅、氮氧化硅、氮化铝、氧化铝、氮氧化铝或氧化硅的材料。
第1栅极区域21、第2栅极区域22、及第3栅极区域23电连接。第1栅极区域21、第2栅极区域22、及第3栅极区域23例如通过未图示的接触电极而成为共通电位。第1栅极区域21、第2栅极区域22、及第3栅极区域23例如经由第1间隔件51及第2间隔件52而流通穿隧电流、漏电流或跳跃电流等，由此成为可忽略第1间隔件51及第2间隔件52所导致的电压下降及动作延迟的程度。
第1栅极区域21是第1部分的一例。第2栅极区域22是第2部分的一例。第1间隔件51是间隔件的一例。
栅极绝缘层30具有第1铁电体区域31(第1区域)、第2铁电体区域32(第2区域)、第3铁电体区域33、第1顺电体区域43、及第2顺电体区域45。
第1铁电体区域31位于第1栅极区域21与半导体层10之间。第2铁电体区域32位于第2栅极区域22与半导体层10之间。第3铁电体区域33位于第3栅极区域23与半导体层10之间。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33包含铁电体、亚铁电体或反铁电体。第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如包含氧化铪、锆钛酸铅(PZT)、钽酸锶铋(SBT)、钛酸钡(BTO)或聚偏二氟乙烯(PVDF)。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如可具有相同的矫顽电场。另外，第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如也可以具有相同的结晶方位。
第1铁电体区域31是第1区域的一例。另外，第2铁电体区域32是第2区域的一例。
第1顺电体区域43位于第1间隔件51与半导体层10之间。第2铁电体区域32位于第2间隔件52与半导体层10之间。
第1顺电体区域43及第2顺电体区域45具有与第1间隔件51及第2间隔件52不同的化学组成。第1顺电体区域43及第2顺电体区域45例如为顺电体。
第1顺电体区域43及第2顺电体区域45的主成分的金属元素与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33的主成分的金属元素相同。所谓主成分的金属元素，是指在该材料中所占的比率最高的金属元素。第1顺电体区域43、第2顺电体区域45例如为化学组成与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33相同的顺电体。第1顺电体区域43、第2顺电体区域45例如结晶结构与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33不同。
第1顺电体区域43、第2顺电体区域45的膜厚例如为0.1nm以上且2.5nm以下。
第1顺电体区域43是交界区域的一例。
通过在栅极电极20设置第1间隔件51及第2间隔件52，而在结晶化退火时，栅极绝缘层30的与第1间隔件51及第2间隔件52相接的部分、也就是相当于第1顺电体区域43及第2顺电体区域45的部分不成为铁电体而成为顺电体。
第1铁电体区域31相对于第1顺电体区域43来说设置在栅极电极20的第1端部(图4中的E1)侧，第2铁电体区域32相对于第1顺电体区域43来说设置在栅极电极20的第2端部(图4中的E2)侧。
第1铁电体区域31与第2铁电体区域32被第1顺电体区域43分断成左右两个部分。第2铁电体区域32与第3铁电体区域33被第2顺电体区域45分断成左右两个部分。
界面绝缘层40设置在半导体层10与栅极绝缘层30之间。界面绝缘层40例如为含有50％以上的氮化硅、氮化铝、氧化铝或氧化硅的材料。
界面绝缘层40抑制在结晶化退火时第1顺电体区域43及第2顺电体区域45呈现铁电性。界面绝缘层40是第2绝缘层的一例。
根据第2实施方式的存储单元，通过将铁电体区域分断，能够精度良好地写入与所希望的多值对应的极化值。因此，能够实现铁电存储器的多值化。
在第2实施方式的存储单元的情况下，铁电体区域被分断成3个，因此能够存储4值。
以上，根据第2实施方式，能够实现铁电存储器的多值化。
(第3实施方式)
第3实施方式的半导体存储装置在栅极绝缘层内设置交界部件，在这一点上，与第1实施方式不同。以下，对于与第1或第2实施方式重复的内容，省略一部分记述。
图5是第3实施方式的半导体存储装置的示意剖视图。第3实施方式的半导体存储装置是MFS结构的存储单元。
第3实施方式的存储单元具备半导体层10、源极区域11、漏极区域13、信道区域15、栅极电极20、栅极绝缘层30(第1绝缘层)、及界面绝缘层40(第2绝缘层)。栅极绝缘层30具有第1铁电体区域31(第1区域)、第2铁电体区域32(第2区域)、及交界部件47。
交界部件47例如为金属、半导体、或绝缘体。交界部件47设置在第1铁电体区域31与第2铁电体区域32之间。交界部件47是交界区域的一例。
界面绝缘层40设置在半导体层10与栅极绝缘层30之间。界面绝缘层40例如为含有50％以上的氮化硅、氮化铝、氧化铝、或氧化硅的材料。
尤其是在交界部件47为金属的情况下，界面绝缘层40抑制交界部件47与半导体层10的短路。界面绝缘层40是第2绝缘层的一例。
在第3实施方式的存储单元中，第1铁电体区域31与第2铁电体区域32未被完全分断。然而，因为交界部件47被作为特殊点而具备，所以在交界部件47附近发生畴壁移动延迟。因此，能够精度良好地写入与所希望的多值对应的极化值。由此，能够实现铁电存储器的多值化。
在第3实施方式的存储单元的情况下，铁电体区域被分离成2个，因此能够存储3值。
以上，根据第3实施方式，能够实现铁电存储器的多值化。
(第4实施方式)
第4实施方式的半导体存储装置具备：积层体，由层间绝缘层与导电层在第1方向上交替地积层而成；半导体层，设置在积层体之中，且沿着第1方向延伸；第1绝缘层，设置在导电层与半导体层之间，且包含铁电体、亚铁电体或反铁电体；第2绝缘层，设置在第1绝缘层与半导体层之间，且化学组成与第1绝缘层不同；以及第3绝缘层，设置在第2绝缘层与半导体层之间，且包含铁电体、亚铁电体或反铁电体。第4实施方式的半导体存储装置在将与第1实施方式的存储单元相同的结构应用于三维NAND闪速存储器这一点上，与第1实施方式不同。以下，对于与第1实施方式重复的内容，省略一部分记述。
图6是第4实施方式的半导体存储装置的存储单元阵列100的电路图。图7是第4实施方式的半导体存储装置的存储器串MS的一部分的示意剖视图。图7表示图6的存储单元阵列100之中例如以虚线包围的一个存储器串MS之中的多个存储单元晶体管MT的截面。
如图6所示，第4实施方式的三维NAND闪速存储器的存储单元阵列100具备多条字线WL、共通源极线CSL、源极选择栅极线SGS、多条漏极选择栅极线SGD、多条位线BL、及多个存储器串MS。
如图6所示，存储器串MS包含串联连接在共通源极线CSL与位线BL之间的源极选择晶体管SST、多个存储单元晶体管MT、及漏极选择晶体管SDT。能够利用位线BL与漏极选择栅极线SGD选择1个存储器串MS，利用字线WL选择1个存储单元晶体管MT。
如图7所示，存储单元阵列100具备多条字线WL(导电层)、半导体层10、多个层间绝缘层12、核心绝缘层16、第1铁电体区域31(第1区域)、第2铁电体区域32(第2区域)、第3铁电体区域33、界面绝缘层40(第4绝缘层)、第1交界绝缘层41(第2绝缘层)、第2交界绝缘层42、第1铁电体层61(第1绝缘层)、第2铁电体层62(第3绝缘层)、及第3铁电体层63。多条字线WL与多个层间绝缘层12构成积层体50。
字线WL及层间绝缘层12设置在未图示的半导体衬底上。
字线WL与层间绝缘层12沿z方向(第1方向)交替地积层在半导体衬底之上。多条字线WL与多个层间绝缘层12构成积层体50。
字线WL为板状导电体。字线WL例如为金属或半导体。字线WL例如为钨(W)。字线WL作为存储单元晶体管MT的控制电极而发挥功能。字线WL为栅极电极层。
层间绝缘层12将字线WL与字线WL分离。层间绝缘层12例如为氧化硅。
字线WL是导电层的一例。
核心绝缘层16设置在积层体50之中。核心绝缘层16沿着z方向延伸。核心绝缘层16贯通积层体50而设置。核心绝缘层16被半导体层10包围。核心绝缘层16例如为氧化硅。核心绝缘层16是绝缘部件的一例。
半导体层10设置在积层体50之中。半导体层10沿着z方向延伸。半导体层10贯通积层体50而设置。半导体层10设置在核心绝缘层16的周围。半导体层10例如为圆筒形状。
半导体层10例如为多晶硅、多晶硅锗、多晶氧化铟镓锌或多晶氧化锌锡。半导体层10作为存储单元晶体管MT的信道而发挥功能。
第1铁电体层61设置在字线WL与半导体层10之间。第2铁电体层62设置在第1铁电体层61与半导体层10之间。第3铁电体层63设置在第2铁电体层62与半导体层10之间。
第1铁电体层61、第2铁电体层62、及第3铁电体层63包含铁电体、亚铁电体或反铁电体。第1铁电体层61、第2铁电体层62、及第3铁电体层63例如包含氧化铪、锆钛酸铅(PZT)、钽酸锶铋(SBT)、钛酸钡(BTO)或聚偏二氟乙烯(PVDF)。
第1铁电体层61是第1绝缘层的一例。第2铁电体层62是第3绝缘层的一例。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33分别为第1铁电体层61、第2铁电体层62、及第3铁电体层63的一部分。第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33设置在字线WL与半导体层10之间的区域。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33包含铁电体、亚铁电体或反铁电体。第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如包含氧化铪、锆钛酸铅(PZT)、钽酸锶铋(SBT)、钛酸钡(BTO)或聚偏二氟乙烯(PVDF)。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如可具有相同的矫顽电场。另外，第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如也可以具有相同的结晶方位。
第1铁电体区域31是第1区域的一例。第2铁电体区域32是第2区域的一例。
第1交界绝缘层41设置在第1铁电体层61与第2铁电体层62之间。第2交界绝缘层42设置在第2铁电体层62与第3铁电体层63之间。
第1交界绝缘层41及第2交界绝缘层42例如为与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33不同的化学组成。第1交界绝缘层41及第2交界绝缘层42例如为顺电体。第1交界绝缘层41及第2交界绝缘层42例如为氮化硅、氮化铝、氧化铝或氧化硅。
第1交界绝缘层41及第2交界绝缘层42的膜厚例如为0.1nm以上且2.5nm以下。
第1交界绝缘层41是第2绝缘层的一例。
界面绝缘层40设置在半导体层10与栅极绝缘层30之间。界面绝缘层40例如为含有50％以上的氮化硅、氮化铝、氧化铝或氧化硅的材料。
界面绝缘层40抑制在结晶化退火时层间绝缘层12与半导体层10之间的第3铁电体层63的一部分呈现铁电性。界面绝缘层40是第4绝缘层的一例。
接下来，对第4实施方式的半导体存储装置的制造方法的一例进行说明。
首先，在半导体衬底之上，交替地堆积层间绝缘层12与字线WL。层间绝缘层12与字线WL例如是利用CVD(Chemical Vapor Deposition，化学气相沉积)法而形成。层间绝缘层12例如为氧化硅。字线WL例如为包含导电性杂质的多晶硅。
接着，形成贯通层间绝缘层12及字线WL的开口部。开口部例如是采用光刻法及RIE(Reactive Ion Etching，反应式离子蚀刻)法而形成。
接着，在开口部之中，积层第1铁电体层61、第1交界绝缘层41、第2铁电体层62、第2交界绝缘层42、及第3铁电体层63。第1铁电体层61、第1交界绝缘层41、第2铁电体层62、第2交界绝缘层42、及第3铁电体层63的形成例如是利用CVD法进行的。第1铁电体层61、第2铁电体层62、及第3铁电体层63例如为非晶氧化铪。第1交界绝缘层41、及第2交界绝缘层42例如为氮化硅。
接着，在开口部之中形成界面绝缘层40及半导体层10。进而，在开口部之中埋入核心绝缘层16。核心绝缘层16的埋入例如是利用CVD法进行的。核心绝缘层16例如为氧化硅。
接着，进行结晶化退火。通过结晶化退火，使第1铁电体层61、第2铁电体层62、及第3铁电体层63结晶化，而形成第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33。结晶化退火例如是以600度以上且1000度以下的温度进行的。
在结晶化退火时，第1铁电体层61、第2铁电体层62、及第3铁电体层63的被字线WL与半导体层10夹在中间的区域成为铁电体。该区域成为第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33分别由第1交界绝缘层41及第2交界绝缘层42分断。由此，形成分断的铁电体区域。
利用以上的制造方法，制造出图7所示的第4实施方式的半导体存储装置。
第1铁电体区域31与第2铁电体区域32被第1交界绝缘层41分断成左右两个部分。同样地，第2铁电体区域32与第3铁电体区域33被第2交界绝缘层42分断成左右两个部分。
第1铁电体区域31、第2铁电体区域32、第3铁电体区域33、界面绝缘层40、第1交界绝缘层41、及第2交界绝缘层42作为存储单元晶体管MT的栅极绝缘层而发挥功能。通过栅极绝缘层的极化反转状态，从而存储单元晶体管MT存储多值的数据。
各存储单元晶体管MT的栅极绝缘层具备分断所得的3个铁电体区域。因此，能够存储4值。
以上，根据第4实施方式，与第1实施方式同样地，能够实现铁电存储器的多值化。另外，通过成为三维结构，能够进一步增加存储器容量。
(第5实施方式)
第5实施方式的半导体存储装置具备：积层体，由层间绝缘层与导电层在第1方向上交替地积层而成；半导体层，设置在积层体之中，且沿着第1方向延伸；以及第1绝缘层，设置在导电层与半导体层之间，且包含铁电体、亚铁电体或反铁电体；且导电层具有第1导电膜、与第1导电膜电连接的第2导电膜、及设置在第1导电膜与第2导电膜之间的间隔膜。第5实施方式的半导体存储装置在将与第2实施方式的存储单元相同的结构应用在三维NAND闪速存储器这一点上，与第2实施方式不同。以下，对于与第2实施方式重复的内容，省略一部分记述。另外，对于在三维NAND闪速存储器的结构中与第4实施方式重复的内容，省略一部分记述。
图8是第5实施方式的半导体存储装置的存储器串MS的一部分的示意剖视图。图8表示存储器串MS之中的多个存储单元晶体管MT的截面。
如图8所示，第5实施方式的半导体存储装置具备多条字线WL(导电层)、半导体层10、多个层间绝缘层12、核心绝缘层16、第1铁电体区域31(第1区域)、第2铁电体区域32(第2区域)、第3铁电体区域33、第1顺电体区域43(交界区域)、第2顺电体区域45、界面绝缘层40(第2绝缘层)、及铁电体层60(第1绝缘层)。多条字线WL与多个层间绝缘层12构成积层体50。
字线WL及层间绝缘层12设置在未图示的半导体衬底上。
字线WL与层间绝缘层12沿z方向(第1方向)交替地积层在半导体衬底之上。多条字线WL与多个层间绝缘层12构成积层体50。
字线WL为板状导电体。字线WL例如为金属或半导体。字线WL例如为钨(W)。字线WL作为存储单元晶体管MT的控制电极而发挥功能。字线WL为栅极电极层。
字线WL具有第1导电膜81、第2导电膜82、第3导电膜83、第1间隔膜91(间隔膜)、及第2间隔膜92。第1间隔膜91是间隔膜的一例。
第1导电膜81、第2导电膜82、及第3导电膜83相互电连接。
第1间隔膜91、第2间隔膜92例如为绝缘体。第1间隔膜91、第2间隔膜92例如为氧化物或氮氧化物等。第1间隔膜91、第2间隔膜92例如为包含50％以上的氧化钌、钌酸锶、氧化铼、氧化钛、氮氧化钛、氧化钽、氧化铈、氧化镨、氧化钕、氧化铕、氧化铥、氧化钪、氧化钼、氧化铌、氮化硅、氮氧化硅、氮化铝、氧化铝、氮氧化铝或氧化硅的材料。
层间绝缘层12将字线WL与字线WL分离。层间绝缘层12例如为氧化硅。
字线WL是导电层的一例。
核心绝缘层16设置在积层体50之中。核心绝缘层16沿着z方向延伸。核心绝缘层16贯通积层体50而设置。核心绝缘层16被半导体层10包围。核心绝缘层16例如为氧化硅。核心绝缘层16是绝缘部件的一例。
半导体层10设置在积层体50之中。半导体层10沿着z方向延伸。半导体层10贯通积层体50而设置。半导体层10设置在核心绝缘层16的周围。半导体层10例如为圆筒形状。
半导体层10例如为多晶硅。半导体层10作为存储单元晶体管MT的信道而发挥功能。
铁电体层60设置在字线WL与半导体层10之间。
铁电体层60包含铁电体、亚铁电体或反铁电体。铁电体层60例如包含氧化铪、锆钛酸铅(PZT)、钽酸锶铋(SBT)、钛酸钡(BTO)、或聚偏二氟乙烯(PVDF)。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33是铁电体层60的一部分。第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33设置在字线WL与半导体层10之间的区域。
第1铁电体区域31设置在第1导电膜81与半导体层10之间。第2铁电体区域32设置在第2导电膜82与半导体层10之间。第3铁电体区域33设置在第3导电膜83与半导体层10之间。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33包含铁电体、亚铁电体或反铁电体。第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如包含氧化铪、锆钛酸铅(PZT)、钽酸锶铋(SBT)、钛酸钡(BTO)、或聚偏二氟乙烯(PVDF)。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如可具有相同的矫顽电场。另外，第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33例如也可以具有相同的结晶方位。
第1铁电体区域31是第1区域的一例。第2铁电体区域32是第2区域的一例。
第1顺电体区域43设置在第1铁电体区域31与第2铁电体区域32之间。第2顺电体区域45设置在第2铁电体区域32与第3铁电体区域33之间。
第1顺电体区域43设置在第1间隔膜91与半导体层10之间。第2顺电体区域45设置在第2间隔膜92与半导体层10之间。
第1顺电体区域43及第2顺电体区域45例如具有与第1间隔膜91及第2间隔膜92不同的化学组成。第1顺电体区域43及第2顺电体区域45例如为顺电体。
第1顺电体区域43及第2顺电体区域45的主成分的金属元素例如与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33的主成分的金属元素相同。所谓主成分的金属元素，是指在该材料中所占的比率最高的金属元素。第1顺电体区域43、第2顺电体区域45例如为化学组成与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33相同的顺电体。第1顺电体区域43、第2顺电体区域45例如结晶结构与第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33不同。
第1顺电体区域43是交界区域的一例。
界面绝缘层40设置在半导体层10与铁电体层60之间。界面绝缘层40例如为氮化硅、氮化铝、氧化铝或氧化硅。
界面绝缘层40抑制在结晶化退火时铁电体层60呈现铁电性。界面绝缘层40是第2绝缘层的一例。
接下来，对第5实施方式的半导体存储装置的制造方法的一例进行说明。
图9、图10、图11、图12是表示第5实施方式的半导体存储装置的制造方法的一例的示意剖视图。
首先，在未图示的半导体衬底之上，交替地堆积层间绝缘层12与字线WL(图9)。各字线WL是通过将第1导电膜81、第1间隔膜91、第2导电膜82、第2间隔膜92、及第3导电膜83依次积层而形成。层间绝缘层12与字线WL例如是利用CVD(Chemical Vapor Deposition)法而形成。层间绝缘层12例如为氧化硅。第1导电膜81、第2导电膜82、及第3导电膜83例如为包含导电性杂质的多晶硅。第1间隔膜91及第2间隔膜92例如为氮化硅。
接着，形成贯通层间绝缘层12及字线WL的开口部55(图10)。开口部55例如是采用光刻法及RIE(Reactive Ion Etching)法而形成。
接着，在开口部55之中形成氧化物层59(图11)。氧化物层59的形成例如是利用CVD法进行的。氧化物层59例如为非晶氧化铪。
接着，在开口部55之中形成界面绝缘层40及半导体层10。进而，在开口部55之中埋入核心绝缘层16(图12)。核心绝缘层16的埋入例如是利用CVD法进行的。核心绝缘层16例如为氧化硅。
接着，进行结晶化退火。通过结晶化退火，使氧化物层59结晶化，而形成第1铁电体区域31、第2铁电体区域32、第3铁电体区域33、第1顺电体区域43、及第2顺电体区域45。结晶化退火例如是以600度以上且1000度以下的温度进行的。
在结晶化退火时，铁电体层60的与第1间隔膜91及第2间隔膜92相接的部分不成为铁电体而成为顺电体。因此，在该部分形成第1顺电体区域43及第2顺电体区域45。由此，形成分断的铁电体区域。
利用以上的制造方法，而制造出图8所示的第5实施方式的半导体存储装置。
第1铁电体区域31与第2铁电体区域32被第1顺电体区域43分断成上下两个部分。同样地，第2铁电体区域32与第3铁电体区域33被第2顺电体区域45分断成上下两个部分。
各存储单元晶体管MT的栅极绝缘层具备分断所得的3个铁电体区域。因此，能够存储4值。
第1铁电体区域31、第2铁电体区域32、第3铁电体区域33、及界面绝缘层40作为存储单元晶体管MT的栅极绝缘层而发挥功能。通过栅极绝缘层的极化反转状态，从而存储单元晶体管MT存储多值的数据。
以上，根据第5实施方式，与第2实施方式同样地，能够实现铁电存储器的多值化。另外，通过成为三维结构，能够进一步增加存储器容量。
(第6实施方式)
第6实施方式的半导体存储装置是将第4实施方式与第5实施方式组合而成的实施方式。以下，对于与第4实施方式及第5实施方式重复的内容，省略一部分记述。
图13是第6实施方式的半导体存储装置的存储器串MS的一部分的示意剖视图。图13表示存储器串MS之中的多个存储单元晶体管MT的截面。
如图13所示，第6实施方式的半导体存储装置具备多条字线WL(导电层)、半导体层10、多个层间绝缘层12、核心绝缘层16、第1铁电体区域31、第2铁电体区域32、第3铁电体区域33、第4铁电体区域34、第5铁电体区域35、第6铁电体区域36、第7铁电体区域37、第8铁电体区域38、第9铁电体区域39、界面绝缘层40(第4绝缘层)、第1交界绝缘层41(第2绝缘层)、第2交界绝缘层42、第1铁电体层61(第1绝缘层)、第2铁电体层62(第3绝缘层)、第3铁电体层63、第1顺电体区域43、及第2顺电体区域45。多条字线WL与多个层间绝缘层12构成积层体50。字线WL具有第1导电膜81、第2导电膜82、第3导电膜83、第1间隔膜91、及第2间隔膜92。
以下，对第6实施方式的半导体存储装置的制造方法的一例进行说明。
首先，在半导体衬底之上，交替地堆积层间绝缘层12与字线WL。各字线WL是通过将第1导电膜81、第1间隔膜91、第2导电膜82、第2间隔膜92、及第3导电膜83依次积层而形成。层间绝缘层12与字线WL例如是利用CVD法而形成。层间绝缘层12例如为氧化硅。第1导电膜81、第2导电膜82、及第3导电膜83例如为包含导电性杂质的多晶硅。第1间隔膜91及第2间隔膜92例如为氮化硅。
接着，形成贯通层间绝缘层12及字线WL的开口部。开口部55例如是采用光刻法及RIE法而形成。
接着，在开口部之中，积层第1铁电体层61、第1交界绝缘层41、第2铁电体层62、第2交界绝缘层42、及第3铁电体层63。第1铁电体层61、第1交界绝缘层41、第2铁电体层62、第2交界绝缘层42、及第3铁电体层63的形成例如是利用CVD法进行的。第1铁电体层61、第2铁电体层62、及第3铁电体层63例如为非晶氧化铪。第1交界绝缘层41及第2交界绝缘层42例如为氮化硅。
接着，在开口部之中形成界面绝缘层40及半导体层10。进而，在开口部之中埋入核心绝缘层16。核心绝缘层16的埋入例如是利用CVD法进行的。核心绝缘层16例如为氧化硅。
接着，进行结晶化退火。通过结晶化退火，使第1铁电体层61、第2铁电体层62、及第3铁电体层63结晶化。结晶化退火例如是以600度以上且1000度以下的温度进行的。
在结晶化退火时，第1铁电体层61、第2铁电体层62、第3铁电体层63的被字线WL与半导体层10夹在中间的区域成为铁电体。另外，第1铁电体层61、第2铁电体层62、第3铁电体层63的与第1间隔膜91及第2间隔膜92相接的部分不成为铁电体而成为顺电体。因此，在该部分形成第1顺电体区域43及第2顺电体区域45。由此，形成分断的铁电体区域。
利用以上的制造方法，制造出图13所示的第6实施方式的半导体存储装置。
根据第6实施方式的半导体存储装置，1个存储单元晶体管具备9个分断所得的铁电体区域。由此，能够存储10值。
以上，根据第6实施方式，能够实现铁电存储器的多值化。另外，通过成为三维结构、以及增加分断所得的铁电体区域的数量，能够进一步增加存储器容量。
(第7实施方式)
第7实施方式的半导体存储装置中，与第1方向垂直的面上的第1铁电体区域、第2铁电体区域、及第3铁电体区域的形状被特定为多边形，在这一点上与第4实施方式不同。以下，对于与第4实施方式重复的内容，省略一部分记述。
图14是第7实施方式的半导体存储装置的示意剖视图。图14是与第4实施方式的图7的与z方向(第1方向)垂直的面、也就是xy平面的剖视图相当的剖视图。图14是通过字线WL的剖视图。
第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33的外形为四边形。由于第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33的外形为四边形，所以四边形的角成为特殊点，图14中虚线所示的交界成为极化晶粒的稳定的交界。因此，1个存储单元晶体管MT具备12个稳定的铁电体区域。由此，能够存储13值。
此外，第1铁电体区域31、第2铁电体区域32、及第3铁电体区域33的外形只要为多边形即可，并不限于四边形。例如，也可以为五边形、六边形、八边形等。另外，多边形的角不一定为锐角，只要半径小于存储孔本身的半径即可。进而，多边形的边不一定为直线，也可以为曲线。多边形的边可以鼓起至不会成为圆的程度，相反也可以凹陷。
以上，根据第7实施方式，能够实现铁电存储器的多值化。另外，通过成为三维结构、以及增加1个存储单元晶体管MT的稳定的铁电体区域的数量，能够进一步增加存储器容量。
(第8实施方式)
第8实施方式的半导体存储装置在将半导体层10分割成4个部分这一点上，与第4实施方式不同。以下，对于与第4实施方式重复的内容，省略一部分记述。
图15是第8实施方式的半导体存储装置的示意剖视图。图15是与第4实施方式的图7的与z方向(第1方向)垂直的面、也就是xy平面的剖视图相当的剖视图。图15是通过字线WL的剖视图。
1个核心绝缘层16周围的半导体层10被分割成区域10a、10b、10c、10d这4个部分。从而在1个核心绝缘层16周围形成分割所得的4个存储器串MS。
以上，根据第8实施方式，能够实现铁电存储器的多值化。另外，通过成为三维结构、以及分割存储器串MS，能够进一步增加存储器容量。
以上，在第1至第8实施方式中，主要以应用铁电体的情况为例进行了说明，但代替铁电体而应用亚铁电体或反铁电体也能够获得相同或类似的作用及效果。
另外，在第1至第8实施方式中，关于分断所得的各铁电体区域，例如，也可以使各层的矫顽电场大致相同，但这时，通过调整自发极化量、矩形比、膜厚、体积、形状、组成、结晶结构、结晶结构比率、结晶配向、粒径、界面构成、界面面积等就能够使各层的矫顽电场大致相同。例如在圆筒形存储孔的内壁形成本申请的铁电体区域的情况下，更容易以使各层的矫顽电场大致相同的方式调整自发极化量、矩形比、膜厚、体积、形状、组成、结晶结构、结晶结构比率、结晶配向、粒径、界面构成、界面面积等。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式能通过其它各种实施方式来实施，且能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (19)

1.一种半导体存储装置，具备：
半导体层；
栅极电极，具有：第1部分；第2部分，在沿着所述半导体层的表面的方向上，与所述第1部分相隔而设置；及间隔件，设置在所述第1部分与所述第2部分之间；以及
第1绝缘层，设置在所述半导体层与所述栅极电极之间，且具有：第1区域，包含铁电体、亚铁电体或反铁电体；第2区域，包含铁电体、亚铁电体或反铁电体；及交界区域，设置在所述第1区域与所述第2区域之间；且
所述第1区域位于所述第1部分与所述半导体层之间，所述第2区域位于所述第2部分与所述半导体层之间，所述交界区域位于所述间隔件与所述半导体层之间，所述交界区域具有与所述间隔件不同的化学组成。
2.根据权利要求1所述的半导体存储装置，其中所述第1部分与所述第2部分电连接。
3.根据权利要求1所述的半导体存储装置，其中所述交界区域为顺电体。
4.根据权利要求1所述的半导体存储装置，其中所述交界区域的主成分的金属元素与所述第1区域及所述第2区域的主成分的金属元素相同。
5.根据权利要求4所述的半导体存储装置，其中所述交界区域为与所述第1区域及所述第2区域相同的化学组成。
6.根据权利要求1所述的半导体存储装置，其具备第2绝缘层，该第2绝缘层设置在所述半导体层与所述第1绝缘层之间，且化学组成与所述第1绝缘层不同。
7.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层包含氧化铪。
8.一种半导体存储装置，具备：
积层体，由层间绝缘层与导电层在第1方向上交替地积层而成；
半导体层，设置在所述积层体之中，且沿着所述第1方向延伸；
第1绝缘层，设置在所述导电层与所述半导体层之间，且包含铁电体、亚铁电体或反铁电体；
第2绝缘层，设置在所述第1绝缘层与所述半导体层之间，且化学组成与所述第1绝缘层不同；以及
第3绝缘层，设置在所述第2绝缘层与所述半导体层之间，且包含铁电体、亚铁电体或反铁电体。
9.根据权利要求8所述的半导体存储装置，其具备第4绝缘层，该第4绝缘层设置在所述第3绝缘层与所述半导体层之间，且化学组成与所述第3绝缘层不同。
10.根据权利要求8所述的半导体存储装置，其中所述半导体层为多晶硅。
11.根据权利要求8所述的半导体存储装置，其中所述第1绝缘层及所述第3绝缘层包含氧化铪。
12.一种半导体存储装置，具备：
积层体，由层间绝缘层与导电层在第1方向上交替地积层而成；
半导体层，设置在所述积层体之中，且沿着所述第1方向延伸；以及
第1绝缘层，设置在所述导电层与所述半导体层之间，且包含铁电体、亚铁电体或反铁电体；且
所述导电层具有：第1导电膜；第2导电膜，与所述第1导电膜电连接；及间隔膜，在所述第1方向上设置在所述第1导电膜与所述第2导电膜之间。
13.根据权利要求12所述的半导体存储装置，其具备第2绝缘层，该第2绝缘层设置在所述第1绝缘层与所述半导体层之间，且化学组成与所述第1绝缘层不同。
14.根据权利要求12所述的半导体存储装置，其中所述第1绝缘层具有：第1区域，位于所述第1导电膜与所述半导体层之间，且包含铁电体、亚铁电体或反铁电体；第2区域，位于所述第2导电膜与所述半导体层之间，且包含铁电体、亚铁电体或反铁电体；及交界区域，位于所述第1区域与所述第2区域之间，且化学组成与所述间隔膜不同。
15.根据权利要求14所述的半导体存储装置，其中所述交界区域为顺电体。
16.根据权利要求14所述的半导体存储装置，其中所述交界区域的主成分的金属元素与所述第1区域及所述第2区域的主成分的金属元素相同。
17.根据权利要求16所述的半导体存储装置，其中所述交界区域为与所述第1区域及所述第2区域相同的化学组成。
18.根据权利要求12所述的半导体存储装置，其中所述半导体层为多晶硅。
19.根据权利要求12所述的半导体存储装置，其中所述第1绝缘层包含氧化铪。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113644078A (zh) * 2020-04-27 2021-11-12 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
WO2022006698A1 (zh) * 2020-07-06 2022-01-13 中国科学院微电子研究所 反铁电存储器

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134122A (ko) 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR102494684B1 (ko) * 2018-05-10 2023-02-02 에스케이하이닉스 주식회사 강유전성 반도체 소자 및 이의 제조 방법
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
US10702940B2 (en) 2018-08-20 2020-07-07 Samsung Electronics Co., Ltd. Logic switching device and method of manufacturing the same
US11349008B2 (en) * 2018-09-27 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile
KR20200072985A (ko) * 2018-12-13 2020-06-23 삼성전자주식회사 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법
US11469251B2 (en) * 2019-05-15 2022-10-11 Sandisk Technologies Llc Memory device using a multilayer ferroelectric stack and method of forming the same
JP2021048368A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 記憶装置
US11855204B2 (en) * 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same
US11710775B2 (en) * 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric field effect transistor
JP2022051465A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
US11430510B2 (en) 2020-12-11 2022-08-30 International Business Machines Corporation Multi-level ferroelectric field-effect transistor devices
US11450687B2 (en) 2020-12-15 2022-09-20 Sandisk Technologies Llc Multibit ferroelectric memory cells and methods for forming the same
KR20220132791A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 반도체 장치 제조 방법
KR102635390B1 (ko) * 2021-05-24 2024-02-08 한양대학교 산학협력단 강유전체 성능 향상을 위한 이중 산화물층들을 갖는 v-nand 메모리 및 그의 제조 방법
US11818894B2 (en) * 2021-08-29 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020130338A1 (en) * 2001-03-15 2002-09-19 Micron Technology, Inc. Structures, methods, and systems for ferroelectric memory transistors
US20040057274A1 (en) * 2002-09-19 2004-03-25 Klaus Dimmler Ferroelectric transistor for storing two data bits
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method
CN101154688A (zh) * 2006-09-29 2008-04-02 株式会社东芝 非易失性半导体存储器
CN101373711A (zh) * 2007-08-22 2009-02-25 旺宏电子股份有限公司 非易失性存储器的制造方法
CN102315173A (zh) * 2010-06-30 2012-01-11 中国科学院微电子研究所 三维多值非挥发存储器的制备方法
US20130122609A1 (en) * 2006-08-03 2013-05-16 Micron Technology, Inc. Zr-SUBSTITUTED BaTiO3 FILMS
CN104471702A (zh) * 2012-06-05 2015-03-25 独立行政法人产业技术综合研究所 半导体铁电存储晶体管及其制造方法
US20170162250A1 (en) * 2015-12-03 2017-06-08 Namlab Ggmbh Multilevel Ferroelectric Memory Cell for an Integrated Circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0676562A (ja) 1992-08-28 1994-03-18 Olympus Optical Co Ltd 強誘電体メモリ
JP3299837B2 (ja) 1993-07-22 2002-07-08 シャープ株式会社 半導体記憶装置
WO1995026570A1 (fr) 1994-03-29 1995-10-05 Olympus Optical Co., Ltd. Dispositif a memoire ferro-electrique
JP3361615B2 (ja) 1994-06-06 2003-01-07 シャープ株式会社 強誘電体素子
JPH08264721A (ja) 1995-03-28 1996-10-11 Olympus Optical Co Ltd 誘電体キャパシタ
JPH113976A (ja) 1997-06-11 1999-01-06 Sanyo Electric Co Ltd 誘電体素子、強誘電体メモリおよびその動作方法
JPH11220105A (ja) 1998-02-02 1999-08-10 Oki Electric Ind Co Ltd 強誘電体メモリ装置およびその製造方法
JP2001024074A (ja) 1999-07-13 2001-01-26 Matsushita Electric Ind Co Ltd 強誘電体ゲートデバイスとその駆動方法
JP2001267515A (ja) 2000-03-16 2001-09-28 Seiko Epson Corp 強誘電体メモリ素子
JP2002043538A (ja) 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004311512A (ja) 2003-04-02 2004-11-04 Mitsubishi Electric Corp 多値情報記憶素子、その使用方法およびその製造方法
JP2005216951A (ja) 2004-01-27 2005-08-11 Matsushita Electric Ind Co Ltd 層状反強誘電体、キャパシタとメモリ及びそれらの製造方法
JP2011009549A (ja) 2009-06-26 2011-01-13 Toshiba Corp 半導体記憶装置
US9053802B2 (en) 2013-06-04 2015-06-09 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
JP6193828B2 (ja) 2014-09-09 2017-09-06 東芝メモリ株式会社 不揮発性記憶装置及びその製造方法
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020130338A1 (en) * 2001-03-15 2002-09-19 Micron Technology, Inc. Structures, methods, and systems for ferroelectric memory transistors
US20040057274A1 (en) * 2002-09-19 2004-03-25 Klaus Dimmler Ferroelectric transistor for storing two data bits
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method
US20130122609A1 (en) * 2006-08-03 2013-05-16 Micron Technology, Inc. Zr-SUBSTITUTED BaTiO3 FILMS
CN101154688A (zh) * 2006-09-29 2008-04-02 株式会社东芝 非易失性半导体存储器
CN101373711A (zh) * 2007-08-22 2009-02-25 旺宏电子股份有限公司 非易失性存储器的制造方法
CN102315173A (zh) * 2010-06-30 2012-01-11 中国科学院微电子研究所 三维多值非挥发存储器的制备方法
CN104471702A (zh) * 2012-06-05 2015-03-25 独立行政法人产业技术综合研究所 半导体铁电存储晶体管及其制造方法
US20170162250A1 (en) * 2015-12-03 2017-06-08 Namlab Ggmbh Multilevel Ferroelectric Memory Cell for an Integrated Circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113644078A (zh) * 2020-04-27 2021-11-12 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
CN113644078B (zh) * 2020-04-27 2024-03-08 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
WO2022006698A1 (zh) * 2020-07-06 2022-01-13 中国科学院微电子研究所 反铁电存储器

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