CN112652342B - 一种基于双极性rram的非易失性触发器 - Google Patents

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Abstract

本发明涉及触发器相关设备领域，尤其涉及一种基于双极性RRAM的非易失性触发器，如摘要附图所示，由PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM组成，输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q。本发明的基于双极性RRAM的非易失性触发器，解决了传统触发器在断电后数据不能保存，恢复供电后之前存储的数据不能恢复的问题。

Description

一种基于双极性RRAM的非易失性触发器
技术领域
本发明涉及触发器相关设备领域，尤其涉及一种基于双极性RRAM的非易失性触发器。
背景技术
触发器是时序逻辑电路中使用最多的单元之一，在目前集成电路广泛采用，由于传统的触发器在断电后数据不能保存，恢复供电后之前存储的数据不能恢复，因此导致微处理器等集成电路突然断电后未保存的数据会发生丢失，
RRAM（ResistiveRandomAccessMemory，阻变随机存储器）是通过改变其自身的电阻来存储数据信息的非易失性存储器件，其具有两个端口，双极性RRAM是指一类具有如下特征的RRAM：RRAM制造完成，第一次在两个端口之间施加一定的电压前，RRAM为高电阻状态，第一次施加电压的方向为正电压方向，对RRAM的两个端口之间施加一定的正电压时，RRAM的电阻降低，呈现低电阻状态；对RRAM的两个端口之间施加一定的负电压时，RRAM的电阻升高，呈现高电阻状态，断电后，双极性RRAM的电阻保持不变，
如申请号为202020063538.8的实用新型专利公开了一种基于RRAM的非易失性锁存器及集成电路，该电路提出了一种基于RRAM的非易失性锁存器，两个该锁存器可以构成一个触发器，但该电路需要专门的时序进行备份操作，通过备份操作将锁存器的值写入RRAM后才能保持锁存器的数据，该电路的操作时序不兼容传统CMOS锁存器的操作时序，需要的晶体管和RRAM数量多，不利于在大规模集成电路中使用，也不利于兼容传统CMOS集成电路。
发明内容
为解决上述背景技术中提出的问题。本发明提供了一种基于双极性RRAM的非易失性触发器，具有在断电时仍保存数据，恢复供电后保持之前存储数据不变的基于双极性RRAM的非易失性触发器的特点。
为了实现以上目的，本发明采用的技术方案为：一种基于双极性RRAM的非易失性触发器，包括PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM、输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q，其中，
所述PMOS晶体管1的漏极连接PMOS晶体管2的源极，所述PMOS晶体管1的源极连接电源VDD，所述PMOS晶体管1的栅极连接信号BPK，所述PMOS晶体管1的体连接电源VDD，所述PMOS晶体管2的漏极连接限流电阻R1的一端，所述PMOS晶体管2的源极连接PMOS晶体管1的漏极，所述PMOS晶体管2的栅极连接输入数据D，所述PMOS晶体管2的体连接电源VDD，所述PMOS晶体管3的漏极连接PMOS晶体管4的源极，所述PMOS晶体管3的源极连接电源VDD，所述PMOS晶体管3的栅极连接信号BPK，所述PMOS晶体管3的体连接电源VDD，所述PMOS晶体管4的漏极连接限流电阻R3的一端，所述PMOS晶体管4的源极连接PMOS晶体管3的漏极，所述PMOS晶体管4的栅极连接信号BD，所述PMOS晶体管4的体连接电源VDD；
所述PMOS晶体管5的漏极连接RRAM的端口A，所述PMOS晶体管5的源极连接电源VDD，所述PMOS晶体管5的栅极连接输入时钟PK，所述PMOS晶体管5的体连接电源VDD，所述NMOS晶体管1的漏极连接NMOS晶体管2的源极，所述NMOS晶体管1的源极连接地GND，所述NMOS晶体管1的栅极连接信号PK，所述NMOS晶体管1的体连接地GND；
所述NMOS晶体管2的漏极连接限流电阻R2的一端，所述NMOS晶体管2的源极连接NMOS晶体管1的漏极，NMOS晶体管2的栅极连接输入数据D，所述NMOS晶体管2的体连接地GND，所述NMOS晶体管3的漏极连接NMOS晶体管4的源极，所述NMOS晶体管3的源极连接地GND，所述NMOS晶体管3的栅极连接信号PK，所述NMOS晶体管3的体连接地GND；
所述NMOS晶体管4的漏极连接限流电阻R4的一端，所述NMOS晶体管4的源极连接NMOS晶体管3的漏极，所述NMOS晶体管4的栅极连接信号BD，所述NMOS晶体管4的体连接地GND，
所述NMOS晶体管5的漏极连接RRAM的端口B，所述NMOS晶体管5的源极连接参考电阻R5的一端，所述NMOS晶体管5的栅极连接信号BPK，所述NMOS晶体管5的体连接地GND，所述限流电阻R1的一端连接PMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A；
所述限流电阻R2的一端连接NMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A，所述限流电阻R3的一端连接PMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B；
所述限流电阻R4的一端连接NMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B，所述参考电阻R5的一端连接NMOS晶体管5的源极，另一端连接地GND，所述反相器1的输入端连接输入数据D，所述输出端连接信号BD，所述输入数据D通过反相器1产生反相数据信号BD；
所述反相器2的输入端连接输入时钟PK，所述输出端连接信号BPK，所述输入时钟PK通过反相器2产生反相时钟信号BPK，所述反相器3的输入端连接RRAM的端口B，且输出端连接反相器4的输入端，所述反相器4的输入端连接反相器3的输出端，且输出端连接输出数据Q，所述RRAM的端口A连接PMOS晶体管5的漏极、电阻R1的另一端和电阻R2的另一端，所述RRAM的端口B连接NMOS晶体管5的漏极、电阻R3的另一端、电阻R4的另一端以及反相器3的输入端。
进一步的，所述反相器电路包括一个PMOS晶体管和一个NMOS晶体管，如说明书附图2所示。其中，所述PMOS晶体管的源极和体连接电源VDD，所述漏极连接NMOS晶体管的漏极和输出端OUT，所述栅极连接输入端IN，所述NMOS晶体管的源极和体连接地GND，所述漏极连接PMOS晶体管的漏极和输出端OUT，所述栅极连接输入端IN。
进一步的，所述阻变随机存储器RRAM中的高电阻态阻值不小于低电阻态阻值的100倍。
进一步的，所述限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4的阻值与RRAM低电阻态阻值的比在0.05至1之间。
进一步的，所述参考电阻R5的阻值与RRAM低电阻态阻值的比在10至20之间。
本发明的有益效果为：
1、本发明的基于双极性RRAM的非易失性触发器，解决了传统触发器在断电后数据不能保存，恢复供电后之前存储的数据不能恢复的问题，本发明基于双极性RRAM的非易失性触发器可以在断电时仍保存数据，恢复供电后之前存储的数据不变。
2、本发明的基于双极性RRAM的非易失性触发器，可在电路断电后仍保存数据，恢复供电后之前存储的数据不变。
3、本发明的基于双极性RRAM的非易失性触发器，结构非常简单，其使用的晶体管和RRAM数量少，有利于在大规模集成电路中使用。
4、本发明的基于双极性RRAM的非易失性触发器，在操作时序与传统触发器基本一致，有利于兼容传统CMOS集成电路。
附图说明
图1为一种基于双极性RRAM的非易失性触发器的拓扑结构示意图。
图2为一种基于双极性RRAM的非易失性触发器的具体应用实例中反相器电路结构示意图。
图3为一种基于双极性RRAM的非易失性触发器的具体应用实例中可选的占空比调节电路结构示意图。
图4为一种基于双极性RRAM的非易失性触发器的写“1”初始化流程步骤结构示意图。
具体实施方式
为了使本领域技术人员更好地理解本发明的技术方案，下面结合附图对本发明进行详细描述，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。
如图1-图4所示，本发明的具体结构为：一种基于双极性RRAM的非易失性触发器，包括PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM、输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q，其中，
所述PMOS晶体管1的漏极连接PMOS晶体管2的源极，所述PMOS晶体管1的源极连接电源VDD，所述PMOS晶体管1的栅极连接信号BPK，所述PMOS晶体管1的体连接电源VDD，所述PMOS晶体管2的漏极连接限流电阻R1的一端，所述PMOS晶体管2的源极连接PMOS晶体管1的漏极，所述PMOS晶体管2的栅极连接输入数据D，所述PMOS晶体管2的体连接电源VDD，所述PMOS晶体管3的漏极连接PMOS晶体管4的源极，所述PMOS晶体管3的源极连接电源VDD，所述PMOS晶体管3的栅极连接信号BPK，所述PMOS晶体管3的体连接电源VDD，所述PMOS晶体管4的漏极连接限流电阻R3的一端，所述PMOS晶体管4的源极连接PMOS晶体管3的漏极，所述PMOS晶体管4的栅极连接信号BD，所述PMOS晶体管4的体连接电源VDD；
所述PMOS晶体管5的漏极连接RRAM的端口A，所述PMOS晶体管5的源极连接电源VDD，所述PMOS晶体管5的栅极连接输入时钟PK，所述PMOS晶体管5的体连接电源VDD，所述NMOS晶体管1的漏极连接NMOS晶体管2的源极，所述NMOS晶体管1的源极连接地GND，所述NMOS晶体管1的栅极连接信号PK，所述NMOS晶体管1的体连接地GND；
所述NMOS晶体管2的漏极连接限流电阻R2的一端，所述NMOS晶体管2的源极连接NMOS晶体管1的漏极，NMOS晶体管2的栅极连接输入数据D，所述NMOS晶体管2的体连接地GND，所述NMOS晶体管3的漏极连接NMOS晶体管4的源极，所述NMOS晶体管3的源极连接地GND，所述NMOS晶体管3的栅极连接信号PK，所述NMOS晶体管3的体连接地GND；
所述NMOS晶体管4的漏极连接限流电阻R4的一端，所述NMOS晶体管4的源极连接NMOS晶体管3的漏极，所述NMOS晶体管4的栅极连接信号BD，所述NMOS晶体管4的体连接地GND，
所述NMOS晶体管5的漏极连接RRAM的端口B，所述NMOS晶体管5的源极连接参考电阻R5的一端，所述NMOS晶体管5的栅极连接信号BPK，所述NMOS晶体管5的体连接地GND，所述限流电阻R1的一端连接PMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A；
所述限流电阻R2的一端连接NMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A，所述限流电阻R3的一端连接PMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B；
所述限流电阻R4的一端连接NMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B，所述参考电阻R5的一端连接NMOS晶体管5的源极，另一端连接地GND，所述反相器1的输入端连接输入数据D，所述输出端连接信号BD，所述输入数据D通过反相器1产生反相数据信号BD；
所述反相器2的输入端连接输入时钟PK，所述输出端连接信号BPK，所述输入时钟PK通过反相器2产生反相时钟信号BPK，所述反相器3的输入端连接RRAM的端口B，且输出端连接反相器4的输入端，所述反相器4的输入端连接反相器3的输出端，且输出端连接输出数据Q，所述RRAM的端口A连接PMOS晶体管5的漏极、电阻R1的另一端和电阻R2的另一端，所述RRAM的端口B连接NMOS晶体管5的漏极、电阻R3的另一端、电阻R4的另一端以及反相器3的输入端。
优选的，所述反相器电路包括一个PMOS晶体管和一个NMOS晶体管，其中，所述PMOS晶体管的源极和体连接电源VDD，所述漏极连接NMOS晶体管的漏极和输出端OUT，所述栅极连接输入端IN，所述NMOS晶体管的源极和体连接地GND，所述漏极连接PMOS晶体管的漏极和输出端OUT，所述栅极连接输入端IN。
优选的，所述阻变随机存储器RRAM中的高电阻态阻值不小于低电阻态阻值的100倍。
优选的，所述限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4的阻值与RRAM低电阻态阻值的比在0.05至1之间。
优选的，所述参考电阻R5的阻值与RRAM低电阻态阻值的比在10至20之间。
具体的，基于双极性RRAM的非易失性触发器电路在制造完成第一次写入数据前，内部RRAM处于高电阻态，由于RRAM高电阻态电阻远大于参考电阻R5，节点B为低电平，输出Q为低电平（逻辑“0”），为保证后续正确写入数据，需对触发器进行写“1”初始化。
写“1”初始化流程为：
步骤S101：置输入时钟PK为低电平（逻辑“0“），置输入D为高电平（逻辑”1“）或低电平（逻辑”0“）；
步骤S102：对电源VDD上电；此时，PMOS晶体管1和PMOS晶体管3截止，NMOS晶体管1和NMOS晶体管3截止，PMOS晶体管5和NMOS晶体管5导通，由于RRAM高电阻态电阻远大于参考电阻R5，节点B为低电平，输出端Q为低电平；
步骤S103：置输入D为高电平（逻辑”1“）；
步骤S104：置输入时钟PK为高电平，保持时间T；此时，由于D为高电平（逻辑“1”），则PMOS晶体管1导通，PMOS晶体管2截止，NMOS晶体管1和NMOS晶体管2导通，PMOS晶体管3和PMOS晶体管4导通，NMOS晶体管3导通，NMOS晶体管4截止，于是，RRAM的端口A通过限流电阻R2接地GND，RRAM的端口B通过限流电阻R3接电源VDD，RRAM从高电阻态转变为低电阻态，正电压方向为B到A；由于RRAM低电阻态电阻远大于限流电阻R2和R3，节点B为高电平，输出端Q为高电平（逻辑”1“）；
步骤S105：置输入时钟PK为低电平，初始化完成；此时，PMOS晶体管1和PMOS晶体管3截止，NMOS晶体管1和NMOS晶体管3截止，PMOS晶体管5和NMOS晶体管5导通，由于RRAM低电阻态电阻远小于参考电阻R5，节点B为高电平，输出端Q为高电平（逻辑”1“）。
通过采用上述方案，本发明基于双极性RRAM的非易失性触发器电路工作过程如下：
如果输入数据D为高电平（逻辑“1”），则当输入时钟PK从低电平转为高电平并维持保持时间T期间，PMOS晶体管1导通，PMOS晶体管2截止，NMOS晶体管1和NMOS晶体管2导通，PMOS晶体管3和PMOS晶体管4导通，NMOS晶体管3导通，NMOS晶体管4截止，于是，RRAM的端口A通过限流电阻R2接地GND，RRAM的端口B通过限流电阻R3接电源VDD，电压方向为B到A，电压方向与正电压方向一致，则RRAM为低电阻态，由于RRAM低电阻态电阻远大于限流电阻R2和R3，节点B为高电平，输出端Q为高电平（逻辑“1”）；接下来输入时钟PK从高电平转为低电平后，PMOS晶体管1和PMOS晶体管3截止，NMOS晶体管1和NMOS晶体管3截止，PMOS晶体管5和NMOS晶体管5导通，由于RRAM保持为低电阻态，RRAM低电阻态电阻远小于参考电阻R5，节点B为高电平，输出端Q为高电平（逻辑“1”）；
如果输入数据D为低电平（逻辑“0”），则当输入时钟PK从低电平转为高电平并维持保持时间T期间，PMOS晶体管1和PMOS晶体管2导通，NMOS晶体管1导通，NMOS晶体管2截止，PMOS晶体管3导通，PMOS晶体管4截止，NMOS晶体管3和NMOS晶体管4导通，于是，RRAM的端口A通过限流电阻R1接电源VDD，RRAM的端口B通过限流电阻R4接地GND，电压方向为A到B，电压方向与正电压方向相反，则RRAM为高电阻态，由于RRAM高电阻态电阻远大于限流电阻R2和R3，节点B为低电平，输出端Q为低电平（逻辑“0”）；接下来输入时钟PK从高电平转为低电平后，PMOS晶体管1和PMOS晶体管3截止，NMOS晶体管1和NMOS晶体管3截止，PMOS晶体管5和NMOS晶体管5导通，由于RRAM保持为高电阻态，RRAM高电阻态电阻远大于参考电阻R5，节点B为低电平，输出端Q为低电平（逻辑“0”）；
如果电路断电，RRAM的电阻保持不变，上电后仍能恢复正确输出；
输入时钟PK的高电平保持时间T为保证RRAM电阻态正确转变的时间；这可能会导致输入时钟PK的占空比不为50%；为更便于兼容传统的50%占空比的触发器输入时钟，优选地，可采用时钟占空比调节电路，将50%占空比的输入时钟调节为高电平保持时间可保证RRAM电阻态正确转变的时钟信号；
在具体应用时中，一种可选的占空比调节电路如图3所示；输入时钟CK为50%占空比的时钟；CK通过延迟单元和一个反相器后，与自身进行与操作后输出时钟PK，则PK的高电平时间为延时单元的延时时间；其中一种延时单元的实现为N个反相器的串联，N为偶数。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实例的说明只是用于帮助理解本发明的方法及其核心思想。以上所述仅是本发明的优选实施方式，应当指出，由于文字表达的有限性，而客观上存在无限的具体结构，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进、润饰或变化，也可以将上述技术特征以适当的方式进行组合；这些改进润饰、变化或组合，或未经改进将发明的构思和技术方案直接应用于其它场合的，均应视为本发明的保护范围。

Claims (5)

1.一种基于双极性RRAM的非易失性触发器，由PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM组成，输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q，其中，
所述PMOS晶体管1的漏极连接PMOS晶体管2的源极，所述PMOS晶体管1的源极连接电源VDD，所述PMOS晶体管1的栅极连接信号BPK，所述PMOS晶体管1的体连接电源VDD，所述PMOS晶体管2的漏极连接限流电阻R1的一端，所述PMOS晶体管2的源极连接PMOS晶体管1的漏极，所述PMOS晶体管2的栅极连接输入数据D，所述PMOS晶体管2的体连接电源VDD，所述PMOS晶体管3的漏极连接PMOS晶体管4的源极，所述PMOS晶体管3的源极连接电源VDD，所述PMOS晶体管3的栅极连接信号BPK，所述PMOS晶体管3的体连接电源VDD，所述PMOS晶体管4的漏极连接限流电阻R3的一端，所述PMOS晶体管4的源极连接PMOS晶体管3的漏极，所述PMOS晶体管4的栅极连接信号BD，所述PMOS晶体管4的体连接电源VDD；
所述PMOS晶体管5的漏极连接RRAM的端口A，所述PMOS晶体管5的源极连接电源VDD，所述PMOS晶体管5的栅极连接输入时钟PK，所述PMOS晶体管5的体连接电源VDD，所述NMOS晶体管1的漏极连接NMOS晶体管2的源极，所述NMOS晶体管1的源极连接地GND，所述NMOS晶体管1的栅极连接信号PK，所述NMOS晶体管1的体连接地GND；
所述NMOS晶体管2的漏极连接限流电阻R2的一端，所述NMOS晶体管2的源极连接NMOS晶体管1的漏极，NMOS晶体管2的栅极连接输入数据D，所述NMOS晶体管2的体连接地GND，所述NMOS晶体管3的漏极连接NMOS晶体管4的源极，所述NMOS晶体管3的源极连接地GND，所述NMOS晶体管3的栅极连接信号PK，所述NMOS晶体管3的体连接地GND；
所述NMOS晶体管4的漏极连接限流电阻R4的一端，所述NMOS晶体管4的源极连接NMOS晶体管3的漏极，所述NMOS晶体管4的栅极连接信号BD，所述NMOS晶体管4的体连接地GND，
所述NMOS晶体管5的漏极连接RRAM的端口B，所述NMOS晶体管5的源极连接参考电阻R5的一端，所述NMOS晶体管5的栅极连接信号BPK，所述NMOS晶体管5的体连接地GND，所述限流电阻R1的一端连接PMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A；
所述限流电阻R2的一端连接NMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A，所述限流电阻R3的一端连接PMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B；
所述限流电阻R4的一端连接NMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B，所述参考电阻R5的一端连接NMOS晶体管5的源极，另一端连接地GND，所述反相器1的输入端连接输入数据D，所述输出端连接信号BD，所述输入数据D通过反相器1产生反相数据信号BD；
所述反相器2的输入端连接输入时钟PK，所述输出端连接信号BPK，所述输入时钟PK通过反相器2产生反相时钟信号BPK，所述反相器3的输入端连接RRAM的端口B，且输出端连接反相器4的输入端，所述反相器4的输入端连接反相器3的输出端，且输出端连接输出数据Q，所述RRAM的端口A连接PMOS晶体管5的漏极、电阻R1的另一端和电阻R2的另一端，所述RRAM的端口B连接NMOS晶体管5的漏极、电阻R3的另一端、电阻R4的另一端以及反相器3的输入端。
2.根据权利要求1所述的一种基于双极性RRAM的非易失性触发器，其特征在于：所述反相器电路由一个PMOS晶体管和一个NMOS晶体管组成，其中，所述PMOS晶体管的源极和体连接电源VDD，漏极连接NMOS晶体管的漏极和输出端OUT，栅极连接输入端IN，所述NMOS晶体管的源极和体连接地GND，所述漏极连接PMOS晶体管的漏极和输出端OUT，栅极连接输入端IN。
3.根据权利要求1所述的一种基于双极性RRAM的非易失性触发器，其特征在于：所述阻变随机存储器RRAM中的高电阻态阻值不小于低电阻态阻值的100倍。
4.根据权利要求1所述的一种基于双极性RRAM的非易失性触发器，其特征在于：所述限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4的阻值与RRAM低电阻态阻值的比在0.05至1之间。
5.根据权利要求1所述的一种基于双极性RRAM的非易失性触发器，其特征在于：所述参考电阻R5的阻值与RRAM低电阻态阻值的比在10至20之间。
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