CN101542632A - 电阻变化型存储装置 - Google Patents

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Abstract

本发明提供电阻变化型存储装置，该电阻变化型存储装置(100)具有与各可变电阻层(114)串联连接并且阈值电压为VF的电流抑制元件(116)，在数据的写入或读出时，在与选择非易失性存储元件对应的第一配线(WL)上施加第一电压V1，在与选择非易失性存储元件对应的第二配线(BL)上施加第二电压V2，在与选择非易失性存储元件不对应的第一配线(WL)上施加第三电压V3，在与选择非易失性存储元件不对应的第二配线(BL)上施加第四电压V4，以V5＝(V1+V2)/2作为第五电压V5，满足V2≤V3＜V5和V5＜V4≤V1，并且满足(V1－V4)＜VF或(V3－V2)＜VF。

Description

电阻变化型存储装置
技术领域
本发明涉及电阻变化型存储装置。更详细地说，涉及一种使用电阻状态根据电信号的施加而变化的非易失性存储元件的电阻变化型存储装置。
背景技术
近年来，随着半导体微加工技术的进步，存储装置(存储器)的高密度化、大容量化显著发展。在非易失性存储装置的领域中，FLASH存储器的技术进步显著，成本也逐渐降低。特别是，FLASH存储器的成本年年降低。在这样的背景下，使用FLASH存储器的系统能够在从内置于家电产品等中的程序储存器件到存储音乐、图像、动画等数据的数据储存器件的众多领域中被利用。通过进一步削减成本，能够期待非易失性存储装置在多个领域中的应用。现有的非易失性存储装置的成本降低是通过FLASH存储器的制造技术的进步而实现的。但是，近年来，据说使用浮动栅的FLASH存储器的微细化濒临极限。在这样的状况下，从实现进一步的单元面积的缩小和成本降低的观点出发，新型的非易失性存储装置受到关注。作为新型的非易失性存储装置，具有代表性的是利用强电介质的FeRAM、利用磁的MRAM、利用相变化的PRAM、作为电阻变化型存储装置的ReRAM等。
制造电阻变化型存储装置的存储元件(电阻变化型元件)时，使用在电阻变化膜中具有二元类过渡金属氧化物、钙钛矿型氧化物的电阻变化型材料。电阻变化型元件根据电阻变化膜的电阻(例如高电阻状态和低电阻状态)进行非易失性的存储。用于使电阻变化膜的电阻状态产生变化的偏压条件根据电阻变化型材料的不同而各有不同。例如，已知通过切换施加在电阻变化膜的两侧的电脉冲的方向而进行二值变化的双极型的电阻变化材料。另外，也已知利用同一极性的电脉冲的强度(电压)、脉冲宽度(时间)的不同而进行二值变化的单极型的电阻变化材料。例如在专利文献1中公开了使用单极型的电阻变化材料和单向二极管的电阻变化型存储装置。
在专利文献2中，表示了使用双极型的电阻变化型元件的交叉点型的电阻变化型存储装置。在该电阻变化型存储装置中，在数据写入时，对选择位线施加Vpp，对选择字线施加Vss(0V)，对非选择字线和非选择位线施加1/2Vpp。另外，在数据删除时，对选择字线施加Vpp，对选择位线施加Vss(0V)，对非选择字线和非选择位线施加Vpp/2。
专利文献1：日本特开2001-127263号公报
专利文献2：日本特开2006-203098号公报
发明内容
但是，上述现有的结构中，具有写入动作和读出动作的可靠性并不高问题。本发明是鉴于上述问题而提出的，其目的在于提供一种能够提高写入动作和读出动作的可靠性的电阻变化型存储装置。
本发明人为了解决上述问题而进行了锐意研究。结果发现如下情况。
在专利文献2中，公开了应用变阻器(varistor)作为电流抑制元件的交叉点型的电阻变化型存储装置。一般地，在交叉点型的电阻变化型存储装置中，作为电流抑制元件应用二极管。二极管具有电流相对于电压以指数函数的方式增加的特性。即使被施加的电压比阈值电压Vth低，流过二极管的电流值也并非完全为零。在如专利文献2所示的在非选择的存储器单元上施加Vpp/2的电位差的情况下，若采用Schottky MIM型的二极管模式，则流过非选择单元的电流为流过选择单元的电流的百分之一到千分之一的程度。在大规模的存储器阵列中，由于在一行或一列上配设有成百上千的存储器单元，所以流过与选择位线或选择字线连接的非选择单元的电流(漏电流)与流过选择单元的电流值相比较，并非可以忽略。
若漏电流不能够忽略，则会产生各种问题。在写入动作中，同时考虑到因流过非选择单元的漏电流导致的电位下降，产生向选择存储器单元施加写入电压的必要。若电压不充分，则存在写入动作不能够可靠地进行等的问题。另外，若使电压过高，则存在导致对非选择单元的干扰和电流消耗的增大的情况。在读出动作中也存在问题。流过选择位线、选择字线的电流为流过选择单元的电流与漏电流相加的值。由于漏电流，导致在高电阻状态和低电阻状态之间，读出时被检测出的电流的差相对减少，读出动作的可靠性降低。
Vpp根据用于使电阻变化型元件的电阻状态变化所需要的电压和由电流抑制元件的电阻值(电流容量)决定的电压值的合计值决定。电流抑制元件的阈值电压Vth主要由电流抑制元件的电流-电压特性决定。但是，分别调整电阻变化型元件和电流抑制元件的特性来满足写入动作和读出动作的电压、电流的条件是很困难的。如果能够积极地减小漏电流量，则电阻变化型存储装置的设计将飞跃性地变得容易。具体地说，将施加于非选择位线的电压控制为相比于专利文献2的值(Vpp/2)更接近施加于选择字线的电压(Vpp)的值，并且将施加于非选择字线的电压控制为相比于专利文献2的值(Vpp/2)更接近施加于选择位线的电压(Vss)的值。通过这样的结构，能够使施加在与选择字线和选择位线相连接的存储器单元上的电压变小，能够减少漏电流。
进一步，设电流抑制元件的阈值为VF，若控制为满足(V1-V4)＜VF或(V3-V2)＜VF，则能够使漏电流量实质上为零。
即，为了解决上述问题，本发明的电阻变化型存储装置，其包括存储器阵列；在第一配线或第二配线上施加第一电压的第一电压源；在第一配线或第二配线上施加第二电压的第二电压源；在第一配线或第二配线上施加第三电压的第三电压源；和在第一配线或第二配线上施加第四电压的第四电压源，该存储器阵列包括：在第一平面内相互平行地形成的多个第一配线；在与上述第一平面平行的第二平面内相互平行并且与上述多个第一配线立体交叉地形成的多个第二配线；与上述多个第一配线和上述多个第二配线的立体交叉点的各个对应设置、并且具有电阻值根据施加在对应的第一配线与对应的第二配线之间的电信号可逆地变化的可变电阻层的非易失性存储元件；和与各个上述立体交叉点对应设置、并且与上述可变电阻层串联连接的电流抑制元件，其中，所述可变电阻层具有下述特性：在处于高电阻状态的情况下，在其两端施加作为规定的电压的低电阻化电压时，从高电阻状态向低电阻状态变化；在处于低电阻状态的情况下，在其两端施加作为具有与低电阻化电压不同的极性的规定的电压的高电阻化电压时，从低电阻状态向高电阻状态变化，所述电流抑制元件具有非线性且双向的电流特性，即，如果在其两端施加的电压的绝对值超过阈值VF则电阻值急剧减少，并且，电流与该施加的电压的极性相对应地双向流动，在设第一～第四电压分别为V1～V4，以V5＝(V1+V2)/2作为第五电压时，满足V2≤V3＜V5＜V4≤V1，并且满足(V1-V4)＜VF或(V3-V2)＜VF，该电阻变化型存储装置还包括构成为相对于作为应该写入数据或应该读出数据的非易失性存储元件的选择非易失性存储元件进行以下的A和B的动作的控制装置，
A：在与选择非易失性存储元件相对应的第一配线上连接第一电压源，在与选择非易失性存储元件相对应的第二配线上连接第二电压源，在与选择非易失性存储元件不对应的第一配线上连接第三电压源，在与选择非易失性存储元件不对应的第二配线上连接第四电压源；
B：在与选择非易失性存储元件相对应的第二配线上连接第一电压源，在与选择非易失性存储元件相对应的第一配线上连接第二电压源，在与选择非易失性存储元件不对应的第二配线上连接第三电压源，在与选择非易失性存储元件不对应的第一配线上连接第四电压源。
在上述的结构中，在电阻变化型存储装置中，能够抑制从与选择非易失性存储元件连接的配线向未被选择的非易失性存储元件流动的电流，能够提高写入动作和读出动作的可靠性。
还可以构成为，在上述的电阻变化型存储装置中，进一步设置有根据上述控制装置的控制输出电脉冲的脉冲产生电路，上述控制装置在上述脉冲产生电路输出电脉冲的期间进行上述A或B的动作，在上述脉冲产生电路输出电脉冲的期间进行上述A的动作的情况下，在上述脉冲产生电路不输出电脉冲的期间，在全部的第一配线上连接第三电压源，在全部的第二配线上连接第四电压源，在上述脉冲产生电路输出电脉冲的期间进行上述B的动作的情况下，在上述脉冲产生电路不输出电脉冲的期间，在全部的第一配线上连接第四电压源，在全部的第二配线上连接第三电压源。
在这样的结构中，在电阻变化型存储装置中，能够使用简单的电路，提高写入动作和读出动作的可靠性。
还可以构成为，在上述的电阻变化型存储装置中，进一步设置有：根据上述控制装置的控制输出电脉冲的脉冲产生电路；和施加上述第五电压的第五电压源，上述控制装置在上述脉冲产生电路输出电脉冲的期间进行上述A或B的动作，在上述脉冲产生电路不输出电脉冲的期间，在全部的第一配线和全部的第二配线上连接第五电压源。
在这样的结构中，在电阻变化型存储装置中，能够提高写入动作和读出动作的可靠性，并且能够抑制电力消耗。
还可以构成为，在上述的电阻变化型存储装置中，进一步设置有：根据上述控制装置的控制输出电脉冲的脉冲产生电路；用于使第一配线择一地与第三电压源和第四电压源连接的第一非选择用开关元件；以及用于使第二配线择一地与第三电压源和第四电压源连接的第二非选择用开关元件，上述控制装置在上述脉冲产生电路输出电脉冲的期间进行上述A或B的动作，同时将与选择非易失性存储元件不对应的第一非选择用开关元件和与选择非易失性存储元件不对应的第二非选择用开关元件控制为高阻抗状态，在上述脉冲产生电路输出电脉冲的期间进行上述A的动作的情况下，在上述脉冲产生电路不输出电脉冲的期间，控制第一非选择用开关元件在全部的第一配线上连接第三电压源，控制第二非选择用开关元件在全部的第二配线上连接第四电压源，在上述脉冲产生电路输出电脉冲的期间进行上述B的动作的情况下，在上述脉冲产生电路不输出电脉冲的期间，控制第一非选择用开关元件在全部的第一配线上连接第四电压源，控制第二非选择用开关元件在全部的第二配线上连接第三电压源。
在这样的结构中，在电阻变化型存储装置中，能够提高写入动作和读出动作的可靠性，并且能够抑制电力消耗。
还可以构成为，在上述的电阻变化型存储装置中，V1与V2的电压差的绝对值比用于使上述非易失性存储元件从高电阻状态向低电阻状态变化所需要的电压的绝对值和用于使上述非易失性存储元件从低电阻状态向高电阻状态变化所需要的电压的绝对值中的任一个均大，上述控制装置在删除模式中，对应该写入数据的全部非易失性存储元件进行上述A的动作和上述B的动作中的任一个。
在这样的结构中，因为在写入数据时首先删除数据，所以没有在程序模式(program mode)中切换写入电压的必要。
还可以构成为，在上述的电阻变化型存储装置中，V1与V2的电压差的绝对值比用于使上述非易失性存储元件从高电阻状态向低电阻状态变化所需要的电压的绝对值和用于使上述非易失性存储元件从低电阻状态向高电阻状态变化所需要的电压的绝对值中的任一个均大，上述控制装置在程序模式中，对应该写入数据的全部非易失性存储元件进行上述A的动作和上述B的动作中的任一个。
在上述的结构中，能够仅通过切换连接的电压源而简单地切换删除模式和程序模式。
还可以构成为，在上述的电阻变化型存储装置中，V1与V2的电压差的绝对值比用于使上述非易失性存储元件从高电阻状态向低电阻状态变化所需要的电压的绝对值和用于使上述非易失性存储元件从低电阻状态向高电阻状态变化所需要的电压的绝对值中的任一个均小，上述控制装置在读出模式中，对应该读出数据的全部非易失性存储元件进行上述A的动作和上述B的动作中的任一个。
在这样的结构中，因为以使得非易失性存储元件的电阻状态不变化的方式调整V1和V2的电压差，所以能够不破坏已写入的值地进行读出。
还可以构成为，在上述的电阻变化型存储装置中，第一电压源、第二电压源、第三电压源和第四电压源分别能够择一地输出多个电压。
在这样的结构中，能够从各电压源输出多个电压。例如，能够通过切换写入时的电压和读出时的电压，可靠地进行写入动作和读出动作。
还可以是，在上述的电阻变化型存储装置中，第一电压源、第二电压源、第三电压源和第四电压源分别具有多个电压产生器。
在这样的结构中，能够从各电压源输出多个电压。例如，能够通过切换写入时的电压和读出时的电压，可靠地进行写入动作和读出动作。
在上述的电阻变化型存储装置中，第二电压源可以是输出0V的电压源。
在这样的结构中，通过将接地点利用作一个电压源，能够使电路结构简化。
还可以构成为，在上述的电阻变化型存储装置中，上述控制装置在备用模式中，将第一电压V1、第二电压V2、第三电压V3和第四电压V4控制为相等的值。
在这样的结构中，能够削减备用模式中的电力消耗。
在上述的电阻变化型存储装置中，可以是，V1和V2被设定为，使得施加在上述可变电阻层上的电压的绝对值，在使上述可变电阻层从低电阻状态向高电阻状态变化时比在使上述可变电阻层从高电阻状态向低电阻状态变化时更大。另外，也可以是，V1和V2被设定为，使得(V1-V2)的绝对值，在使上述可变电阻层从低电阻状态向高电阻状态变化时比在使上述可变电阻层从高电阻状态向低电阻状态变化时更大。
使上述可变电阻层电阻变化时施加的电压的绝对值，必须是从低电阻状态向高电阻状态变化时比从高电阻状态向低电阻状态变化时大，因此，通过如上所述地设定V1、V2，能够实现从低电阻状态向高电阻状态的可靠且充分的电阻变化，能够进行稳定的写入动作。
还可以构成为，在上述的电阻变化型存储装置中，上述非易失性存储元件具有可变电阻层，上述可变电阻层至少含有钽氧化物，在将该钽氧化物表示为TaOx时，满足0.8≤x≤1.9。
在这样的结构中，因为钽氧化物具有作为可变电阻材料的良好的特性，所以能够进一步提高动作的可靠性。
还可以是，在上述的电阻变化型存储装置中，上述电流抑制元件具有电流抑制层，上述电流抑制层由SiNx(0.2≤x≤0.7)构成。
在这样的结构中，能够实现电流抑制元件的良好的导通/断开(on/off)比，能够进行稳定的写入动作和读出动作。
在上述的电阻变化型存储装置中，上述存储器阵列可以叠层有多个。
在这样的结构中，能够实现超大容量的非易失性存储器。
还可以构成为，在上述的电阻变化型存储装置中，第一电压源、第二电压源、第三电压源和第四电压源分别具有对输出电压进行掩蔽(mask)调整的电压调整电路。
在这样的结构中，能够通过屏蔽调整容易地输出多个电压。
在上述的电阻变化型存储装置中，第一电压源、第二电压源、第三电压源和第四电压源分别具有对输出电压进行熔丝(fuse)调整的电压调整电路。
在这样的结构中，通过熔丝调整能够容易地输出多个电压。
另外，本发明的电阻变化型存储装置的控制方法是包括存储器阵列的电阻变化型存储装置的控制方法，该存储器阵列包括：在第一平面内相互平行地形成的多个第一配线；在与上述第一平面平行的第二平面内相互平行并且与上述多个第一配线立体交叉地形成的多个第二配线；以及与上述多个第一配线和上述多个第二配线的立体交叉点的各个对应设置的非易失性存储元件，其中，在以应该写入数据或应该读出数据的非易失性存储元件作为选择非易失性存储元件时，在与选择非易失性存储元件相对应的第一配线上施加第一电压，在与选择非易失性存储元件相对应的第二配线上施加第二电压，在与选择非易失性存储元件不对应的第一配线上施加第三电压，在与选择非易失性存储元件不对应的第二配线上施加第四电压，设第一～第四电压分别为V1～V4，以V5＝(V1+V2)/2作为第五电压V5，满足V2≤V3＜V5和V5＜V4≤V1。
在这样的方法中，在电阻变化型存储装置中，能够抑制从与选择非易失性存储元件连接的配线向未被选择的非易失性存储元件流动的电流，能够提高写入动作和读出动作的可靠性。
本发明的上述目的、其他目的、特征和优点，能够根据参照附图的以下优选的实施方式的详细说明而变得明确。
〔发明效果〕
本发明具有上述结构，能够达到在电阻变化型存储装置中提高写入动作和读出动作的可靠性的效果。
附图说明
图1是表示本发明的第一实施方式的电阻变化型存储装置的概略结构的一个例子的框图。
图2是表示图1的A部的结构(四比特的量的结构)的立体图。
图3是表示本发明的第一实施方式的电阻变化型存储装置100所具有的存储器单元110的结构的截面图。
图4(a)～图4(e)是表示本发明的第一实施方式的非易失性存储元件所具有的存储器单元的变形例的结构的截面图。
图5是表示本发明的第一实施方式的非易失性存储元件的电流-电压特性的一个例子的图。
图6是表示制造工序中的溅射气体中的O2流量比(溅射气体中的O2的流量比率)与由RBS法分析得到的Ta氧化物层的氧含有率(原子比)的关系的图。
图7是表示在由氧化Ta构成可变电阻层的情况下的制造工序中的溅射气体中的O2流量比与可变电阻层的电阻率的关系的图。
图8是表示在由氧化Ta构成可变电阻层的情况下的由RBS法分析得到的可变电阻层的氧含有率(原子比)与可变电阻层的电阻率的关系的图。
图9是说明可变电阻层的氧含有率为45～65atm％的组成范围时的电阻变化特性的图，其中图9(a)为氧含有率与电阻率的关系的图，图9(b)为氧含有率为45atm％的情况下的脉冲施加次数与电阻值的关系的图，图9(c)为氧含有率为65atm％的情况下的脉冲施加次数与电阻值的关系的图。
图10是表示通过卢瑟福后方散射分光法对使氮气的流量比变化而进行成膜所得到的六种SiNx膜的x的值进行测定的结果的相关曲线图。
图11是表示对包括由SiNx构成的膜厚20nm的电流抑制层和由铂(Pt)构成的一对电极的电流抑制元件的电流-电压特性进行测定的结果的特性曲线图。
图12是表示对包括由SiNx构成的膜厚10nm的电流抑制层和由氮化钽(TaN)构成的一对电极的电流抑制元件的电流-电压特性进行测定的结果的特性曲线图。
图13是表示通过实验求得的利用SiNx构成电流抑制元件的电流抑制层的情况下的x的值与导通/断开比的关系的结果的相关曲线图。
图14是表示本发明的第一实施方式的非易失性存储元件129的电压-电流特性的一个例子的图。
图15是表示本发明的第一实施方式的电流抑制元件116的电压-电流特性的一个例子的图。
图16是表示本发明的第一实施方式的存储器单元110的电压-电流特性的一个例子的图。
图17是表示本发明的第一实施方式的行译码器/驱动器103的驱动器部分的电路结构的一个例子的电路图。
图18是表示本发明的第一实施方式的列译码器/驱动器104的驱动器部分的电路结构的一个例子的电路图。
图19是表示第一电源121的电路结构的一个例子的电路图。
图20是表示在本发明的第一实施方式中施加在字线和位线上的电压的一个例子的时序图，图20(a)～(d)分别表示各动作模式，即，图20(a)表示删除模式、图20(b)表示程序模式、图20(c)表示读出模式、图20(d)表示备用模式。
图21是表示在本发明的第一实施方式中，选择了与位线BL1和字线WL1连接的存储器单元MC11的情况下的存储器阵列102的等效电路图。
图22是表示在图1的结构中在非选择位线和非选择字线上施加中间电压的情况下的施加在字线和位线上的电压的一个例子的时序图，图22(a)～(d)分别表示各动作模式，即，图22(a)表示删除模式、图22(b)表示程序模式、图22(c)表示读出模式、图22(d)表示备用模式。
图23是表示在本发明的第一实施方式的电阻变化型存储装置中，在选择位线和选择字线上分别施加2V和0V的情况下，非选择字线的电位与流过副通路的电流的合计值的关系的图。
图24是表示在本发明的第一实施方式的变形例中，多层化结构的电阻变化型存储装置所具有的存储器阵列的结构的立体图。
图25是表示本发明的变形例的电阻变化型存储装置100′的结构的框图。
图26是表示本发明的第二实施方式的电阻变化型存储装置的概略结构的一个例子的框图。
图27是表示本发明的第二实施方式的行译码器/驱动器141的驱动器部分的电路结构的一个例子的电路图。
图28是表示本发明的第二实施方式的列译码器/驱动器142的驱动器部分的电路结构的一个例子的电路图。
图29是表示在本发明的第二实施方式中施加在字线和位线上的电压的一个例子的时序图，图29(a)～(d)分别表示各动作模式，即，图29(a)表示删除模式、图29(b)表示程序模式、图29(c)表示读出模式、图29(d)表示备用模式。
图30是表示在本发明的第三实施方式中施加在字线和位线上的电压的一个例子的时序图，图30(a)～(d)分别表示各动作模式，即，图30(a)表示删除模式、图30(b)表示程序模式、图30(c)表示读出模式、图29(d)表示备用模式。
符号说明
100电阻变化型存储装置
101存储器主体部
102存储器阵列
103行选择电路/驱动器
104列选择电路/驱动器
105写入电路
106读出放大器(sense amplifier)
107数据输入输出电路
108地址输入电路
109控制电路
110存储器单元
111上部配线
112下部配线
113上部电极
114可变电阻层
115内部电极
116电流抑制元件
117下部电极
118脉冲产生电路
119电源电路
120切换开关
121第一电源
122第二电源
122′被接地的电压源
123第三电源
124第四电源
125第一开关
126第二开关
127第三开关
128第四开关
129非易失性存储元件
130运算放大器
131基准电压产生器
132P沟道型晶体管
133N沟道型晶体管
134P沟道型晶体管
135N沟道型晶体管
136P沟道型晶体管
137N沟道型晶体管
138P沟道型晶体管
139N沟道型晶体管
140第五电源
141行译码器/驱动器
142列译码器/驱动器
143P沟道型晶体管
144N沟道型晶体管
145P沟道型晶体管
146N沟道型晶体管
150第一非选择存储器单元组
151与非选择字线对应的节点
152第二非选择存储器单元组
153与非选择位线对应的节点
154第三非选择存储器单元组
200电阻变化型存储装置
211上部配线
212下部配线
213上部电极
214可变电阻层
215内部电极
216电流抑制元件
217下部电极
218欧姆电阻层
219第二可变电阻层
MC11、MC12、...、MCnm存储器单元
BL1、BL2、...、BLn位线
BVD非选择电压供给线
BVS选择电压供给线
BLD1、BLD2、...、BLDn非选择信号输入线
BLS1、BLS2、...、BLSn选择信号输入线
BID1、BID2、...、BIDn反相器(inverter)
BIS1、BIS2、...、BISn反相器
BCD1、BCD2、...、BCDn非选择用开关元件
BCS1、BCS2、...、BCSn选择用开关元件
BVM中间电压供给线
BLM1、BLM2、...、BLMm中间电压信号输入线
BIM1、BIM2、...、BIMm反相器
BCM1、BCM2、...、BCMm中间电压选择用开关元件
WL1、WL2、...、WLm字线
WVD非选择电压供给线
WVS选择电压供给线
WLD1、WLD2、...、WLDm非选择信号输入线
WLS1、WLS2、...、WLSm选择信号输入线
WID1、WID2、...、WIDm反相器
WIS1、WIS2、...、WISm反相器
WCD1、WCD2、...、WCDm非选择用开关元件
WCS1、WCS2、...、WCSm选择用开关元件
WVM中间电压供给线
WLM1、WLM2、...、WLMm中间电压信号输入线
WIM1、WIM2、...、WIMm反相器
WCM1、WCM2、...、WCMm中间电压选择用开关元件
具体实施方式
以下参照附图说明本发明的优选实施方式。
(第一实施方式)
第一实施方式的电阻变化型存储装置是在字线和位线的交点(立体交叉点)上配置有非易失性存储元件的所谓交叉点型的存储装置。
〔装置的整体结构〕
图1是表示本发明的第一实施方式的电阻变化型存储装置的概略结构的一个例子的框图。另外，图2是表示图1的A部的结构(四比特的量的结构)的立体图。
如图1所示，本实施方式的电阻变化型存储装置100，在基板上具有存储器主体部101、接收从外部输入的地址信号的地址输入电路108、根据从外部输入的控制信号控制存储器主体部101等的动作的控制电路109、根据控制电路109的控制输出规定的电脉冲的脉冲产生电路118、能够输出多个电压的电源电路119、和切换从电源电路119输出的电压并供给存储器主体部101的切换开关120。
存储器主体部101包括：存储器阵列102；行译码器/驱动器103；列译码器/驱动器104；用于进行信息的写入(删除和程序)的写入电路105；检测流过被选择的位线(选择位线)的电流量，并判定是“1”或“0”的读出放大器106；和通过端子DQ进行输入输出数据的输入输出处理的数据输入输出电路107。
如图1和图2所示，存储器阵列102在基板之上设置有：在与基板平行的第一平面内相互平行地形成的m条字线WL1、WL2、WL3、...、WLm(第一配线)；和在这些多个字线WL1、WL2、WL3、...、WLm的上方，在与第一平面平行的第二平面内相互平行并且与多个字线WL1、WL2、WL3、...、WLm立体交叉地形成的n条位线BL1、BL2、BL3、...、BLn(第二配线)。字线和位线例如能够是铜配线。
与多个字线WL1、WL2、WL3、...、WLm和多个位线BL1、BL2、BL3、...、BLn的立体交叉点相对应地，以m行n列的矩阵状设置有多个存储器单元MC11、MC12、MC 13、MC21、MC22、MC23、MC31、MC32、MC33、...、MCnm(以下表示为“存储器单元MC11、MC12、...、MCnm”)。存储器单元MC11、MC12、...、MCnm分别具有串联连接的非易失性存储元件和电流抑制元件(详细内容在后面叙述)。图1中的存储器单元MC11、MC12、...、MCnm在图2中由符号110表示。
行译码器/驱动器103接收从地址输入电路108输出的行地址信号，与该行地址信号相对应地选择多个字线WL1、WL2、WL3、...、WLm中的任一个。
列译码器/驱动器104接收从地址输入电路108输出的列地址信号，与该列地址信号相对应地选择多个位线BL1、BL2、BL3、...、BLn中的任一个。
写入电路105根据从数据输入输出电路107输入的数据，将指示是否在被选择的存储器单元(与选择字线和选择位线连接的存储器单元，以下称为选择存储器单元)上施加写入用(删除用或程序用)或读出用的电压的信号，输出至行译码器/驱动器103和列译码器/驱动器104。将选择存储器单元所包括的非易失性存储元件129称为选择非易失性存储元件。
读出放大器106在信息的读出循环中，检测流过作为读出对象的选择位线的电流量，并判定是数据“1”或“0”。判定结果被输入数据输入输出电路107。
数据输入输出电路107将从外部输入的写入数据Din(“1”或“0”)输入写入电路105，并且将从读出放大器106输出的读出数据DO(“1”或“0”)向外部输出。
地址输入电路108从外部电路(未图示)接收地址信号，根据该地址信号将行地址信号向行译码器/驱动器103输出，并且将列地址信号向列译码器/驱动器104输出。在此，地址信号是表示多个存储器单元MC11、MC12、...、MCnm中应该被选择的存储器单元的地址的信号。行地址信号是表示地址信号所表示的地址中的行的地址(与字线对应)的信号，列地址信号是表示地址信号所表示的地址中的列的地址(与位线对应)的信号。
如后所述，控制电路109根据从外部输入的信号选择应该进行删除模式、程序模式、读出模式、备用模式中的哪一种模式，根据需要，控制切换开关120、脉冲产生电路118、写入电路105、读出放大器106、数据输入输出电路107。
脉冲产生电路118根据控制电路109的控制，将写入用(删除用或程序用)的电脉冲(写入脉冲)输入到行译码器/驱动器103和列译码器/驱动器104中。
电源电路119包括：输出第一电压V1的第一电源121(第一电压源)、输出第二电压V2的第二电源122(第二电压源)、输出第三电压V3的第三电源123(第三电压源)、和输出第四电压V4的第四电源124(第四电压源)。
切换开关120包括：与第一电源121连接并将第一电源连接在行译码器/驱动器103和列译码器/驱动器104中的任一个上的第一开关125；与第二电源122连接并将第二电源连接在行译码器/驱动器103和列译码器/驱动器104中的任一个上的第二开关126；与第三电源123连接并将第三电源连接在行译码器/驱动器103和列译码器/驱动器104中的任一个上的第三开关127；以及与第四电源124连接并将第四电源连接在行译码器/驱动器103和列译码器/驱动器104中的任一个上的第四开关128。
〔存储器单元的结构〕
图3是表示本发明的第一实施方式的电阻变化型存储装置100所具有的存储器单元110的结构的截面图。另外，图3表示图2的B部的结构。
如图3所示，本实施方式的电阻变化型存储装置所具有的存储器单元110形成在下部配线112(相当于图2的字线WL2)与上部配线111(相当于图2的位线BL2)之间。存储器单元110是在下部配线112之上以下述顺序依次叠层下部电极117、电流抑制元件116、内部电极115、可变电阻层114、和上部电极113而构成的。上部电极113与上部配线111连接。
作为下部电极117、内部电极115和上部电极113的材料，例如能够使用Pt(铂)、W(钨)、Cu(铜)、Al(铝)、TiN(氮化钛)、TaN(氮化钽)和TiAlN(氮化钛铝)等。
可变电阻层114由钽氧化物构成。在此，该钽氧化物在表示为TaOx的情况下满足0＜x＜2.5。另外，优选X满足0.8≤X≤1.9。在本实施方式中，通过内部电极115、可变电阻层114和上部电极113构成非易失性存储元件129。关于非易失性存储元件129的特性在后面叙述。钽氧化物作为可变电阻材料具有极优越的特性(动作的稳定性和长期的数据保持特性等)。
电流抑制元件116通过内部电极115与可变电阻层114串联连接。电流抑制元件116是以MIM(Metal-Insulator-Metal：金属-绝缘体-金属)二极管或MSM(Metal-Semiconductor-Metal：金属-半导体-金属)二极管为代表的元件，相对于电压显示非线性的电流特性。电流抑制元件116相对于电压具有双向性的电流特性，若施加在两端的电压的绝对值超过规定的阈值电压VF(以一方的电极为基准，例如+1V以上或-1V以下)，则电阻值骤减。关于电流抑制元件的特性在后面详细叙述。
钽及其氧化物是一般用于半导体工艺的材料。因此，钽能够容易地加入现有的半导体制造工艺中。
图4(a)～图4(e)是表示本发明的第一实施方式的非易失性存储装置所具有的存储器单元的变形例的结构的截面图。
在图4(a)中，与图3所示的结构不同，表示的是不具有内部电极215，可变电阻层214形成在电流抑制元件216之上的结构。在这种情况下，能够认为可变电阻层214构成非易失性存储元件。
在图4(b)中，与图3所示的结构不同，表示的是不具有下部电极217、内部电极215和上部电极213，可变电阻层214形成在电流抑制元件216上的结构。
在图4(c)中，与图3所示的结构不同，表示的是不具有下部电极的结构。另外，虽然并未图示，但也可以想到不具有上部电极的结构。
在图4(d)中，与图3所示的结构不同，表示的是不具有内部电极215，取而代之具有欧姆电阻层218的结构。
在图4(e)中，表示的是取代内部电极215而具有第二可变电阻层219的结构。
另外，在以上所示的变形例中，在不具有上部电极213的情况下，上部配线211起到作为非易失性存储元件的上部电极的作用，另外，在不具有下部电极217的情况下，下部配线212起到作为非易失性存储元件的下部电极的作用。
如上所述，关于本实施方式的非易失性存储装置所具有的非易失性存储元件，能够想到各种结构。
〔存储器单元的形成方法〕
以下，说明存储器单元110的形成方法。
在基板上通过已知的方法形成下部配线112，以覆盖下部配线112的方式通过热氧化法形成厚度200nm的氧化物层。以贯通氧化物层并到达下部配线112的方式形成接触孔。
在该接触孔的底部形成有厚度100nm的Pt薄膜，构成下部电极117。在成膜时能够使用RF磁控管溅射法。成膜条件例如能够是真空度1.0Pa、RF功率250W、Ar流量10sccm、成膜时间20分钟。
在下部电极117之上通过溅射法形成缺氮型氮化硅薄膜，构成电流抑制元件116。条件例如能够是，在使用多晶硅靶的情况下，真空度为0.4Pa，RF功率为300W，Ar流量为16sccm，氮流量为4sccm，成膜时间为2分钟。
在电流抑制元件116上形成厚度100nm的Pt薄膜，构成内部电极115。成膜的方法和条件能够与下部电极117同样。
在内部电极115之上形成钽氧化物膜，构成可变电阻层114。在成膜时能够使用采用Ta靶的反应性RF溅射法。表1表示用于形成可变电阻层114的成膜条件的一个例子。
〔表1〕
  靶   Ta
  真空度(Pa)   0.2～5(Pa)
  基板加热温度(℃)   20～400(℃)
  溅射气体   Ar+O2
  O2流量比(％)   0.1～10(％)
  RF-Power(W)   150～300(W)
  膜厚(nn)   1～300(nm)
在可变电阻层114上形成厚度150nm的Pt薄膜，构成上部电极113。成膜方法和条件能够与下部电极117相同。
最后，通过CMP使得上表面平坦化，在其上形成上部配线111，从而得到图3所示的存储器单元110。在图3中并未图示氧化物层，但是实际上以围绕存储器单元110的方式而存在。
在可变电阻层114的形成中，也可以通过将钽氧化物作为靶，采用不使用O2等反应性气体的溅射法。
作为基板，能够使用单晶硅基板或半导体基板，但是并不限定于此。可变电阻层114能够在比较低的基板温度下形成，因此，能够在树脂材料等上形成可变电阻层114。
图5是表示本发明的第一实施方式的非易失性存储元件的电流-电压特性的一个例子的图。如图5所示，可知，在电极间的电压为约-0.5V(电压是以下部电极为基准的上部电极的电压，以下同样)时从高电阻状态向低电阻状态移动，在约+1V时从低电阻状态向高电阻状态移动。即，从低电阻状态向高电阻状态变化时的电压的绝对值比从高电阻状态向低电阻状态变化时的电压的绝对值大。另外，图5的例子中的可变电阻层的组成是，在将钽氧化物表示为TaOx的情况下，x的值为1.0左右。
〔关于可变电阻层的材料的实验〕
1、O2流量比与组成的关系
图6是表示制造工序中的溅射气体中的O2流量比(溅射气体中的O2的流量比率，流量是体积流量)与由RBS(卢瑟福后方散射)法分析得到的Ta氧化物层的氧含有率(原子比)的关系的图。在O2流量比为7％以上的条件下，可以看到氧含有率饱和的倾向，但是可知能够利用O2流量比连续控制氧化钽层的组成。即，在通过反应性RF溅射法形成钽氧化物层时，通过控制溅射气体中的O2流量比，能够将钽氧化物层的氧含有率在钽氧化物层的厚度方向上控制为希望的一定值。
2、O2流量比与电阻率的关系
图7是表示在由氧化Ta构成可变电阻层的情况下，制造工序中的溅射气体中的O2流量比与可变电阻层的电阻率的关系的图。图7的各标绘点(plot)与图6的各标绘点相对应。在两个图中，O2流量比相等的标绘点表示同一实验的结果。
图8是表示在由氧化Ta构成可变电阻层的情况下，由RBS法分析得到的可变电阻层的氧含有率(原子比)与可变电阻层的电阻率的关系的图。图8的各标绘点与图6和图7的各标绘点相对应。在图6和图8中氧含有率相等的标绘点表示同一实验的结果。在图7和图8中电阻率相等的标绘点表示同一实验的结果。另外，在此处表示的电阻率是基于对在基板(形成有氮化膜的硅晶片)上仅直接形成可变电阻层的试样通过4端子法测定薄层电阻值的结果而计算得到的。
如图7所示，根据O2流量比的值，可变电阻层的电阻率连续变化。更详细地说，如上所述，根据O2流量比的值，钽氧化物层(可变电阻层)的氧含有率连续变化。并且，如图8所示，根据氧含有率，可变电阻层的电阻率连续变化。从而，根据可变电阻层的氧含有率，能够连续控制可变电阻层的电阻率。由此认为，为了在可变电阻层中得到良好的电阻变化现象，使可变电阻层的氧含有率处于适当的范围内是必要的。
3、O/Ta比的适当的数值范围
本发明人等，对具有图8所示的各氧含有率的试样的电阻率进行测定，求得该测定数据的回归曲线。在图8中表示该测定数据(由黑三角符号表示)及其回归曲线。另外，本发明人等确认或推测出对该具有各氧含有率的试样施加电脉冲，能够表现电阻变化特性。根据上述回归曲线，在将可变电阻层表示为TaOx的情况下的x的范围为0＜x＜2.5的范围内，可变电阻层成为导体(具有作为导体被定义的电阻率)，推测到能够表现出对各试样确认得到的那样的电阻变化现象。
图9是说明可变电阻层的氧含有率在45～65atm％的组成范围中的电阻变化特性的图，图9(a)为表示氧含有率与电阻率的关系的图，图9(b)为表示氧含有率为45atm％的情况下的脉冲施加次数与电阻值的关系的图，图9(c)为表示氧含有率为65atm％的情况下的脉冲施加次数与电阻值的关系的图。
根据上述的电阻变化特性的测定，在从图9(a)所示的α点(氧含有率45atm％)到β点(氧含有率65atm％)的氧含有率的范围内，高电阻状态的电阻值为低电阻状态的电阻值的5倍以上，是良好的。在图9(b)和图9(c)中，分别表示关于具有α点(氧含有率45atm％)和β点(氧含有率65atm％)的氧含有率的试样的相对于脉冲施加次数的电阻变化特性。根据图9(b)和图9(c)，在α点和β点的氧含有率下，均判定高电阻状态的电阻值为低电阻状态的电阻值的5倍以上，是良好的。根据该测定结果，在将可变电阻层表示为TaOx的情况下的x的范围为0＜x≤1.9的范围中，推测能够表现出良好的电阻变化现象。另外，在从α点(氧含有率45atm％)到β点(氧含有率65atm％)的氧含有率的范围内，高电阻状态的电阻值为低电阻状态的电阻值的5倍以上，是良好的。由此，从α到β的组成范围被认为是能够实现作为存储元件的稳定的动作的更适当的组成范围。从而，氧含有率为45～65atm％的组成范围，即在将可变电阻层表示为TaOx的情况下的x的范围为0.8≤x≤1.9的范围，是更适当的可变电阻层的组成范围(氧含有率＝45atm％对应于x＝0.8，氧含有率＝65atm％对应于x＝1.9)。另外，在RBS法的组成分析中，氧含有量的分析值具有±5atm％程度的精度。因此，所述x的组成范围也包含由该精度引起的测量误差，实际上，氧含有率为40～70atm％的组成范围具有成为该适当的组成范围的可能性。在该组成范围以外也能够确认或推测到电阻变化现象，但是与该组成范围内的情况相比电阻率变小或变大，因此，认为高电阻状态的电阻值不足低电阻状态的电阻值的5倍，认为作为存储元件动作的稳定性稍差。
〔关于电流抑制元件的结构的实验〕
电流抑制元件116通过在下部电极117的主面上形成作为电流抑制层的SiNx膜而形成。在该成膜时，例如使用在Ar和氮的混合气体的气氛下溅射多晶硅靶的方法(所谓反应性溅射法)。并且，作为典型的成膜条件，使真空度为0.3～2Pa，基板温度为20～300℃，氮气的流量比(氮的流量相对于Ar和氮的总流量的比率)为0～40％，DC功率为100～300W，在此基础上，调节成膜时间使得SiNx膜的厚度为5～20nm。
之后，在电流抑制层的主面上，通过溅射法形成内部电极115。在此，电极的成膜条件根据使用的电极材料等而改变，例如在将铂(Pt)用于内部电极115的材料的情况下，与下部电极117的成膜时同样地使用DC磁控管溅射法，使成膜时的真空度为0.5Pa，DC功率为200W，氩(Ar)流量为6sccm，调节成膜时间使得厚度为20～100nm。
在本实施方式中，SiNx膜的x的值能够通过改变溅射条件(Ar和氮的气体流量比等)而适当地变化。
图10是表示通过卢瑟福后方散射分光法对使氮气的流量比变化而成膜得到的6种SiNx膜的x的值进行测定所得的结果的相关曲线图。另外，图10表示的是真空度为0.4Pa、基板温度为20℃、DC功率为300W的情况下的测定结果。另外，在图10中，横轴表示氮气的流量比(氮的流量相对于Ar和氮的总流量的比率，流量为体积流量)，纵轴表示SiNx膜的x值。
如图10所示，通过使氮气的流量比从0％到40％连续变化，能够使SiNx膜的x的值连续变化。这样，利用氮气的流量比使SiNx膜的氮的组成改变，从而能够使禁带宽度连续变化。由此，能够适当地控制形成在下部电极117、内部电极115和与它们邻接的电流抑制层(电流抑制元件116)之间的位垒的大小。并且，由此，能够对电流抑制元件116赋予与MSM二极管相同的电阻特性，同时能够使能够在导通状态流动的电流密度充分大。
以下，说明SiNx的适当的x值的研究内容。
图11是表示对具有由SiNx构成的膜厚20nm的电流抑制层和由铂(Pt)构成的一对电极的电流抑制元件的电流-电压特性进行测定的结果的特性曲线图。其中，在图11中，横轴表示对电流抑制元件的施加电压，纵轴表示流过电流抑制元件的电流值。
在该实验中，在基板的主面上通过溅射法以下述顺序依次形成Pt薄膜、SiNx薄膜之后，隔着具有直径100μm的圆孔的金属掩模通过溅射法进行Pt薄膜的成膜，从而形成电流抑制元件。在此，SiNx薄膜通过在氩和氮的混合气体气氛下对多晶硅靶进行溅射而成膜。另外，SiNx薄膜的x值通过改变溅射条件(氩和氮的气体流量比等)而改变。另外，SiNx薄膜的x值通过卢瑟福后方散射分光法求得。另外，如图11所示，在该实验中，通过改变溅射条件制作出x值不同的四种SiNx薄膜。此处，x的值分别为0.52、0.67、0.85、1.38。
如图11所示，作为电极使用Pt，利用SiNx构成电流抑制层的电流抑制元件显示非线性的电阻特性，并且，判明成为电流-电压特性相对于施加电压的极性实质上对称的元件。另外，在作为电流抑制层应用SiNx的情况下，随着x值增大，形成在电极和与其邻接的电流抑制层之间的位垒(potential barrier)变大，与此对应，判明成为导通状态的电压增大。进一步，在x值直至0.85的情况下，即使施加在两个电极之间的电压不足4V，电流密度也充分超过500A/cm2，通过图11能够推测到通过对其进一步施加电压能够得到更大的电流密度。但是，在x值为1.38的情况下，即使施加电压为5v也不构成导通状态，如果进一步提高施加电压，则判明在构成导通状态之前电流抑制元件本身已破坏。这表示，通过增大x的值，电流抑制层的禁带宽度显著变大，其结果，电流抑制层成为绝缘体。从而，在电流抑制层中应用SiNx的情况下，判明优选x值超过0而在0.85以下。在采用这样的结构的情况下，电流抑制层起到作为半导体的功能，电流抑制元件起到作为MSM二极管的功能。
图12是表示对具有由SiNx构成的膜厚10nm的电流抑制层和由氮化钽(TaN)构成的一对电极的电流抑制元件的电流-电压特性进行测定的结果的特性曲线图。另外，在图12中，表示的是SiNx的x值为0.3、0.7、0.8的情况下的电流-电压特性。另外，图12中，为了方便，省略了施加电压的极性为负的情况下的电流-电压特性的图示。
在本实验中，在基板的主面上通过溅射法以下述顺序依次成膜并叠层TaN、SiNx、TaN，之后应用通常的光刻和干蚀刻，制作成电极面积为1平方微米的电流抑制元件2，以其为测定对象。
如图12所示，通过使SiNx的x值为0.3到0.7，判明能够显示与MSM二极管的电阻特性相同的电阻特性，并且成为导通状态的电压增大3V左右，并且，在任何一种情况下都能够实现超过30000A/cm2的大电流密度。另一方面，如图12所示，能够判明，当SiNx的x值为0.8时，在施加电压为约6.3V的情况下能够流过约3000A/cm2左右的大电流密度的电流，但是若进一步提高施加电压则电流抑制元件破坏(短路)。这种现象被认为是因为表现出在所谓的化学计量(stoichiometry)组成中基本上是绝缘体的SiNx的绝缘体特性，这表示在需要流过更大的电流密度的电流的情况下，x值优选比0.8小。从而，在构成具有由氮化钽(TaN)构成的一对电极的电流抑制元件的情况下，例如为了实现超过30000A/cm2的大的电流密度，优选x的值为0.7以下。
图13是表示通过实验求得的在利用SiNx构成电流抑制元件的电流抑制层的情况下的x的值与导通/断开比的关系的结果的相关曲线图。另外，图13表示的是电流抑制层33的膜厚为10nm，作为第一和第二电极31、32使用氮化钽(TaN)、铂(Pt)、铝(Al)、氮化钛(TiN)的情况下的实验结果。另外，在图13中，横轴表示SiNx的x的值，纵轴表示导通/断开比。
在本实验中，在电极中使用TaN的情况下，与获取图12所示的测定结果时使用的电流抑制元件的制作方法同样地，在基板的主面上通过溅射法以下述顺序依次成膜并叠层TaN、SiNx、TaN之后，应用通常的光刻和干蚀刻，从而制作出电极面积为1平方微米的电流抑制元件。此处，在本实验中，SiNx的x的值分别为0、0.1、0.2、0.3、0.4、0.6。另外，在电极中应用Pt、Al或TiN的情况下，在基板的主面上通过溅射法依次成膜电极材料、SiNx薄膜(本实验中的x的值为0.52、0.67或0.85(在电极材料为TaN的情况下，x的值为0.52或0.67))之后，隔着具有直径100μm的圆孔的金属掩模通过溅射法成膜电极材料，从而形成电流抑制元件。
在此，在本实施方式中，“导通/断开比”是指：根据电流抑制元件的电流-电压特性的测定结果求取电流密度为500A/cm2的情况下的施加电压(导通电压)，并求取在施加电压为导通电压的一半的电压的情况下流过电流抑制元件的电流密度(断开电流)，定义作为导通电压时的电流的500A/cm2除以断开电流而得的值为导通/断开比。该导通/断开比表示在数据的写入动作时，流过选择元件(写入数据的存储元件)的电流和流过非选择元件(不写入数据的存储元件)的电流的比。另外，与存储装置的动作相关，为了使存储装置适当地动作，优选该导通/断开比的值较大。
另外，以电流密度为500A/cm2的情况作为一个基准的理由是：如果构成电流抑制元件的电极的大小由具有直径100μm的圆孔的金属掩模规定，则实际流过30000A/cm2程度的电流所需要的电流为数A程度，为了对此进行测定，需要特殊的测定系统。
在图13中，参照电极材料为TaN的情况下的实验结果，在x的值达到0.1之前，导通/断开比为一个数量级的数字，几乎不改变，在x的值为0.2以上时，导通/断开比为10以上，可知随着x值的增大，导通/断开比急剧增大。此处，在x的值达到0.1之前导通/断开比为一个数量级的数字而几乎不改变的现象，被认为是因为在x的值达到0.1之前电流抑制元件的电极和电流抑制层形成大致欧姆性接触。因此，在x值达到0.1之前，导通/断开比不依赖于x值，成为较小的数字。根据该实验结果可以认为，为了使得在电流抑制元件的电极和电流抑制层之间形成的位垒显示整流性，x的值更优选为0.2以上。
〔非易失性存储元件、电流抑制元件、和存储器单元的电压-电流特性〕
图14是表示本发明的第一实施方式的非易失性存储元件129的电压-电流特性的一个例子的图。在图14中，以上部电极113相对于内部电极115的电位作为施加在非易失性存储元件129上的“电压”，以流过该两个电极间的电流作为流过非易失性存储元件129的“电流”。在图14中，电压由线性轴表示，电流的绝对值以对数轴表示。如图14所示，非易失性存储元件129是双极型的电阻变化型存储元件。如果对处于低电阻状态(例如100Ω左右)的非易失性存储元件129施加正的电压，则在某时刻(图14中为约1V)向高电阻状态(例如1kΩ左右)转移。之后，即使施加正电压，电阻状态也不变化。另一方面，如果对处于高电阻状态的非易失性存储元件129施加负的电压，则在某时刻(图14中为-1.2V左右)向低电阻状态转移。之后即使施加负电压，电阻状态也不变化。即将从低电阻状态向高电阻状态转移之前的电压和电流分别为Vrw和Iw。刚刚从高电阻状态向低电阻状态转移之后的电压和电流分别为-Vre和-Ie。
图15是表示本发明的第一实施方式的电流抑制元件116的电压-电流特性的一个例子的图。在图15中，以内部电极115相对于下部电极117的电位作为施加在电流抑制元件116上的“电压”，以流过该两个电极间的电流作为流过电流抑制元件116的“电流”。在图15中，电压由线性轴表示，电流的绝对值由对数轴表示。在本实施方式中，电流抑制元件116假设符合下述的作为Schottky二极管模型的近似式的式(1)。
〔式1〕
J = A * T 2 exp [ - q K B T ( φ B - qV 4 πϵd ) ] . . . . . . ( 1 )
式(1)中，A*为理查森常数、T为绝对温度、q为电荷量、KB为玻耳兹曼常数、φB为肖特基势垒、ε为介电常数。
如图15所示，电流抑制元件116的电压-电流特性为非线性，在电压的绝对值不足规定的阈值VF(图15中，阈值电压为0.8V)时，电阻很大，实质上不流过电流，但是如果电压的绝对值超过VF，则电阻急剧降低，流过很大的电流(此处，以1μA的电流流过时的电压作为阈值VF)。通常的二极管仅在单方向上流过电流，相对于此，本实施方式的电流抑制元件具有电流双向流过的特征。即，该电流抑制元件具有当施加在两端的电压的绝对值超过规定的阈值时，电阻值急剧降低，流过较大的电流的特性。电流为Iw和Ie时施加在电流抑制元件116上的电压分别为Vdw和-Vde。另外，在图15中，以正电压下的电流大小和负电压下的电流大小相对于0V的轴对称的方式进行记载，但是并非必须对称。
图16是表示本发明的第一实施方式的存储器单元110的电压-电流特性的一个例子的图。在图16中，以上部电极113相对于下部电极117的电位作为施加在存储器单元110上的“电压”，以流过该两个电极间的电流作为流过存储器单元110的“电流”。在图16中，电压由线性轴表示，电流的绝对值由对数轴表示。存储器单元110的电压-电流特性是合成非易失性存储元件129和电流抑制元件116的电压-电流特性而得的特性。如果电流为Iw和-Ie时施加在存储器单元110上的电压分别为Vw和-Ve，则下式成立。
Vw＝Vrw+Vdw......(2)
Ve＝Vre+Vde......(3)
图中，Iw和Ie被描绘成大致相等，但是Iw和Ie并非必须一致。
在本实施方式中，以绝对值比Vw和Ve中的任一个都大的规定的电压作为VP，通过施加电压VP和-VP，存储器单元110所包括的非易失性存储元件129的电阻状态被改变。本实施方式中，“1”对应低电阻状态，“0”对应高电阻状态，从而记录数据。通过施加正的电压VP，能够在可变电阻层114的两端施加规定的电压(高电阻化电压)，处于低电阻状态的非易失性存储元件129向高电阻状态转移，“0”被写入非易失性存储元件129中。通过施加负的电压-VP，能够在可变电阻层114的两端施加规定的电压(低电阻化电压，与高电阻化电压极性不同)，处于高电阻状态的非易失性存储元件129向低电阻状态转移，“1”被写入非易失性存储元件129中。另外，电阻状态和值的对应关系也可以是相反的。
在本实施方式中，以绝对值比Vw和Ve中的任一个都小的规定的电压作为Vrr，通过施加电压Vrr(或-Vrr)，读出存储器单元110所包括的非易失性存储元件129的电阻状态。
在上述内容中，各记号(Vw、Ie等)被记载为全部取正值，但是在不脱离本发明的本质的限度内，当然能够适当地变更各变量所取的值的绝对值和符号。
〔行译码器/驱动器的结构〕
图17是表示本发明的第一实施方式的行译码器/驱动器103的驱动器部分的电路结构的一个例子的电路图。如图所示，行译码器/驱动器103的驱动器部分包括：输入来自行译码器(未图示)的非选择信号的非选择信号输入线WLD1、WLD2、...、WLDm；与非选择信号输入线WLD1、WLD2、...、WLDm的各个连接的反相器WID1、WID2、...、WIDm；非选择电压供给线WVD；将施加在非选择电压供给线WVD上的电压输入字线WL1、WL2、...、WLm的非选择用开关元件WCD1、WCD2、...、WCDm(第一非选择用开关元件)；输入来自行译码器的选择信号的选择信号输入线WLS1、WLS2、...、WLSm；与选择信号输入线WLS1、WLS2、...、WLSm的各个连接的反相器WIS1、WIS2、...、WISm；选择电压供给线WVS；和将施加在选择电压供给线WVS上的电压输入字线WL1、WL2、...、WLm的选择用开关元件WCS1、WCS2、...、WCSm(第一选择用开关元件)。
在非选择电压供给线WVD上，通过切换开关120从电源电路119输入非选择电压(V3或V4)。在选择电压供给线WVS上，通过切换开关120从电源电路119输入选择电压(V1或V2)。
非选择用开关元件WCD1、WCD2、...、WCDm是CMOS型的开关元件，分别具有P沟道型晶体管132和N沟道型晶体管133。P沟道型晶体管132的栅电极分别通过反相器WID1、WID2、...、WIDm与非选择信号输入线WLD1、WLD2、...、WLDm连接。N沟道型晶体管133的栅电极分别与非选择信号输入线WLD1、WLD2、...、WLDm直接连接。P沟道型晶体管132和N沟道型晶体管133中的一方的主端子(漏电极或源电极)与非选择电压供给线WVD连接，另一方的主端子(源电极或漏电极)与字线WL1、WL2、...、WLm连接。
选择用开关元件WCS1、WCS2、...、WCSm是CMOS型的开关元件，分别具有P沟道型晶体管134和N沟道型晶体管135。P沟道型晶体管134的栅电极分别通过反相器WIS1、WIS2、...、WISm与选择信号输入线WLS1、WLS2、...、WLSm连接。N沟道型晶体管135的栅电极分别与选择信号输入线WLS1、WLS2、...、WLSm直接连接。P沟道型晶体管134和N沟道型晶体管135中的一方的主端子(漏电极或源电极)与非选择电压供给线WVS连接，另一方的主端子(源电极或漏电极)与字线WL1、WL2、...、WLm连接。
行译码器根据从地址输入电路108输入的行地址信号、从脉冲产生电路118输入的电脉冲、和写入电路105的控制，对向选择信号输入线WLS和非选择信号输入线WLD供给的电位进行控制。
以下，将电阻变化型存储装置100动作的时间分为脉冲产生电路118输出电脉冲的期间(以下称为脉冲期)和脉冲期以外的时刻(非脉冲期)而进行说明。在非脉冲期，供给选择信号输入线WLS的电压为“L”，供给非选择信号输入线WLD的电压为“H”。当成为脉冲期时，则向与选择字线对应的选择信号输入线WLS供给的电压为“H”，向与选择字线对应的非选择信号输入线WLD供给的电压为“L”。向与非选择字线对应的选择信号输入线WLS供给的电压维持为“L”，向与非选择字线对应的非选择信号输入线WLD供给的电压维持为“H”。
在非脉冲期，关于各个字线，选择用开关元件WCS为OFF，非选择用开关元件WCD为ON。其结果，对各个字线施加非选择电压(V3或V4)。
在脉冲期，关于选择字线，对应的选择用开关元件WCS为ON，对应的非选择用开关元件WCD为OFF。其结果，通过选择用开关元件WCS向选择字线施加选择电压(V1或V2)。关于非选择字线，对应的选择用开关元件WCS维持为OFF，对应的非选择用开关元件WCD维持为ON。其结果，通过非选择用开关元件WCD向非选择字线持续施加非选择电压(V3或V4)。
使用CMOS的理由是：选择电压和非选择电压在晶体管中电位不会下降而原样输出。通过适当调整选择电压和非选择电压，也能够使用CMOS以外的晶体管。
〔列译码器/驱动器的结构〕
图18是表示本发明的第一实施方式的列译码器/驱动器104的驱动器部分的电路结构的一个例子的电路图。如图所示，列译码器/驱动器104的驱动器部分包括：输入来自列译码器(未图示)的非选择信号的非选择信号输入线BLD1、BLD2、...、BLDn；与非选择信号输入线BLD1、BLD2、...、BLDn的各个连接的反相器BID1、BID2、...、BIDn；非选择电压供给线BVD；将施加在非选择电压供给线BVD上的电压输入位线BL1、BL2、...、BLn的非选择用开关元件BCD1、BCD2、...、BCDn(第二非选择用开关元件)；输入来自列译码器的选择信号的选择信号输入线BLS1、BLS2、...、BLSn；与选择信号输入线BLS1、BLS2、...、BLSn的各个连接的反相器BIS1、BIS2、...、BISn；选择电压供给线BVS；和将施加在选择电压供给线BVS上的电压输入位线BL1、BL2、...、BLn的选择用开关元件BCS1、BCS2、...、BCSn(第二选择用开关元件)。
在非选择电压供给线BVD上，通过切换开关120从电源电路119输入非选择电压(V3或V4)。在选择电压供给线BVS上，通过切换开关120从电源电路119输入选择电压(V1或V2)。
非选择用开关元件BCD1、BCD2、...、BCDn是CMOS型的开关元件，分别具有P沟道型晶体管136和N沟道型晶体管137。P沟道型晶体管136的栅电极分别通过反相器BID1、BID2、...、BIDn与非选择信号输入线BLD1、BLD2、...、BLDn连接。N沟道型晶体管137的栅电极分别与非选择信号输入线BLD1、BLD2、...、BLDn直接连接。P沟道型晶体管136和N沟道型晶体管137中的一方的主端子(漏电极或源电极)与非选择电压供给线BVD连接，另一方的主端子(源电极或漏电极)与位线BL1、BL2、...、BLn连接。
选择用开关元件BCS1、BCS2、...、BCSn是CMOS型的开关元件，分别具有P沟道型晶体管138和N沟道型晶体管139。P沟道型晶体管138的栅电极分别通过反相器BIS1、BIS2、...、BISn与选择信号输入线BLS1、BLS2、...、BLSn连接。N沟道型晶体管139的栅电极分别与选择信号输入线BLS1、BLS2、...、BLSn直接连接。P沟道型晶体管138和N沟道型晶体管139中的一方的主端子(漏电极或源电极)与非选择电压供给线BVS连接，另一方的主端子(源电极或漏电极)与位线BL1、BL2、...、BLn连接。
列译码器根据从地址输入电路108输入的列地址信号、从脉冲产生电路118输入的电脉冲、和写入电路105的控制，对向选择信号输入线BLS和非选择信号输入线BLD供给的电位进行控制。
在非脉冲期，向选择信号输入线BLS供给的电压为“L”，向非选择信号输入线BLD供给的电压为“H”。当成为脉冲期时，向与选择位线对应的选择信号输入线BLS供给的电压为“H”，向与选择位线对应的非选择信号输入线BLD供给的电压为“L”。向与非选择位线对应的选择信号输入线BLS供给的电压维持为“L”，向与非选择位线对应的非选择信号输入线BLD供给的电压维持为“H”。
在非脉冲期，关于各个字线，选择用开关元件BCS为OFF，非选择用开关元件BCD为ON。其结果，对各个字线施加非选择电压(V3或V4)。
在脉冲期，关于选择位线，对应的选择用开关元件BCS为ON，对应的非选择用开关元件BCD为OFF。其结果，通过选择用开关元件BCS向选择位线施加选择电压(V1或V2)。关于非选择位线，对应的选择用开关元件BCS维持为OFF，对应的非选择用开关元件BCD维持为ON。其结果，通过非选择用开关元件BCD向非选择位线持续施加非选择电压(V3或V4)。
使用CMOS的理由是：选择电压和非选择电压在晶体管中电位不会下降而原样输出。通过适当调整选择电压和非选择电压，也能够使用CMOS以外的晶体管。
〔电源电路的结构〕
图19是表示第一电源121的电路结构的一个例子的电路图。如图所示，第一电源121具有运算放大器130和基准电压产生器131。基准电压产生器131通过公知的方法输出第一电压V1作为基准电压。在运算放大器130的输入的一方连接基准电压产生器131的输出，向运算放大器130的输入端子的另一方输入运算放大器130的输出(反馈)，从而实现电压与基准电压产生器131输出的基准电压相等的电源(定电压电源)。
第二电源122、第三电源123、第四电源124也能够通过适当地调整基准电压产生器输出的电压而以相同的结构实现。
在第一电源121、第二电源122、第三电源123、第四电源124中，各个基准电压产生器输出的电压V1、V2、V3、V4为各自大小不同的电压。而且，V1～V4的值根据各动作模式(后述)而不同。例如，可以对V1设定多个值，基于控制电路109的控制，根据动作模式，通过开关元件等从该多个值中选择特定的值。作为电压的设定方法，例如能够利用使用对电压进行屏蔽调整的电压调整电路、对电压进行熔丝调整的电压调整电路等的公知的方法。这些电压调整电路一般形成在基准电压产生器131中。第一电源121、第二电源122、第三电源123、第四电源124也可以构成为能够切换输出电压。第一电源121、第二电源122、第三电源123、第四电源124也可以具有多个电压产生器。
〔动作〕
图20是表示在本发明的第一实施方式中在字线和位线上施加的电压的一个例子的时序图，图20(a)～(d)分别表示各动作模式，即图20(a)表示删除模式、图20(b)为程序模式、图20(c)为读出模式、图20(d)为备用模式。
以下，参照附图说明本实施方式的电阻变化型存储装置100的动作。
1.数据写入动作
以下，对数据写入动作进行说明。在本实施方式中，数据写入动作通过依次执行删除模式中的写入和程序模式中的写入这两个动作模式中的写入而进行。在删除模式中，应该写入数据的存储器单元的电阻状态一致成为高电阻状态(“0”)。之后，在程序模式中仅对应该写入低电阻状态(“1”)的存储器单元施加电脉冲，这些存储器单元的电阻状态向低电阻状态变化，从而完成数据的写入。
在本实施方式中，数据写入动作时V1～V4满足以下的式子。另外，式中的变量为电压，全部为0以上的数。
V1＞V2             ……(4)
V1-V2＝VP          ……(5)
VP＞Vw             ……(6)
VP＞Ve             ……(7)
V4＞V3             ……(8)
V4-V2＝(2/3)×VP   ……(9)
V3-V2＝(1/3)×VP   ……(10)
在数据写入动作时，通过控制电路109的控制设定V1～V4，使得满足以上的式子。另外，式(5)为VP的定义，将删除模式和程序模式中的V1与V2的差值定义为VP。如式(6)和(7)所示，VP设定为其绝对值比Vw和Ve中的任一个都充分大的电压。这是为了使得非易失性存储元件129的电阻状态可靠地变化。
(1)删除模式
在数据写入动作中，最初，表示进入删除模式的信号从外部的控制装置输入控制电路109。控制电路109以使得V1～V4满足上述条件的方式控制第一电源121、第二电源122、第三电源123和第四电源124，之后，控制切换开关120。第一电源121与列译码器/驱动器104的选择电压供给线BVS连接。第二电源122与行译码器/驱动器103的选择电压供给线WVS连接。第三电源123与列译码器/驱动器104的非选择电压供给线BVD连接。第四电源124与行译码器/驱动器103的非选择电压供给线WVD连接。被设定的切换开关120的状态在整个删除模式中维持为一定。
当切换开关120的切换结束时，从外部的控制装置向地址输入电路108依次输入应该写入数据的存储器单元的地址。控制电路109与地址的输入同步地控制脉冲产生电路118，将写入脉冲向行译码器/驱动器103和列译码器/驱动器104输入。删除模式中的写入脉冲的周期为tE。
地址输入电路108根据被输入的地址将行地址数据和列地址数据分别向行译码器/驱动器103和列译码器/驱动器104输入。
写入电路105，在删除模式中，以总是向行译码器/驱动器103和列译码器/驱动器104输入表示应该施加写入用的电压的信息的信号的方式通过控制电路109被控制。
行译码器/驱动器103的行译码器，在非脉冲期，对于全部的字线，使非选择用开关元件WCD1、WCD2、...、WCDn为ON，使选择用开关元件WCS1、WCS2、...、WCSm为OFF。通过这样的动作，在非脉冲期，全部的字线通过非选择电压供给线WVD与第四电源124连接。结果，对全部的字线供给第四电压V4。
行译码器/驱动器103的行译码器，在脉冲期，仅对于选择字线(与从地址输入电路108输入的行地址相对应的字线)，使对应的非选择用开关元件WCD为OFF，使选择用开关元件WCS为ON。通过该动作，在脉冲期，选择字线通过选择电压供给线WVS与第二电源122连接。结果，仅对选择字线供给第二电压V2。
列译码器/驱动器104的列译码器，在非脉冲期，对于全部的位线，使非选择用开关元件BCD1、BCD2、...、BCDn为ON，使选择用开关元件BCS1、BCS2、...、BCSn为OFF。通过该动作，在非脉冲期，全部的位线通过非选择电压供给线BVD与第三电源123连接。结果，对全部的位线供给第三电压V3。
列译码器/驱动器104的列译码器，在脉冲期，仅对于选择位线(与从地址输入电路108输入的列地址相对应的位线)，使对应的非选择用开关元件BCD为OFF，使选择用开关元件BCS为ON。通过该动作，在脉冲期，选择位线通过选择电压供给线WVS与第一电源121连接。结果，仅对选择位线供给第一电压V1。
通过上述动作，在删除模式中，对于应该写入数据的全部存储器单元110，依次向对应的字线供给V2并同时向对应的位线供给V1。结果，在存储器单元110上施加正的电压VP，非易失性存储元件129从低电阻状态向高电阻状态转移(被写入“0”)。当应该写入数据的全部存储器单元完成向高电阻状态的转移时，删除模式完成。
在图20(a)中，表示对于存储器单元MC11和存储器单元MC21，依次删除被写入的数据的(使其为“0”)的情况。如图所示，在非脉冲期，在字线WL上施加V4，在位线BL上施加V3。在脉冲期，在选择字线(对于MC11和MC21中的任一个均是WL1)上施加V2，在选择位线(对于MC11是BL1，对于MC21是BL2)上施加V1。在非选择字线(对于MC11和MC21中的任一个均是WL2)和非选择位线(对于MC11是BL2，对于MC21为BL1)上施加的电压，在脉冲期，也分别保持V4和V3不变。通过该动作，对存储器单元MC11和存储器单元MC21依次施加电压VP，每一个存储器单元都成为低电阻状态。
在本实施方式中，非易失性存储元件129能够进行所谓的改写(上書き)。即，即使在已经处于高电阻状态的非易失性存储元件129上施加正的电压VP，电阻值也不会变化。即使是在连续施加正电压VP之后，只要施加负的电压-VP，就能够可靠地向低电阻状态转移。利用这样的特性，不需要事先的读出。根据非易失性存储元件129的特性也存在不能够进行改写的情况。在这样的情况下，只要事先进行读出，仅在需要改变电阻状态的情况下施加规定的电脉冲即可。在每一种情况下本发明都是有效的。
(2)程序模式
当删除模式结束时，表示进入程序模式的信号从外部的控制装置输入控制电路109。控制电路109控制切换开关120。第一电源121与行译码器/驱动器103的选择电压供给线WVS连接。第二电源122与列译码器/驱动器104的选择电压供给线BVS连接。第三电源123与行译码器/驱动器103的非选择电压供给线WVD连接。第四电源124与列译码器/驱动器104的非选择电压供给线BVD连接。被设定的切换开关120的状态在整个程序模式中维持为一定。电源电路109的输出电压(V1～V4)与删除模式同样。
当切换开关120的切换结束时，从外部的控制装置向地址输入电路108依次输入应该写入数据的存储器单元的地址。控制电路109与地址的输入同步地控制脉冲产生电路118，将写入脉冲向行译码器/驱动器103和列译码器/驱动器104输入。程序模式中的写入脉冲的周期为tP。tP并不一定与tE相等。
地址输入电路108根据被输入的地址分别向行译码器/驱动器103和列译码器/驱动器104输入行地址数据和列地址数据。
写入电路105，在程序模式中，通过数据输入输出电路107从外部的控制装置接收写入数据。写入电路105，仅在写入数据为“1”时(仅在使包括在被选择的存储器单元中的非易失性存储元件的电阻状态向低电阻状态变化时)，向行译码器/驱动器103和列译码器/驱动器104输入表示应该施加写入用的电压的信息的信号。
行译码器/驱动器103的行译码器，在非脉冲期，对于全部的字线，使非选择用开关元件WCD1、WCD2、...、WCDn为ON，使选择用开关元件WCS1、WCS2、...、WCSn为OFF。通过这样的动作，在非脉冲期，全部的字线通过非选择电压供给线WVD与第三电源123连接。结果，对全部的字线供给第三电压V3。
行译码器/驱动器103的行译码器，在脉冲期，在从写入电路105输入表示应该施加写入用的电压的信息的信号的情况下，仅对于选择字线，使对应的非选择用开关元件WCD为OFF，使选择用开关元件WCS为ON。通过这样的动作，仅在对应的存储器单元中应该写入“1”的情况下(应该使对应的非易失性存储元件的电阻状态改变的情况下)，选择字线通过选择电压供给线WVS与第一电源121连接，被供给第一电压V1。
列译码器/驱动器104的列译码器，在非脉冲期，对于全部的位线，使非选择用开关元件BCD1、BCD2、...、BCDn为ON，使选择用开关元件BCS1、BCS2、...、BCSn为OFF。通过这样的动作，在非脉冲期，全部的位线通过非选择电压供给线BVD与第四电源124连接。结果，对全部的位线供给第四电压V4。
列译码器/驱动器104的列译码器，在脉冲期，在从写入电路105输入表示应该施加写入用的电压的信息的信号的情况下，仅对于选择位线，使对应的非选择用开关元件BCD为OFF，使选择用开关元件BCS为ON。通过这样的动作，仅在对应的存储器单元中应该写入“1”的情况下，选择位线通过选择电压供给线WVS与第二电源122连接，被供给第二电压V2。
通过上述动作，在程序模式中，仅对于应该写入“1”的存储器单元110，依次在向对应的字线供给V1的同时向对应的位线供给V2。结果，在该存储器单元110上施加负的电压-VP，非易失性存储元件129从高电阻状态向低电阻状态转移(被写入“1”)。当应该写入“1”的全部的存储器单元完成向低电阻状态的转移时，程序模式完成，写入动作结束。
在图20(b)中，表示对存储器单元MC11写入“1”，对存储器单元MC21写入“0”的情况。如图所示，在非脉冲期，在字线WL上施加V3，在位线BL上施加V4。首先研究存储器单元MC11。在脉冲期，在选择字线(WL1)上施加V1，在选择位线(BL1)上施加V2。施加在非选择字线(WL2)和非选择位线(BL2)上的电压在脉冲期也分别保持V3和V4不变。通过这样的动作，对存储器单元MC11施加电压VP，存储器单元MC11成为高电阻状态。
对存储器单元MC12进行研究。在对存储器单元MC12写入数据的时刻，作为写入数据输入“0”。在输入了“0”的情况下，表示应该施加写入用的电压的信息的信号，不会从写入电路105输入行译码器/驱动器103和列译码器/驱动器104。行译码器/驱动器103的行译码器和列译码器/驱动器104的列译码器，即使从脉冲产生电路118接收到写入脉冲也不使选择用开关元件WCS、BCS为ON。通过这样的动作，不对存储器单元MC21施加电压VP，存储器单元MC11保持低电阻状态不变。
在删除模式中对应该写入数据的全部存储器单元写入“1”，在程序模式中对应该写入“0”的存储器单元写入“0”即可。
2.数据读出动作
对数据读出动作(读出模式)进行说明。在本实施方式中，数据读出动作时V1～V4满足以下的式子。另外，式中的变量为电压，全部为0以上的数。
V1＞V2               ……(11)
V1-V2＝Vrr           ……(12)
Vrr＜Vw              ……(13)
Vrr＜Ve              ……(14)
V4＞V3               ……(15)
V4-V2＝(2/3)×Vrr    ……(16)
V3-V2＝(1/3)×Vrr    ……(17)
在数据读出动作时，通过控制电路109的控制设定V1～V4，使得满足以上的式子。其中，式(12)是Vrr的定义，将读出模式中的V1与V2的差值定义为Vrr。Vrr是在读出时施加在存储器单元110上的电压。如式(13)和(14)所示，Vrr设定为其绝对值比Vw和Ve中的任一个都充分小的电压。这是为了使得非易失性存储元件129的电阻状态不变化。
在数据读出动作中，最初，表示进入数据读出模式的信号从外部的控制装置输入控制电路109。控制电路109控制第一电源121、第二电源122、第三电源123和第四电源124，使得V1～V4满足上述的条件，之后控制切换开关120。第一电源121与列译码器/驱动器104的选择电压供给线BVS连接。第二电源122与行译码器/驱动器103的选择电压供给线WVS连接。第三电源123与列译码器/驱动器104的非选择电压供给线BVD连接。第四电源124与行译码器/驱动器103的非选择电压供给线WVD连接。已被设定的切换开关120的状态在整个数据读出模式中维持为一定。
当切换开关120的切换结束时，从外部的控制装置向地址输入电路108依次输入应该写入数据的存储器单元的地址。控制电路109与地址的输入同步地控制脉冲产生电路118，将读出脉冲输入行译码器/驱动器103和列译码器/驱动器104。读出模式中的读出用的电脉冲(读出脉冲)的周期为tR。tR并不一定与tE或tP相等。在本实施方式中，从外部输入读出脉冲。
地址输入电路108根据被输入的地址分别向行译码器/驱动器103和列译码器/驱动器104输入行地址数据和列地址数据。
写入电路105，在读出模式中，以总是向行译码器/驱动器103和列译码器/驱动器104输入表示应该施加读出用的电压的信息的信号的方式，通过控制电路109被控制。
行译码器/驱动器103的行译码器，在非脉冲期，对于全部的字线，使非选择用开关元件WCD1、WCD2、...、WCDn为ON，使选择用开关元件WCS1、WCS2、...、WCSn为OFF。通过这样的动作，在非脉冲期，全部的字线通过非选择电压供给线WVD与第四电源124连接。结果，对全部的字线供给第四电压V4。
行译码器/驱动器103的行译码器，在脉冲期，仅对于选择字线，使对应的非选择用开关元件WCD为OFF，使选择用开关元件WCS为ON。通过这样的动作，在脉冲期，选择字线通过选择电压供给线WVS与第二电源122连接。结果，仅对选择字线供给第二电压V2。
列译码器/驱动器104的列译码器，在非脉冲期，对于全部的位线，使非选择用开关元件BCD1、BCD2、...、BCDn为ON，使选择用开关元件BCS1、BCS2、...、BCSn为OFF。通过这样的动作，在非脉冲期，全部的位线通过非选择电压供给线BVD与第三电源123连接。结果，对全部的位线供给第三电压V3。
列译码器/驱动器104的列译码器，在脉冲期，仅对于选择位线，使对应的非选择用开关元件BCD为OFF，使选择用开关元件BCS为ON。通过这样的动作，在脉冲期，选择位线通过选择电压供给线WVS与第一电源121连接。结果，仅对选择位线供给第一电压V1。
通过这样的动作，在读出模式中，对于应该读出数据的全部存储器单元110，依次向对应的字线供给V2，同时向对应的位线供给V1。结果，在该存储器单元110上施加正的电压Vrr，规定的电流与非易失性存储元件129的电阻状态相对应地流过选择位线。读出放大器106根据该电流判定写入被选择的存储器单元110中的值是“1”还是“0”。判定结果通过数据输入输出电路107向外部输出。当对应该读出数据的全部的存储器单元的数据读出完成时，读出模式结束。
在图20(c)中，表示了从存储器单元MC11和MC21依次读出数据的情况。如图所示，在非脉冲期，在字线WL上施加V4，在位线BL上施加V3。在脉冲期，在选择字线(对于MC11和MC21中的任一个均是WL1)上施加V2，在选择位线(对于MC11是BL1，对于MC21是BL2)上施加V1。对于非选择字线(对于MC11和MC21中的任一个均是WL2)和非选择位线(对于MC11是BL2，对于MC21是BL1)上施加的电压，即使是在脉冲期，也分别保持V4和V3不变。通过该动作，对存储器单元MC11和存储器单元MC21依次施加电压Vrr，利用读出放大器106读出数据。
3.备用动作
以下说明备用动作。在本实施方式中，备用动作时V1～V4满足以下的式子。另外，式中的变量为电压，全部为0以上的数。
V1＝(1/2)×Vrr  ……(18)
V2＝(1/2)×Vrr  ……(19)
V3＝(1/2)×Vrr  ……(20)
V4＝(1/2)×Vrr  ……(21)
在备用动作时，通过控制电路109的控制设定V1～V4，使得满足以上的式子。Vrr可以与读出模式中的Vrr为相同的值。
在既不需要数据的写入也不需要数据的读出的情况下，表示进入备用模式的信号从外部的控制装置输入控制电路109。控制电路109将电源电路119的输出电压设定为满足上述的条件的值。
在备用模式中，不进行地址和数据的输入，全部的字线和位线的电位维持在(1/2)×Vrr。
在图20(d)中，表示了备用模式中的字线WL1、WL2和位线BL1、BL2的电位。如图所示，在备用模式中，全部的字线和位线的电位为(1/2)×Vrr，保持为一定。
〔效果〕
图21是表示在本发明的第一实施方式中，选择了与位线BL1和字线WL1连接的存储器单元MC11的情况下的存储器阵列102的等效电路图。以下，参照附图说明本实施方式的结构所具有的效果。
如图所示，选择存储器单元MC11连接位线BL1与字线WL1之间。但是，连接位线BL1和字线WL1的通路在一个仅通过存储器单元MC11的通路(以下称为主通路)以外还存在多个。以下，对主通路以外的通路进行说明。
与位线BL1连接的存储器单元在存储器单元MC11以外还有与位线BL1和字线WLi(i＝2～m)的交点相对应的存储器单元MC12、MC13、...、MC1m。以下将这些存储器单元称为第一非选择存储器单元组150。属于第一非选择存储器单元组150的存储器单元的个数为(m-1)个。
与字线WL1连接的存储器单元在存储器单元MC11以外还有与字线WL1和位线WLj(j＝2～n)的交点相对应的存储器单元MC21、MC31、...、MCn1。以下将这些存储器单元称为第三非选择存储器单元组154。属于第三非选择存储器单元组154的存储器单元的个数为(n-1)个。
在设从第一非选择存储器单元组150取出的存储器单元为存储器单元MC1i、从第三非选择存储器单元组154取出的存储器单元为存储器单元MCj1时，与连接有存储器单元MC1i的字线WLi和连接有存储器单元j1的位线BLj的交点相对应地确定存储器单元MCji。以下将这些存储器单元MCji称为第二非选择存储器单元组152。属于第二非选择存储器单元组152的存储器单元的个数为(m-1)×(n-1)个。
作为连接位线BL1和字线WL1的通路的经过三个存储器单元的通路(以下称为副通路)，与属于第二非选择存储器单元组152的各个存储器单元相对应地各存在一个。副通路将位线BL1、存储器单元MC1i、字线WLi(与非选择字线对应的节点151)、存储器单元MCji、位线BLj(与非选择位线对应的节点153)、存储器单元MCj1、字线WL1以该顺序进行连接。副通路的个数为(m-1)×(n-1)个。
如果更具体地进行说明，则如下所述。设从第一非选择存储器单元组150取出存储器单元MC12。从第三非选择存储器单元组154取出存储器单元MC31。存储器单元MC12与字线WL2连接。存储器单元31与位线BL3连接。与字线WL2和位线BL3相对应地确定属于第二非选择存储器单元组152的存储器单元MC32。能够考虑与由存储器单元MC12、MC32、MC31构成的三个一组的存储器单元相对应的连接位线BL1和字线WL1的通路。即，存在位线BL1、存储器单元MC12、字线WL2、存储器单元MC32、位线BL3、存储器单元MC31、字线WL1以该顺序依次连接的通路。
研究各个通路的电阻值和流过各通路的电流。假定配线电阻和电极的电阻能够忽略。各通路的电阻值与存储器单元所包括的非易失性存储元件129和电流抑制元件116的电阻值的合计相等。如图15所示，各存储器单元所包括的电流抑制元件116的电阻值根据施加在电流抑制元件116上的电压而不同。施加在电流抑制元件116上的电压也根据非易失性存储元件129的电阻状态而不同，因此，难以进行具体确定。但是应该注意的是，如图15所示，即使施加在电流抑制元件116上的电压很低，电流抑制元件116的电阻值也不是无限大的，虽然很微小但还是会流过电流。
如果比较各通路的电阻值，则通常主通路的电阻值最小。但是，在主通路所包括的存储器单元MC11的非易失性存储元件129处于高电阻状态、副通路所包括的非易失性存储元件129均处于低电阻状态的情况下，即使是副通路，也可能存在与主通路相比电阻值相对地没有那么高的情况。相比于主通路所包括的电流抑制元件116，副通路所包括的电流抑制元件116被施加的电压较小，电阻值变高。结果，副通路的电阻值相对较高。但是因为如上所述的该效果并不完全，所以在副通路中也流过一定程度的电流。副通路的个数为(m-1)×(n-1)个。存储器阵列102的规模越大，副通路的个数就越多，流过副通路的电流越不能够忽略。
也能够考虑经过5个以上的存储器单元的通路。关于这些通路，电阻值比经过三个存储器单元的通路还要高，流过的电流也变小。在以下的讨论中，忽略经过5个以上的存储器单元的通路。
以下，以对存储器单元MC11的写入动作和读出动作为例进行说明。
在对存储器单元MC11进行写入的情况下，需要在存储器单元MC11上施加规定的电压，流过规定的电流。流过字线WL1和位线BL1之间的电流为流过主通路的电流加上流过副通路的电流之和。如果副通路的个数很多，则无法忽略流过副通路的电流。如果流过副通路的电流不能够忽略，则可能存在用于进行写入的选择电源(第一电源121和第二电源122)的容量、响应速度等不足，不能够对存储器单元MC11施加充分的电压的情况。结果，产生写入动作的可靠性降低等问题。
在读出被写入存储器单元MC11的数据的情况下，需要在存储器单元MC11上施加规定的电压，检测流过存储器单元MC11(或主通路)的电流。流过字线WL1和位线BL1之间的电流为流过主通路的电流加上流过副通路的电流之和。如果副通路的个数很多，则无法忽略流过副通路的电流。结果，不能够精度良好地检测出流过主通路的电流，产生读出动作的可靠性降低等问题。
设施加在选择位线上的电压为VB、施加在选择字线上的电压为VW，考虑在非选择位线和非选择字线上施加VB与VW的正中间的电压(VB+VW)/2(以下称为中间电压)的情况。
图22是表示在图1的结构中在非选择位线和非选择字线上施加中间电压的情况下，施加在字线和位线上的电压的一个例子的时序图，图22(a)～(d)分别表示各动作模式，图22(a)表示删除模式，图22(b)表示程序模式，图22(c)表示读出模式，图22(d)表示备用模式。在删除模式中对应该写入数据的存储器单元依次施加正的电压VP，另一方面，对属于第一非选择单元组和第三非选择单元组的存储器单元施加正的电压VP/2。在程序模式中对应该写入“1”的存储器单元依次施加负的电压-VP，另一方面，对属于第一非选择单元组和第三非选择单元组的存储器单元施加负的电压-VP/2。在读出模式中对应该读出数据的存储器单元依次施加正的电压Vrr，另一方面，对属于第一非选择单元组和第三非选择单元组的存储器单元施加正的电压Vrr/2。如上所述，在非选择位线和非选择字线上施加有中间电压的情况下，在属于第一非选择单元组和第三非选择单元组中的任一个组的存储器单元上也施加绝对值为选择存储器单元的一半的电压。
将在图22(a)中在脉冲期施加在位线和字线的各个上的电压和施加在各存储器单元上的电压的一个例子表示于表2。如表2所示，在非选择位线和非选择字线上施加有中间电压的情况下，在非选择存储器单元中与选择位线和选择字线都不连接的非选择存储器单元上施加的电压为0，另一方面，在非选择存储器单元中与选择位线和选择字线中的任一个连接的非选择存储器单元上施加的电压为VP/2。
〔表2〕
Figure A20088000055800501
在本实施方式中，在非选择位线上施加相比于VM更接近VW的电压，在非选择字线上施加相比于VM更接近VB的电压。如图20所示，在本实施方式中，施加在属于第一非选择单元组和第三非选择单元组的存储器单元上的电压，在删除模式中比正的电压VP/2低(绝对值小)，在程序模式中比负的电压-VP/2高(绝对值小)，在读出模式中比正的电压Vrr/2低(绝对值小)。
将在图20(a)中在脉冲期施加在位线和字线的各个上的电压和施加在各存储器单元上的电压的一个例子表示于表3。如表3所示，在本实施方式中，对任一个非选择存储器单元施加的电压都是VP/3。
〔表3〕
Figure A20088000055800502
在存储器阵列的规模较大的情况下，在对非选择位线和非选择字线施加中间电压的情况下(图22和表2)，流过副通路的电流不能够忽略，产生写入动作、读出动作的可靠性降低等问题。在如本实施方式所示地控制非选择位线和非选择字线的电压的情况下(图20和表3)，与在非选择位线和非选择字线上施加中间电压的情况相比，能够减小流过副通路的电流，提高写入动作、读出动作的可靠性。
图23是表示在本发明的第一实施方式的电阻变化型存储装置中，在选择位线和选择字线上分别施加2V和0V的情况下的非选择字线的电位与流过副通路的电流的合计值的关系的图。该图中表示了在一根位线上连接有32个存储器单元的情况(情况1)、和在一根位线上连接有256个存储器单元的情况(情况2)。如图所示，非选择字线的电位越接近2V，流过副通路的电流越小。相比于存储器阵列的规模小的情况(情况1)，存储器阵列的规模大的情况(情况2)下流过副通路的电流较大。在这种情况下，也能够通过使施加在非选择字线上的电压更接近选择位线的电位(2V)，减小流过副通路的电流，能够提高写入动作、读出动作的可靠性。
在图23中，如果V1＝+2V、V2＝0V，则V3＝+4/3V＝+1.33V、V4＝+2/3V＝+0.66V，V3-V2＝0.66V，因此满足V3-V2＜VF(VF＝+0.8V)。
另外，非选择字线的电位越接近2V，流过非选择字线和非选择位线之间的电流越大，对非选择电源(第三电源123和第四电源124)的负载越大。即，通过减小对选择电源的负载以代替增大对非选择电源的负载，能够提高写入动作和读出动作的可靠性。
〔变形例〕
在删除模式和程序模式中，第一电源121～第四电源124输出的电压可以不同。V4只要比(V1+V2)/2大即可，V3只要比(V1+V2)/2小即可。设电流抑制元件116的阈值(阈值电压)为VF，优选满足V1-V4＜VF或者V3-V2＜VF。更优选满足V1-V4＜VF并且V3-V2＜VF。
V4的电压越接近V1的电压，流过连接施加有V1的配线和施加有V4的配线之间的副通路的电流越小。此外，同样地，V3的电压越接近V2的电压，流过连接施加有V2的配线和施加有V3的配线之间的副通路的电流越小。
在考虑将流过副通路的电流量削减到何种程度较为优选时，流过选择单元的电流与阵列规模的关系是很重要的。对于流过选择单元的电流量是何种程度(或者说需要)、阵列的规模能够大到何种程度等元件特性和阵列设计，需要一些基准。在本实施方式的情况下，通过利用电流抑制元件的阈值VF，能够进行存储器单元特性的设计研究。此外，通过满足(V1-V4)＜VF、(V3-V2)＜VF，能够利用电流抑制元件的效果，极大地减少流过副通路的电流量(实质上为0)。如果利用VF，则能够容易地实现最佳的阵列设计(考虑到读出、写入时的情况的阵列规模和其结构)。能够可靠且高效地进行包括从存储器单元到阵列的规模和结构的内容的设计，能够实现更高性能且小面积的电阻变化型非易失性存储装置。
特别是，能够有效地抑制流过副通路的电流(漏电流)的影响，从而能够在大容量的存储器中稳定地进行写入动作和读出动作。另外，还能够降低电力消耗。
另外，可以如下所述决定电流抑制元件116的阈值。非选择单元的电流优选是比选择单元的电流充分小的电流。优选以非选择单元的电流为选择单元的十分之一以下，即非选择单元的电流小至数量级不同的程度时的电流抑制元件的最大施加电压为VF。例如，在非选择单元的电流为选择单元的电流的十分之一以下的情况下，VF能够定位于非选择单元电流成为选择单元电流的十分之一时的端子间电压。在使非选择单元的电流为选择单元的电流的百分之一以下的情况下，VF能够定位于非选择单元电流成为选择单元电流的百分之一时的端子间电压。
将在各模式中第一电源121～第四电源124输出的电压应该满足的条件的其他例子表示于表4。
〔表4〕
  删除模式   程序模式   读出模式   备用模式
  第一电源   ＞Ve   ＞Vw   Vrr   1/2×Vrr
  第二电源   0   0   0   1/2×Vrr
  第三电源   1/3×Ve   1/3×Vw   1/3×Vrr   1/2×Vrr
  第四电源   2/3×Ve   2/3×Vw   2/3×Vrr   1/2×Vrr
表中，Ve和Vw是根据非易失性存储元件129的特性决定的值。Vrr是比Vw充分小的值，调整电压使得不会引起数据的误写入(电阻状态的变化)。各电压的相对的值(电压的差)是很重要的，因此，可以在各个电压上添加规定的电压。例如，第二电源供给的第二电压V2并非必需是0。在V2不为0的情况下，例如删除模式中的V1是比V2+Ve大的值即可。
也可以对图1和图2所示的本实施方式的电阻变化型存储装置中的存储器阵列进行三维堆叠，从而形成多层化结构的电阻变化型存储装置。
图24是表示在本发明的第一实施方式的变形例中，多层化结构的电阻变化型存储装置所包括的存储器阵列的结构的立体图。如图24所示，该电阻变化型存储装置具有叠层多个存储器阵列而构成的多层化存储器阵列，该存储器阵列包括：在未图示的基板上相互平行地形成的多个下部配线112；在这些多个下部配线112的上方，在与该基板的主面平行的面内相互平行且与多个下部配线112立体交叉地形成的多个上部配线111；以及与这些多个下部配线112和多个上部配线111的立体交叉点对应设置成矩阵状的多个存储器单元110。
在图24所示的例子中，采用配线层为5层，配置在其立体交叉点上的非易失性存储元件为四层的结构，当然也可以根据需要增减它们的层数。
通过设置这样构成的多层化存储器阵列，能够实现超大容量非易失性存储器。
如上所述，在由含有钽氧化物的材料构成可变电阻层的情况下，能够以低温(20～400℃)成膜可变电阻层。从而，即使通过上述那样的工序形成层，也难以对在下层工序中形成的晶体管和硅化物等配线材料造成影响，能够容易地实现多层化存储器阵列。
在设置多层化存储器阵列的情况下，在不含有选择存储器单元的存储器阵列的字线和位线上分别连接第三电压源和第四电压源中的任一个。
第二电源122也可以是接地的电压源。图25是表示本发明的变形例的电阻变化型存储装置100′的结构的框图。如图所示，第二电源122被接地的电压源122′(输出0V的电压的电压源)置换。在这样的结构中，V2＝0V、V1＝VP、V3＝(2/3)×VP＝(2/3)×V1、V4＝(1/3)×VP＝(1/3)×V1。在本变形例中，能够得到与图1的结构相同的效果，并且也能够达到使电路结构简单化的效果。
在本实施方式中，优选可变电阻层114的材料为Ta氧化物，但是也可以使用其他材料。
电压和电流的方向、符号、绝对值等仅是例示，当然能够进行各种变更。
(第二实施方式)
第二实施方式的电阻变化型存储装置与第一实施方式的电阻变化型存储装置不同的点是：在非脉冲期施加在位线和字线上的电压设定为中间电压。
图26是表示本发明的第二实施方式的电阻变化型存储装置的概略结构的一个例子的框图。如图26所示，本实施方式的电阻变化型存储装置200在第一实施方式的电阻变化型存储装置100的电源电路119上添加了输出第五电压V5的第五电源140。进一步，第一实施方式的行译码器/驱动器103和列译码器/驱动器104被行译码器/驱动器141和列译码器/驱动器142置换。其他结构元素与第一实施方式相同，因此对与图1共通的结构要素标注相同的符号和名称，省略说明。
第五电源140向行译码器/驱动器141和列译码器/驱动器142供给第五电压V5。在本实施方式中，V5为中间电压(V1+V2)/2。第五电源140的结构能够通过在与第一实施方式的第一电源121相同的结构中适当地调整基准电压产生器输出的电压而实现，因此省略详细说明。作为电压的设定方法，例如能够采用使用对电压进行屏蔽调整的电压调整电路或使用对电压进行熔丝调整的电压调整电路等的公知的方法。
图27是表示本发明的第二实施方式中的行译码器/驱动器141的驱动器部分的电路结构的一个例子的电路图。如图所示，行译码器/驱动器141的驱动器部分是在行译码器/驱动器103的驱动器部分上添加了：输入来自行译码器(未图示)的中间电压选择信号的中间电压信号输入线WLM1、WLM2、...、WLMm；与中间电压信号输入线WLM1、WLM2、...、WLMm分别连接的反相器WIM1、WIM2、...、WIMm；中间电压供给线WVM；和将施加在中间电压供给线WVM上的电压输入字线WL1、WL2、...、WLm的中间电压选择用开关元件WCM1、WCM2、...、WCMm。其他的结构要素与第一实施方式相同，因此，对与图17共通的结构元素标注相同的符号和名称，省略说明。
从电源电路向中间电压供给线WVM输入中间电压(V5)。
中间电压选择用开关元件WCM1、WCM2、...、WCMm是CMOS型的开关元件，分别具有P沟道型晶体管143和N沟道型晶体管144。P沟道型晶体管143的栅电极分别通过反相器WIM1、WIM2、...、WIMm与中间电压信号输入线WLM1、WLM2、...、WLMm连接。N沟道型晶体管144的栅电极分别与中间电压信号输入线WLM1、WLM2、...、WLMm直接连接。P沟道型晶体管143和N沟道型晶体管144中的一方的主端子(漏电极或源电极)与中间电压供给线WVM连接，另一方的主端子(源电极或漏电极)与字线WL1、WL2、...、WLm连接。
行译码器根据从地址输入电路108输入的行地址信号、从脉冲产生电路118输入的电脉冲、和写入电路105的控制，控制供给选择信号输入线WLS、非选择信号输入线WLD和中间电压信号输入线WLM的电位。即，在非脉冲期，供给选择信号输入线WLS和非选择信号输入线WLD的电压为“L”，供给中间电压信号输入线WLM的电压为“H”。在脉冲期，供给与选择字线相对应的选择信号输入线WLS的电压为“H”，供给与选择字线相对应的非选择信号输入线WLD的电压维持为“L”，供给与选择字线相对应的中间电压信号输入线WLM的电压为“L”。供给与非选择字线相对应的选择信号输入线WLS的电压维持为“L”，供给与非选择字线相对应的非选择信号输入线WLD的电压为“H”，供给与非选择字线相对应的中间电压信号输入线WLM的电压为“L”。
通过这样的结构，在非脉冲期，中间电压选择用开关WCM为ON，选择用开关元件WCS和非选择用开关元件WCD为OFF。结果，在全部的字线上连接第五电源140，施加中间电压。在脉冲期，关于选择字线，对应的选择用开关元件WCS为ON，对应的非选择用开关元件WCD和中间电压选择用开关元件WCM为OFF。结果，通过选择用开关元件WCS向选择字线施加选择电压(V1或V2)。在脉冲期，关于非选择字线，对应的选择用开关元件WCS和中间电压选择用开关WCM为OFF，对应的非选择用开关元件WCD为ON。结果，通过非选择用开关元件WCD向非选择字线施加非选择电压(V3或V4)。
图28是表示本发明的第二实施方式中的列译码器/驱动器142的驱动器部分的电路结构的一个例子的电路图。如图所示，列译码器/驱动器142的驱动器部分是在列译码器/驱动器104的驱动器部分上添加了：输入来自列译码器(未图示)的中间电压选择信号的中间电压信号输入线BLM1、BLM2、...、BLMm；与中间电压信号输入线BLM1、BLM2、...、BLMm分别连接的反相器BIM1、BIM2、...、BIMm；中间电压供给线BVM；和将施加在中间电压供给线BVM上的电压输入位线BL1、BL2、...、BLm的中间电压选择用开关元件BCM1、BCM2、...、BCMm。其他的结构要素与第一实施方式相同，因此，对与图18共通的结构要素标注相同的符号和名称，省略说明。
从电源电路向中间电压供给线BVM输入中间电压(V5)。
中间电压选择用开关元件BCM1、BCM2、...、BCMm是CMOS型的开关元件，分别具有P沟道型晶体管145和N沟道型晶体管146。P沟道型晶体管145的栅电极分别通过反相器BIM1、BIM2、...、BIMm与中间电压信号输入线BLM1、BLM2、...、BLMm连接。N沟道型晶体管146的栅电极分别与中间电压信号输入线BLM1、BLM2、...、BLMm直接连接。P沟道型晶体管145和N沟道型晶体管146中的一方的主端子(漏电极或源电极)与中间电压供给线BVM连接，另一方的主端子(源电极或漏电极)与位线BL1、BL2、...、BLm连接。
列译码器根据从地址输入电路108输入的列地址信号、从脉冲产生电路118输入的脉冲、和写入电路105的控制，控制供给选择信号输入线BLS、非选择信号输入线BLD和中间电压信号输入线BLM的电位。即，在非脉冲期，供给选择信号输入线BLS和非选择信号输入线BLD的电压为“L”，供给中间电压信号输入线BLM的电压为“H”。在脉冲期，供给与选择位线相对应的选择信号输入线BLS的电压为“H”，供给与选择位线相对应的非选择信号输入线BLD的电压维持为“L”，供给与选择位线相对应的中间电压信号输入线BLM的电压为“L”。供给与非选择位线相对应的选择信号输入线BLS的电压维持为“L”，供给与非选择位线相对应的非选择信号输入线BLD的电压为“H”，供给与非选择位线相对应的中间电压信号输入线BLM的电压为“L”。
通过这样的结构，在非脉冲期，中间电压选择用开关BCM为ON，选择用开关元件BCS和非选择用开关元件BCD为OFF。结果，在全部的位线上连接第五电源150，施加中间电压。在脉冲期，关于选择位线，对应的选择用开关元件BCS为ON，对应的非选择用开关元件BCD和中间电压选择用开关WCM为OFF。结果，通过选择用开关元件BCS向选择位线施加选择电压(V1或V2)。在脉冲期，关于非选择位线，对应的选择用开关元件BCS和中间电压选择用开关BCM为OFF，对应的非选择用开关元件BCD为ON。结果，通过非选择用开关元件BCD向非选择位线施加非选择电压(V3或V4)。
在脉冲期的选择字线上施加V1时(删除模式和读出模式)，在脉冲期的选择位线上施加V2，在非脉冲期的全部字线和非脉冲期的全部位线上施加中间电压，在脉冲期的非选择字线上施加V3，在脉冲期的非选择位线上施加V4。
在脉冲期的选择字线上施加V2时(程序模式)，在脉冲期的选择位线上施加V1，在非脉冲期的全部字线和非脉冲期的全部位线上施加中间电压，在脉冲期的非选择字线上施加V4，在脉冲期的非选择位线上施加V3。
图29是表示在本发明的第二实施方式中，施加在字线和位线上的电压的一个例子的时序图，图29(a)～(d)分别表示各动作模式，图29(a)表示删除模式，图29(b)表示程序模式，图29(c)表示读出模式，图29(d)表示备用模式。
如图所示，在本实施方式的电阻变化型存储装置200中，在删除模式、程序模式、读出模式中的每一个模式中，在脉冲期，与第一实施方式相同，在选择存储器单元上施加±VP或Vrr的电压，另一方面，在非选择存储器单元上仅施加绝对值比VP/2或Vrr/2小的电压，能够提高写入动作和读出动作的可靠性。进而，在本实施方式中，在非脉冲期，全部的位线和字线的定位维持为中间电压。结果，能够抑制在非脉冲期流过存储器单元的电流，降低电力消耗。
(第三实施方式)
第三实施方式的电阻变化型存储装置与第一实施方式的电阻变化型存储装置不同的是：在脉冲期，与非选择位线和非选择字线连接的非选择用开关元件被进行高阻抗控制。装置的结构与图1～图19所示相同，对共通的结构要素标注相同的符号和名称，省略说明。
行译码器根据从地址输入电路108输入的行地址信号、从脉冲产生电路118输入的脉冲、和写入电路105的控制，控制供给选择信号输入线WLS和非选择信号输入线WLD的电位。即，在非脉冲期，供给选择信号输入线WLS的电压为“L”，供给非选择信号输入线WLD的电压为“H”。在脉冲期，供给与选择字线相对应的选择信号输入线WLS的电压为“H”，供给与选择字线相对应的非选择信号输入线WLD的电压为“L”。另一方面，供给与非选择字线相对应的选择信号输入线WLS的电压维持为“L”，供给与非选择字线相对应的非选择信号输入线WLD的电压被控制为非选择用开关元件WCD成为高阻抗状态(比成为完全导通状态的“H”低的电压)的值。
通过这样的结构，在非脉冲期，非选择用开关元件WCD为ON，选择用开关元件WCS为OFF。结果，在全部字线上施加非选择电压(V3或V4)。在脉冲期，关于选择字线，对应的选择用开关元件WCS为ON，对应的非选择用开关元件WCD为OFF。结果，通过选择用开关元件WCS向选择字线施加选择电压(V1或V2)。在脉冲期，关于非选择字线，对应的选择用开关元件WCS维持为OFF，另一方面，对应的非选择用开关元件WCD成为高阻抗状态。结果，通过非选择用开关元件WCD向非选择字线施加非选择电压(V3或V4)，但几乎没有电流流过。
列译码器根据从地址输入电路108输入的列地址信号、从脉冲产生电路118输入的脉冲、和写入电路105的控制，控制供给选择信号输入线BLS和非选择信号输入线BLD的电位。即，在非脉冲期，供给选择信号输入线BLS的电压为“L”，供给非选择信号输入线BLD的电压为“H”。在脉冲期，供给与选择位线相对应的选择信号输入线BLS的电压为“H”，供给与选择位线相对应的非选择信号输入线BLD的电压为“L”。另一方面，供给与非选择位线相对应的选择信号输入线BLS的电压维持为“L”，供给与非选择位线相对应的非选择信号输入线BLD的电压被控制为非选择用开关元件WCD成为高阻抗状态(比构成完全导通状态的“H”低的电压)的值。
通过这样的结构，在非脉冲期，非选择用开关元件BCD为ON，选择用开关元件BCS为OFF。结果，在全部位线上施加非选择电压(V3或V4)。在脉冲期，关于选择位线，对应的选择用开关元件BCS为ON，对应的非选择用开关元件BCD为OFF。结果，通过选择用开关元件BCS向选择位线施加选择电压(V1或V2)。在脉冲期，关于非选择位线，对应的选择用开关元件BCS维持为OFF，另一方面，对应的非选择用开关元件BCD成为高阻抗状态。结果，通过非选择用开关元件BCD向非选择位线施加非选择电压(V3或V4)，但几乎没有电流流过。
在脉冲期的选择字线上施加V1时(删除模式和读出模式)，在脉冲期的选择位线上施加V2，在非脉冲期的全部字线和脉冲期的非选择字线上施加V3，在非脉冲期的全部位线和脉冲期的非选择位线上施加V4。
在脉冲期的选择字线上施加V2时(程序模式)，在脉冲期的选择位线上施加V1，在非脉冲期的全部字线和脉冲期的非选择字线上施加V4，在非脉冲期的全部位线和脉冲期的非选择位线上施加V3。
图30是表示在本发明的第三实施方式中施加在字线和位线上的电压的一个例子的时序图，图30(a)～(d)分别表示各动作模式，图30(a)表示删除模式，图30(b)表示程序模式，图30(c)表示读出模式，图30(d)表示备用模式。
如图所示，在本实施方式的电阻变化型存储装置中，在删除模式、程序模式、读出模式中的每一个模式中，在脉冲期，与第一实施方式同样，在选择存储器单元上施加±VP或Vrr的电压，另一方面，在非选择存储器单元上仅施加绝对值比VP/2或Vrr/2小的电压，能够提高写入动作和读出动作的可靠性。进一步，在本实施方式中，在脉冲期，与非选择位线和非选择字线相对应的选择用开关元件为OFF，并且非选择用开关元件被进行高阻抗控制。结果，能够抑制在脉冲期流过非选择存储器单元的电流，降低电力消耗。
根据以上的说明，本领域的技术人员能够明确本发明的大量改良和其他实施方式。因此，上述说明仅应该被解释为例示，其目的在于对本领域的技术人员说明实施本发明的最佳的实施方式。在不脱离本发明的精神的范围内，能够对其结构和/或功能的详细内容进行实质性变更。
工业上的可利用性
本发明的电阻变化型存储装置作为能够提高写入动作和读出动作的可靠性的电阻变化型存储装置是有用的。

Claims (19)

1.一种电阻变化型存储装置，其特征在于，包括：
存储器阵列，其包括：在第一平面内相互平行地形成的多个第一配线；在与所述第一平面平行的第二平面内相互平行且与所述多个第一配线立体交叉地形成的多个第二配线；与所述多个第一配线和所述多个第二配线的立体交叉点的各个对应设置、并且具有电阻值根据施加在对应的第一配线与对应的第二配线之间的电信号可逆地变化的可变电阻层的非易失性存储元件；和与各个所述立体交叉点对应设置并与所述可变电阻层串联连接的电流抑制元件，
在第一配线或第二配线上施加第一电压的第一电压源；
在第一配线或第二配线上施加第二电压的第二电压源；
在第一配线或第二配线上施加第三电压的第三电压源；和
在第一配线或第二配线上施加第四电压的第四电压源，
其中，
所述可变电阻层具有下述特性：在处于高电阻状态的情况下，在其两端施加作为规定的电压的低电阻化电压时，从高电阻状态向低电阻状态变化；在处于低电阻状态的情况下，在其两端施加作为具有与所述低电阻化电压不同的极性的规定的电压的高电阻化电压时，从低电阻状态向高电阻状态变化，
所述电流抑制元件具有非线性且双向的电流特性，即，如果在其两端施加的电压的绝对值超过阈值VF则电阻值急剧减少，并且，电流与该施加的电压的极性相对应地双向流动，
在设第一～第四电压分别为V1～V4，以V5＝(V1+V2)/2作为第五电压V5时，满足V2≤V3＜V5＜V4≤V1，并且满足(V1-V4)＜VF或(V3-V2)＜VF，
该电阻变化型存储装置包括构成为相对于作为应该写入数据或应该读出数据的非易失性存储元件的选择非易失性存储元件进行以下的A和B的动作的控制装置，
A：在与选择非易失性存储元件相对应的第一配线上连接第一电压源，在与选择非易失性存储元件相对应的第二配线上连接第二电压源，在与选择非易失性存储元件不对应的第一配线上连接第三电压源，在与选择非易失性存储元件不对应的第二配线上连接第四电压源；
B：在与选择非易失性存储元件相对应的第二配线上连接第一电压源，在与选择非易失性存储元件相对应的第一配线上连接第二电压源，在与选择非易失性存储元件不对应的第二配线上连接第三电压源，在与选择非易失性存储元件不对应的第一配线上连接第四电压源。
2.如权利要求1所述的电阻变化型存储装置，其特征在于：
进一步设置有根据所述控制装置的控制输出电脉冲的脉冲产生电路，
所述控制装置在所述脉冲产生电路输出电脉冲的期间进行所述A或B的动作，
在所述脉冲产生电路输出电脉冲的期间进行所述A的动作的情况下，在所述脉冲产生电路不输出电脉冲的期间，在全部的第一配线上连接第三电压源，在全部的第二配线上连接第四电压源，
在所述脉冲产生电路输出电脉冲的期间进行所述B的动作的情况下，在所述脉冲产生电路不输出电脉冲的期间，在全部的第一配线上连接第四电压源，在全部的第二配线上连接第三电压源。
3.如权利要求1所述的电阻变化型存储装置，其特征在于：
进一步设置有：根据所述控制装置的控制输出电脉冲的脉冲产生电路；和
施加所述第五电压的第五电压源，
所述控制装置在所述脉冲产生电路输出电脉冲的期间进行所述A或B的动作，
在所述脉冲产生电路不输出电脉冲的期间，在全部的第一配线和全部的第二配线上连接第五电压源。
4.如权利要求1所述的电阻变化型存储装置，其特征在于：
进一步设置有：根据所述控制装置的控制输出电脉冲的脉冲产生电路；
用于使第一配线择一地与第三电压源和第四电压源连接的第一非选择用开关元件；以及
用于使第二配线择一地与第三电压源和第四电压源连接的第二非选择用开关元件，
所述控制装置在所述脉冲产生电路输出电脉冲的期间进行所述A或B的动作，同时将与选择非易失性存储元件不对应的第一非选择用开关元件和与选择非易失性存储元件不对应的第二非选择用开关元件控制为高阻抗状态，
在所述脉冲产生电路输出电脉冲的期间进行所述A的动作的情况下，在所述脉冲产生电路不输出电脉冲的期间，控制第一非选择用开关元件在全部的第一配线上连接第三电压源，控制第二非选择用开关元件在全部的第二配线上连接第四电压源，
在所述脉冲产生电路输出电脉冲的期间进行所述B的动作的情况下，在所述脉冲产生电路不输出电脉冲的期间，控制第一非选择用开关元件在全部的第一配线上连接第四电压源，控制第二非选择用开关元件在全部的第二配线上连接第三电压源。
5.如权利要求1所述的电阻变化型存储装置，其特征在于：
V1与V2的电压差的绝对值比用于使所述非易失性存储元件从高电阻状态向低电阻状态变化所需要的电压的绝对值和用于使所述非易失性存储元件从低电阻状态向高电阻状态变化所需要的电压的绝对值中的任一个均大，
所述控制装置在删除模式中，对应该写入数据的全部非易失性存储元件进行所述A的动作和所述B的动作中的任一个。
6.如权利要求1所述的电阻变化型存储装置，其特征在于：
V1与V2的电压差的绝对值比用于使所述非易失性存储元件从高电阻状态向低电阻状态变化所需要的电压的绝对值和用于使所述非易失性存储元件从低电阻状态向高电阻状态变化所需要的电压的绝对值中的任一个均大，
所述控制装置在程序模式中，对应该写入数据的全部非易失性存储元件进行所述A的动作和所述B的动作中的任一个。
7.如权利要求1所述的电阻变化型存储装置，其特征在于：
V1与V2的电压差的绝对值比用于使所述非易失性存储元件从高电阻状态向低电阻状态变化所需要的电压的绝对值和用于使所述非易失性存储元件从低电阻状态向高电阻状态变化所需要的电压的绝对值中的任一个均小，
所述控制装置在读出模式中，对应该读出数据的全部非易失性存储元件进行所述A的动作和所述B的动作中的任一个。
8.如权利要求1所述的电阻变化型存储装置，其特征在于：
第一电压源、第二电压源、第三电压源和第四电压源分别能够择一地输出多个电压。
9.如权利要求1所述的电阻变化型存储装置，其特征在于：
第一电压源、第二电压源、第三电压源和第四电压源分别具有多个电压产生器。
10.如权利要求1所述的电阻变化型存储装置，其特征在于：
所述第二电压源为输出0V的电压源。
11.如权利要求1所述的电阻变化型存储装置，其特征在于：
所述控制装置在备用模式中将第一电压V1、第二电压V2、第三电压V3和第四电压V4控制为相等的值。
12.如权利要求1所述的电阻变化型存储装置，其特征在于：
V1和V2被设定为：使得施加在所述可变电阻层上的电压的绝对值，在使所述可变电阻层从低电阻状态向高电阻状态变化时比在使所述可变电阻层从高电阻状态向低电阻状态变化时更大。
13.如权利要求1所述的电阻变化型存储装置，其特征在于：
V1和V2被设定为：使得(V1-V2)的绝对值，在使所述可变电阻层从低电阻状态向高电阻状态变化时比在使所述可变电阻层从高电阻状态向低电阻状态变化时更大。
14.如权利要求1所述的电阻变化型存储装置，其特征在于：
所述可变电阻层至少含有钽氧化物，在将该钽氧化物表示为TaOx的情况下，满足0.8≤x≤1.9。
15.如权利要求1所述的电阻变化型存储装置，其特征在于：
所述电流抑制元件具有电流抑制层，所述电流抑制层由SiNx构成，其中0.2≤x≤0.7。
16.如权利要求1所述的电阻变化型存储装置，其特征在于：
所述存储器阵列叠层有多个。
17.如权利要求1所述的电阻变化型存储装置，其特征在于：
第一电压源、第二电压源、第三电压源和第四电压源分别具有对输出电压进行掩蔽调整的电压调整电路。
18.如权利要求1所述的电阻变化型存储装置，其特征在于：
第一电压源、第二电压源、第三电压源和第四电压源分别具有对输出电压进行熔丝调整的电压调整电路。
19.一种电阻变化型存储装置的控制方法，其特征在于：该电阻变化型存储装置包括存储器阵列，该存储器阵列包括：在第一平面内相互平行地形成的多个第一配线；在与所述第一平面平行的第二平面内相互平行且与所述多个第一配线立体交叉地形成的多个第二配线；以及与所述多个第一配线和所述多个第二配线的立体交叉点的各个对应设置的非易失性存储元件，
在以应该写入数据或应该读出数据的非易失性存储元件作为选择非易失性存储元件时，
在与选择非易失性存储元件相对应的第一配线上施加第一电压，
在与选择非易失性存储元件相对应的第二配线上施加第二电压，
在与选择非易失性存储元件不对应的第一配线上施加第三电压，
在与选择非易失性存储元件不对应的第二配线上施加第四电压，
设第一～第四电压分别为V1～V4，以V5＝(V1+V2)/2作为第五电压V5，满足V2≤V3＜V5和V5＜V4≤V1。
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