JP2009163867A5 - - Google Patents

Claims (3)

1. 第１の平面内において互いに平行に形成された複数の第１の配線と前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と前記複数の第１の配線および前記複数の第２の配線の立体交差点のそれぞれに対応して設けられ対応する第１の配線と対応する第２の配線との間に印加される電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層を備えた不揮発性記憶素子と前記立体交差点のそれぞれに対応して設けられ前記可変抵抗層と直列に接続された電流抑制素子とを備えたメモリアレイと、
   第１の電圧を印加する第１の電圧源と、
   第２の電圧を印加する第２の電圧源と、
   第３の電圧を印加する第３の電圧源と、
   第４の電圧を印加する第４の電圧源と、
   切換えスイッチと、
   第１のデコーダ／ドライバと、
   第２のデコーダ／ドライバと、
   アドレス入力回路と、
   制御回路と、を備えた抵抗変化型記憶装置であって、
   前記可変抵抗層は、高抵抗状態にある場合にはその両端に所定の電圧である低抵抗化電圧を印加した時に高抵抗状態から低抵抗状態へと変化し、低抵抗状態にある場合にはその両端に前記低抵抗化電圧と異なる極性をもつ所定の電圧である高抵抗化電圧を印加した時に低抵抗状態から高抵抗状態へと変化する特性を有し、
   前記電流抑制素子は、その両端に印加する電圧の絶対値が閾値ＶＦを超えると急激に抵抗値が減少し、かつ、該印加する電圧の極性に応じて双方向に電流が流れる、非線形かつ双方向的な電流特性を有し、
   前記切換えスイッチは、前記制御回路の制御に基づいて、前記第１の電圧源および前記第２の電圧源の一方の電圧を選択電圧として前記第１のデコーダ／ドライバに出力すると共に前記第１の電圧源および前記第２の電圧源の他方の電圧を選択電圧として前記第２のデコーダ／ドライバに出力し、かつ、前記制御回路の制御に基づいて、前記第３の電圧源および前記第４の電圧源の一方の電圧を非選択電圧として前記第１のデコーダ／ドライバに出力すると共に前記第３の電圧源および前記第４の電圧源の他方の電圧を非選択電圧として前記第２のデコーダ／ドライバに出力するように構成され、
   前記アドレス入力回路は、外部から入力されるアドレス信号に基づいて、第１のアドレス信号を前記第１のデコーダ／ドライバに出力すると共に第２のアドレス信号を前記第２のデコーダ／ドライバに出力するよう構成され、
   前記第１のデコーダ／ドライバは、前記アドレス入力回路から入力される第１のアドレス信号に基づいて、選択された第１の配線に、前記切換えスイッチから入力される前記選択電圧を出力すると共に、選択されなかった第１の配線に、前記切換えスイッチから入力される前記非選択電圧を出力するように構成され、
   前記第２のデコーダ／ドライバは、前記アドレス入力回路から入力される第２のアドレス信号に基づいて、選択された第２の配線に、前記切換えスイッチから入力される前記選択電圧を出力すると共に、選択されなかった第２の配線に、前記切換えスイッチから入力される前記非選択電圧を出力するように構成され、
   前記制御回路は、外部から入力される信号に基づいて、前記切換えスイッチが前記第１のデコーダ／ドライバおよび前記第２のデコーダ／ドライバに出力する選択電圧および非選択電圧の切り換えを制御するよう構成され、
   第１乃至第４の電圧をそれぞれＶ１乃至Ｖ４とし、Ｖ５＝（Ｖ１＋Ｖ２）／２を第５の電圧とするとき、Ｖ２≦Ｖ３＜Ｖ５＜Ｖ４≦Ｖ１を満たし、かつ、（Ｖ１−Ｖ４）＜ＶＦまたは（Ｖ３−Ｖ２）＜ＶＦを満たす、抵抗変化型記憶装置。
2. 前記第１のデコーダ／ドライバは、
   それぞれが互いに並列に接続された第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型ＭＯＳトランジスタで構成された複数の第１の選択用スイッチ素子と、それぞれが互いに並列に接続された第２のＰチャンネル型ＭＯＳトランジスタ及び第２のＮチャンネル型ＭＯＳトランジスタで構成された複数の第１の非選択用スイッチ素子と、を備え、
   前記第１の配線に前記第１の選択用スイッチ素子を介して接続された第１の選択電圧供給線と、
   前記第１の配線に前記第１の非選択用スイッチ素子を介して接続された第１の非選択電圧供給線と、
   それぞれの前記第１の選択用スイッチ素子の第１のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第１のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第１のアドレス信号がその接続されている第１の配線を選択する信号である場合に”Ｈ”となり、選択しない信号である場合に”Ｌ”となる、複数の第１の選択信号入力線と、
   それぞれの前記第１の非選択用スイッチ素子の第２のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第２のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第１のアドレス信号がその接続されている第１の配線を選択しない信号である場合に”Ｈ”となり、選択する信号である場合に”Ｌ”となる、複数の第１の非選択信号入力線とを備え、
   前記第２のデコーダ／ドライバは、
   それぞれが互いに並列に接続された第３のＰチャンネル型ＭＯＳトランジスタ及び第３のＮチャンネル型ＭＯＳトランジスタで構成された複数の第２の選択用スイッチ素子と、それぞれが互いに並列に接続された第４のＰチャンネル型ＭＯＳトランジスタ及び第４のＮチャンネル型ＭＯＳトランジスタで構成された複数の第２の非選択用スイッチ素子と、を備え、
   前記第２の配線に前記第２の選択用スイッチ素子を介して接続された第２の選択電圧供給線と、
   前記第２の配線に前記第２の非選択用スイッチ素子を介して接続された第２の非選択電圧供給線と、
   それぞれの前記第２の選択用スイッチ素子の第３のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第３のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第２のアドレス信号がその接続されている第２の配線を選択する信号である場合に”Ｈ”となり、選択しない信号である場合に”Ｌ”となる、複数の第２の選択信号入力線と、
   それぞれの前記第２の非選択用スイッチ素子の第４のＰチャンネル型ＭＯＳトランジスタの制御端子にインバータを介して接続されると共に第４のＮチャンネル型ＭＯＳトランジスタの制御端子に接続され、前記アドレス入力回路が出力する第２のアドレス信号がその接続されている第２の配線を選択しない信号である場合に”Ｈ”となり、選択する信号である場合に”Ｌ”となる、複数の第２の非選択信号入力線とを備え、
   前記切換えスイッチは、前記制御回路の制御に基づいて、前記第１の電圧源及び前記第２の電圧源の一方を選択電圧として前記第１の選択電圧供給線に出力すると共に前記第１の電圧源及び前記第２の電圧源の他方を選択電圧として前記第２の選択電圧供給線に出力し、かつ、前記制御回路の制御に基づいて、前記第３の電圧源及び前記第４の電圧源の一方を非選択電圧として前記第１の非選択電圧供給線に出力すると共に前記第３の電圧源及び前記第４の電圧源の他方を非選択電圧として前記第２の非選択電圧供給線に出力するように構成されている、
   請求項１に記載の抵抗変化型記憶装置。
3. 前記電圧源のそれぞれは、基準電圧発生器と、オペアンプとを備え、
   前記基準電圧発生器が、前記オペアンプの一方の入力端子に接続され、
   前記オペアンプの出力端子が、前記オペアンプの他方の入力端子に接続されている、請求項１または２に記載の抵抗変化型記憶装置。