FR3018943A1 - Procede de programmation d'une cellule memoire - Google Patents

Abstract

L'invention porte sur un procédé de programmation d'une mémoire résistive dans laquelle on définit un premier continuum de résistances faibles (LRS) et un second continuum de résistances élevées (HRS), en fonction de la limitation d'un courant de programmation /c. - une information est stockée dans la mémoire sous la forme de deux états résistifs différents (210, 220) appartenant au seul premier continuum ; - une information est écrite dans la mémoire en y programmant celui des deux états résistifs de moindre résistance (220) du premier continuum ; - l'information est effacée de la mémoire en deux étapes, incluant une première étape (320) au cours de laquelle on programme d'abord dans la mémoire un état (230) appartenant au second continuum, et une seconde étape (330) au cours de laquelle on programme ensuite celui des deux états résistifs du premier continuum de plus grande résistance (210) depuis l'état résistif (230) du second continuum.

Description

DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne en général les mémoires électroniques à accès aléatoire ou RAM, acronyme de l'anglais « random access mémory », et concerne plus particulièrement celles où la mémorisation est obtenue par un changement réversible de résistance (Re) de leur structure interne, et que l'on qualifie alors de ReRAM. L'invention décrit plus spécifiquement un procédé de programmation et d'utilisation de ces mémoires. ÉTAT DE LA TECHNIQUE Les mémoires résistives à accès aléatoire globalement désignées par leur acronyme ReRAM ou RRAM suscitent un grand intérêt parmi les équipes de recherche et de développement travaillant dans ce domaine en raison du fait qu'elles offrent simultanément un grand nombre de caractéristiques potentiellement très avantageuses, notamment : grande capacité de stockage, accès aléatoire des données, temps d'accès courts, non volatilité, compatibilité de fabrication avec les circuits logiques qui les utilisent, faible consommation. La résistance électrique de ce type de mémoire est modifiée lors d'opérations d'écriture et d'effacement au cours desquelles on provoque, électriquement, une modification de leur structure interne qui met en oeuvre différents mécanismes, par exemple, en formant une zone conductrice à travers un matériau initialement non conducteur. On peut ainsi modifier la conductivité de la cellule en fonction des conditions de programmation (tension, courant, temps). Ces opérations d'écriture et d'effacement permettent d'obtenir, respectivement, un état à basse résistance généralement désigné par l'acronyme LRS, de l'anglais « low resistance state » et un état à haute résistance ou HRS, de l'anglais « high resistance state » Cependant, quel que soit le mécanisme mis en oeuvre, on observe une variabilité significative des résistances obtenues lors de cycles consécutifs d'écriture et d'effacement de ce type de mémoire. De cycle à cycle, les résistances des états LRS et HRS ne sont pas strictement identiques. Cette variabilité pose problème pour l'industrialisation des dispositifs employant de telles mémoires. Des solutions pour réduire cette variabilité ont été proposées par des équipes travaillant dans ce domaine. Par exemple, dans la publication intitulée : « Hot forming to improve memory window and uniformity of low-power HfOxbased RRAMs », présentée en mai 2012 à la « International Memory Workshop (IMW) », B. Butcher et ses coauteurs y décrivent la formation à haute température de filaments conducteurs ce qui améliore la reproductibilité de leur résistance. L'emploi de hautes températures pose alors le problème de la compatibilité de fabrication de ces mémoires avec les circuits logiques les utilisant. En particulier, les cellules mémoires réalisées avec cette solution ne peuvent plus alors être réalisées lors des phases de fabrication dites « BEOL », acronyme de l'anglais « back-end of line », c'est-à-dire de fin de ligne au cours desquelles on réalise habituellement les interconnexions métalliques entre composants d'un circuit intégré, ainsi que des mémoires ReRAM. En effet, au cours des étapes de BEOL, on ne met en oeuvre que des températures basses. Dans un autre exemple de publication intitulée « Consideration of Conductive Filament for Realization of Low-current and Highly-reliable Ta0x ReRAM », présentée à la même conférence l'année suivante (IMW2013), R. Yasuhara et ses coauteurs montrent qu'un contrôle de la concentration en oxygène du filament conducteur permet d'obtenir des dispositifs qui bénéficient d'une meilleure rétention des informations stockées. Le contrôle du filament est obtenu par un ajustement de la couche de Ta0x et en utilisant des conditions de formation particulières. L'ajustement de la couche de Ta0x nécessite de modifier la fabrication de la cellule mémoire. Le contrôle de la concentration d'oxygène dans le filament conducteur est difficile à observer et donc à contrôler.

C'est donc un objet de l'invention que d'apporter une solution qui permettrait de réduire la variabilité des résistances programmées dans les mémoires ReRAM et qui ne présenterait pas, ou au moins qui limiterait, certains des inconvénients mentionnés ci-dessus. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés.

RÉSUMÉ DE L'INVENTION Selon un mode de réalisation, l'invention porte sur un procédé de programmation d'une mémoire résistive admettant un premier état résistif (état LRS) et un deuxième état résistif (état HRS), l'application d'une tension de programmation Vset et d'une intensité de programmation ICst'd'd à la cellule permettant d'amener la résistance de la cellule depuis une résistance RHRSStandard correspondant à l'état HRS à une résistance RLRSstanderd inférieure à la résistance RHRSstanderd et correspondant à l'état LRS. Le procédé comprend : 10- l'identification pour la cellule mémoire d'une pluralité de couples comprenant chacun une première résistance (RLRS) correspondant au premier état résistif (LRS) et d'une seconde résistance (RHRS), supérieure à la première résistance et correspondant au second état résistif (HRS), pour une tension de programmation donnée Vset. Les première (RLRS) et seconde (RHRS) 15 résistances de chaque couple dépendant de l'intensité de programmation appliquée à la cellule lors de son passage de l'état HRS à l'état LRS ; l'identification d'une intensité de programmation IcLow, permettant à la cellule de passer de la résistance RHRSstandard à une résistance RLRSLow correspondant à l'état LRS lorsque la tension Vset et l'intensité IcLow lui sont appliquées, IcLow 20 étant inférieure à ICStandard et RLRSLow étant inférieure à RHRSstanderd et différente, de préférence supérieure, à RLRSstanderd. Avantageusement, on sauvegarde dans la mémoire une donnée uniquement sous la forme de l'une des deux résistances RLRSstanderd et RLRSLow appartenant au premier état résistif (LRS). 25 Ainsi, la cellule mémoire sauvegarde la donnée en étant portée soit à la résistance RLRSLow soit à la résistance RLRSstanderd. Ainsi, seules des résistances de l'état LRS sont sauvegardées dans la cellule permettant ainsi de diminue la variabilité des deux états utiles de la mémoire. Or, dans le cadre du 30 développement de la présente invention, il a été découvert que les états LRS sont plus stables que les états HRS L'invention offre ainsi une solution simple et fiable au problème de la variabilité des données programmées par les procédés de programmation connus. En outre, le procédé de l'invention permet de limiter voire de supprimer les inconvénients des solutions connues puisqu'il peut être mis en oeuvre lors des phases de BEOL. Il ne nécessite pas non plus de modifier la fabrication de la cellule mémoire ou d'appliquer des contraintes particulières tels qu'un contrôle précis d'une concentration d'oxygène dans le filament conducteur comme cela est le cas dans certaines solutions de l'art antérieur.

De manière facultative, le procédé selon l'invention comprend au moins l'une quelconque des étapes et caractéristiques suivantes qui peuvent être considérées séparément ou en combinaison. Avantageusement, on sauvegarde dans la mémoire une donnée uniquement sous la forme des deux résistances RLRSstandard et RLRSLow appartenant au premier état résistif (LRS). Ainsi, aucune donnée n'est sauvegardée sous la forme de la résistance RHRS. Selon un mode de réalisation, pour passer de la résistance RLRSLow à la résistance RLRSstandard, on applique à la cellule la tension V't et l'intensité ICStandard Selon un mode de réalisation, pour passer de la résistance RLRSstandard à la résistance RLRSLow: on amène la cellule depuis la résistance RLRSstandard jusqu'à la résistance RHRSstandard en lui appliquant une tension Vreset; puis on amène la cellule depuis la résistance RHRSstandard jusqu'à la résistance RLRSLow en lui appliquant la tension Vset et l'intensité IcLow. Selon un mode de réalisation, le passage de la résistance RLRSLow à la résistance RLRSstandard correspond à une opération d'écriture de la cellule mémoire et le passage de la résistance RLRSstandard à la résistance RLRSLow correspond à une opération d'effacement de la cellule mémoire. Selon un mode de réalisation, l'intensité IcLow est inférieure à l'intensité ICStandard.

Selon un mode de réalisation, l'intensité IcLow est inférieure à 200pA et de préférence inférieure à 100pA. De préférence l'intensité IcLow est inférieure à 4 fois l'intensité ICStandard et de préférence inférieure à 2 fois l'intensité ICStandard Selon un mode de réalisation, l'intensité IcLow est choisie de manière à ce que la résistance RI-RSLow soit supérieure à la résistance RLRSstandard. Selon un mode de réalisation, les intensités ICStandard et IcLow sont choisies de manière à ce que la résistance RLRSLow soit supérieure ou égale à 1.5 et de préférence 2, et de préférence 3 et de préférence à 10 fois la résistance RLRSstandard. Selon un mode de réalisation, les intensités ICStandard et IcLow sont choisies de manière à ce que le rapport RLRSLow sur RLRSstandard est supérieur ou égale à 4 et de préférence à 10. Selon un mode de réalisation, les intensités ICStandard et IcLow sont choisies de manière à ce que RHRSstandard soit supérieure d'au moins une décade et de préférence au moins une décade et demi à RLRSStandard. Selon un mode de réalisation, les intensités ICStandard et IcLow sont choisies de manière à ce que la résistance RLRSLow soit inférieure à la résistance RHRSstandard tout en étant la plus proche de RHRSstandard. Plus tend RLRSLow vers RHRSstandard, tout en étant inférieure, meilleure sera la lecture. Selon un mode de réalisation, on choisit IcLow de manière à ce que RLRSLow soit le plus proche possible de RHRSstandard. Ainsi, l'utilisation de RLRSLow à la place de RHRSstandard est transparente pour l'utilisateur. A partir d'un ICstandard il suffit de trouver le IcLow pour que RLRS/ow soit légèrement inférieure à RHRSstandard. Selon un mode de réalisation, la résistance RLRSLow est de préférence supérieure à 2 KOhm et de préférence à inférieure à 6 fois la résistance RLRSstandard. De préférence, la résistance RLRSLow est de préférence supérieure à 4 KOhm et de préférence à inférieure à 3 fois la résistance RLRSstandard. - La cellule mémoire est une cellule de type CBRAM (mémoire résistive à pont conducteur) ou OxRAM (mémoire résistive à accès aléatoire à base d'oxyde).

Selon un autre mode de réalisation, l'invention porte sur une matrice de cellules mémoires résistives admettant un premier état résistif (état LRS) et un deuxième état résistif (état HRS), chaque cellule étant configurée de manière à ce que l'application d'une tension de programmation V't et d'une intensité de programmation ICStandard à la cellule permette d'amener la résistance de la cellule depuis une résistance RHRSstandard correspondant à l'état HRS à une résistance RLRSstandard inférieure à la résistance RHRSstandard et correspondant à l'état LRS, caractérisé en ce que les cellules mémoire présentent toutes soit la résistance RLRSstandard soit une résistance RLRSLow correspondant au premier état résistif (LRS) et supérieure à la résistance RLRSstandard.

De préférence, chacune des cellules de la matrice est configurée de manière à ce que est configurée de manière à ce que pour chaque cellule le passage de la résistance RLRSstandard à la résistance RLRSLow s'effectue en mettant en oeuvre les étapes suivantes: on amène la cellule depuis la résistance RLRSstandard jusqu'à la résistance RHRSstandard en lui appliquant une tension Vreset ; puis on amène la cellule depuis la résistance RHRSstandard jusqu'à la résistance RLRSL,,,, en lui appliquant la tension Vset et une intensité IcLow, inférieure à l'intensité ICStandard permettant d'amener la résistance de la cellule depuis la résistance RHRSstandard à la résistance RLRSLow inférieure à la résistance RHRSstandard et correspondant à l'état LRS.

Avantageusement, on sauvegarde dans chaque mémoire une donnée uniquement sous la forme de l'une des deux résistances RLRSstandard et RLRSLow appartenant au premier état résistif (LRS). Selon un autre mode de réalisation, l'invention porte sur dispositif microélectronique comportant une matrice de cellule mémoire selon l'invention. Par dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...) Selon un autre mode de réalisation, l'invention porte sur un procédé de programmation d'une mémoire résistive dans laquelle on définit un premier continuum de résistances dites faibles et un second continuum de résistances dites élevées, en fonction de la limitation d'un courant de programmation lc, le dit procédé étant caractérisé en ce que : une information est stockée dans la mémoire sous la forme de deux états résistifs différents appartenant au seul premier continuum ; une information est écrite dans la mémoire en y programmant celui des deux états résistifs de moindre résistance du premier continuum ; l'information est effacée de la mémoire en deux étapes, incluant une première étape au cours de laquelle on programme d'abord dans la mémoire un état appartenant au second continuum, et une seconde étape au cours de laquelle on programme ensuite celui des deux états résistifs du premier continuum de plus grande résistance depuis l'état résistif du second continuum. De manière facultative, le procédé selon l'invention comprend au moins l'une quelconque des étapes et caractéristiques suivantes qui peuvent être considérées séparément ou en combinaison. Avantageusement, on définit deux courants de limitation, l'un standard avec lequel on écrit l'état de moindre résistance du premier continuum, l'autre plus faible avec lequel on écrit l'état résistif de plus grande résistance du premier 25 continuum. Avantageusement, l'écriture des deux états résistifs du premier continuum se fait à l'aide d'une opération de « set » en appliquant une tension de programmation Vset d'une première polarité et en en limitant le courant délivré. Avantageusement, l'écriture de l'état résistif du second continuum se fait à 30 l'aide d'une opération de « reset » en appliquant d'abord une tension de programmation Vreset (420) d'une polarité opposée à la première polarité pour passer vers le second continuum puis à l'aide de l'application d'une tension de programmation Vset avec le second courant de limitation afin de passer vers le premier continuum. Selon un autre mode de réalisation, l'invention porte sur un procédé de programmation d'une mémoire résistive admettant un premier état résistif (état LRS) et un deuxième état résistif (état HRS), le passage de l'état HRS à l'état LRS s'effectuant en appliquant à la cellule mémoire une tension de programmation de programmation (Vset) et une intensité de programmation, le procédé étant caractérisé en ce qu'il comprend : 10- l'identification pour la cellule mémoire d'une pluralité de couples comprenant chacun une première résistance (RLRS) correspondant au premier état résistif (LRS) et d'une seconde résistance (RHRS), supérieure à la première résistance (RLRS) et correspondant au second état résistif (HRS), pour une tension de programmation de programmation donnée Vset les première (RLRS) et 15 seconde (RHRS) résistances de chaque couple dépendant de l'intensité de programmation appliquée à la cellule lors de son passage de l'état HRS à l'état LRS; - la détermination d'une intensité ICStandard, permettant à la cellule de passer d'une résistance RHRSstandard correspondant à l'état HRS à une résistance 20 RLRSstandard correspondant à l'état LRS lorsque la tension de programmation Vset et l'intensité ICStandard lui sont appliquées, - l'identification d'une intensité de programmation ICLow, permettant à la cellule de passer de la résistance RHRSstandard à une résistance RLRSL,,,, correspondant à l'état LRS lorsque la tension Vset et l'intensité IcLow lui sont appliquées, ICLow 25 étant inférieure à ICStandard et RLRSLow étant inférieure à RHRSstandard et différente, de préférence supérieure à RLRSstandard. dans lequel on sauvegarde dans la mémoire une donnée uniquement sous la forme des deux résistances RLRSstandard et RLRSLow appartenant au premier état résistif (LRS) et dans lequel; 30 - pour passer de la résistance RLRSLow à la résistance RLRSStandard, on applique à la cellule la tension de programmation Vset et l'intensité IcStandard; pour passer de la résistance RLRSst'd'd à la résistance RLRSL,,,,: on amène la cellule depuis la résistance RLRSstandard jusqu'à la résistance RHRSstandard en lui appliquant une tension de programmation Vreset; puis on amène la cellule depuis la résistance RHRSstandard jusqu'à la résistance RLRSL,,,, en lui appliquant la tension de programmation V't et l'intensité IcLow. BRÈVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels Les FIGURES la et lb illustrent la programmation conventionnelle d'une mémoire de type ReRAM. La FIGURE 2 illustre le principe d'un exemple de procédé de programmation d'une mémoire ReRAM selon l'invention. Les FIGURES 3a et 3b illustrent les opérations d'écriture et d'effacement dans un exemple de procédé de programmation selon l'invention où l'on stocke l'information sous la forme de deux états LRS différents. Les FIGURES 4a et 4b montrent les chronogrammes des opérations d'écriture 20 et d'effacement d'un exemple de procédé de programmation selon l'invention. Les FIGURES 5a et Sc montrent des résultats expérimentaux pour lesquels on observe bien une amélioration du critère de variabilité des états résistifs mesurés entre cycles quand on utilise le procédé de l'invention. Les dessins joints sont donnés à titre d'exemples et ne sont pas 25 limitatifs de l'invention. DESCRIPTION DÉTAILLÉE DE L'INVENTION Les figures la et lb illustrent la programmation conventionnelle d'une mémoire de type ReRAM. 30 Le diagramme 100 montre l'évolution des résistivités des états LRS 110 et HRS 120 qui peuvent être modifiées à l'aide d'un paramètre électrique contrôlé pendant l'opération d'écriture c'est-à-dire pendant l'opération qui permet le passage de l'état HRS à l'état LRS: Ce paramètre est la limitation appliquée au courant de programmation, notée Ic ci-après, et qui apparaît en abscisse du diagramme 100. On peut ainsi moduler les résistivités des états LRS et HRS en fonction de ce courant tout en maintenant une fenêtre de programmation suffisante, c'est-à-dire un écart 130 suffisant entre les résistivités des états LRS et HRS comme montré sur la figure 1 a, afin d'identifier aisément lors de la lecture de la cellule si son état est l'état LRS ou l'état HRS. Dans un mode conventionnel de fonctionnement d'une mémoire ReRAM on utilise toujours un même courant de limitation Ic pour toutes les opérations d'écriture (SET). Ainsi, comme montré sur la figure 1 b, pour un courant de limitation standard appelé ICStandard 140, on obtient, au terme d'une opération d'écriture une résistivité moyenne notée RHRSstandard 160 à partir d'une résistivité moyenne RLRSStandard 150. Dans un mode conventionnel de fonctionnement d'une mémoire ReRAM l'opération d'effacement peut être également réalisée en utilisant le courant de limitation Ic pour passer d'une une résistivité moyenne notée RLRSstandard 150 à partir d'une résistivité moyenne RHRSstandard 160. Néanmoins, pour une condition d'effacement donnée, à partir d'une même tension et d'une même résistance LRS, on obtient sensiblement la même valeur HRS. Il n'y a ainsi pas de nécessiter de limiter précisément le courant pour l'opération d'effacement. La figure 2 illustre le principe de fonctionnement d'une mémoire ReRAM selon l'invention qui consiste à utiliser deux états LRS différents, 210 et 220, plus reproductibles et moins variables que les états HRS, pour stocker l'information à mémoriser. Ceux-ci sont obtenus avec des limitations de courant différentes, 140 et 240, pendant l'opération d'écriture. Dans une mise en oeuvre préférée de l'invention, l'état de plus faible résistance 150 est le même que dans la méthode de programmation standard c'est-à-dire RLRSstandard. Il peut être toutefois différent. L'état de plus haute résistance est un état LRS de la courbe 110. Il est choisi pour avoir une résistivité plus importante notée RLRSL,,,,, 250 ci-après. La différence entre RLRSL,,,, et RLRSstandard est suffisamment importante pour permettre une discrimination aisée de ces deux valeurs de résistance par des dispositifs de lecture conventionnels.

Typiquement, le rapport RLRSLow sur RLRSstandard est supérieur ou égale à 4 et de préférence à 10. Cette RLRSLow 250 est obtenue avec une opération d'écriture utilisant une limitation de courant plus basse 240 appelée IcLow.

Le courant de limitation IcLow utilisé pendant l'opération d'écriture au cours de laquelle on obtient l'état LRS à plus haute résistivité, c'est-à-dire RLRSLow, conduit à ce que la résistivité de cet état soit cependant légèrement inférieure 252 à la résistivité RHRSstandard 160 de l'état HRS 230 obtenu avec la programmation conventionnelle ce qui réduit un peu, sans inconvénient, les fenêtres de programmation obtenues. De préférence, IcLow est choisi de manière à ce que la différence entre RLRSLow et RHRSstandard 160 soit la plus faible possible de manière à conserver une large fenêtre de lecture et de manière à rendre l'invention transparente pour l'utilisateur. Ainsi, la méthode de l'invention peut avantageusement être employée avec n'importe quelle ReRAM fonctionnant avec une limitation de courant ICStandard 140. Ceci demande d'avoir préalablement caractérisé la mémoire concernée et obtenu le diagramme 100 spécifique à cette mémoire qui représente, comme montré notamment dans l'exemple de la figure 1 a, l'évolution de la résistivité des états LRS et HRS, 110 et 120, en fonction de la limitation de courant utilisée par l'opération d'écriture. On peut alors déterminer, comme décrit dans la figure 2, le courant de limitation IcLow 240 qui convient. On notera qu'il n'est pas nécessaire de déterminer toutes les valeurs de résistances de manière à obtenir une courbe continue. Il suffit en pratique d'identifier une valeur IcLow permettant d'obtenir une résistance RLRSLow supérieure à RLRSstandard et inférieure à RHRSstandard. Les figures 3a et 3b illustrent l'utilisation de la méthode de l'invention qui nécessite de modifier les opérations d'écriture et d'effacement afin de pouvoir utiliser deux états LRS différents pour stocker l'information au lieu d'utiliser un état LRS et un état HRS comme avec la méthode conventionnelle.

Avec l'invention, l'opération d'écriture consiste alors à passer d'un état LRS à plus haute résistivité 210, dont la résistivité est RLRSLow, à un état LRS à basse résistivité 220, dont la résistivité est RLRSstandard. L'opération d'effacement consiste à effectuer le chemin 'inverse, c'est-à-dire à retourner à l'état 210 depuis l'état 220. Ces deux opérations sont décrites plus précisément ci-après : - L'opération d'écriture 310 est la même que l'opération d'écriture de la méthode conventionnelle. C'est-à-dire que les mêmes conditions sont utilisées : tension appliquée sur la structure et limitation de courant, ICst'd'd 140, sont identiques, comme montré sur la figure 3a. - Comme montré sur la figure 3b, l'opération d'effacement nécessite deux étapes, 320 et 330. Dans une première étape 320 il est nécessaire d'effectuer une opération d'effacement identique à celle employée par la méthode conventionnelle au cours de laquelle on passe de l'état LRS à basse résistivité 220, de résistivité RLRSstandard, à l'état HRS 230, de résistivité RHRSstandard. Puis, à l'étape 330, on effectue une opération d'écriture avec la limitation de courant IcLow 240 afin de passer de l'état HRS 230 de la méthode conventionnelle à l'état LRS à haute résistivité 210 de l'invention, de résistivité RLRSLow Pour une condition d'effacement fixée (Vreset fixée) le ratio entre RLRS et RHRS est quasiment constant (1 décade) quelle que soit le courant de compliance utilisé pour obtenir l'état LRS, c'est-à-dire quel que soit le courant de programmation utilisé pour obtenir l'état LRS à partir de l'état HRS. Ainsi après une étape d'effacement (RESET) effectuée avec un courant de programmation donné (lcstandard par exemple) et une tension donnée (Vresetstandard) on obtient à partir de RIRS --Standard un RF1RSStandard donnant le ratio RHRSstandardiRLRSstandard. Lorsque l'on réalise une opération d'effacement . standard à partir d'un LRS différent (RLRSLow) et en utilisant Vreset et un courant de programmation (IcLow par exemple) différent de lcstandard, le niveau HRS obtenu (RLRSLow) donnerait un ratio RHRSLow/RLRSLow quasiment identique au ratio RH RSStandardiRL RSStandard C'est pourquoi même s'il n'y a pas de concept de limitation de courant pendant l'opération d'effacement il est important de considérer la limitation de courant utilisé pour l'opération d'écriture précédemment utilisé. A partir d'un lcstandard il suffit à partir de la courbe de la figure 3a de trouver le IcLow pour que RLRSLow soit légèrement inférieure à RHRSstandard Les figures 4a et 4b montrent les chronogrammes des opérations d'écriture et d'effacement du procédé de programmation selon l'invention d'une mémoire ReRAM: Pour l'opération d'écriture, comme montré sur la figure 4a, une tension standard 410 nécessaire à cette opération, dite de « set » et appelée V't, est appliquée sur la mémoire avec la limitation de courant ICst'd'd 140 qui est imposée, comme on l'a vu, lors d'une écriture. En ce qui concerne l'opération d'effacement illustrée par la figure 4b et qui est réalisée comme expliqué précédemment en deux étapes, une première opération d'effacement 320 est effectuée en appliquant à la mémoire une tension standard 420, dite de « reset » et appelée Vreset. On notera qu'aucune limitation particulière de courant n'est nécessaire dans ce cas et que la tension de « reset » est de polarité opposée à celle de « set ». A l'étape suivante 330, on effectue une opération d'écriture en appliquant la tension standard Vset avec la limitation de courant IcLow 240 déjà discutée. Ainsi, l'information stockée dans la mémoire ReRAM utilise deux états LRS de résistivités différentes, états qui ont une variabilité moindre que celle des états HRS. Les figures 5a à 5c montrent des résultats expérimentaux pour lesquels on observe bien une amélioration de la variabilité des états résistifs mesurés entre cycles quand on utilise le procédé de l'invention. La figure 5a montre, en fonction du nombre de cycles de programmation, la dispersion des résistances dans les états LRS et HRS observée avec la méthode conventionnelle. On utilise dans cet exemple une limitation de courant standard (ICStandard) d'une valeur de 450 pA (pA = 10-6 Ampère). On observe alors des valeurs de résistances qui sont dans l'état LRS et dans l'état HRS, respectivement, de l'ordre de 1,4 kilo Ohms et de l'ordre de 30 kilo Ohms. Ces valeurs correspondent respectivement aux valeurs RLRSStandard 150 et RHRSStandard 160 définies précédemment.

Lorsque, comme montré sur la figure 5b, on utilise le procédé de l'invention pour la programmation de mémoires ReRAM, avec une limitation de courant IcLow qui est de 85pA dans cet exemple, les niveaux RLRSstandard 150 et RHRSstandard 160 restent inchangés tandis que le niveau RLRSLow 250 observé est alors de l'ordre de 4,5 kilo Ohms. Il est donc bien possible d'utiliser deux niveaux de type LRS pour stocker l'information dans des cellules mémoire de type ReRAM. La différence entre RLRSLow 250 et RLRSStandard 150 demeure importante et peu variable au cours de l'utilisation de la cellule. Par ailleurs, on remarque que les résistances RLRSLow 250 sont bien moins variables au cours du temps que les résistances RHRSStandard 160. Une analyse statistique des distributions des résistances des différents états permet de mettre en évidence l'amélioration de la variabilité avec la méthode de l'invention utilisant deux états LRS. La grandeur statistique utilisée ici est l'écart-type normalisé, c'est-à-dire l'écart-type divisé par la moyenne de la distribution. La Figure 5c montre cette grandeur pour les distributions des résistances RLRSstandard 150, RHRSstandard 160 et RLRSLow 250. On constate bien une amélioration significative 510 de la variabilité de l'état de stockage à plus haute résistance.

Ainsi, au vu de la description qui précède, il apparait clairement que le procédé selon l'invention permet de programmer de manière simple et fiable une cellule mémoire en améliorant la variabilité dans le temps des données mémorisées.

L'invention s'applique aux mémoires pour lesquelles l'état conducteur (LRS faiblement résistif) est défini par la création de « zones conductrices » dont on peut modifier la conductivité en fonction des conditions de programmation (tension, courant, temps). L'invention s'applique ainsi notamment aux mémoires de type CBRAM (Conductive bridging RAM - mémoire à accès aléatoire à pont conducteur) ou OxRAM (mémoire résistive à accès aléatoire à base d'oxyde). L'invention n'est pas limitée aux modes de réalisation précédemment décrits mais s'étend à tous les modes de réalisation couverts par la portée des revendications.30

Claims (13)

1. REVENDICATIONS1. Procédé de programmation d'une mémoire résistive admettant un premier état résistif (état LRS) (110) et un deuxième état résistif (état HRS) (120), l'application d'une tension de programmation Vset et d'une intensité de programmation ICstandard (140) à la cellule permettant d'amener la résistance de la cellule depuis une résistance RHRSstandard correspondant à l'état HRS à une résistance RLRSstandard inférieure à la résistance RHRSstandard et correspondant à l'état LRS, le procédé étant caractérisé en ce qu'il comprend : 10- l'identification pour la cellule mémoire d'une pluralité de couples (150, 160, 250) comprenant chacun une première résistance (RLRS) (150, 250) correspondant au premier état résistif (LRS) et une seconde résistance (RHRS) (160), supérieure à la première résistance et correspondant au second état résistif (HRS), pour une tension de programmation donnée Vset les première (RLRS) 15 (150, 250) et seconde (RHRS) (160) résistances de chaque couple dépendant de l'intensité de programmation appliquée à la cellule lors de son passage de l'état HRS à l'état LRS; l'identification d'une intensité de programmation /cLe, (240), permettant à la cellule de passer de la résistance RHRSstandard à une résistance RLRSLev, (250) 20 correspondant à l'état LRS lorsque la tension Vset et l'intensité /cLet, (240) lui sont appliquées, /cLow (240) étant inférieure à ICstandard (140) et RLRSLow (250) étant inférieure à RHRSstandard et supérieure à RLRSstandard (150) ; dans lequel on sauvegarde dans la mémoire une donnée uniquement sous la forme de l'une des deux résistances RLRSstandard (150) et RLRSLow (250) 25 appartenant au premier état résistif (LRS) et dans lequel; - pour passer de la résistance RLRSLev, (250) à la résistance RLRSstanderd (150), on applique à la cellule la tension Vset et l'intensité icstanderd (140); - pour passer de la résistance RLRSstandard (150) à la résistance RLRSLow (250): on amène la cellule depuis la résistance RLRSstandard (150) jusqu'à la 30 résistance RHRSstandard (160) en lui appliquant une tension Vreset ; puis on amène la cellule depuis la résistance RHRSstanderd (160) jusqu'à la résistance RLRSLei, (250) en lui appliquant la tension Vset et l'intensité /cLew.
2. 2. Procédé de programmation selon la revendication précédente, dans lequel le passage de la résistance RLRSLot, (250) à la résistance RLRSstandard (150) correspond à une opération d'écriture de la cellule mémoire et le passage de la résistance RLRSStandard (150) à la résistance RLRSLow (250) correspond à une opération d'effacement de la cellule mémoire.
3. 3. Procédé de programmation selon l'une quelconque des revendications précédentes, dans lequel l'intensité icLow (240) est inférieure à l'intensité ICstandard (140).
4. 4. Procédé de programmation selon la revendication précédente, dans lequel l'intensité /cLo,,,, (240) est inférieure à 4 fois l'intensité icstandard (140).
5. 5. Procédé de programmation selon l'une quelconque des revendications précédentes, dans lequel l'intensité /cLow (240) est choisie de manière à ce que la résistance RLRSLow (250) soit supérieure à la résistance RLRSStandard (150).
6. 6. Procédé de programmation selon la revendication précédente, dans lequel l'intensité /cLow (240) est choisie de manière à ce que la résistance RLRSLow (250) est supérieure à 1.5 fois la résistance RLRSstandard (150).
7. 7. Procédé de programmation selon la revendication précédente, dans lequel l'intensité /cLov, (240) est choisie de manière à ce que la résistance RLRSLow (250) est supérieure à 2 fois la résistance RLRSstandard (150) et de préférence à 3 fois la résistance RLRSstandard (150).
8. 8. Procédé de programmation selon la revendication précédente, dans lequel l'intensité icum,i, (240) est choisie de manière à ce que le rapport de la résistance RLRSL,,,, (250) sur la résistance RLRSstandard (150) est supérieur ou égal à 10.- 17
9. 9. Procédé de programmation selon l'une quelconque des revendications précédentes, dans lequel l'intensité icLow (240) est choisie de manière à ce que la résistance RLRSLow (250) soit inférieure à la résistance RLRSstandard (160).
10. 10. Procédé de programmation selon l'une quelconque des revendications précédentes, dans lequel la cellule mémoire est une cellule de type CBRAM (mémoire résistive à pont conducteur) ou OxRAM (mémoire résistive à accès aléatoire à base d'oxyde).
11. 11. Matrice de cellules mémoires résistives admettant un premier état résistif (état LRS) et un deuxième état résistif (état HRS), chaque cellule étant configurée de manière à ce que l'application d'une tension de programmation Vset et d'une intensité de programmation Icstandard à la cellule permette d'amener la résistance de la cellule depuis une résistance RHRSsteederd correspondant à l'état HRS à une résistance RLRSstandard inférieure à la résistance RHRSstandard et correspondant à l'état LRS, caractérisé en ce que les cellules mémoire présentent toutes soit la résistance RLRSstandard soit une résistance RLRSLow correspondant au premier état résistif (LRS) et supérieure à la résistance RLRSstandard.
12. 12. Matrice de cellules mémoires résistives selon la revendication précédente dans laquelle chacune des cellules est configurée de manière à ce que le passage de la résistance RLRSsteederd à la résistance RLRSLe, s'effectue en mettant en oeuvre les étapes suivantes: on amène la cellule depuis la résistance RLRSstandard jusqu'à la résistance RHRSstandard en lui appliquant une tension Vreset ; puis on amène la cellule depuis la résistance RHRSstandard jusqu'à la résistance RLRSLew en lui appliquant la tension Vset et une intensité /cLow, inférieure à l'intensité ICstandard permettant d'amener la résistance de la cellule depuis la résistance RHRSstanderd à la résistance RLRS/ow inférieure à la résistance RHRSstanderd et correspondant à l'état LRS.
13. 13. Dispositif microélectronique comportant une matrice de cellule mémoire selon l'une quelconque des deux revendications précédentes.