FR3038441A1 - - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 234
- 230000004913 activation Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 47
- 239000012782 phase change material Substances 0.000 claims description 30
- 230000001131 transforming effect Effects 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 5
- 230000000779 depleting effect Effects 0.000 claims description 2
- 230000005465 channeling Effects 0.000 claims 1
- 230000008859 change Effects 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 238000002844 melting Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- -1 Ge2Sb2Tes Chemical class 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910000618 GeSbTe Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009477 glass transition Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005191 phase separation Methods 0.000 description 2
- 238000013403 standard screening design Methods 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910005872 GeSb Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- 241000208202 Linaceae Species 0.000 description 1
- 235000004431 Linum usitatissimum Nutrition 0.000 description 1
- 229910005855 NiOx Inorganic materials 0.000 description 1
- 229910018553 Ni—O Inorganic materials 0.000 description 1
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 229910017629 Sb2Te3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004304 SiNy Inorganic materials 0.000 description 1
- 229910003070 TaOx Inorganic materials 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910003077 Ti−O Inorganic materials 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- 229910007746 Zr—O Inorganic materials 0.000 description 1
- CBJZJSBVCUZYMQ-UHFFFAOYSA-N antimony germanium Chemical compound [Ge].[Sb] CBJZJSBVCUZYMQ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- VDDXNVZUVZULMR-UHFFFAOYSA-N germanium tellurium Chemical compound [Ge].[Te] VDDXNVZUVZULMR-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 101150033318 pcm2 gene Proteins 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000008261 resistance mechanism Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
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- G11—INFORMATION STORAGE
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/74—Array wherein each memory cell has more than one access device
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Abstract
Les modes de réalisation de la présente invention concernent de manière générale une mémoire non volatile et, plus particulièrement, une mémoire non volatile ayant des formes de bits de cellules réglables. Dans un mode de réalisation, une cellule de mémoire réglable est fournie. La cellule de mémoire comprend de manière générale une électrode de grille, au moins une couche d'enregistrement et une couche de canal. La couche de canal est généralement capable de supporter une région d'appauvrissement et est disposée entre l'électrode de grille et l'au moins une couche d'enregistrement. Dans ce mode de réalisation, lors de l'activation de la grille, la couche de canal peut être appauvrie et le courant passant initialement à travers le canal peut être dirigé à travers l'au moins une couche d'enregistrement.
Description
MEMOIRE NON VOLATILE AVEC FORME REGLABLE DES BITS DE
CELLULES CONTÈXTE Domaine de l'invention [0001] Les modes de réalisation de la présente invention concernent de manière générale une mémoire non volatile, et plus précisément, des modes de réalisation décrits ici concernent le stockage de multiples bits dans une cellule de mémoire non volatile et l'ajustement de la taille et/ou de la forme des multiples bits.
Description de l'art antérieur [0002] Il existe aujourd'hui un certain nombre de technologies de mémoire différentes pour stocker des informations pour une utilisation dans des systèmes informatiques. Ces différentes technologies de mémoire peuvent de manière générale être divisées en deux catégories principales, à savoir la mémoire volatile et la mémoire non volatile. La mémoire volatile peut de manière générale désigner des types de mémoire d'ordinateur qui nécessitent une alimentation en énergie afin de conserver les données stockées. La mémoire non volatile, quant à elle, peut de manière générale désigner des types de mémoire d'ordinateur qui n'exigent pas d'alimentation en énergie afin de conserver les données stockées. Comme exemples de types de mémoire volatile, on citera certains types de mémoire vive (RAM), telles que la RAM dynamique (DRAM) et la RAM statique (SRAM). Comme exemples de types de mémoire non volatile, on citera la mémoire morte (ROM), la mémoire flash, comme les mémoires flash NOR (NON-OU) et NAND (NON-ET), etc.
[0003] Au cours des dernières années, il est apparu une demande concernant des dispositifs de densité (capacité) supérieure, qui ont un coût par bit relativement faible, pour une utilisation dans des applications de stockage de haute capacité. Aujourd'hui, les technologies de mémoire qui dominent généralement l'industrie informatique sont la DRAM et la mémoire flash NAND ; cependant, ces technologies de mémoire peuvent ne pas être en mesure de répondre aux demandes de capacité actuelles et futures des systèmes informatiques de nouvelle génération.
[0004] Un certain nombre de technologies émergentes ont récemment attiré une attention croissante en tant que prétendants potentiels pour le type de mémoire de nouvelle génération. Certaines de ces technologies émergentes comprennent la mémoire à changement de phase (PCM, Phase Change Memory), la RAM résistive (connue à la fois par l'abréviation ReRAM ou RRAM) et autres. Pour plus de simplicité, la RAM résistive sera désignée sous le nom de ReRAM dans l'ensemble du présent fascicule.
[0005] La PCM est un type de technologie de mémoire non volatile qui fonctionne sur la base du basculement d'une cellule de mémoire, généralement à base de chalcogénures tels que le Ge2Sb2Tes, entre deux états stables, à savoir un état cristallin et un état amorphe. Le basculement entre les deux états peut être permis en chauffant la cellule de mémoire, cela étant généralement effectué en appliquant un courant électrique à travers la cellule PCM. La ReRAM, qui partage certaines ressemblances avec la PCM en ce sens qu'elles fonctionnent toutes deux par l'intermédiaire de mécanismes présentant une résistance dépendant de l'état, est également un type de technologie de mémoire non volatile qui stocke généralement les données en utilisant des variations de résistance électrique.
[0006] Ces différentes technologies de mémoire émergentes peuvent toutes être des prétendants sérieux pour déloger les applications de stockage à mémoire flash à semi-conducteur NOR et NAND et, dans le cas de la mémoire flash NAND, les disques SSD (SSD). De ce fait, il peut être souhaitable de fournir des techniques pouvant être utilisées pour obtenir une capacité plus élevée dans une mémoire non volatile tout en minimisant le coût par bit.
RÉSUMÉ DE L'INVENTION
[0007] Des systèmes, des procédés, et des dispositifs de l'invention présentent chacun plusieurs aspects, dont aucun n'est responsable à lui seul de ses attributs souhaitables. Sans limiter la portée de la présente invention telle qu’elle est exprimée par les revendications qui suivent, certaines caractéristiques vont à présent être décrites brièvement. Après avoir examiné cette présentation, et en particulier après avoir lu la section intitulée "Description détaillée", on comprendra comment les caractéristiques de la présente description offrent des avantages qui comprennent, entre autres, l'ajustement/la commande de la taille et/ou de la forme du/des bit(s) stocké(s) dans une cellule de mémoire non volatile.
[0008] Certains aspects de la présente invention concernent de manière générale une mémoire non volatile, et plus particulièrement, une mémoire non volatile avec formes réglables des bits de cellules.
[0009] Un mode de réalisation de la présente invention fournit une cellule de mémoire non volatile réglable. La cellule de mémoire comprend de manière générale une grille, au moins une couche d'enregistrement et une couche de canal. La couche de canal est généralement disposée entre la grille et l'au moins une couche d'enregistrement. En outre, la couche de canal peut être en mesure de supporter une région d'appauvrissement et un courant peut initialement passer à travers le canal. Lors de l'activation de la grille, la couche de canal peut être appauvrie et le courant passant initialement à travers le canal peut être dirigé (ou dévié) à travers l'au moins une couche d'enregistrement. En outre, une partie de l'au moins une couche d'enregistrement peut être transformée d'un premier état de résistance en un deuxième état de résistance, sur la base du courant dirigé à travers l'au moins une couche d'enregistrement, et au moins l'une d'une taille ou d'une forme de la partie transformée peut être commandée afin de stocker au moins un bit.
[0010] Un autre mode de réalisation de la présente invention fournit un procédé pour enregistrer un ou plusieurs bits dans au moins une cellule de mémoire. Le procédé peut de manière générale consister à appliquer un courant à une couche de canal de la cellule de mémoire, et à activer une grille de la cellule de mémoire en appliquant une tension à la grille de la cellule de mémoire. Le procédé peut également consister, lors de l'activation de la grille, à appauvrir la couche de canal afin de canaliser le courant de la couche de canal vers une couche d'enregistrement de la cellule de mémoire, dans lequel la couche d enregistrement est dans un premier état de résistance. Le procédé peut en outre consister à transformer au moins une partie de la couche d'enregistrement du premier état de résistance en un deuxième état de résistance afin d'écrire un ou plusieurs bits dans la couche d'enregistrement, dans lequel le premier état de résistance et le deuxième état de résistance sont différents, et dans lequel au moins l'une d'une taille ou d'une forme de l'au moins une partie transformée de la couche d'enregistrement est commandée, en partie, par la tension appliquée à la grille et par le courant appliqué à la couche de canal.
[0011] Encore un autre mode de réalisation de la présente invention fournit un système. Le système peut de manière générale comprendre une pluralité de cellules de mémoire et un processeur configuré pour adresser chacune de la pluralité de cellules de mémoire. A titre d'exemple, pour chacune de la pluralité de cellules de mémoire, le processeur peut de manière générale être configuré pour appliquer un courant à une couche de canal de la cellule de mémoire et activer une grille de la cellule de mémoire en appliquant une tension à la grille de la cellule de mémoire. Le processeur peut également de manière générale, lors de l'activation de la grille, canaliser le courant de la couche de canal vers une couche d'enregistrement de la cellule de mémoire, dans lequel la couche d enregistrement est dans un premier état de résistance. Le processeur peut en outre être capable de transformer au moins une partie de la couche d'enregistrement d'un premier état de résistance en un deuxième état de résistance afin d'écrire un ou plusieurs bits dans la couche d'enregistrement, dans lequel le premier état de résistance et le deuxième état de résistance sont différents, et dans lequel au moins l'une d'une taille ou d'une forme de l'au moins uné partie transformée de la couche d'enregistrement est commandée, en partie, par la tension appliquée à la grille et par le courant appliqué à la couche de canal.
BRÈVE DESCRIPTION DES DESSINS
[0012] Afin que la manière dont les caractéristiques mentionnées ci-dessus de la présente invention puisse être comprise en détail, une description plus particulière de l'invention, brièvement résumée ci-dessus, pourra être obtenue en se référant à des modes de réalisation, dont certains sont illustrés dans les dessins annexés. On notera toutefois que les dessins annexés n'illustrent que certains modes de réalisation typiques de la présente invention et ne doivent donc pas être considérés comme limitant la portée de cette dernière, car l'invention peut admettre d’autres modes de réalisation tout aussi efficaces.
[0013] La figure 1 illustre un schéma fonctionnel d'un exemple de système de traitement, conformément à des modes de réalisation de la présente invention.
[0014] La figure 2 illustre un exemple d'architecture d'une cellule de mémoire, conformément à des modes de réalisation de la présente invention.
[0015] La figure 3 est un organigramme d'exemples d’opérations qui peuvent être utilisées pour enregistrer de multiples bits dans une cellule de mémoire, conformément à des modes de réalisation de la présente invention.
[0016] Les figures 4A-4C illustrent différents exemples de commande de la taille et/ou de la forme d'un bit enregistré, conformément à des modes de réalisation de la présente invention.
[0017] Les figures 5A-5C illustrent différents exemples de commande de la taille et/ou de la forme d’un bit enregistré, conformément à un autre mode de réalisation de la présente invention.
[0018] La figure 6 illustre un exemple d'architecture d'une chaîne de cellules de mémoire, conformément à des modes de réalisation de la présente invention.
[0019] Les figures 7A-7C illustrent un exemple de la manière dont une chaîne de cellules de mémoire peut être programmée, conformément à des modes de réalisation de la présente invention.
[0020] La figure 8 illustre un exemple d'architecture d'une cellule de mémoire ayant une couche d'enregistrement capable de supporter une région d'appauvrissement, conformément à des modes de réalisation de la présente invention.
[0021] La figure 9 est un graphique qui illustre un exemple de codage de topologies de résistance pour une cellule de mémoire, conformément à des modes de réalisation de la présente invention.
[0022] La figure 10 illustre un exemple d'architecture d'une cellule de mémoire ayant de multiples couches à changement de phase, conformément à des modes de réalisation de la présente invention.
[0023] Pour une meilleure compréhension, des références numériques identiques sont utilisées lorsque cela est possible, pour désigner des éléments identiques communs aux figures. Il est à noter que les éléments décrits dans un mode de réalisation peuvent être avantageusement utilisés dans d'autres modes de réalisation sans qu'ils soient de nouveau cités spécifiquement.
DESCRIPTION DÉTAILLÉE
[0024] Conformément à divers aspects de la présente invention, les techniques, appareils, systèmes, etc., décrits ici peuvent de manière générale être utilisés pour stocker de multiples bits dans une/des cellule(s) de mémoire, par exemple, sur la base d'une séquence de profils de tension (et de courant) ayant une amplitude et une largeur temporelle commandées qui sont appliqués à la/aux cellule(s) de mémoire. En outre, les techniques décrites ici peuvent de manière générale être utilisées pour commander la taille et/ou la forme d'une région d'un matériau d'enregistrement (par exemple un matériau à changement de phase, un matériau de ReRAM, etc.) qui est transformé d'un état en un autre et présente une résistance dépendant de l'état. A titre d'exemple, comme cela sera décrit plus en détail ci-après, la taille d'une région transformée peut en partie être commandée en utilisant une grille (d'une cellule de mémoire) pour commander la position à laquelle un courant entre entre dans la couche d'enregistrement et en sort.
[0025] Divers aspects de l’invention sont décrits de manière plus approfondie ci-après en référence aux dessins annexés. La présente description peut toutefois être mise en œuvre sous de nombreuses formes différentes et ne doit pas être interprétée comme étant limitée à une quelconque structure ou fonction précise présentée dans l’ensemble du présent fascicule. Au contraire, ces éléments sont fournis afin que cette description soit exhaustive et complète, et qu'elle fasse ressortir au mieux la portée de l'invention pour l'homme du métier. Sur la base des enseignements du présent document, l'homme du métier pourra comprendre que la portée de l'invention est considérée comme couvrant tous les aspects de 1 invention décrite ici, qu'elle soit mise en œuvre indépendamment de tout autre aspect de l'invention ou en association avec ceux-ci. A titre d'exemple, un dispositif peut être mis en œuvre ou un procédé peut être mis en pratique en utilisant un nombre quelconque des aspects présentés ici. En outre, la portée de l'invention est considérée comme couvrant un appareil ou un procédé qui est réalisé à l'aide d'une autre structure, d'une autre fonctionnalité ou d'une structure et d'une fonctionnalité supplémentaire remplaçant les divers aspects de l'invention présentée ici. Il doit être entendu que n'importe quel aspect de l'invention décrite ici peut être mis en œuvre par un ou plusieurs éléments d'une revendication.
[0026] Le terme "donné à titre d'exemple" est utilisé ici pour signifier "servant d'exemple, de cas ou d'illustration". Tous les aspects décrits ici comme étant "donnés à titre d'exemple" ne doivent pas nécessairement être interprétés comme étant préférés ou avantageux par rapport aux autres aspects. Il convient de noter que les figures décrites ici peuvent ne pas être dessinées à l'échelle et peuvent ne pas indiquer une taille réelle ou relative.
[0027] La figure 1 est un schéma fonctionnel illustrant un exemple d'un système de traitement 100 dans lequel un ou plusieurs des modes de réalisation de la présente invention peuvent être utilisés et/ou mis en œuvre. A titre d'exemple, comme cela sera décrit plus en détail ci-après, le système de traitement 100 peut comporter une ou plusieurs cellules de mémoire (par exemple comme illustré sur les figures 2, 6, 8, 10-11, etc.) et peut être configuré pour stocker un ou plusieurs bits (par exemple comme illustré sur les figures 4A-4C, 5A-5C, etc.) dans chacune desdites une ou plusieurs cellules de mémoire au moyen des techniques présentées ici.
[0028] Comme illustré, le système de traitement 100 peut comprendre un processeur 102, un dispositif de stockage (par exemple, une mémoire) 104, un décodeur de ligne 106, et un décodeur de colonne 108. Le dispositif de stockage 104 peut comprendre une pluralité de cellules de mémoire (non représentées), qui peuvent être agencées sous la forme d'une matrice de lignes et de colonnes. Le processeur 102 peut s’interfacer avec la matrice de cellules de mémoire (dans le dispositif de stockage 104) par l’intermédiaire du décodeur de ligne 106 et du décodeur de colonne 108. Dans un exemple, les cellules de mémoire individuelles peuvent être programmées ou interrogées par l’intermédiaire d'un agencement de lignes de mots (WL, Word Lines) et de lignes de bits (BL, Bit Lines). Les WL peuvent s'étendre le long des lignes de la matrice et les BL peuvent s'étendre le long des colonnes de la matrice. Une cellule de mémoire individuelle peut être présente au niveau d'une jonction entre les WL et les BL. Dans un autre exemple, une chaîne de cellules de mémoire (par exemple comme illustré sur les figures 6-7) peut également être programmée ou interrogée par l'intermédiaire de l'agencement de WL et de BL. De manière générale, pendant un cycle de lecture/écriture, le décodeur de ligne 106 peut sélectionner (par exemple par l'intermédiaire d'un dispositif de sélection) une ligne de cellules de mémoire dans laquelle une écriture est effectuée ou depuis laquelle une lecture est effectuée. De même, le décodeur de colonne 108 peut sélectionner (par exemple par l'intermédiaire d'un dispositif de sélection) une adresse de colonne de cellules de mémoire pour le cycle de lecture/écriture. Comme exemples de dispositifs de sélection on peut citer des transistors (par exemple un transistor du type à effet de champ (FET, Field-Effect Transistor), un transistor du type à jonction bipolaire (BJT, Bipolar
Junction Transistor), etc.), des diodes, etc. Certains exemples de transistors peuvent comprendre des transistors métal-oxyde (MOS), etc. Le transistor peut être constitué de polysilicium.
[0029] Conformément à divers modes de réalisation, chacune des cellules de mémoire au sein du dispositif de stockage 104 peut comprendre un type quelconque de cellule de mémoire qui présente une résistance dépendant de l'état, de manière à ce que des données puissent être stockées dans la cellule sur la base de l'état particulier de la cellule de mémoire. A titre d'exemple, dans certains modes de réalisation, chacune des cellules de mémoire peut comprendre une cellule de mémoire à changement de phase (PCM), une cellule de RAM résistive (ReRAM), etc. Conformément à divers modes de réalisation, chacune des cellules de mémoire du dispositif de stockage 104 peut comprendre un type quelconque de cellule de mémoire qui est capable de stocker des données sur la base de la polarisation magnétique d’éléments de stockage au sein des cellules, comme par exemple une RAM magnétique (MRAM, Magnetic RAM), etc.
[0030] La figure 2 illustre une architecture d'une cellule de mémoire 200, conformément à divers modes de réalisation de la présente invention. La cellule de mémoire 200 peut être un exemple de l’une d'une pluralité de cellules de mémoire au sein du dispositif de stockage 104. Comme illustré, la cellule de mémoire 200 peut comprendre une électrode de grille 202, une couche isolante 204, une couche de cahal 206, une couche d'enregistrement 208, et une couche de substrat 210. La couche de substrat 210 peut être un type d'un matériau ayant une conductivité électrique relativement faible par comparaison à la couche d'enregistrement, parmi lesquels des matériaux tels que des oxydes et des nitrures comme SiOx, SiNx, C, AIOx, ou un autre matériau de faible conductivité électrique. La couche de substrat 210 pourrait également être un matériau ayant une température de fusion supérieure à la température de fusion du matériau de la couche d'enregistrement et jouer le rôle d'une couche de séparation entre deux matériaux de couche d'enregistrement à changement de phase. De manière générale, le matériau destiné à la couche de substrat 210 pourrait être un matériau quelconque sur lequel une couche d'enregistrement (par exemple une couche d'enregistrement 208) peut être déposée. Dans un mode de réalisation supplémentaire (non représenté), le substrat pourrait être une couche d'espacement qui sépare deux couches d'enregistrement. Pour le cas de la mémoire PCM, la couche d'espacement serait sélectionnée parmi des matériaux ayant une température de fusion supérieure à la température de fusion de la mémoire PCM. La couche d'espacement pourrait être constituée d'un matériau tel que le TiN ou le polysilicium. La conductivité de la couche d'espacement serait choisie pour permettre le passage d'une importante quantité du courant de canal à travers la couche d'espacement, mais sans court-circuiter les autres couches d'enregistrement.
[0031] L'électrode de grille 202 peut faire partie d'un dispositif de sélection, tel qu'un transistor, une diode, ou autre, qui peut être utilisé pour l'adressage de la cellule de mémoire 200. A titre d'exemple, si le dispositif de sélection est un dispositif de sélection à trois bornes, tel qu'un transistor, l'électrode de grille 202 du transistor peut être reliée à l'une d'une pluralité de WL, l'électrode de drain et l'électrode de source du transistor étant respectivement connectées à la BL et à la masse. En outre, bien que cela ne soit pas représenté, en variante ou de manière supplémentaire, dans certains modes de réalisation, une électrode de grille peut également être incluse en-dessous de la couche d'enregistrement.
[0032] La couche de canal 206 peut comprendre un type quelconque de matériau semi-conducteur (comme par exemple le polysilicium, ou le silicium) capable de supporter une région d'appauvrissement et peut être non dopée, de type n ou de type p. Le dopage peut être produit par une étape d'implantation. De manière générale, lorsqu'une tension (ou un courant) est appliqué(e) à l'électrode de grille 202, un courant électrique peut circuler (par exemple à travers la couche de canal 206) de la source au drain du transistor. La quantité de courant électrique qui circule peut être fonction de la tension (ou du courant) appliqué(e) à l'électrode de grille 202. Selon que le dispositif de sélection (par exemple un transistor) est conçu en tant que dispositif de sélection à mode d'enrichissement ou à mode d'appauvrissement, une tension nulle appliquée à l'électrode de grille 202 par rapport à la source permettra à un courant de passer de la source au drain. Un transistor à mode d'appauvrissement, peut par exemple permettre à un courant de passer de la source au drain (par exemple à travers le canal 206) avec une tension nulle de la grille à la source, alors que le passage de courant (à travers le canal 206) est bloqué en faisant passer la tension de grille à une certaine autre valeur finie. Le courant peut ensuite passer depuis l'électrode de drain à travers la couche d'enregistrement 208 de la cellule de mémoire 200. La couche d'enregistrement peut être un matériau quelconque qui subit une variation de résistance lorsqu'un courant est amené à passer à travers la couche d'enregistrement. Cela comprend la classe des matériaux à changement de phase et RRAM. Les matériaux à changement de phase comprennent des TeGeSb de diverses compositions. Les matériaux RRAM comprennent des oxydes métalliques tels que SiOx, TaOx, TiOx, HfOx, NiOx, NbOx, ScOx, ErOx, YOx, ZrOx et d'autres oxydes métalliques, des nitrures de métaux tels que SiNy, TaNy, TiNy, et d'autres nitrures de métaux ainsi que des couches composites contenant une ou plusieurs couches d'un oxyde ou d un nitrure. Le matériau RRAM peut également comporter plus de constituants qu'un matériau binaire. A titre d exemple il pourrait s'agir d'un matériau à composition ternaire ou quaternaire. La couche d'enregistrement pourrait également contenir des espèces ioniques mobiles telles que l'Ag. Comme cela sera décrit plus en détail ci-après, de manière générale, 1 intensité de courant pouvant passer à travers la couche d'enregistrement 208 peut en partie être commandée par le niveau de tension (ou de courant) appliqué à l'électrode de grille 202.
[0033] La couche isolante 204 peut séparer l'électrode de grille 202 et la couche de canal 206, et, de manière générale, peut être utilisée pour empêcher (ou réduire) le courant (canalisé à travers la couche de canal 206) de passer en sens inverse à travers l'électrode de grille 202 (par exemple lorsque la couche de canal est appauvrie). Comme exemples de matériaux pouvant être utilisés pour la couche isolante 204, on citera différents matériaux d'oxyde, de nitrure ou d'autres matériaux comme l’oxyde de silicium, le nitrure de silicium, l'oxyde d'aluminium, l'oxyde d'hafnium, l'oxyde de zirconium, ou le carbone.
[0034] La couche d'enregistrement 208 peut être capable de supporter un certain nombre de types de mémoire non volatile différents. A titre d'exemple, la couche d'enregistrement 208 peut être compatible avec des types de mémoire qui présentent une résistance dépendant de l'état, comme différents types de mémoire PCM, différents types de ReRAM, et autres. Dans un autre exemple, la couche d'enregistrement 208 peut être compatible avec des types de mémoire qui sont capables de supporter un ou plusieurs champs magnétiques de polarisation (par exemple avec une ou plusieurs couches de jonction tunnel magnétiques (MTJ)), comme la MRAM, etc.
[0035] Conformément à certains modes de réalisation, pour la mémoire PCM, les matériaux à changement de phase pouvant être utilisés dans la couche d'enregistrement 208 peuvent comprendre l'un quelconque du germanium-antimoine (GeSb), du germanium-tellurium (GeTe), du Sb2Te3, du Ge2Te2Te5, ou des compositions contenant du germanium-antimoine-tellurium (GeSbTe ou GST), et des alliages de ceux-ci ainsi que les matériaux dans lesquels d'autres matériaux tels que le Sn sont ajoutés. D'autres matériaux PCM comprennent le Ga-Sb, le Mg-Sb, ΓΑΙ-Sb, ΓΑΙ-Sb-Te, des matériaux contenant de lin, du Ga, du Te, du Ge, du Sb, ou du Bi, et d'autres chalcogénures. Chacun de ces matériaux à changement de phase, peut généralement avoir une ou plusieurs propriétés de matériau différentes (électriques et/ou thermiques), pouvant apporter une ou plusieurs améliorations par rapport à des types de mémoire non volatile classiques. A titre d'exemple, la couche d'enregistrement 208 peut comprendre différents types de matériaux à changement de phase à phase unique, des alliages à séparation de phase, des alliages cristallins plus lents de viscosité plus élevée, etc. La phase unique des alliages peut offrir des vitesses d'effacement élevées et les alliages à séparation de phase et les alliages cristallins plus lents de viscosité plus élevée peuvent avoir des températures de fusion inférieures et/ou des temps cristallins plus longs, pouvant offrir une meilleure aptitude aux cycles de lecture/écriture.
[0036] Conformément à certains modes de réalisation, pour la ReRAM, les matériaux pouvant être utilisés dans la couche d'enregistrement 208 peuvent comprendre des matériaux quelconques qui utilisent des filaments et/ou des lacunes d'oxygène pour mettre en œuvre un basculement de résistance entre différents états. Conformément à certains modes de réalisation, pour la ReRAM, les matériaux pouvant être utilisés dans la couche d'enregistrement 208 peuvent comprendre des oxydes métalliques tels que Hf-O, Ta-O, Ti-O, Ni-O, Nb-O, Sc-O, Er-O, Y-O, Zr-O ou d'autres oxydes métalliques. Dans certains modes de réalisation la couche 208 peut en outre être subdivisée en un ensemble de couches de diverses épaisseurs et être constituée de divers matériaux comprenant différents oxydes métalliques ayant des compositions différentes ou des constituants différents. La couche d'oxyde métallique 208 peut comprendre, sans y être limitée, un oxyde binaire ou un oxyde ternaire. La couche 208 peut également représenter une ou plusieurs couches constituant des matériaux de type CBRAM tels que Cu ou Ag dans une matrice contenant du Cu.
[0037] Pour plus de clarté, certains aspects des techniques sont décrits ci-après pour la mémoire PCM, et la terminologie PCM est utilisée dans une grande partie de la description présentée ci-après. Cependant, il est à noter que les techniques décrites ci-après peuvent également être utilisées pour d'autres matériaux qui présentent une résistance dépendant de l'état, comme la ReRAM, etc.
[0038] Comme mentionné ci-dessus, de manière générale, le stockage de données dans un matériau à changement de phase est réalisé en chauffant le matériau à changement de phase jusqu'à ce que le matériau à changement de phase soit réinitialisé à un état de résistance élevée (amorphe) ou positionné à un état de faible résistance (cristallin). Se référant par exemple à la cellule de mémoire 200, du fait de l'application d'une tension à l'électrode de grille 202, le courant qui est dévié vers le matériau à changement de phase dans la couche d'enregistrement 208 peut produire de l'énergie thermique pouvant amener le matériau à changement de phase à effectuer une transition entre des états. Généralement, pour faire passer le matériau à changement de phase à l'état amorphe, une impulsion de réinitialisation de grande amplitude (par exemple supérieure à la température de fusion du matériau à changement de phase) et de faible durée peut être appliquée au matériau à changement de phase afin de faire fondre le matériau à changement de phase (par exemple à un état fondu) et de permettre au matériau à changement de phase de refroidir rapidement de manière à ce que le matériau à changement de phase soit laissé dans un état désordonné amorphe. Pour faire passer le matériau à changement de phase à l'état cristallin, une impulsion de positionnement (d'amplitude suffisante afin qu'elle soit supérieure à la température de transition vitreuse du matériau à changement de phase) peut être appliquée au matériau à changement de phase et peut être maintenue pendant un temps suffisant pour permettre au matériau à changement de phase de cristalliser en un état de résistance ordonné. Dans certains modes de réalisation, l'état de résistance élevée peut être utilisé pour stocker un bit de données à "0" et l'état de faible résistance peut être utilisée pour stocker un bit de données à "1".
[0039] De manière générale, une ou plusieurs techniques décrites ici peuvent être utilisées pour obtenir une mémoire tridimensionnelle dans un support d'enregistrement bidimensionnel (comme par exemple une couche d'enregistrement 208). A titre d'exemple, comme cela sera décrit plus en détail ci-après, contrairement à la construction de multiples couches d'enregistrement successives (comme cela est généralement effectué dans les procédés d'enregistrement classiques), les techniques présentées ici permettent de stocker de multiples bits dans une couche de support d'enregistrement unique, par exemple en appliquant une séquence de signaux de courant ayant une amplitude et/ou une largeur temporelle commandée, et en commandant (ou en ajustant) la taille et/ou la forme d'une région de bit enregistrée dans le support d'enregistrement afin d'obtenir un support volumétrique 3D.
[0040] La figure 3, illustre par exemple des opérations 300 pouvant être utilisées pour enregistrer (ou écrire, stocker, programmer, etc.) de multiples bits dans au moins une cellule de mémoire, comme la cellule de mémoire 200, conformément à divers modes de réalisation de la présente invention.
[0041] Les opérations peuvent commencer en 302, où un courant électrique peut être appliqué à une couche de canal de la cellule de mémoire. A titre d'exemple, conformément à certains modes de réalisation, la couche de canal de la cellule de mémoire peut être un matériau semi-conducteur capable de supporter une région d'appauvrissement. En 304, la grille de la cellule de mémoire peut être activée en appliquant une tension à la grille de la cellule de mémoire. En 306, lors de l'activation de la grille, le canal peut être appauvri afin de canaliser le courant de la couche de canal vers une couche d'enregistrement d'une cellule de mémoire, dans lequel la couche d'enregistrement est dans un premier état de résistance (par exemple un état amorphe). A titre d'exemple, dans un mode de réalisation, selon l'amplitude de la tension appliquée à la grille, une partie de la couche de canal peut être appauvrie (c'est-à-dire que les électrons peuvent être appauvris à travers la partie de la couche de canal de manière à ce que ladite partie ne soit pas capable de conduire l'électricité) en forçant (ou en déviant, par exemple du fait de la loi de Coulomb) le passage du courant dans la couche d'enregistrement.
[0042] En 308, une partie de la couche d'enregistrement peut être transformée du premier état de résistance en un deuxième état de résistance afin d'écrire un ou plusieurs bits dans la couche d'enregistrement, dans lequel le premier état de résistance et le deuxième état de résistance sont différents. Dans un mode de réalisation dans lequel la couche d'enregistrement est par exemple un matériau à changement de phase, une partie de la couche d'enregistrement peut subir un passage d'un premier état de résistance à un deuxième état de résistance du fait du chauffage produit par le courant appliqué à la couche de canal et dévié vers la couche d'enregistrement. Dans certaines cas (par exemple pour un matériau à changement de phase), le premier état de résistance peut être un état amorphe, le deuxième état de résistance peut être un état cristallin et le passage de l'état amorphe à l'état cristallin peut être réalisé en appliquant une impulsion de courant de positionnement. Dans d'autres cas, (par exemple si l'on se réfère de nouveau à un matériau à changement de phase), le premier état de résistance peut être l'état cristallin, le deuxième état de résistance peut être un état amorphe, et le passage de l'état cristallin à l'état amorphe peut être réalisé en appliquant une impulsion de courant de réinitialisation. Dans encore d'autres cas, le premier état de résistance et le deuxième état de résistance peuvent être l'un d'une pluralité d'états intermédiaires, selon les propriétés particulières du matériau à changement de phase utilisé dans la couche d'enregistrement. A titre d'exemple, comme décrit ci-dessus, différents alliages d'un matériau à changement de phase peuvent avoir des propriétés de matériau différentes, comme les températures de transition vitreuse, la température de point de fusion, etc. pouvant affecter les ordres de grandeur entre les états de résistance.
[0043] Conformément à certains modes de réalisation, au moins l'une de la taille et de la forme de l'au moins une partie transformée peut en partie être commandée par la tension appliquée à la grille et par le courant appliqué à la couche de canal. A titre d'exemple, comme cela sera décrit plus en détail ci-après, selon la taille et/ou la forme de chacune de l'au moins une partie transformée, différents niveaux peuvent être obtenus, cela permettant un enregistrement multibits.
[0044] Dans un mode de réalisation de la présente invention, la commande de la taille et/ou de la forme desdits un ou plusieurs bits dans la couche d'enregistrement peut consister à commander la largeur de chaque partie transformée de la couche d'enregistrement. Les figures 4A-4C illustrent par exemple un exemple de la manière dont trois niveaux d'enregistrement différents (avec trois largeurs différentes des régions enregistrées) peuvent être obtenus, en partie, en commandant la tension et/ou le courant appliqué à la cellule de mémoire, conformément à un mode de réalisation de la présente invention. Chacune des cellules de mémoire représentées sur les figures 4A-4C, peut respectivement être un exemple des cellules de mémoire décrites sur les figures 2, 8, 11, etc.
[0045] Comme illustré sur les figures 4A-4C, des signaux de tension (impulsions) 402A, 402B, 402C et des signaux de courant d'écriture (impulsions) 404A, 404B, 404C peuvent être utilisés pour commander la largeur des régions de bits enregistrées 406A, 406B, et 406C, respectivement, dans chacune des cellules de mémoire. Conformément à ce mode de réalisation, la largeur des régions de bits enregistrées 406A, 406B et 406C (dans chacune des cellules de mémoire) peut être commandée en appliquant des signaux de tension constants à la grille de la cellule de mémoire et en faisant varier les signaux de courant d'écriture qui sont appliqués au canal de la cellulé de mémoire.
[0046] Dans un exemple, un bit de faible largeur, de largeur wi (par exemple à un niveau), peut être enregistré (comme illustré sur la figure 4A) en appliquant un signal de tension 402A d'amplitude constante à la grille de la cellule de mémoire et en appliquant un signal de courant d'écriture 404A de faible amplitude. Dans un autre exemple, un bit de largeur moyenne, de largeur W2 (par exemple à un deuxième niveau), peut être enregistré (comme illustré sur la figure 4B) en appliquant un signal de tension 402B d'amplitude constante à la grille de la cellule de mémoire et en appliquant un signal de courant d'écriture 404B d'amplitude moyenne. Dans encore un autre exemple, un bit de grande largeur, de largeur W3 (par exemple à un troisième niveau), peut être enregistré (comme illustré sur la figure 4C) en appliquant un signal de tension 402C d'amplitude constante à la grille de la cellule de mémoire et en appliquant un signal de courant d'écriture 404C d'amplitude élevée. De manière générale, en appliquant une tension de grille constante et en faisant varier le courant (par exemple comme illustré sur les figures 4A-4C), il est possible d'enregistrer sur toute la profondeur de la couche d'enregistrement pour des parties de la couche d'enregistrement qui sont directement en-dessous de la grille. Cependant, lorsque le courant passe à travers la couche d'enregistrement pour pénétrer dans des parties qui ne sont pas directement en-dessous de la grille, le courant peut ne pas pénétrer aussi profondément, cela permettant l'utilisation de régions de largeurs différentes (comme les régions transformées 406A-406C).
[0047] Bien que les signaux de tension 402A-C et les signaux de courant d'écriture 404A-C soient représentés sous la forme d'impulsions carrées, les signaux de tension 402A-C et les signaux de courant d'écriture 404A-C peuvent également être sous la forme d'un certain nombre d'impulsions de formes différentes (comme par exemple de forme triangulaire, etc.). En outre, bien que cela ne soit pas représenté, l'amplitude et/ou la largeur temporelle des signaux de tension et de courant d'écriture peuvent toutes deux être commandées.
[0048] Dans un mode de réalisation de la présente invention, la commande de la taille et/ou de la forme desdits un ou plusieurs bits dans la couche d'enregistrement peut consister à commander la profondeur de chaque partie transformée de la couche d'enregistrement.
[0049] Les figures 5A-5C illustrent un autre exemple de la manière dont de multiples (par exemple trois) niveaux d'enregistrement différents (ayant des régions enregistrées de trois largeurs différentes) peuvent être obtenus, en partie, en commandant la tension et/ou le courant appliqué à la cellule de mémoire, conformément à un autre mode de réalisation de la présente invention. Chacune des cellules de mémoire respectivement représentées sur les figures 5A-5C, peut être un exemple des cellules de mémoire représentées sur les figures 2, 8, 11, etc.
[0050] Comme illustré sur les figures 5A-5C, des signaux de tension (impulsions) 502A, 502B, 502C et des signaux de courant d'écriture (impulsions) 504A, 504B, 504C peuvent être utilisés pour commander la profondeur des régions de bits enregistrées 506A, 506B, et 506C, respectivement, dans chacune des cellules de mémoire. Conformément à ce mode de réalisation, la profondeur des régions de bits enregistrées 506A, 506B et 506C (dans chacune des cellules de mémoire) peut être commandée en faisant varier l'amplitude et/ou la largeur temporelle de signaux de tension appliqués à la grille de la cellule de mémoire et en faisant varier l'amplitude et/ou la largeur temporelle de signaux de courant d'écriture appliqués au canal de la cellule de mémoire. Le fait de faire varier ainsi l'amplitude et/ou la largeur temporelle des signaux de tension et de courant permet d'obtenir un niveau de commande plus fin (par exemple par comparaison au fait de ne commander que le courant d'écriture) sur chaque partie de la couche d'enregistrement qui est transformée en un état de résistance différent.
[0051] Comme illustré (par exemple sur la figure 5A), un bit de faible profondeur ayant une profondeur di (par exemple à un niveau) peut être enregistré en appliquant le signal de tension 502A et le signal de courant d'écriture 504A. Comme illustré sur la figure 5B, un bit de profondeur moyenne ayant une profondeur d2 peut être enregistré en appliquant le signal de tension 502B et le signal de courant d'écriture 504B. Dans un exemple, le signal de tension 502B peut être différent (c'est-à-dire qu'il peut varier en amplitude, en forme, en largeur temporelle, etc.) du signal de tension 502A. A titre d'exemple, le signal de tension 502B peut avoir une amplitude et/ou une largeur temporelle différente du signal de tension 502A. Dans un exemple, le signal de courant d'écriture 504B peut être différent du signal de courant d'écriture 504A. A titre d'exemple, le signal de courant d'écriture 504B peut également avoir une amplitude et/ou une largeur temporelle différente du signal de courant d'écriture 5 04A.
[0052] Comme illustré sur la figure 5C, un bit de profondeur maximale ayant une profondeur d3 peut être enregistré en appliquant le signal de tension 502C et le signal de courant d'écriture 504C. Dans un exemple, le signal de tension 502C peut être différent (par exemple peut varier en amplitude, en forme, en largeur temporelle, etc.) du signal de tension 502B et du signal de tension 502A. De même, le signal de courant d'écriture 504C peut également être différent du signal de courant d'écriture 504B et du signal de courant d'écriture 504A.
[0053] En outre, bien que cela ne soit pas représenté sur les figures 5A-5C, les techniques présentées ici peuvent également permettre de commander la profondeur des différentes régions 506A-506C en appliquant un signal de courant constant à chacune des cellules de mémoire tout en faisant varier la tension appliquée à chacune des cellules de mémoire.
[0054] Bien que les signaux de tension 502A-C et que les signaux de courant d'écriture 504A-C soient représentés sous la forme d'impulsions carrées, les signaux de tension 502A-C et les signaux de courant d'écriture 504A-C peuvent également être sous la forme d'un certain nombre d'impulsions de formes différentes (comme par exemple de forme triangulaire, de largeur temporelle différente, etc.). En outre, bien que chacune des cellules de mémoire représentées sur les figures 4A-4C et 5A-5C présentent de manière générale une région enregistrée à un seul bit (par exemple pour un bit), les techniques présentées ici peuvent également être appliquées à plus d'un bit (par exemple deux bits, trois bits, etc.).
[0055] Comme mentionné ci-dessus, dans certains exemples, le dispositif de stockage (par exemple représenté sur la figure 1) peut comprendre une matrice de cellules de mémoire ayant une ou plusieurs cellules de mémoire connectées en une chaîne. Une chaîne, telle qu'elle est utilisée ici, peut désigner deux ou plusieurs cellules qui sont connectées linéairement.
[0056] La figure 6 illustre par exemple une architecture d'une chaîne 600 de cellules de mémoire, conformément à divers modes de réalisation de la présente invention. Comme illustré, une chaîne de trois cellules de mémoire (par exemple la cellule de mémoire 602, 604 et 606), dans laquelle chaque cellule de mémoire 602, 604 et 606 a sa propre grille, peut être connectée de telle manière que chaque cellule de mémoire 602, 604 et 606 puisse partager au moins l'une de la couche isolante, de la couche de canal, de la couche d'enregistrement et du substrat. La couche isolante, la couche de canal, la couche d’enregistrement et le substrat (représentés sur la figure 6) peuvent respectivement être des exemples de la couche isolante 204, de la couche de canal 206, de la couche d’enregistrement 208 et du substrat 210 représentés sur la figure 2. De ce fait, les matériaux pouvant être utilisés pour la couche isolante, la couche de canal, la couche d'enregistrement et le substrat (représentés sur la figure 6) peuvent respectivement être identiques aux matériaux utilisés pour la couche isolante 204, la couche de canal 206, la couche d'enregistrement 208 et le substrat 210 de la figure 2.
[0057] Dans certains modes de réalisation, les matériaux utilisés pour la couche isolante, la couche de canal, la couche d'enregistrement et/ou le substrat (représentés sur la figure 6) peuvent être identiques pour chacune des cellules de mémoire dans la chaîne 600. Dans d'autres modes de réalisation, les matériaux utilisés pour la couche isolante, la couche de canal, la couche d'enregistrement et/ou le substrat peuvent être différents pour chacune des cellules de mémoire dans la chaîne 600. Se référant à la couche d'enregistrement de la figure 6, à titre d'exemple, dans certains cas, l'utilisation de matériaux identiques (ou différents) pour la couche d'enregistrement pour chacune des cellules de mémoire dans la chaîne permet de mieux maîtriser les différents états de résistance pouvant être obtenus entre les différentes cellules. A titre d'exemple, dans .certains cas, pour la mémoire PCM, différents alliages d’un matériau à changement de phase (comme par exemple le GST) peuvent être utilisés-pour les différentes couches d'enregistrement.
[0058] Comme mentionné ci-dessus, dans certains modes de réalisation, les techniques présentées ici permettent d'enregistrer des régions de bits de différentes tailles et/ou formes pour chaque cellule de mémoire dans une chaîne de cellules de mémoire. A titre d'exemple, se référant à la chaîne 600, les techniques présentées ici peuvent être utilisées pour enregistrer une région de bits pour la cellule de mémoire 602 qui présente une taille et/ou une forme différente d'une région de bit enregistrée pour la cellule de mémoire 604 et la cellule de mémoire 606.
[0059] Dans un mode de réalisation, la programmation (ou l'écriture) dans chacune des cellules de mémoire 602, 604, et 606 peut s'effectuer séquentiellement (c'est-à-dire niveau par niveau) afin d'enregistrer une région de bits de taille et/ou de forme différente pour chacune des cellules de mémoire 602, 604 et 606 (dans une chaîne 600). L'écriture séquentielle peut comprendre la programmation d'une cellule de mémoire à la fois en désactivant les grilles de l'une quelconque des autres cellules de mémoire dans la chaîne qui n'est pas en cours de programmation à l'instant courant. De manière générale, lorsqu'un courant est appliqué au canal d'une chaîne de cellules de mémoire, le courant ne va être dévié vers la couche d'enregistrement que dans la cellule de mémoire dont la grille est activée (par exemple en appliquant une tension à la grille). Pour les cellules de mémoire restantes (par exemple dans lesquelles une tension nulle est appliquée à la grille), le courant continuera de passer à travers le canal.
[0060] Comme illustré sur la figure 7A, par exemple, dans un cas, une région de bits 702 peut être enregistrée en premier lieu dans la cellule de mémoire 602 (par exemple en désactivant les grilles des cellules de mémoire 604 et 606) en appliquant un signal de tension à la grille de la cellule de mémoire 602 et en appliquant un signal de courant d'écriture au canal. Comme illustré sur la figure 7B, après l'enregistrement de la région de bits 702, une région de bits 704 peut être enregistrée dans la cellule de mémoire 604 (par exemple en désactivant les grilles des cellules de mémoire 602 et 606) en appliquant un signal de tension à la grille de la cellule de mémoire 604 et en appliquant un signal de courant d'écriture au canal. En dernier lieu, comme illustré sur la figure 7C, après l'enregistrement de la région de bits 704, une région de bits 706 peut être enregistrée dans la cellule de mémoire 606 (par exemple en désactivant les grilles des cellules de mémoire 602 et 604) en appliquant un signal de tension à la grille de la cellule de mémoire 606 et en appliquant un signal de courant d'écriture au canal. Cependant, de manière générale, l'enregistrement de chaque cellule de mémoire par cette méthode séquentielle peut se poursuivre pour un nombre quelconque de cellules de mémoire pouvant être connectées en une chaîne.
[0061] Dans le mode de réalisation représenté sur les figures 7A-7C, des régions de bits de taille et/ou de forme différente 702, 704 et 706 peuvent être obtenues pour chacune des cellules de mémoire 602, 604 et 606 dans la chaîne 600 en utilisant les techniques décrites ci-dessus en référence aux figures 4A-4C et 5A-5C. A titre d'exemple, comme décrit ci-dessus, différentes largeurs des régions de bits 702, 704 et 706 peuvent être obtenues en appliquant la même tension aux cellules de mémoire (lorsqu'elles sont activées) et en faisant varier le signal de courant appliqué au canal pour chacune des cellules de mémoire. Dans un autre exemple, comme décrit ci-dessus, des profondeurs différentes pour les régions de bits 702, 704 et 706 peuvent être obtenues en faisant varier (ou en appliquant) les différentes tensions de grille et les différents courants d'écriture à chacune des cellules de mémoire. Dans encore un autre exemple, des profondeurs différentes pour les régions de bits 702, 704 et 706 peuvent être obtenues en appliquant un signal de courant d'écriture constant au canal pour chacune des cellules de mémoire et en faisant varier les tensions de grille appliquées à chacune des cellules de mémoire.
[0062] Dans un autre mode de réalisation (qui n'est pas illustré), la programmation (ou l'écriture) dans chacune des cellules de mémoire 602, 604, et 606 peut s'effectuer en parallèle (ou simultanément) afin d'enregistrer des régions de bits de tailles et/ou de formes différentes pour chacune des cellules de mémoire 602, 604 et 606 dans la chaîne 600. De manière générale, lorsque l'écriture est effectuée simultanément, le courant appliqué au canal peut être identique pour chacune des cellules de mémoire et les tensions de grille appliquées à chacune des cellules de mémoire peuvent être différentes. Ainsi, il est possible de commander la profondeur de chacune des régions de bits qui sont enregistrées dans les cellules de mémoire. Dans ce mode de réalisation, étant donné que chacune des cellules de mémoire peut de manière générale être activée (par exemple en appliquant une tension aux grilles de chacune des cellules de mémoire) lorsque la programmation des cellules est effectuée simultanément et comme chacune des couches d'enregistrement différentes au sein des cellules de mémoire peut présenter des ordres de grandeur de résistance différents, dans certains exemples, un circuit d'attaque de courant peut être utilisé pour maintenir un courant constant à travers chacune des cellules de mémoire. Dans d'autres exemples, un circuit de rétroaction (avec un mécanisme capable de détecter dynamiquement le courant, de fournir une rétroaction et d'ajuster la tension appliquée à chacune des cellules de mémoire) peut être utilisé pour maintenir un courant constant à travers chacune des cellules de mémoire.
[0063] Conformément à divers modes de réalisation, les techniques présentées ici peuvent également permettre d'enregistrer un ou plusieurs bits dans une couche de matériau d'enregistrement (par exemple un matériau à changement de phase, une ReRAM, etc.) en étendant la zone d'appauvrissement (depuis la couche de canal) jusqu'à la couche d'enregistrement.
[0064] La figure 8 illustre par exemple un exemple d’architecture d'une cellule de mémoire 800 ayant une couche d'enregistrement capable de supporter une région d'appauvrissement, conformément à divers modes de réalisation de la présente invention. Comme illustré, la cellule de mémoire 8Ô0 peut comprendre une couche d'oxyde, pouvant être utilisée en tant que type d'isolant (par exemple pour empêcher le courant de passer en sens inverse à travers la grille de la cellule de mémoire 800) et peut être semblable à la couche isolante 204 représentée sur la figure 2. Par ailleurs, la cellule de mémoire 800 peut comprendre une couche de canal et un substrat, qui peuvent tous deux respectivement être semblables à la couche de canal 206 et au substrat 210 représentés sur la figure 2. A titre d'exemple, la couche de canal (de la cellule de mémoire 800) peut comprendre un matériau semi-conducteur capable de supporter l'appauvrissement. La cellule de mémoire 800 peut en outre comprendre une couche d'enregistrement 802 pour stocker un ou plusieurs bits. Dans ce mode de réalisation, la couche d'enregistrement 802 peut (en plus de la couche de canal) être capable de supporter une région d'appauvrissement, de manière à ce que lorsque la grille de la cellule de mémoire 800 est activée, un courant faible ou nul puisse circuler à travers une partie de la couche d'enregistrement qui est appauvrie.
[0065] Dans certains modes de réalisation, de multiples régions transformées indépendantes (dont chacune peut être utilisée pour stocker un bit) peuvent être créées dans la couche d'enregistrement en commandant la profondeur de la zone d'appauvrissement dans la couche d'enregistrement 802. A titre d'exemple, comme illustré sur la figure 8, sur la base des signaux de tension (dans la séquence de signaux de tension 808) appliqués à la grille de la cellule de mémoire 800, la profondeur de la zone d'appauvrissement dans la couche d'enregistrement (pouvant par exemple comprendre un matériau à changement de phase) peut être commandée afin qu'elle s'étende jusqu'à une première extension d'appauvrissement 804 et une deuxième extension d'appauvrissement 806 (représentée par des lignes discontinues sur la figure 8). Du fait de l'appauvrissement jusqu'à une première extension d'appauvrissement 804 et une deuxième extension d'appauvrissement 806, le courant appliqué à la cellule de mémoire 800 (par exemple avec la séquence de signaux de courant 810) peut être utilisé pour transformer respectivement une première région indépendante 812 et une deuxième région indépendante 814, en l'un de deux états de résistance. Chaque région (ou partie) transformée peut correspondre à un bit. Ainsi, dans ce mode de réalisation, la première région indépendante 812 peut être transformée en l'un (des deux) états de résistance pour stocker un bit et la deuxième région indépendante 814 peut être transformée en l'un (des deux) états de résistance pour stocker un autre bit.
[0066] Ainsi, une ou plusieurs topologies de résistance peuvent être codées pour la cellule de mémoire 800. Le nombre de topologies de résistance qui sont codées peut dépendre du nombre de bits stockés dans la cellule de mémoire. A titre d'exemple, comme illustré dans le graphique 900 de la figure 9, les deux bits (par exemple représentés par les régions transformées indépendantes 812 et 814) stockés dans la cellule de mémoire 800 peuvent coder pour quatre topologies différentes (profils) en valeur de résistance, chaque profil de résistance étant fonction de la profondeur dans la couche d'enregistrement 802. Un premier profil de résistance peut représenter "00" ; un deuxième profil de résistance peut représenter "01" ; un troisième profil de résistance peut représenter "10" ; et un quatrième profil de résistance peut représenter "11".
[0067] Dans un mode de réalisation, l'opération de lecture et d'écriture (par exemple pour la cellule de mémoire 800) peut être effectuée indépendamment cellule par cellule. A titre d'exemple, lors de la lecture d'une pluralité de cellules de mémoire 800, la grille d'une cellule individuelle quelconque peut être individuellement activée (par exemple pour dévier le courant de lecture vers la cellule) afin d'accéder à une cellule particulière ou la cellule peut être invisible pendant la lecture d'une autre ou d'autres cellule(s). Lors de la lecture de la cellule de mémoire 800, la totalité de la topologie de résistance peut être lue et les deux bits peuvent être décodés ensemble. Même si les valeurs absolues des résistances varient d'une cellule à l'autre, le décodeur peut encore décoder correctement, deux bits à la fois. Cela permet d'obtenir une robustesse améliorée contre une variation affectant à la fois les opérations de lecture et/ou d'écriture, permet la soustraction de la résistance d'interconnexion et de corriger la variation d'une cellule à l'autre, etc.
[0068] Bien que la cellule de mémoire 800 représente deux bits stockés, les techniques décrites ici peuvent être utilisées pour stocker plus de deux bits. La cellule de mémoire 800 peut être compatible avec des types de mémoire qui permettent de mettre en œuvre des opérations de lecture à haut débit (comme par exemple une SRAM). Par ailleurs, les techniques décrites ici peuvent être étendues à de la correction du brouillage inter-symboles à cellules multiples. A titre d'exemple, en référence à la figure 8, les techniques décrites ici permettent de mesurer des topologies de résistance adjacentes (par exemple "00", "01", "10", "11") de chaque côté de celle qu'il est nécessaire de détecter.
[0069] De manière générale, pour les divers modes de réalisation décrits ici, le processus d'écriture d'un ou plusieurs bits dans une cellule de mémoire (par exemple avec une séquence de signaux de tension et de courant) peut être fondé sur un algorithme de programmation itératif (par exemple tel qu’un algorithme d'écriture-vérification, un algorithme de lecture-vérification-écriture, etc.). L'algorithme de programmation itératif peut être utilisé pour obtenir la séparation souhaitée entre les différentes régions transformées (par exemple soit au sein d'une couche à changement de phase unique, soit comme cela sera décrit ci-après, entre de multiples couches à changement de phase différentes).
[0070] Dans certains modes de réalisation (non représentés), la cellule de mémoire 800 peut comprendre de multiples couches d'enregistrement pour stocker un ou plusieurs bits. Chacune des différentes couches peut avoir des caractéristiques différentes (par exemple des propriétés de matériau différentes) de manière à ce que lorsque des parties des différentes couches sont transformées et/ou mises en forme (par exemple au moyen des techniques décrites ici), différents états de résistance puissent être obtenus. Dans ce mode de réalisation, en étendant la zone d’appauvrissement (par exemple sur la base d'une tension appliquée à la grille de la cellule de mémoire) de la couche de canal vers les multiples couches d'un matériau de couche d'enregistrement donné (par exemple à changement de phase), un ou plusieurs bits peuvent être écrits dans chaque couche (par exemple sur la base de signaux de courant déviés vers lesdites une ou plusieurs couches).
[0071] De manière générale, (si l'on se réfère par exemple à un matériau à changement de phase) lors de la programmation d'une cellule de mémoire ayant de multiples couches à changement de phase, la programmation peut s'effectuer dans l'ordre allant de la couche à changement de phase la plus profonde à la couche à changement de phase la moins profonde. A titre d'exemple, dans un cas, la couche à changement de phase la plus profonde d'une cellule de mémoire peut être programmée en premier lieu (par exemple en commandant la profondeur de la zone d'appauvrissement dans la couche la plus profonde) et en appliquant un signal de courant d'écriture qui transforme une partie de la couche la plus profonde pour stocker un bit. Après cela, une couche située au-dessus de la couche la plus profonde peut être programmée en reculant la zone d'appauvrissement (par exemple vers la couche située au-dessus de la couche la plus profonde) et en appliquant un signal de courant d'écriture qui transforme une partie de la couche située au-dessus de la couche la plus profonde pour stocker un bit. Ce processus peut continuer ainsi jusqu'à ce que la zone d'appauvrissement ait feculé jusqu'à la couche à changement de phase la moins profonde et qu'un signal de courant d'écriture soit appliqué pour stocker un bit dans la couche à changement de phase la moins profonde. Par ailleurs, conformément à certains modes de réalisation, de multiples bits peuvent être écrits dans chaque couche à changement de phase, par exemple au moyen des techniques décrites ci-dessus en référence à la figure 8.
[0072] Dans certains cas, lors de l'utilisation d'une cellule de mémoire ayant de multiples couches à changement de phase et une couche de canal (par exemple comme illustré sur la figure 8), il peut y avoir des défauts dans la couche de canal pouvant limiter (ou empêcher) la commande de la profondeur de la zone d'appauvrissement dans les multiples couches à changement de phase. De ce fait, il peut être souhaitable de fournir une architecture de cellule de mémoire capable de prendre en compte ces concentrations de défauts dans la couche de canal.
[0073] La figure 10 illustre une architecture d'une cellule de mémoire 1000 ayant de multiples couches à changement de phase, conformément à un autre mode de réalisation de la présente invention. Comme illustré, la cellule de mémoire 1000 peut comprendre une grille, une couche d'oxyde et une grille, dont chacune peut être semblable aux grilles, aux couches d'oxyde, et aux substrats des modes de réalisation décrits ci-dessus (par exemple sur la figure 2, etc.). Cependant, comme cela est également représenté, plutôt que de comprendre une couche de canal entre la couche d'oxyde et la couche à changement de phase, la cellule de mémoire 1000 peut au lieu de cela comprendre un total de N couches à changement de phase, PCMo, PCMi, PCM2, PCMN-2, PCMN-i. Chaque couche à changement de phase peut présenter différentes propriétés, par exemple différentes températures de programmation, différents ordres de grandeur de résistance, différentes conductivités électriques, etc. A titre d'exemple, la couche PCMN-i peut présenter l'ordre de grandeur de résistance le plus élevé et la conductivité la plus faible des différentes couches, tandis que la couche PCMo peut présenter l'ordre de grandeur de résistance le plus faible et la conductivité la plus élevée des différentes couches. Dans ce mode de réalisation, la couche PCMo peut jouer le rôle de couche de canal. Dans certains cas, en utilisant une cellule de mémoire (comme la cellule de mémoire 1000) qui ne comporte pas de couche de canal, il est possible de réduire l'apparition de défauts pouvant limiter la commande de la zone d'appauvrissement dans les différentes couches PCM.
[0074] De manière générale, les diverses techniques (par exemple pour stocker de multiples bits, commander la taille et/ou la forme des bits, commander la profondeur d'appauvrissement, etc.) décrites ici peuvent être utilisées pour améliorer la densité volumétrique de plusieurs types de mémoire non volatile différents (comme par exemple la PCM, la ReRAM, etc.). A titre d'exemple, comme décrit ci-dessus, les techniques décrites ici peuvent être utilisées pour convertir un support d'enregistrement plan 2D en un support volumétrique 3D et/ou être utilisées pour écrire de multiples bits dans une région dans laquelle la forme de la région est commandée par une grille. Par ailleurs, les techniques décrites ici peuvent être utilisées pour convertir un support d'enregistrement 3D en un support 3D qui peut stocker de multiples bits d'informations dans chaque cellule. Cela peut s'appliquer à la fois à une mémoire 3D à canaux horizontaux ainsi qu'à une mémoire 3D à canaux verticaux.
[0075] Les diverses techniques décrites ici peuvent également être utilisées pour compenser la variabilité d'une cellule à l’autre, être utilisées pour réduire le Coût par GB (par exemple aucune étape de lithographie supplémentaire n’est nécessaire pour enregistrer plus d'un bit de données dans une région) et/ou être compatibles avec des architectures de mémoire et de stockage à faible et haut débits de lecture.
[0076] Bien que ce qui précède concerne des modes de réalisation de la présente invention, d'autres modes de réalisation supplémentaires de l'invention peuvent être conçus sans sortir du cadre de base de cette dernière, et sa portée est déterminée par les revendications ci-après.
[0077] Les divers blocs logiques, modules et circuits fournis à titre d'illustration et décrits en relation avec la présente invention peuvent être mis en œuvre ou réalisés au moyen d'un processeur universel, d'un processeur numérique de signaux (DSP), d'un circuit intégré spécifique d'applications (ASIC), d'un réseau de portes programmables sur le terrain (FPGA) ou d’un autre dispositif logique programmable, d'une logique de porte ou d'un transistor discret, de composants matériels discrets, ou de toute combinaison de ceux-ci conçue pour mettre en œuvre les fonctions décrites ici. Un processeur polyvalent peut être un microprocesseur, mais en variante, le processeur peut être un processeur, un contrôleur, un microcontrôleur ou un automate fini quelconque classique. Un processeur peut aussi être mis en œuvre sous la forme d'une combinaison de dispositifs informatiques, par exemple une combinaison d'un DSP et d’un microprocesseur, d'une pluralité de microprocesseurs, d'un ou plusieurs microprocesseurs conjointement avec un cœur DSP, ou toute autre configuration de ce type.
[0078] Les procédés décrits ici comprennent une ou plusieurs étapes oü actions pour la mise en œuvre du procédé décrit. Les étapes et/ou actions du procédé peuvent être interverties les unes par rapport aux autres, sans sortir du cadre des revendications. En d'autres termes, à moins qu'un ordre spécifique des étapes ou des actions soit spécifié, l'ordre et/ou l'utilisation d'étapes et/ou d'actions spécifiques peut/peuvent être modifié(s) sans sortir du cadre des revendications.
[0079] Telle qu'utilisée ici, une expression se référant à "au moins l'un" d'une liste d'éléments se réfère à toute combinaison de ces éléments, y compris les éléments individuels. A titre d'exemple, "au moins l'un de : a, b, c" est considéré comme couvrant a, b, c, a-b, a-c, b-c, et a-b-c, ainsi qu'une combinaison quelconque avec de multiples éléments identiques (par exemple, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c, et c-c-c ou tout autre façon d'ordonner a, b, et c).
[0080] Les différentes opérations des procédés décrits ci-dessus peuvent être effectuées par tout moyen approprié permettant d'exécuter les fonctions correspondantes. Ces moyens peuvent comprendre divers composants matériels et/ou logiciels.
[0081] Il est à noter que les revendications ne sont pas limitées à la configuration particulière et aux composants particuliers illustrés ci-dessus. Diverses modifications, transformations et variantes peuvent être appliquées à l'agencement, au fonctionnement et aux détails des procédés et appareils décrits ci-dessus sans sortir du cadre des revendications.
Claims (20)
- REVENDICATIONS1. Procédé pour enregistrer un ou plusieurs bits dans au moins une cellule de mémoire, consistant à : appliquer un courant à une couche de canal de l'au moins une cellule de mémoire ; activer une grille de l'au moins une cellule de mémoire en appliquant une tension à la grille de l'au moins une cellule de mémoire ; lors de l'activation de la grille, appauvrir la couche de canal afin de canaliser le courant de la couche de canal vers une couche d'enregistrement de l'au moins une cellule de mémoire, dans lequel la couche d'enregistrement est dans un premier état de résistance ; et transformer au moins une partie de la couche d'enregistrement du premier état de résistance en un deuxième état de résistance afin d’écrire un ou plusieurs bits dans la couche d'enregistrement, dans lequel le premier état de résistance et le deuxième état de résistance sont différents, et dans lequel au moins l'une d'une taille ou d'une forme de l'au moins une partie transformée de la couche d'enregistrement est commandée, en partie, par la tension appliquée à la grille et le courant appliqué à la couche de canal.
- 2. Procédé selon la revendication 1, dans lequel la couche d'enregistrement comprend l'un d'un matériau à changement de phase ou d'un matériau de mémoire vive résistif.
- 3. Procédé selon la revendication 1, dans lequel la transformation de l'au moins une partie de la couche d'enregistrement pour écrire un ou plusieurs bits consiste à transformer une première partie de l'au moins une partie en un état de résistance et à transformer une deuxième partie de l'au moins une partie en un état de résistance différent, dans lequel chaque partie transformée correspond à un bit enregistré.
- 4. Procédé selon la revendication 1, dans lequel la commande de l'au moins une de la taille et de la forme de l'au moins une partie transformée consiste à commander une largeur de l'au moins une partie transformée en appliquant une tension constante à la grille et en faisant varier le courant appliqué à la couche de canal.
- 5. Procédé selon la revendication 1, dans lequel la commande de l'au moins une de la taille ou de la forme de l'au moins une partie transformée consiste à commander une profondeur de l'au moins une partie transformée en faisant varier une tension appliquée à la grille de l'au moins une cellule de mémoire et en faisant varier un courant appliqué au canal de l'au moins une cellule de mémoire.
- 6. Procédé selon la revendication 1, dans lequel l'au moins une cellule de mémoire comprend une pluralité de cellules de mémoire connectées en une chaîne.
- 7. Procédé selon la revendication 6, consistant en outre à : écrire séquentiellement dans chacune de la pluralité de cellules de mémoire une par une en désactivant les grilles de cellules de mémoire quelconques ne faisant pas l'objet d'une écriture.
- 8. Procédé selon la revendication 6, consistant en outre à : écrire simultanément dans chacune de la pluralité de cellules de mémoire en appliquant un signal de courant constant et en faisant varier la tension appliquée à chacune de la pluralité de cellules de mémoire.
- 9. Procédé selon la revendication 1, consistant en outre, lors de l'activation de la grille, à : étendre l'appauvrissement de la couche de canal dans la couche d'enregistrement de l'au moins une cellule de mémoire ; et commander une profondeur de l'extension de l'appauvrissement dans la couche d'enregistrement, sur la base de la tension appliquée à la grille, afin d'écrire un ou plusieurs bits.
- 10. Procédé selon la revendication 9, consistant en outre à : coder une pluralité de topologies de résistance sur la base d’un nombre desdits un ou plusieurs bits écrits dans la couche d'enregistrement.
- 11. Procédé selon la revendication 1, dans lequel la commande de l'au moins une de la taille ou de la forme de l'au moins une partie transformée consiste à commander une profondeur de l’au moins une partie transformée en faisant varier au moins l'un d'un temps pendant lequel une tension est appliquée à la grille de l'au moins une cellule de mémoire et d'un temps pendant lequel un courant est appliqué au canal de l’au moins une cellule de mémoire.
- 12. Cellule de mémoire non volatile réglable, comprenant : une grille ; au moins une couche d'enregistrement ; et une couche de canal, capable de supporter une région d'appauvrissement, disposée entre la grille et l’au moins une couche d'enregistrement, dans laquelle un courant passe initialement à travers la couche de canal, dans laquelle, lors de l’activation de la grille, la couche de canal est appauvrie et le courant passant initialement à travers la couche de canal est dirigé à travers l'au moins une couche d'enregistrement, dans laquelle une partie de l'au moins une couche d'enregistrement peut être transformée d'un premier état de résistance en un deuxième état de résistance, sur la base du courant dirigé à travers l'au moins une couche d'enregistrement, et dans laquelle au moins l'une d'une taille ou d'une forme de la partie transformée peut être commandée afin de stocker au moins un bit.
- 13. Cellule de mémoire non volatile réglable selon la revendication 12, dans laquelle une pluralité de parties de l'au moins une couche d'enregistrement peuvent être transformées d'un premier état de résistance en un deuxième état de résistance, sur la base d'une séquence de signaux de courant dirigés à travers l'au moins une couche d'enregistrement, et dans laquelle au moins l'une d'une taille ou d'une forme de chacune de la pluralité de parties transformées peut être commandée afin de stocker une pluralité de bits.
- 14. Cellule de mémoire non volatile réglable selon la revendication 13, dans laquelle une largeur de chacune de la pluralité de parties transformées peut être commandée par une tension constante appliquée à la grille et une séquence de courant variable appliquée à la couche de canal.
- 15. Cellule de mémoire non volatile réglable selon la revendication 13, dans laquelle une profondeur de chacune de la pluralité de parties transformées peut être commandée par une séquence de courant variable appliquée à la couche de canal et une tension variable appliquée à la grille.
- 16. Cellule de mémoire non volatile réglable selon la revendication 12, dans laquelle l'au moins une couche d'enregistrement est capable de supporter une région d'appauvrissement.
- 17. Cellule de mémoire non volatile réglable selon la revendication 16, dans laquelle une pluralité de parties de l'au moins une couche d'enregistrement peuvent être transformées d’un premier état de résistance en un deuxième état de résistance sur la base de l'extension d'une profondeur de la région d’appauvrissement dans l'au moins une couche d'enregistrement.
- 18. Cellule de mémoire non volatile réglable selon la revendication 12, dans laquelle l'au moins une couche d'enregistrement comprend au moins l'un d'un matériau à changement de phase et d'un matériau de mémoire vive résistif.
- 19. Cellule de mémoire non volatile réglable selon la revendication 12, dans laquelle l'au moins une couche d'enregistrement comprend une pluralité de couches, chaque couche ayant des propriétés de matériau différentes.
- 20. Système, comprenant : une pluralité de cellules de mémoire ; un processeur configuré pour l'adressage de chacune de la pluralité de cellules de mémoire, dans lequel, pour chacune de la pluralité de cellules de mémoire, le processeur est configuré pour : appliquer un courant à une couche de canal de la cellule de mémoire ; activer une grille de la cellule de mémoire en appliquant une tension à la grille de la cellule de mémoire ; lors de l'activation de la grille, canaliser le courant de la couche de canal vers une couche d'enregistrement de la cellule de mémoire, dans lequel la couche d'enregistrement est dans un premier état de résistance ; et transformer au moins une partie de la couche d'enregistrement du premier état de résistance en un deuxième état de résistance afin d'écrire un ou plusieurs bits dans la couche d'enregistrement, dans lequel le premier état de résistance et le deuxième état de résistance sont différents, et dans lequel au moins l'une d'une taille ou d'une forme de l'au moins une partie transformée de la couche d'enregistrement est commandée, en partie, par la tension appliquée à la grille et par le courant appliqué à la couche de canal.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/788,167 US9472281B1 (en) | 2015-06-30 | 2015-06-30 | Non-volatile memory with adjustable cell bit shape |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR3038441A1 true FR3038441A1 (fr) | 2017-01-06 |
Family
ID=56891529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1656146A Pending FR3038441A1 (fr) | 2015-06-30 | 2016-06-30 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US9472281B1 (fr) |
| JP (2) | JP6352980B2 (fr) |
| KR (1) | KR101904602B1 (fr) |
| CN (1) | CN106448728B (fr) |
| DE (1) | DE102016008076A1 (fr) |
| FR (1) | FR3038441A1 (fr) |
| GB (1) | GB2540047B (fr) |
| TW (1) | TWI648738B (fr) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2015
- 2015-06-30 US US14/788,167 patent/US9472281B1/en active Active
-
2016
- 2016-06-24 GB GB1611056.1A patent/GB2540047B/en not_active Expired - Fee Related
- 2016-06-29 JP JP2016129337A patent/JP6352980B2/ja not_active Expired - Fee Related
- 2016-06-30 KR KR1020160082886A patent/KR101904602B1/ko active IP Right Grant
- 2016-06-30 FR FR1656146A patent/FR3038441A1/fr active Pending
- 2016-06-30 CN CN201610826486.3A patent/CN106448728B/zh active Active
- 2016-06-30 DE DE102016008076.0A patent/DE102016008076A1/de not_active Ceased
- 2016-06-30 TW TW105120812A patent/TWI648738B/zh active
- 2016-09-29 US US15/280,110 patent/US10229737B2/en not_active Expired - Fee Related
-
2018
- 2018-06-07 JP JP2018109105A patent/JP2018174333A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017017322A (ja) | 2017-01-19 |
| TWI648738B (zh) | 2019-01-21 |
| CN106448728B (zh) | 2019-01-01 |
| KR20170003485A (ko) | 2017-01-09 |
| GB2540047B (en) | 2019-11-06 |
| JP2018174333A (ja) | 2018-11-08 |
| TW201717200A (zh) | 2017-05-16 |
| KR101904602B1 (ko) | 2018-10-04 |
| GB201611056D0 (en) | 2016-08-10 |
| CN106448728A (zh) | 2017-02-22 |
| US9472281B1 (en) | 2016-10-18 |
| DE102016008076A1 (de) | 2017-01-05 |
| US20170018307A1 (en) | 2017-01-19 |
| GB2540047A (en) | 2017-01-04 |
| US10229737B2 (en) | 2019-03-12 |
| JP6352980B2 (ja) | 2018-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 2 |
|
| PLFP | Fee payment |
Year of fee payment: 3 |
|
| PLFP | Fee payment |
Year of fee payment: 4 |
|
| TP | Transmission of property |
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|
| PLFP | Fee payment |
Year of fee payment: 5 |
|
| PLSC | Publication of the preliminary search report |
Effective date: 20200807 |