TW201717200A - 具有可調單元位元形狀的非揮發性記憶體 - Google Patents
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- 238000000034 method Methods 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 46
- 239000012782 phase change material Substances 0.000 claims description 34
- 230000008859 change Effects 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000000779 depleting effect Effects 0.000 claims description 2
- 230000001131 transforming effect Effects 0.000 claims 2
- 230000003213 activating effect Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 150000004706 metal oxides Chemical class 0.000 description 8
- 238000002844 melting Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 108010076504 Protein Sorting Signals Proteins 0.000 description 5
- -1 SiOx Chemical class 0.000 description 5
- 230000001419 dependent effect Effects 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000009477 glass transition Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- 229910018521 Al—Sb Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910005872 GeSb Inorganic materials 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- 229910005855 NiOx Inorganic materials 0.000 description 1
- 229910018553 Ni—O Inorganic materials 0.000 description 1
- 229910017629 Sb2Te3 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004304 SiNy Inorganic materials 0.000 description 1
- 229910003070 TaOx Inorganic materials 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910003077 Ti−O Inorganic materials 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- 229910007746 Zr—O Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical group [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000002135 phase contrast microscopy Methods 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
-
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
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Abstract
本發明之各實施例總體上係關於非揮發性記憶體，且具體地，係關於具有多種可調單元位元形狀之非揮發性記憶體。在一個實施例中，提供一種可調記憶體單元。該記憶體單元總體上包括一閘極電極、至少一個記錄層及一通道層。該通道層總體上能夠支援一耗盡區，且安置在該閘極電極與該至少一個記錄層之間。在此實施例中，在啟動該閘極時，該通道層可被耗盡，且最初流動穿過該通道之電流可經轉向以穿過該至少一個記錄層。
Description
本發明之實施例總體上係關於非揮發性記憶體，且更具體地，本文中所揭露之實施例係關於將多個位元儲存在非揮發性記憶體單元中且調整該多個位元之大小及/或形狀。
現今存在用於儲存供在計算系統中使用之資訊的多種不同的記憶體技術。此等不同的記憶體技術大體上可分成兩個主要的種類：揮發性記憶體及非揮發性記憶體。揮發性記憶體總體上可指需要電力以便存留所儲存資料之電腦記憶體類型。另一態樣，非揮發性記憶體總體上可指不需要電力來存留所儲存資料之電腦記憶體類型。揮發性記憶體類型之實例包括某些隨機存取記憶體(RAM)類型，諸如動態RAM(DRAM)及靜態RAM(SRAM)。非揮發性記憶體類型之實例包括唯讀記憶體(ROM)、快閃記憶體(諸如，「反或」(NOR)及「反及」(NAND)快閃記憶體)等。
近年來，需求具有相對低之每位元成本的較高密度(容量)裝置，以供在大容量儲存應用中使用。現今，在計算行業總體上占主導地位之記憶體技術係DRAM及NAND快閃記憶體；然而，此等記憶體技術
可能並不能解決下一代計算系統之當前及未來的容量需求。
最近，多種新興技術作為下一代記憶體類型之潛在競爭者已經吸引了愈來愈多的注意力。此等新興技術中的一些包括相變記憶體(PCM)、電阻RAM(以縮略詞ReRAM或RRAM兩者而已知)及其他者。為了方便起見，電阻RAM在整個本發明中可被稱為ReRAM。
PCM係非揮發性記憶體技術類型，其基於在兩種穩定狀態(結晶態與非晶態)之間切換記憶體單元(典型地基於諸如Ge2Sb2Te5之硫族化物)來起作用。在兩種狀態之間進行切換可藉由加熱該記憶體單元來實現，加熱記憶體單元典型地係藉由施加電流以穿過PCM單元來進行。ReRAM(與PCM共用一些相似性在於，其皆經由具有狀態相依電阻之機構進行操作)亦為總體上使用電阻變化來儲存資料之非揮發性記憶體技術類型。
此等不同的新興記憶體技術中之每一者係在固態儲存應用中除去NOR及NAND快閃記憶體且在NAND快閃記憶體的情況下除去固態磁碟機(SSD)的重要競爭者。因而，可能令人期望的係提供可用於在非揮發性記憶體中實現更高容量同時最小化每位元成本的技術。
本發明之系統、方法及裝置各自具有若干態樣，該等態樣中無單一態樣係單獨地能獲得其令人期望的屬性。現將在不限制如由以下申請專利範圍所表述的本發明之範疇的情況下簡要論述一些特徵。在考慮此論述之後，且具體地在閱讀標題為「實施方式」的章節之後，吾人將理解本發明之特徵如何提供(連同其他事項)包括調整/控制儲存在非揮發性記憶體單元中之位元的大小及/或形狀的優點。
本發明之各態樣總體上係關於非揮發性記憶體，且更具體地，係關於具有多種可調單元位元形狀之非揮發性記憶體。
本發明之一個實施例提供一種可調非揮發性記憶體單元。該記憶
體單元總體上包括一閘極、至少一個記錄層及一通道層。該通道層總體上係安置在該閘極與該至少一個記錄層之間。另外，該通道層可能夠支援耗盡區，且電流最初可流動穿過通道。在啟動該閘極時，該通道層可被耗盡，且最初流動穿過該通道之該電流可轉向(或偏轉)以穿過該至少一個記錄層。另外，基於轉向以穿過該至少一個記錄層之該電流，該至少一個記錄層之一部分能夠自第一電阻狀態變換至第二電阻狀態，且該變換部分之大小或形狀中的至少一者能夠被控制以便儲存至少一個位元。
本發明之另一實施例提供一種用於將一或多個位元記錄在至少一個記憶體單元中之方法。該方法總體上可包括：向該記憶體單元之通道層施加電流；及藉由向該記憶體單元之閘極施加電壓來啟動該記憶體單元之該閘極。該方法亦可包括：在啟動該閘極時，使該通道層耗盡以便將該電流自該通道層引導至該記憶體單元之記錄層中，其中該記錄層處於第一電阻狀態下。該方法可進一步包括：使該記錄層之至少一個部分自該第一電阻狀態變換至第二電阻狀態，以便將一或多個位元寫入至該記錄層中，其中該第一電阻狀態及該第二電阻狀態係不同的，且其中該記錄層之該至少一個變換部分的大小或形狀中的至少一者部分地受施加至該閘極之該電壓及施加至該通道層中之該電流控制。
本發明之再一實施例提供一種系統。該系統總體上可包括複數個記憶體單元及一處理器，該處理器經組態以對該複數個記憶體單元中之每一者定址。舉例而言，對於該複數個記憶體單元中之每一者，該處理器可總體上經組態以：向該記憶體單元之通道層施加電流；及藉由向該記憶體單元之閘極施加電壓來啟動該記憶體單元之該閘極。該處理器總體上亦可在啟動該閘極時，將該電流自該通道層引導至該記憶體單元之記錄層中，其中該記錄層處於第一電阻狀態下。該處理器
可進一步能夠使該記錄層之至少一個部分自第一電阻狀態變換至第二電阻狀態，以便將一或多個位元寫入至該記錄層中，其中該第一電阻狀態及該第二電阻狀態係不同的，且其中該記錄層之該至少一個變換部分的大小或形狀中的至少一者部分地受施加至該閘極之該電壓及施加至該通道層中之該電流控制。
100‧‧‧處理系統
102‧‧‧處理器
104‧‧‧儲存裝置
106‧‧‧列解碼器
108‧‧‧行解碼器
200‧‧‧記憶體單元
202‧‧‧閘極電極
204‧‧‧絕緣層
206‧‧‧通道層
208‧‧‧記錄層
210‧‧‧基板層
300‧‧‧用於將多個位元記錄(或寫入、儲存、程式化等)在至少一個記憶體單元中的操作
402A‧‧‧電壓信號(脈衝)
402B‧‧‧電壓信號(脈衝)
402C‧‧‧電壓信號(脈衝)
404A‧‧‧寫入電流信號(脈衝)
404B‧‧‧寫入電流信號(脈衝)
404C‧‧‧寫入電流信號(脈衝)
406A‧‧‧記錄位元區/變換區
406B‧‧‧記錄位元區/變換區
406C‧‧‧記錄位元區/變換區
502A‧‧‧電壓信號(脈衝)
502B‧‧‧電壓信號(脈衝)
502C‧‧‧電壓信號(脈衝)
504A‧‧‧寫入電流信號(脈衝)
504B‧‧‧寫入電流信號(脈衝)
504C‧‧‧寫入電流信號(脈衝)
506A‧‧‧記錄位元區
506B‧‧‧記錄位元區
506C‧‧‧記錄位元區
600‧‧‧串
602‧‧‧記憶體單元
604‧‧‧記憶體單元
606‧‧‧記憶體單元
702‧‧‧位元區
704‧‧‧位元區
706‧‧‧位元區
800‧‧‧記憶體單元
802‧‧‧記錄層
804‧‧‧第一耗盡延伸
806‧‧‧第二耗盡延伸部
808‧‧‧電壓信號序列
810‧‧‧電流信號序列
812‧‧‧第一獨立區
814‧‧‧第二獨立區
900‧‧‧曲線圖
1000‧‧‧記憶體單元
w1‧‧‧寬度
w2‧‧‧寬度
w3‧‧‧寬度
為了可詳細理解以上列舉的本發明之特徵，可參考實施例對以上簡要概述之本發明進行更具體的說明，附圖中說明該等實施例中之一些。然而，應當注意的係，附圖僅說明本發明之典型實施例，且因此不應當被視為對本發明範疇進行限制，此係因為本發明可承認其他同等有效之實施例。
圖1說明根據本發明之實施例的實例處理系統之方塊圖。
圖2說明根據本發明之實施例的記憶體單元之實例架構。
圖3係根據本發明之實施例的可用於將多個位元記錄在記憶體單元中的實例操作之流程圖。
圖4A至圖4C說明根據本發明之實施例的控制記錄位元之大小及/或形狀的不同實例。
圖5A至圖5C說明根據本發明之另一實施例的控制記錄位元之大小及/或形狀的不同實例。
圖6說明根據本發明之實施例的一串記憶體單元之實例架構。
圖7A至圖7C說明根據本發明之實施例的如何可程式化一串記憶體單元的實例。
圖8說明根據本發明之實施例的具有能夠支援耗盡區之記錄層的記憶體單元之實例架構。
圖9係說明根據本發明之實施例的針對記憶體單元對電阻拓撲進行的實例寫碼之曲線圖。
圖10說明根據本發明之實施例的具有多個相變層的記憶體單元之實例架構。
為了便於理解，已盡可能使用相同的參考數字來指定為附圖所共有的相同元件。預期在一個實施例中揭露之元件可有利地用於其他實施例而無需特別敘述。
根據本發明之各種態樣，本文中所描述之技術、設備、系統等總體上可用於(例如)基於施加至記憶體單元之具有受控振幅及時間寬度的電壓(及電流)量變曲線的序列來將多個位元儲存在記憶體單元中。另外，本文中所描述之技術總體上可用於控制自一種狀態變換至另一種且具有狀態相依電阻的記錄材料(例如，相變材料、ReRAM材料等)之區的大小及/或形狀。舉例而言，如以下將更詳細描述的，可藉由使用(記憶體單元之)閘極控制電流流入及流出該記錄層處之位置來部分地控制變換區之大小。
下文參看附圖更全面地描述本發明之各種態樣。然而，本發明可藉由許多不同的形式來體現且不應當被解釋為局限於在整個本發明中呈現之任何具體結構或功能。確切而言，提供此等態樣以使得本發明將係透徹且完整的，且將全面地將本發明之範疇傳達給熟習此項技術者。基於本文中之傳授內容，熟習此項技術者將理解，本發明之範疇旨在涵蓋本文中所揭露的本發明之任何態樣，無論該任何態樣係獨立於本發明之任何其他態樣實施抑或與其結合實施。舉例而言，可使用本文中所陳述之任何數目個態樣來實施一種設備或可實踐一種方法。此外，本發明之範疇旨在涵蓋使用除了或不同於本文中所陳述之本發明之各種態樣的其他結構、功能性或結構及功能性來實踐的此設備或方法。應當理解，本文中所揭露的本發明之任何態樣可由一項申請專利範圍之一或多個元件體現。
詞「例示性」在本文中用於意謂「充當一實例、例項或說明」。本文中所描述為「例示性」之任何態樣不一定被解釋為比其他態樣較佳或有利。應當注意的係，本文中所論述之附圖可能未按比例繪製，且可能並不指示實際或相對大小。
圖1係說明可利用及/或實踐本發明之一或多個實施例的處理系統100的實例之方塊圖。舉例而言，如以下將更詳細描述的，處理系統100可併有一或多個記憶體單元(例如，如圖2、圖6、圖8、圖10至圖11等中所示)，且可經組態以利用本文中所呈現之技術將一或多個位元(例如，如圖4A至圖4C、圖5A至圖5C等中所示)儲存在一或多個記憶體單元中之每一者中。
如圖所示，處理系統100可包括處理器102、儲存裝置(例如，記憶體)104、列解碼器106及行解碼器108。儲存裝置104可包括複數個記憶體單元(未圖示)，該等記憶體單元可按列及行之陣列構造來配置。處理器102可經由列解碼器106及行解碼器108與(儲存裝置104中之)記憶體單元陣列介接。在一個實例中，可經由字線(WL)及位元線(BL)之配置來程式化或查詢個別記憶體單元。該等WL可沿陣列之列延伸，且該等BL可沿陣列之行延伸。個別記憶體單元可存在於WL與BL之間的接點處。在另一實例中，亦可經由WL及BL之配置來程式化或查詢一串記憶體單元(例如，如圖6至圖7中所示)。大體上，在讀取/寫入循環期間，列解碼器106可選擇(例如，經由選擇裝置)一列記憶體單元來進行寫入或讀取。類似地，行解碼器108可選擇(例如，經由選擇裝置)記憶體單元之行位址以用於讀取/寫入循環。選擇裝置之實例可包括電晶體(例如，場效電晶體(FET)類型、雙極接面電晶體(BJT)類型等)、二極體及其類似者。電晶體之一些實例可包括金屬氧化物(MOS)電晶體等。該電晶體可由多晶矽製成。
根據各種實施例，在儲存裝置104內之記憶體單元中的每一者可
包括具有狀態相依電阻之任何類型的記憶體單元，以使得可基於該記憶體單元之特定狀態將資料儲存在該單元中。舉例而言，在一些實施例中，記憶體單元中之每一者可包括相變記憶體(PCM)單元、電阻RAM(ReRAM)單元及其類似者。根據各種實施例，在儲存裝置104內之記憶體單元中的每一者可包括能夠基於單元內之儲存元件(例如，磁性RAM(MRAM)及其類似者)的磁極化來儲存資料的任何類型之記憶體單元。
圖2說明根據本發明之各種實施例的記憶體單元200的架構。記憶體單元200可為儲存裝置104內之複數個記憶體單元中的一者的實例。如圖所示，記憶體單元200可包括閘極電極202、絕緣層204、通道層206、記錄層208及基板層210。基板層210可為與記錄層相比具有相對低電導率之一種類型的材料，包括諸如氧化物及氮化物(諸如，SiOx、SiNx、C、AlOx)之材料，或其他低電導率材料。基板層210亦可為熔化溫度高於記錄層材料之熔化溫度的材料，且用作兩個相變記錄層材料之間的分離層。大體上，用於基板層210之材料可為可在上面沈積記錄層(例如，記錄層208)的任何材料。在額外實施例(未圖示)中，基板可為將兩個記錄層分離之間隔層。對於PCM的情況，間隔層可選自熔化溫度高於PCM之熔化溫度的材料。間隔層可由諸如TiN或多晶矽之材料製成。間隔層之電導率將被選擇成允許大量通道電流穿過間隔層，但不使其他記錄層短路。
閘極電極202可形成可用於對記憶體單元200定址之選擇裝置(諸如，電晶體、二極體或其類似者)的部分。舉例而言，若選擇裝置係三端選擇裝置(諸如，電晶體)，則電晶體之閘極電極202可耦接至複數個WL中之一者上，其中電晶體之汲極電極及源極電極分別連接至BL及接地。另外，儘管未展示，但替代地或另外，在一些實施例中，記錄層下方亦可包括閘極電極。
通道層206可包含能夠支援耗盡區之任何類型的半導體材料(例
如，多晶矽或矽)，且可為未摻雜的、n型或p型。摻雜可藉由植入步驟來提供。大體上，當電壓(或電流)經施加至閘極電極202時，電流可自電晶體之源極流動至汲極(例如，穿過通道層206)。流動之電流的量可為施加至閘極電極202之電壓(或電流)的函數。取決於選擇裝置(例如，電晶體)經設計成增強模式或耗盡模式選擇裝置，相對於源極施加至閘極電極202之零電壓將允許電流自源極流動至汲極。耗盡模式電晶體可(例如)在自閘極至源極之零電壓的情況下允許電流自源極流動至汲極(例如，穿過通道206)，而藉由將閘極電壓改變至某個其他有限值來阻斷電流流動(穿過通道206)。該電流隨後可自汲極電極流動穿過記憶體單元200之記錄層208。該記錄層可為在電流穿過記錄層時經歷電阻變化之任何材料。此材料包括相變材料及RRAM材料類別。相變材料包括具有各種組成之TeGeSb。RRAM材料包括金屬氧化物(諸如，SiOx、TaOx、TiOx、HfOx、NiOx、NbOx、ScOx、ErOx、YOx、ZrOx及其他金屬氧化物)、金屬氮化物(諸如，SiNy、TaNy、TiNy及其他金屬氮化物)，以及含有一或多個氧化物或氮化物層之複合層。RRAM材料亦可具有比二元材料多的成分。舉例而言，其可為三元或四元組合物材料。記錄層亦可含有流動離子種類，諸如Ag。如以下將更詳細描述，大體上，能夠流動穿過記錄層208之電流的量可部分地受施加至閘極電極202之電壓(或電流)的量控制。
絕緣層204可將閘極電極202與通道層206分離，且大體上，可用於阻止(或減少)(穿過通道層206被引導的)電流倒流穿過閘極電極202(例如，當該通道層被耗盡時)。可用於絕緣層204之材料的實例包括不同的氧化物、氮化物或其他材料，諸如氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯或碳。
記錄層208可能夠支援多種不同的非揮發性記憶體類型。舉例而言，記錄層208可與具有狀態相依電阻之記憶體類型(諸如，不同的PCM
類型、不同的ReRAM類型及其他類型)相容。在另一實例中，記錄層208可與能夠支援一或多個磁極化場(例如，具有一或多個磁性隧道接面(MTJ)層)之記憶體類型(諸如，MRAM等)相容。
根據一些實施例，對於PCM，可在記錄層208內利用之相變材料可包括以下各項中的任一項：鍺銻(GeSb)、鍺碲(GeTe)、Sb2Te3、Ge2Te2Te5，或含有鍺銻碲(GeSbTe或GST)之組合物，及其合金，以及添加其他材料(諸如，Sn)之彼等材料。其他PCM材料包括Ga-Sb、Mg-Sb、Al-Sb、Al-Sb-Te、含有In、Ga、Te、Ge、Sb或Bi的材料，以及其他硫族化物。大體上，此等相變材料中之每一者可具有一或多個不同的材料(電及/或熱)特性，此可提供優於習知非揮發性記憶體類型之一或多種改進。舉例而言，記錄層208可包括不同類型之單相相變材料、相分離合金、黏度較高結晶較慢的合金等。單相合金可提供快抹除速度，而相分離合金及黏度較高結晶較慢的合金可具有較低熔化溫度及/或較長結晶時間，此可提供較高的可循環性。
根據一些實施例，對於ReRAM，可在記錄層208內利用之材料可包括利用細絲及/或氧空位來實施不同狀態之間的電阻切換的任何材料。根據一些實施例，對於ReRAM，可在記錄層208內利用之材料可包括金屬氧化物，諸如Hf-O、Ta-O、Ti-O、Ni-O、Nb-O、Sc-O、Er-O、Y-O、Zr-O或其他金屬氧化物。在一些實施例中，層208可被進一步再分成一組具有各種厚度且由各種材料(包括具有不同組成或成分之不同金屬氧化物)製成的層。層208之金屬氧化物可包括(但不限於)二元氧化物或三元氧化物。層208亦可表示構成CBRAM型材料(諸如，含Cu基質中之Cu或Ag)的一或多個層。
為了清楚起見，以下針對PCM描述技術之某些態樣，且以下在說明書之大部分中使用PCM術語。然而，應當注意的係，以下描述之技術亦可用於具有狀態相依電阻之其他材料，諸如ReRAM等。
如以上所提及，大體上，藉由加熱相變材料直至該相變材料被重設至高(非晶)電阻狀態下或設定至低(結晶)電阻狀態下來實現將資料儲存在相變材料中。參考(例如)記憶體單元200，作為向閘極電極202施加電壓之結果，偏轉至記錄層208中之相變材料中的電流可產生熱能，此可導致相變材料在狀態之間轉變。總體上，為了使該相變材料轉變至非晶態下，可向該相變材料施加具有大振幅(例如，高於該相變材料之熔化溫度)及短持續時間的重設脈衝，以便使該相變材料融化(例如，至熔融狀態下)且允許該相變材料快速冷卻，以使得該相變材料停留在無序的非晶態下。為了使相變材料轉變至結晶態下，可向該相變材料施加設定脈衝(具有足以高於相變材料之玻璃轉變溫度的振幅)，且可保持足夠的時間以便允許相變材料結晶至有序的電阻狀態下。在一些實施例中，高電阻狀態可用於儲存「0」資料位元，且低電阻狀態可用於儲存「1」資料位元。
大體上，本文中所描述之一或多種技術可用於在二維記錄媒體(例如，記錄層208)中實現三維記憶體。舉例而言，如以下將更詳細描述的，與建置多個連續記錄層(如在習知記錄方法中典型地所做的)相反，本文中所呈現之技術可允許藉由(例如)以下方式來將多個位元儲存在單個記錄媒體層中：施加具有受控振幅及/或時間寬度之電流信號序列，及控制(或調整)記錄媒體中之記錄位元區的大小及/或形狀，以便實現3D體積式媒體。
舉例而言，圖3說明根據本發明之各種實施例的可用於將多個位元記錄(或寫入、儲存、程式化等)在至少一個記憶體單元(諸如，記憶體單元200)中的操作300。
該等操作可自302開始，其中可向記憶體單元之通道層施加電流。舉例而言，根據一些實施例，該記憶體單元之通道層可為能夠支援耗盡區之半導體材料。在304處，可藉由向記憶體單元之閘極施加電
壓來啟動該記憶體單元之該閘極。在306處，在啟動該閘極時，可使通道耗盡以便將電流自該通道層引導至該記憶體單元之記錄層中，其中該記錄層處於第一電阻狀態(例如，非晶態)下。舉例而言，在一個實施例中，取決於施加至該閘極之電壓的振幅，該通道層之一部分可被耗盡(亦即，可耗盡整個該通道層部分之電子，以使得該部分不能夠導電)，以強制電流進入該記錄層中(或(例如)由於庫侖定律而使電流偏轉至該記錄層中)。
在308處，可使記錄層之一部分自第一電阻狀態變換至第二電阻狀態，以便將一或多個位元寫入在記錄層中，其中第一電阻狀態及第二電阻狀態係不同的。在記錄層係(例如)相變材料之一個實施例中，由於施加至通道層且偏轉至記錄層中之電流而發生的加熱，記錄層之一部分可能經歷自第一電阻狀態至第二電阻狀態之轉變。在一些情況下(例如，對於相變材料)，第一電阻狀態可為非晶態，第二電阻狀態可為結晶態，且自非晶態至結晶態之轉變可藉由施加設定電流脈衝來實現。在其他情況下(例如，再次參考相變材料)，第一電阻狀態可為結晶態，第二電阻狀態可為非晶態，且自結晶態至非晶態之轉變可藉由施加重設電流脈衝來實現。在另外其他情況下，取決於記錄層中所利用之相變材料的特定特性，第一電阻狀態及第二電阻狀態可為複數種中間狀態中之一者。舉例而言，如以上描述的，一相變材料之不同合金可具有可影響電阻狀態之間的數量級的不同材料特性，諸如玻璃轉變溫度、熔點溫度等。
根據一些實施例，至少一個變換部分之大小及形狀中的至少一者可部分地受施加至閘極之電壓及施加至通道層之電流控制。舉例而言，如以下將更詳細描述的，取決於至少一個變換部分中之每一者的大小及/或形狀，可實現可允許進行多位元記錄之不同位準。
在本發明之一個實施例中，控制記錄層中之一或多個位元的大小
及/或形狀可包括控制記錄層之每一變換部分的寬度。舉例而言，圖4A至圖4C說明根據本發明之實施例的如何可自控制施加至記憶體單元之電壓及/或電流部分地實現三個不同位準之記錄(具有三個不同寬度之記錄區)的實例。圖4A至圖4C中所示之每一記憶體單元分別可為在圖2、圖8、圖11等中揭露之記憶體單元之實例。
如圖4A至圖4C中所示，電壓信號(脈衝)402A、402B、402C及寫入電流信號(脈衝)404A、404B、404C可分別用於控制每一記憶體單元中之記錄位元區406A、406B及406C的寬度。根據此實施例，可藉由向記憶體單元之閘極施加恆定電壓信號且改變施加至記憶體單元之通道的寫入電流信號來控制(每一記憶體單元中之)記錄位元區406A、406B及406C的寬度。
在一個實例中，可藉由向記憶體單元之閘極施加具有恆幅之電壓信號402A且施加具有低振幅之寫入電流信號404A來記錄具有寬度w1之窄寬度位元(例如，一個位準)(如圖4A中所示)。在另一實例中，可藉由向記憶體單元之閘極施加具有恆幅之電壓信號402B且施加具有中等振幅之寫入電流信號404B來記錄具有寬度w2之中等寬度位元(例如，第二位準)(如圖4B中所示)。在又一實例中，可藉由向記憶體單元之閘極施加具有恆幅之電壓信號402C且施加具有高振幅之寫入電流信號404C來記錄具有寬度w3之寬寬度位元(例如，第三位準)(如圖4C中所示)。大體上，對於記錄層位於閘極正下方之多個部分，藉由施加恆定閘極電壓且改變電流(例如，如圖4A至圖4C中所示)，有可能穿過記錄層之深度一直記錄。然而，當電流穿過記錄層行進至並不位於閘極正下方之多個部分中時，電流可能並非穿透得如此深，此可允許不同寬度區(諸如，變換區406A至406C)成為可能。
儘管電壓信號402A至402C及寫入電流信號404A至404C經展示為方形脈衝，但電壓信號402A至402C及寫入電流信號404A至404C亦可
呈多種不同形狀之脈衝(例如，三角形脈衝等)的形式。另外，儘管未展示，但可控制電壓及寫入電流信號之振幅及/或時間寬度。
在本發明之一個實施例中，控制記錄層中之一或多個位元的大小及/或形狀可包括控制記錄層之每一變換部分的深度。
圖5A至圖5C說明根據本發明之另一實施例的如何可自控制施加至記憶體單元之電壓及/或電流部分地實現多個(例如，三個)不同位準之記錄(具有三個不同寬度的記錄區)的另一實例。圖5A至圖5C中所示之每一記憶體單元分別可為在圖2、圖8、圖11等中展示之記憶體單元的實例。
如圖5A至圖5C中所示，電壓信號(脈衝)502A、502B、502C及寫入電流信號(脈衝)504A、504B、504C可分別用於控制每一記憶體單元中之記錄位元區506A、506B及506C的深度。根據此實施例，可藉由改變施加至記憶體單元之閘極的電壓信號之振幅及/或時間寬度且改變施加至記憶體單元之通道的寫入電流信號之振幅及/或時間寬度來控制(每一記憶體單元中之)記錄位元區506A、506B及506C的深度。以此方式改變電壓及電流信號之振幅及/或時間寬度可對記錄層之變換至不同的電阻狀態下的每一部分提供更精細等級的控制(例如，與僅控制寫入電流相比)。
如圖所示(例如，在圖5A中)，可藉由施加電壓信號502A及寫入電流信號504A來記錄具有深度d1之淺深度位元(例如，一個位準)。如圖5B中所示，可藉由施加電壓信號502B及寫入電流信號504B來記錄具有深度d2之中等深度位元。在一個實例中，電壓信號502B可與電壓信號502A不同(意即，可就振幅、形狀、時間寬度等而言有所改變)。舉例而言，電壓信號502B可與電壓信號502A具有不同振幅及/或時間寬度。在一個實例中，寫入電流信號504B可與寫入電流信號504A不同。舉例而言，寫入電流信號504B亦可與寫入電流信號504A具有不同振幅
及/或時間寬度。
如圖5C中所示，可藉由施加電壓信號502C及寫入電流信號504C來記錄具有深度d3之全深度位元。在一個實例中，電壓信號502C可與電壓信號502B及電壓信號502A不同(例如，可就振幅、形狀、時間寬度等而言有所改變)。類似地，寫入電流信號504C亦可與寫入電流信號504B及寫入電流信號504A不同。
另外，儘管圖5A至圖5C中未展示，但本文中所呈現之技術亦可允許藉由向每一記憶體單元施加恆定電流信號同時改變施加至每一記憶體單元之電壓來控制不同區506A至506C的深度。
儘管電壓信號502A至502C及寫入電流信號504A至504C經展示為方形脈衝，但電壓信號502A至502C及寫入電流信號504A至504C亦可呈多種不同形狀之脈衝(例如，具有不同時間寬度之三角形脈衝等)的形式。另外，儘管大體上圖4A至圖4C及圖5A至圖5C中說明之每一記憶體單元展示單位元記錄區(例如，針對一個位元)，但本文中所呈現之技術亦可適用於多於一個位元(例如，兩個位元、三個位元等)。
如以上提及的，在一些實例中，儲存裝置(例如，如圖1中所示)可包括記憶體單元陣列，其中一或多個記憶體單元連接成串。如本文中所使用的，一串可指線性連接之兩個或多於兩個單元。
舉例而言，圖6說明根據本發明之不同實施例的一串600記憶體單元的架構。如圖所示，一串三個記憶體單元(例如，記憶體單元602、604及606)(其中每一記憶體單元602、604及606具有其自身的閘極)可連接，其方式為使得每一記憶體單元602、604及606可共用絕緣層、通道層、記錄層及基板中之至少一者。絕緣層、通道層、記錄層及基板(在圖6中展示)可分別係圖2中所示的絕緣層204、通道層206、記錄層208及基板210之實例。因而，可用於絕緣層、通道層、記錄層及基板(在圖6中展示)之材料可分別與用於圖2之絕緣層204、通道層206、記錄層
208及基板210的材料相同。
在一些實施例中，用於絕緣層、通道層、記錄層及/或基板(在圖6中展示)之材料對於串600中之每一記憶體單元而言可為相同的。在其他實施例中，用於絕緣層、通道層、記錄層及/或基板的之材料對於串600中之每一記憶體單元而言可為不同的。舉例而言，參看圖6中之記錄層，在一些情況下，針對該串中之每一記憶體單元，將相同的(或不同的)材料用於記錄層可對可在不同單元之間實現的不同電阻狀態提供更大控制。舉例而言，在一些情況下，對於PCM，可對不同記錄層利用相變材料(例如，GST)的不同合金。
如以上所指出的，在一些實施例中，本文中所呈現之技術允許針對一串記憶體單元中之每一記憶體單元記錄具有不同大小及/或形狀之位元區。舉例而言，參考串600，本文中所呈現之技術可用於針對記憶體單元602記錄位元區，該位元區與針對記憶體單元604及記憶體單元606記錄之位元區具有不同大小及/或形狀。
在一個實施例中，可順序地(意即，一次一個地)對記憶體單元602、604及606中之每一者進行程式化(或寫入)，以便針對(串600中之)記憶體單元602、604及606中的每一者記錄不同大小及/或形狀之位元區。順序地寫入可涉及藉由斷開該串中當前未經程式化之任何其他記憶體單元的閘極來一次程式化一個記憶體單元。大體上，當向一串記憶體單元之通道施加電流時，該電流將僅在閘極接通(例如，在電壓經施加至閘極之情況下)的記憶體單元中被偏轉至記錄層中。對於剩餘的記憶體單元(例如，其中零電壓經施加至閘極)，該電流將繼續流動穿過該通道。
舉例而言，如圖7A中所示，在一種情況下，可藉由向記憶體單元602之閘極施加電壓信號且向通道施加寫入電流信號來首先將位元區702記錄在記憶體單元602中(例如，在記憶體單元604及606之閘極斷開
的情況下)。如圖7B中所示，在記錄位元區702之後，可藉由向記憶體單元604之閘極施加電壓信號且向通道施加寫入電流信號來將位元區704記錄在記憶體單元604中(例如，在記憶體單元602及606之閘極斷開的情況下)。最後，如圖7C中所示，在記錄位元區704之後，可藉由向記憶體單元606之閘極施加電壓信號且向通道施加寫入電流信號來將位元區706記錄在記憶體單元606中(例如，在記憶體單元602及604之閘極斷開的情況下)。然而大體上，可針對可連接成串之任何數目個記憶體單元繼續以此順序方式記錄每一記憶體單元。
在圖7A至圖7C中所示之實施例中，可藉由利用以上參看圖4A至圖4C及圖5A至圖5C描述的技術來針對串600中之記憶體單元602、604及606中的每一者獲得不同大小及/或形狀的位元區702、704及706。舉例而言，如以上所描述的，可藉由向記憶體單元(當其接通時)施加相同電壓且改變施加至每一記憶體單元之通道的電流信號來獲得位元區702、704及706之不同寬度。在另一實例中，如以上所描述的，可藉由改變至每一記憶體單元之不同閘極電壓及不同寫入電流(或將不同閘極電壓及不同寫入電流施加至每一記憶體單元)來獲得位元區702、704及706之不同深度。在又一實例中，可藉由向每一記憶體單元之通道施加恆定寫入電流信號且改變施加至每一記憶體單元之閘極電壓來獲得位元區702、704及706之不同深度。
在另一實施例(未圖示)中，可並行地(或同時地)對記憶體單元602、604及606中的每一者進行程式化(或寫入)，以便針對串600中之記憶體單元602、604及606中的每一者記錄不同大小及/或形狀的位元區。大體上，當同時寫入時，施加至通道之電流對於每一記憶體單元而言可為相同的，且施加至每一記憶體單元之閘極電壓可為不同的。以此方式，有可能控制記錄在記憶體單元中之每一位元區的深度。在此實施例中，由於大體上，當同時程式化該等單元時，每一記憶體單
元可接通(例如，在電壓經施加至每一記憶體單元之閘極的情況下)，且記憶體單元內之不同記錄層中的每一者可具有不同數量級的電阻，因此在一些實例中，可利用電流驅動器來維持穿過每一記憶體單元之恆定電流。在其他實例中，可利用回饋電路(具有能夠動態地感測電流、提供回饋且調整施加至每一記憶體單元之電壓的機構)來維持穿過每一記憶體單元之恆定電流。
根據各種實施例，本文中所呈現之技術亦可允許藉由將耗盡區域(自通道層)延伸至記錄層中來將一或多個位元記錄在一層記錄材料(例如，相變材料、ReRAM等)內。
舉例而言，圖8說明根據本發明之各種實施例的具有能夠支援耗盡區之記錄層的記憶體單元800的實例架構。如圖所示，記憶體單元800可包括氧化物層，該氧化物層可用作一種類型之絕緣體(例如，以用於阻止電流倒流穿過記憶體單元800之閘極)且可類似於圖2中所示之絕緣層204。此外，記憶體單元800可包括通道層及基板，該通道層及該基板兩者可分別類似於圖2所示的通道層206及基板210。舉例而言，(記憶體單元800之)通道層可包含能夠支援耗盡之半導體材料。記憶體單元800可進一步包括用於儲存一或多個位元之記錄層802。在此實施例中，(除通道層之外)記錄層802可能夠支援耗盡區，以使得當記憶體單元800之閘極被啟動時，極少電流或無電流可流動穿過記錄層被耗盡之部分。
在一些實施例中，可藉由控制耗盡區域至記錄層802中之深度來在記錄層中產生多個獨立變換區(其中之每一者可用於儲存一位元)。舉例而言，如圖8中所示，可基於施加至記憶體單元800之閘極的(電壓信號序列808中之)電壓信號來控制耗盡區域至記錄層(例如，其可包括相變材料)中的深度，以便延伸至第一耗盡延伸部804及第二耗盡延伸部806(在圖8中由虛線表示)。由於耗盡至第一耗盡延伸部804及第二耗
盡延伸部806，施加至記憶體單元800之電流(例如，具有電流信號序列810)可用於分別使第一獨立區812及第二獨立區814變換至兩種電阻狀態中之一者下。每一變換區(或部分)可對應於一位元。因此，在此實施例中，第一獨立區812可變換至(兩種)電阻狀態中之一者下以便儲存一位元，且第二獨立區814可變換至(兩種)電阻狀態中之一者下以便儲存另一位元。
以此方式，可針對記憶體單元800編碼一或多個電阻拓撲。編碼的電阻拓撲之數目可取決於儲存在記憶體單元中之位元的數目。舉例而言，如圖9之曲線圖900中所示，儲存在記憶體單元800中之兩個位元(例如，由獨立變換區812及814表示)可用電阻值對四個不同拓撲(量變曲線)進行編碼，其中每條電阻量變曲線係至記錄層802中之深度的函數。第一電阻量變曲線可表示「00」；第二電阻量變曲線可表示「01」；第三電阻量變曲線可表示「10」；且第四電阻量變曲線可表示「11」。
在一實施例中，可獨立地在每一單元的基礎上執行讀取及寫入操作(例如，針對記憶體單元800)。舉例而言，當讀取複數個記憶體單元800時，可個別地接通用於任何個別單元之閘極(例如，以便將讀取電流偏轉至該單元中)以存取特定單元，或在讀取其他單元時該單元可係不可見的。在讀取記憶體單元800時，可讀取整個電阻拓撲，且可一起解碼兩個位元。即使電阻之絕對值因單元的不同而改變，解碼器仍可正確地一次解碼兩個位元。以此方式如此操作可為讀取操作及/寫入操作兩者提供抵抗變化的改進之穩健性，可使得能夠減去互連電阻且校正單元之間的變化等。
儘管記憶體單元800展示儲存兩個位元，但本文中所描述之技術可用於儲存多於兩個位元。記憶體單元800可與能夠實施高速讀取操作之記憶體類型(例如，SRAM)相容。此外，本文中所描述之技術可可擴展至多單元符號間干擾校正。舉例而言，參看圖8，本文中所描述之技
術可允許量測需要偵測之電阻拓撲的任一側的鄰近電阻拓撲(例如，「00」、「01」、「10」、「11」)。
大體上，對於本文中所描述之各種實施例，將一或多個位元寫入至記憶體單元之程序(例如，藉由電壓及電流信號序列)可基於反覆程式化演算法(例如，寫入驗證演算法、讀取驗證寫入演算法等)。該反覆程式化演算法可用於實現不同變換區之間(例如，在單相改變層內，或如以下將描述的，在多個不同相變層之間)的期望分離。
在一些實施例(未展示)中，記憶體單元800可包括用於儲存一或多個位元之多個記錄層。該等不同層中之每一者可具有不同特徵(例如，不同的材料特性)，以使得當該等不同層之部分經變換及/或塑形(例如，利用本文中所描述之技術)時，可實現不同電阻狀態。在此實施例中，藉由將耗盡(例如，基於施加至記憶體單元之閘極的電壓)區域自通道層延伸至給定記錄層材料(諸如，相變材料)之多個層中，可將一或多個位元寫入至每一層中(例如，基於偏轉至一或多個層中之電流信號)。
大體上(例如，參考相變材料)，當程式化具有多個相變層之記憶體單元時，該程式化可按照最深相變層至最淺相變層之次序進行。舉例而言，在一種情況下，可首先程式化記憶體單元之最深相變層(例如，藉由控制耗盡區域至最深層中之深度)，且施加使最深層之一部分變換以便儲存一位元的寫入電流信號。接下來，可藉由以下操作程式化在最深層上方之層：使耗盡區後退(例如，至在最深層上方之層中)且施加使在最深層上方之層的一部分變換以便儲存一位元的寫入電流信號。此程序可按照此方式繼續，直至使耗盡區域後退至最淺相變層中且施加寫入電流信號以便將位元儲存在該最淺相變層中為止。此外，根據一些實施例，可利用(例如)以上參看圖8描述之技術將多個位元寫入至每一相變層中。
在一些情況下，當利用具有多個相變層及一通道層之記憶體單元(例如，如圖8中所示)時，在通道層中可能存在可能限制(或阻止)控制耗盡區域至多個相變層中之深度的缺陷。因而，可能希望提供可能夠將通道層中之此等缺陷濃度(concentration of defect)考慮在內的記憶體單元架構。
圖10說明根據本發明之另一實施例的具有多個相變層之記憶體單元1000的架構。如圖所示，記憶體單元1000可包括閘極、氧化物層及閘極，其中之每一者可類似於以上描述之實施例中的閘極、氧化物層及基板(例如，在圖2等中)。然而，亦如圖所示，替代包括位於氧化物層與相變層之間的通道層，記憶體單元1000可替代地包括總共N個相變層PCM0、PCM1、PCM2、......、PCMN-2、PCMN-1。每一相變層可具有不同的特性，諸如不同的程式化溫度、電阻數量級、電導率及其類似者。舉例而言，PCMN-1可具有不同層中之最高數量級電阻及最低電導率，而PCM0可具有不同層中之最低數量級電阻及最高電導率。在此實施例中，PCM0可起通道層的作用。在一些情況下，藉由利用不具有通道層之記憶體單元(諸如，記憶體單元1000)，亦有可能減少可限制控制耗盡區至不同PCM層中之缺陷的發生。
大體上，本文中所描述之各種技術(例如，用於儲存多個位元、控制該等位元之大小及/或形狀、控制耗盡深度等)可用於改進若干不同非揮發性記憶體類型(例如，PCM、ReRAM等)的體積密度。舉例而言，如以上所描述的，本文中所描述之技術可用於將2維平面記錄媒體轉換成3維體積式媒體，及/或用於將多個位元寫入形狀由一個閘極控制之區。此外，本文中所描述之技術可用於將3維記錄媒體轉換成可將多個資訊位元儲存在每一單元中之3維媒體。此可應用於水平通道3維記憶體以及垂直通道3維記憶體兩者。
本文中所描述之各種技術亦可用於補償單元間可變性，用於降低
每GB成本(例如，可能不需要額外微影步驟來將多於一個資料位元記錄在區中)，及/或與低速及高速讀出記憶體及儲存架構相容。
雖然上述內容係關於本發明之實施例，但在不偏離本發明之基本範疇的情況下，可設計本發明之其他及另外的實施例，且本發明之範疇係由以下申請專利範圍判定。
可使用以下各項來實施或執行本文中結合本發明描述之各种说明性邏輯區塊、模組及電路：通用處理器、數位信號處理器(DSP)、特定應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體组件，或其經設計用於執行本文中所描述之功能的任何組合。通用處理器可為微處理器，但在替代方案中，該處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可被實施為計算裝置之組合，例如，DSP與微處理器之組合、複數個微處理器、與DSP核心結合之一或多個微處理器，或任何其他此組態。
本文中所揭露之方法包含用於實現所描述方法之一或多個步驟或動作。在不偏離申請專利範圍之範疇的情況下，該等方法步驟及/或動作可彼此互換。換言之，除非指定步驟或動作之具體次序，否則在不偏離申請專利範圍之範疇的情況下，可修改具體步驟及/或動作之次序及/或使用。
如本文中所使用，提及項目清單中「至少一者」的片語係指彼等項目之任何組合，包括單個成員。作為實例，「a、b或c中的至少一者」旨在涵蓋a、b、c、a-b、a-c、b-c及a-b-c，以及多個相同元素之任何組合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c及c-c-c，或a、b及c的任何其他排序)。
以上描述之各種方法操作可由能夠執行對應功能之任何適當構件來執行。該構件可包括各種硬體及/或軟體组件。
應當理解的係，申請專利範圍不限於以上說明之精確組態及元件。在不偏離申請專利範圍之範疇的情況下，可對以上描述之方法及設備的配置、操作及細節做出各種修改、改變及變化。
300‧‧‧用於將多個位元記錄(或寫入、儲存、程式化等)在至少一個記憶體單元中的操作
Claims (20)
- 一種用於將一或多個位元記錄在至少一個記憶體單元中之方法，其包含：向該至少一個記憶體單元之一通道層施加一電流；藉由向該至少一個記憶體單元之一閘極施加一電壓來啟動該至少一個記憶體單元之該閘極；在啟動該閘極時，使該通道層耗盡以便將該電流自該通道層引導至該至少一個記憶體單元之一記錄層中，其中該記錄層處於一第一電阻狀態下；及使該記錄層之至少一個部分自該第一電阻狀態變換至一第二電阻狀態，以便將一或多個位元寫入至該記錄層中，其中該第一電阻狀態及該第二電阻狀態係不同的，且其中該記錄層之該至少一個變換部分的一大小或形狀中之至少一者部分地受施加至該閘極之該電壓及施加至該通道層中之該電流控制。
- 如請求項1之方法，其中該記錄層包含相變材料或電阻性隨機存取記憶體材料中之一者。
- 如請求項1之方法，其中使該記錄層之該至少一個部分變換以寫入一或多個位元包含：使該至少一個部分中之一第一部分變換至一電阻狀態且使該至少一個部分中之一第二部分變換至一不同的電阻狀態，其中每一變換部分對應於一記錄位元。
- 如請求項1之方法，其中控制該至少一個變換部分之該大小及該形狀中的該至少一者包含：藉由向該閘極施加一恆定電壓且改變施加至該通道層之該電流來控制該至少一個變換部分之一寬度。
- 如請求項1之方法，其中控制該至少一個變換部分之該大小或該形狀中的該至少一者包含：藉由改變施加至該至少一個記憶體單 元之該閘極的一電壓且改變施加至該至少一個記憶體單元之該通道的一電流來控制該至少一個變換部分之一深度。
- 如請求項1之方法，其中該至少一個記憶體單元包含連接成一串之複數個記憶體單元。
- 如請求項6之方法，其進一步包含：藉由斷開未被寫入之任何記憶體單元的該等閘極，一次一個地順序寫入至該複數個記憶體單元中之每一者。
- 如請求項6之方法，其進一步包含：藉由施加一恆定電流信號且改變施加至該複數個記憶體單元中之每一者的該電壓，同時寫入至該複數個記憶體單元中之每一者。
- 如請求項1之方法，其進一步包含：在啟動該閘極時，將該通道層之該耗盡延伸至該至少一個記憶體單元之該記錄層中；及基於施加至該閘極之該電壓，控制該耗盡至該記錄層中之該延伸的一深度，以便寫入一或多個位元。
- 如請求項9之方法，其進一步包含：基於寫入至該記錄層中之該一或多個位元的一數目來編碼複數個電阻拓撲。
- 如請求項1之方法，其中控制該至少一個變換部分之該大小或該形狀中的該至少一者包含：藉由改變向該至少一個記憶體單元之該閘極施加一電壓的一時間及向該至少一個記憶體單元之該通道施加一電流的一時間中的至少一者來控制該至少一個變換部分之一深度。
- 一種可調非揮發性記憶體單元，其包含：一閘極； 至少一個記錄層；及一通道層，其能夠支援一耗盡區、安置在該閘極與該至少一個記錄層之間，其中電流最初流動穿過該通道層，其中在啟動該閘極時，該通道層被耗盡且最初流動穿過該通道層之該電流經轉向以穿過該至少一個記錄層，其中基於經轉向以穿過該至少一個記錄層之該電流，該至少一個記錄層之一部分能夠自一第一電阻狀態變換至一第二電阻狀態，且其中該變換部分之一大小或形狀中的至少一者能夠被控制以便儲存至少一個位元。
- 如請求項12之可調非揮發性記憶體單元，其中基於經轉向以穿過該至少一個記錄層之一電流信號序列，該至少一個記錄層之複數個部分能夠自一第一電阻狀態變換至一第二電阻狀態，且其中該複數個變換部分中之每一者的一大小或形狀中的至少一者能夠被控制以便儲存複數個位元。
- 如請求項13之可調非揮發性記憶體單元，其中該複數個變換部分中之每一者的一寬度能夠由施加至該閘極之一恆定電壓及施加至該通道層之一變化的電流序列控制。
- 如請求項13之可調非揮發性記憶體單元，其中該複數個變換部分中之每一者的一深度能夠由施加至該通道層之一變化的電流序列及施加至該閘極之一變化的電壓控制。
- 如請求項12之可調非揮發性記憶體單元，其中該至少一個記錄層能夠支援一耗盡區。
- 如請求項16之可調非揮發性記憶體單元，其中基於該耗盡區至該至少一個記錄層中之一深度的延伸，該至少一個記錄層之複數個部分能夠自一第一電阻狀態變換至一第二電阻狀態。
- 如請求項12之可調非揮發性記憶體單元，其中該至少一個記錄層包含相變材料及電阻性隨機存取記憶體材料中之至少一者。
- 如請求項12之可調非揮發性記憶體單元，其中該至少一個記錄層包含複數個層，每一層具有不同的材料特性。
- 一種系統，其包含：複數個記憶體單元；一處理器，其經組態以對該複數個記憶體單元中之每一者定址，其中對於該複數個記憶體單元中之每一者，該處理器經組態以進行以下操作：向該記憶體單元之一通道層施加一電流；藉由向該記憶體單元之一閘極施加一電壓來啟動該記憶體單元之該閘極；在啟動該閘極時，將該電流自該通道層引導至該記憶體單元之一記錄層中，其中該記錄層處於一第一電阻狀態下；及使該記錄層之至少一個部分自該第一電阻狀態變換至一第二電阻狀態，以便將一或多個位元寫入至該記錄層中，其中該第一電阻狀態及該第二電阻狀態係不同的，且其中該記錄層之該至少一個變換部分的一大小或形狀中的至少一者部分地受施加至該閘極之該電壓及施加至該通道層中之該電流控制。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/788,167 | 2015-06-30 | ||
| US14/788,167 US9472281B1 (en) | 2015-06-30 | 2015-06-30 | Non-volatile memory with adjustable cell bit shape |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201717200A true TW201717200A (zh) | 2017-05-16 |
| TWI648738B TWI648738B (zh) | 2019-01-21 |
Family
ID=56891529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105120812A TWI648738B (zh) | 2015-06-30 | 2016-06-30 | 非揮發性記憶體系統、可調非揮發性記憶體單元及用於將一或多個位元記錄在至少一個記憶體單元中之方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US9472281B1 (zh) |
| JP (2) | JP6352980B2 (zh) |
| KR (1) | KR101904602B1 (zh) |
| CN (1) | CN106448728B (zh) |
| DE (1) | DE102016008076A1 (zh) |
| FR (1) | FR3038441A1 (zh) |
| GB (1) | GB2540047B (zh) |
| TW (1) | TWI648738B (zh) |
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2015
- 2015-06-30 US US14/788,167 patent/US9472281B1/en active Active
-
2016
- 2016-06-24 GB GB1611056.1A patent/GB2540047B/en not_active Expired - Fee Related
- 2016-06-29 JP JP2016129337A patent/JP6352980B2/ja not_active Expired - Fee Related
- 2016-06-30 FR FR1656146A patent/FR3038441A1/fr active Pending
- 2016-06-30 DE DE102016008076.0A patent/DE102016008076A1/de not_active Ceased
- 2016-06-30 CN CN201610826486.3A patent/CN106448728B/zh not_active Expired - Fee Related
- 2016-06-30 KR KR1020160082886A patent/KR101904602B1/ko active IP Right Grant
- 2016-06-30 TW TW105120812A patent/TWI648738B/zh active
- 2016-09-29 US US15/280,110 patent/US10229737B2/en not_active Expired - Fee Related
-
2018
- 2018-06-07 JP JP2018109105A patent/JP2018174333A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI836331B (zh) * | 2021-01-26 | 2024-03-21 | 上峰科技股份有限公司 | 電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6352980B2 (ja) | 2018-07-04 |
| GB2540047B (en) | 2019-11-06 |
| US9472281B1 (en) | 2016-10-18 |
| CN106448728A (zh) | 2017-02-22 |
| CN106448728B (zh) | 2019-01-01 |
| GB2540047A (en) | 2017-01-04 |
| TWI648738B (zh) | 2019-01-21 |
| US20170018307A1 (en) | 2017-01-19 |
| KR20170003485A (ko) | 2017-01-09 |
| FR3038441A1 (zh) | 2017-01-06 |
| JP2017017322A (ja) | 2017-01-19 |
| GB201611056D0 (en) | 2016-08-10 |
| US10229737B2 (en) | 2019-03-12 |
| DE102016008076A1 (de) | 2017-01-05 |
| KR101904602B1 (ko) | 2018-10-04 |
| JP2018174333A (ja) | 2018-11-08 |
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