KR101904602B1 - 조절 가능한 셀 비트 형상을 가지는 비휘발성 메모리 - Google Patents

조절 가능한 셀 비트 형상을 가지는 비휘발성 메모리 Download PDF

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Abstract

본 발명의 구현예는 일반적으로 비휘발성 메모리 및, 특히 조절 가능한 셀 비트 형상을 가지는 비휘발성 메모리에 관한 것이다. 일 구현예에서, 조절 가능한 메모리 셀이 제공된다. 메모리 셀은 일반적으로 게이트 전극, 적어도 하나의 기록 레이어 및 채널 레이어를 포함한다. 채널 레이어는 일반적으로 공핍 영역을 지원할 수 있고 게이트 전극 및 적어도 하나의 기록 레이어 사이에 배치될 수 있다. 본 구현예에서, 게이트를 활성화시킬 시에 채널 레이어는 공핍될 수 있고 처음에 채널을 통하여 흐르는 전류는 적어도 하나의 기록 레이어를 통해 이끌릴 수 있다.

Description

조절 가능한 셀 비트 형상을 가지는 비휘발성 메모리{NON-VOLATILE MEMORY WITH ADJUSTABLE CELL BIT SHAPE}
본 발명의 구현예는 일반적으로 비휘발성 메모리에 관한 것으로서, 더욱 상세하게 본 명세서에 개시된 구현예는 비휘발성 메모리 셀 내에 다중 비트(multiple bits)를 저장하고 다중 비트의 크기 및/또는 형상을 조절하는 것에 관한 것이다.
오늘날, 컴퓨팅 시스템 내에서 사용되는 정보를 저장하기 위한 몇몇의 상이한 메모리 기술이 존재한다. 이들 상이한 메모리 기술은, 일반적으로 2개의 주요 카테고리인 휘발성 메모리와 비휘발성 메모리로 나뉠 수 있다. 휘발성 메모리는 일반적으로, 저장된 데이터를 유지하는 데 전력을 필요로 하는 컴퓨터 메모리의 유형을 나타낼 수 있다. 반면에 비휘발성 메모리는 일반적으로 저장된 데이터를 유지하는 데 전력을 필요로 하지 않는 컴퓨터 메모리의 유형을 나타낼 수 있다. 휘발성 메모리의 유형의 예는 동적 램(dynamic RAM; DRAM)과 정적 램(static RAM; SRAM)과 같은 특정 유형의 랜덤 액세스 메모리(random access memory; RAM)를 포함한다. 비휘발성 메모리의 유형의 예는 NOR 및 NAND 플래시 등과 같은 플래시 메모리, 판독 전용 메모리(read-only memory; ROM)를 포함한다.
최근에, 고용량 저장 어플리케이션 내에서 사용될, 비교적 낮은 비트당 비용을 가지는 더욱 고밀도(고용량)의 장치에 대한 수요가 있어 왔다. 오늘날, 일반적으로 컴퓨팅 산업을 지배하는 메모리 기술은 DRAM 및 NAND 플래시이다; 그러나 이들 메모리 기술은 다음 세대 컴퓨팅 시스템에 대한 현재 및 미래의 용량 수요를 충족하지 못할 수도 있다.
최근, 몇몇 신흥 기술이 다음 세대 메모리 유형의 잠재적 경쟁자로서 주목을 받아 왔다. 이들 신흥 기술 중 일부는 상 변화 메모리(phase change memory; PCM), (머리글자가 ReRAM 또는 RRAM라고 양쪽 모두로 알려진) 저항성 램(resistive RAM) 등을 포함한다. 편의를 위하여, 본 명세서 전체에 있어서 저항성 램은 ReRAM이라고 언급될 수 있다.
PCM은, 전형적으로 Ge2Sb2Te5(게르마늄 안티몬 텔룰라이드)와 같은 칼코게나이드(chalcogenide)를 기반으로 하여 메모리 셀(memory cell)을 두 안정 상태인 결정 상태(crystalline state)와 비정질 상태(amorphous state) 사이에서 전환시키는 것에 기초하여 기능하는, 비휘발성 메모리 기술의 일 유형이다. 두 상태 사이에서의 전환은 메모리 셀을 가열함으로써 가능할 수 있고, 이는 전형적으로 PCM 셀을 통하여 전류를 인가함으로써 수행된다. 상태-의존성 저항(state-dependent resistance)을 가지는 메커니즘을 통하여 둘 모두 작동하는 점에서 PCM과 일부 유사점을 공유하는 ReRAM은 또한, 일반적으로 전기 저항의 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 기술의 일 유형이다.
이들 상이한 각각의 신흥 메모리 기술은, 솔리드 스테이트 스토리지 어플리케이션(solid state storage applications)에서 NOR 및 NAND 플래시 메모리를 몰아낼 정도이고 솔리드 스테이트 드라이브(solid-state drives; SSDs) 내 NAND 플래시를 몰아낼 정도로 만만치 않은 경쟁자일 것이다. 이와 같이, 비휘발성 메모리에서 비트당 비용을 최소화하면서 더 높은 용량을 달성하는 데 사용될 수 있는 기술을 제공하는 것이 바람직할 것이다.
본 발명의 시스템, 방법, 및 장치 각각은 수 개의 양태를 가지며, 이들 중 하나가 단독으로 바람직한 특징을 전적으로 가지는 것이 아니다. 이하의 청구항에 의해 표현되는 본 발명의 범위를 제한함이 없이, 일부 특징들이 개략적으로 논의될 것이다. 이와 같은 논의를 고려한 후에, 특히 “상세한 설명”으로 명명된 부분을 읽은 후에, 본 발명의 특징이 장점 중에서도 비휘발성 메모리 셀 내에 저장되는 비트의 크기 및/또는 형상의 조절/제어를 포함하는 장점을 어떻게 제공하는지 이해할 수 있을 것이다.
일반적으로 본 발명의 양태는 비휘발성 메모리, 및 더욱 상세하게는 조절 가능한 셀 비트 형상을 가지는 비휘발성 메모리에 관한 것이다.
본 발명의 일 구현예는 조절 가능한 비휘발성 메모리 셀을 제공한다. 메모리 셀은 일반적으로 게이트, 적어도 하나의 기록 레이어 및 채널 레이어를 포함한다. 채널 레이어는 일반적으로 게이트 및 적어도 하나의 기록 레이어 사이에 배치된다. 추가적으로, 채널 레이어는 공핍 영역(depletion region)을 지원할 수 있고, 전류는 처음에 채널을 통하여 흐를 수 있다. 게이트를 활성화시킬 시에, 채널 레이어는 공핍될 수 있고 처음에 채널을 통해 흐르는 전류는 적어도 하나의 기록 레이어를 통해 이끌릴 수 있다(또는 방향을 바꿀 수 있다). 또한 적어도 하나의 기록 레이어를 통해 이끌린 전류에 기반하여 적어도 하나의 기록 레이어의 일부분은 제1 저항 상태에서 제2 저항 상태로 변환될 수 있고, 적어도 하나의 비트를 저장하기 위하여 상기 변환된 일부분의 크기 또는 형상 중 적어도 하나가 제어될 수 있다.
본 발명의 다른 구현예는 적어도 하나의 메모리 셀 내에 하나 이상의 비트를 기록하는 방법을 제공한다. 본 방법은 일반적으로 메모리 셀의 채널 레이어에 전류를 인가하는 단계, 및 메모리 셀의 게이트에 전압을 인가함으로써 메모리 셀의 게이트를 활성화시키는 단계를 포함할 수 있다. 본 방법은 또한, 게이트를 활성화시킬 시에, 메모리 셀의 채널 레이어로부터 기록 레이어로 전류를 보내기 위하여 채널 레이어를 공핍시키는 단계를 포함할 수 있으며, 여기에서 기록 레이어는 제1 저항 상태이다. 본 방법은 또한, 기록 레이어로 하나 이상의 비트를 작성하기 위하여 기록 레이어의 적어도 하나의 일부분을 제1 저항 상태에서 제2 저항 상태로 변환시키는 단계를 포함할 수 있으며, 여기에서 제1 저항 상태와 제2 저항 상태는 상이하고, 기록 레이어의 적어도 하나의 변환된 일부분의 크기 또는 형상 중 적어도 하나는 게이트에 인가되는 전압 및 채널 레이어로 인가되는 전류에 의하여 부분적으로 제어된다.
본 발명의 또 다른 구현예는 시스템을 제공한다. 시스템은 일반적으로 복수의 메모리 셀, 및 복수의 메모리 셀 각각을 어드레스하도록 구성된 프로세서를 포함할 수 있다. 예를 들어, 복수의 메모리 셀 각각에 관하여, 프로세서는 일반적으로 메모리 셀의 채널 레이어에 전류를 인가하고, 메모리 셀의 상기 게이트에 전압을 인가함으로써 메모리 셀의 게이트를 활성화시키도록 구성될 수 있다. 프로세서는 또한 일반적으로, 게이트를 활성화시킬 시에, 메모리 셀의 채널 레이어로부터 기록 레이어로 전류를 보낼 수 있으며, 여기에서 상기 기록 레이어는 제1 저항 상태이다. 프로세서는 또한 하나 이상의 비트를 기록 레이어로 기록하기 위하여 기록 레이어의 적어도 하나의 일부분을 제1 저항 상태에서 제2 저항 상태로 변환시킬 수 있으며, 여기에서 제1 저항 상태와 제2 저항 상태는 상이하고, 기록 레이어의 적어도 하나의 변환된 일부분의 크기 또는 형상 중 적어도 하나는, 게이트에 인가되는 전압 및 채널 레이어로 인가되는 전류에 의하여 부분적으로 제어된다.
본 발명의 상기 인용된 특징은, 그 일부가 첨부 도면에 도시된 구현예를 참고로 하여, 상기 대략적으로 요약된 본 발명의 더욱 상세한 설명에서 구체적으로 이해될 수 있다. 그러나 본 발명은 다른 균등하게 효과적인 구현예를 허용할 수 있기 때문에, 첨부된 도면은 단지 본 발명의 전형적인 구현예를 도시한 것이고 따라서 발명의 범위를 제한하는 것으로 고려되어서는 안됨을 유의해야 한다.
도 1은 본 발명의 구현예에 따른 예시적인 처리시스템(processing system)의 블록도를 도시한다.
도 2는 본 발명의 구현예에 따른 예시적인 메모리 셀의 구조(architecture)를 도시한다.
도 3은 본 발명의 구현예에 따른 메모리 셀 내 다중 비트를 기록하는데 사용될 수 있는 예시적인 동작의 흐름도이다.
도 4a 내지 도 4c는 본 발명의 구현예에 따라, 기록된 비트의 크기 및/또는 형상을 제어하는 것의 상이한 실시예를 도시한다.
도 5a 내지 도 5c는 본 발명의 다른 구현예에 따라, 기록된 비트의 크기 및/또는 형상을 제어하는 것의 상이한 실시예를 도시한다.
도 6은 본 발명의 구현예에 따른 메모리 셀의 스트링의 예시적인 구조를 도시한다.
도 7a 내지 7c는 본 발명의 구현예에 따라 메모리 셀의 스트링이 어떻게 프로그램될 수 있는지의 실시예를 도시한다.
도 8은 본 발명의 구현예에 따라 공핍 영역을 지원할 수 있는 기록 레이어를 가지는 메모리 셀의 예시적인 구조를 도시한다.
도 9는 본 발명의 구현예에 따라 메모리 셀에 관한 저항 토폴로지의 예시적인 코딩을 도시한 그래프이다.
도 10은 본 발명의 구현예에 따라 다중 상 변화 레이어(multiple phase change layers)를 가지는 메모리 셀의 예시적인 구조를 도시한다.
이해를 용이하게 하기 위하여, 가능한 경우에는 도면에서 공통되는 동일한 요소를 지정하기 위해 동일한 참조번호가 사용되었다. 하나의 구현예에서 개시된 요소는 특정 설명이 없이도 다른 구현예에 유익하게 활용될 수 있는 것이 고려된다.
본 발명의 다양한 양태에 따라, 본 명세서에 기재된 기술, 장비, 시스템 등은 일반적으로, 예를 들어 메모리 셀에 인가되는 제어된 진폭과 시간 폭(temporal width)을 가지는 전압 (및 전류) 프로필의 시퀀스에 기반하여 메모리 셀 내 다중 비트(multiple bits)를 저장하는 데 사용될 수 있다. 추가적으로 본 명세서에 기재된 기술은, 하나의 상태에서 다른 상태로 변환되고 상태 의존성 저항을 가지는 기록 물질(예컨대, 상 변화 물질, ReRAM 물질 등)의 영역의 크기 및/또는 형상을 제어하는데 일반적으로 사용될 수 있다. 예를 들어, 아래에서 더욱 상세히 설명되는 바와 같이, 전류가 기록 레이어로 흘러 들어가고 나오는 위치를 제어하기 위해 (메모리 셀의) 게이트를 사용함으로써, 변환된 영역의 크기가 부분적으로 제어될 수 있다.
첨부된 도면을 참조하여 본 발명의 다양한 양태가 이하에서 더욱 충분히 설명된다. 그러나 본 발명은 많은 상이한 형태로 구현될 수 있고 본 발명 전체에 있어서 나타나는 임의의 특정 구조나 기능에 제한되는 것으로 간주되어서는 안 된다. 오히려, 이들 양태는 본 발명이 자세하고 완전할 것이며 당업자에게 본 발명의 범위가 충분히 전달할 것으로 제공된다. 본 명세서의 교시에 기반하여 당업자는, 본 발명이 독립적으로 구현되었든 본 발명의 임의의 다른 양태와 결합되었든, 본 발명의 범위가 본 명세서에 개시된 발명의 임의의 양태를 다루도록 의도되었음을 인정해야 한다. 예를 들어, 여기에 명시된 임의의 수의 양태를 사용하여 하나의 장비가 구현될 수 있거나 하나의 방법이 실행될 수 있다. 게다가, 본 발명의 범위는, 본 명세서에 명시된 발명의 다양한 양태에 더하여 또는 그 외에 다른 구조, 기능성, 또는 구조와 기능성을 이용하여 실행되는, 이와 같은 장치나 방법을 다루도록 의도된 것이다. 본 명세서에 개시된 발명의 임의의 양태는 청구항의 하나 이상의 요소에 의해 구현될 수 있음을 이해하여야 한다.
“예시적인”이라는 단어는 본 명세서에서 “실시예, 일례, 도시로서 제공됨”을 의미하는 것으로 사용된다. “예시적인” 양태로서 본 명세서에 기재된 임의의 양태는 다른 양태보다 반드시 바람직하거나 유리한 것으로 간주 되어야만 하는 것은 아니다. 본 명세서에서 논의된 도면은 축척으로 도시되지 않을 수 있고, 실제의 또는 상대적 크기를 나타내지 않을 수 있음을 유의하여야 한다.
도 1은 본 발명의 하나 이상의 구현예가 활용되고, 그리고/또는 실행될 수 있는 처리 시스템(100)의 실시예를 도시한 블록도이다. 예를 들어, 아래에서 더욱 상세하게 설명될 바와 같이, 처리 시스템(100)은 (예컨대, 도 2, 도 6, 도 8, 도 10 및 도 11 등에 도시된 바와 같은) 하나 이상의 메모리 셀을 포함할 수 있고, 본 명세서에 나타낸 기술을 활용하는 하나 이상의 각 메모리 셀 내에서 (예컨대, 도 4a 내지 도 4c, 도 5a 내지 도 5c 등에 도시된 바와 같은) 하나 이상의 비트를 저장하도록 구성될 수 있다.
도시된 바와 같이, 처리 시스템(100)은 프로세서(102), 저장 장치(예컨대, 메모리)(104), 행 디코더(106), 및 열 디코더(108)를 포함할 수 있다. 저장 장치(104)는 행과 열의 어레이 형성 내에서 배열될 수 있는 복수의 메모리 셀(도시하지 않음)을 포함할 수 있다. 프로세서(102)는 행 디코더(106) 및 열 디코더(108)를 통하여 (저장 장치(104) 내) 메모리 셀의 어레이에 인터페이스 접속할 수 있다. 일 실시예에서, 개별 메모리 셀은 워드라인(WL) 및 비트라인(BL)의 배열을 통하여 프로그램되거나 쿼리(queried)될 수 있다. 워드라인은 어레이의 행을 따라 연장될 수 있고 비트라인은 어레이의 열을 따라 연장될 수 있다. 개별 메모리 셀은 워드라인과 비트라인 사이의 접합부(junction)에 존재할 수 있다. 다른 실시예에서, (예컨대, 도 6 및 도 7에 도시된 바와 같은) 메모리 셀의 스트링 또한 워드라인 및 비트라인의 배열을 통하여 프로그램되거나 쿼리될 수 있다. 일반적으로 판독/작성 사이클 동안, 행 디코더(106)는 판독하고 작성하는 메모리 셀의 행을(예컨대, 선택 장치를 통하여) 선택할 수 있다. 유사하게, 열 디코더(108)는 판독/작성 사이클에 관한 메모리 셀의 열 어드레스(column address)를 (예컨대, 선택 장치를 통하여) 선택할 수 있다. 선택 장치의 실시예는 트랜지스터(예컨대, 전계 효과 트랜지스터(FET)의 유형, 바이폴라 접합 트랜지스터(BJT)의 유형 등), 다이오드 등을 포함할 수 있다. 트랜지스터의 일부 실시예는 금속산화(MOS) 트랜지스터 등을 포함할 수 있다. 트랜지스터는 폴리-실리콘으로부터 제조될 수 있다.
다양한 구현예에 따라, 저장 장치(104) 내 각 메모리 셀 중 하나는 상태-의존성 저항을 가진 임의의 유형의 메모리 셀을 포함할 수 있음으로써, 메모리 셀의 특정한 상태를 기반으로 하는 셀 내에 데이터가 저장될 수 있도록 한다. 예를 들어, 일부 구현예에서, 각 메모리 셀 중 하나는 상 변화 메모리(PCM) 셀, 저항성 RAM(ReRAM) 셀 등을 포함할 수 있다. 다양한 구현예에 따라, 저장 장치(104) 내 각 메모리 셀 중 하나는, 예컨대 자기성 램(magnetic RAM; MRAM) 등과 같이 셀 내 저장 요소의 자기 편극(magnetic polarization)에 기반하여 데이터를 저장할 수 있는 메모리 셀의 임의의 유형을 포함할 수 있다.
도 2는 본 발명의 다양한 구현예에 따른 메모리 셀(200)의 구조를 도시한다. 메모리 셀(200)은 저장 장치(104) 내 복수의 메모리 셀 중 하나의 실시예일 수 있다. 도시된 바와 같이, 메모리 셀(200)은 게이트 전극(202), 절연체 레이어(204), 채널 레이어(206), 기록 레이어(208) 및 기판 레이어(210)를 포함할 수 있다. 기판 레이어(210)는, SiOx, SiNx, C, AlOx와 같은 산화물이나 질화물 또는 다른 낮은 전기 전도성 물질과 같은 물질을 포함하는 기록 레이어에 비해 비교적 낮은 전기 전도성을 가진 물질의 일 유형일 수 있다. 기판 레이어(210)는 또한 기록 레이어 물질의 용융 온도보다 더 큰 용융 온도를 가진 물질일 수 있고, 두 개의 상 변화 기록 레이어 물질 사이에서 분리 레이어(separation layer)의 역할을 할 수 있다. 일반적으로, 기판 레이어(210)의 물질은 그 위에 기록 레이어(예컨대, 기록 레이어(208))가 증착될 수 있는 임의의 물질일 수 있다. (도시하지 않은) 부가적인 구현예에서, 기판은 두 개의 기록 레이어를 분리시키는 스페이서 레이어일 수 있다. PCM의 경우와 관련하여, 스페이서 레이어는 PCM의 용융 온도를 초과하는 용융 온도를 가지는 물질로부터 선택될 수 있다. 스페이서 레이어는 TiN 또는 폴리실리콘과 같은 물질로 구성될 수 있다. 스페이서 레이어의 전도성은 상당한 양의 채널 전류가 스페이서 레이어를 통과하도록 허용하지만 다른 기록 레이어로 누전(short out)되지 않도록 선택될 수 있다.
게이트 전극(202)은, 트랜지스터, 다이오드 등과 같이 메모리 셀(200)을 어드레스하는 데 사용될 수 있는 선택장치의 일부를 형성할 수 있다. 예컨대, 선택 장치가 트랜지스터와 같은 3단자 선택 장치이면, 비트라인(BL) 및 접지(ground)에 각각 연결된 트랜지스터의 드레인 전극 및 소스 전극과 함께, 트랜지스터의 게이트 전극(202)은 복수의 워드라인 중 하나에 결합될 수 있다. 또한, 비록 도시되지는 않았지만 대안적으로 또는 추가적으로 일부 구현예에서, 게이트 전극은 또한 기록 레이어 아래에 포함될 수 있다.
채널 레이어(206)는 공핍 영역을 지원할 수 있는(예컨대, 폴리실리콘 또는 실리콘과 같은) 임의의 유형의 반도체 물질을 포함할 수 있고, 도핑되지 않은 엔-타입(n-type) 또는 피-타입(p-type)일 수 있다. 도핑은 주입 공정(implantation step)에 의해 제공될 수 있다. 일반적으로 전압(또는 전류)이 게이트 전극(202)에 인가될 때, 전류는(예컨대, 채널 레이어(206)를 통하여) 트랜지스터의 소스로부터 드레인으로 흐를 수 있다. 전류의 흐름량은 게이트 전극(202)에 인가된 전압(또는 전류)의 함수일 수 있다. 선택 장치(예컨대, 트랜지스터)가 인핸스먼트 모드(enhancement mode) 선택 장치인지 또는 공핍 모드(depletion mode) 선택 장치로서 설계되는지의 여부에 따라, 소스에 대한 게이트 전극(202)에 인가된 영전압(zero voltage)은 소스로부터 드레인으로의 전류 흐름을 허용할 것이다. 예를 들어 공핍 모드 트랜지스터는, 게이트 전압이 일부 다른 유한값(finite value)으로 변화됨으로써 (채널(206)을 통과하는) 전류 흐름이 차단되는 반면에, 게이트에서 소스까지 영전압과 같이 소스로부터 (예컨대, 채널(206)을 통하여) 레인으로 전류가 흐르는 것을 허용할 수 있다. 그 후에, 전류는 드레인 전극으로부터 메모리 셀(200)의 기록 레이어(208)를 통하여 흐를 수 있다. 기록 레이어는, 전류가 기록 레이어를 통과할 때에 저항의 변화를 겪는 임의의 물질일 수 있다. 이는 상 변화 및 RRAM 물질의 분류를 포함한다. 상 변화 물질은 다양한 조성물의 TeGeSb를 포함한다. RRAM 물질은, 하나 이상의 산화물 또는 질화물 레이어를 포함하는 복합 레이어 뿐만 아니라, SiOx, TaOx, TiOx, HfOx, NiOx, NbOx, ScOx, ErOx, YOx, ZrOx와 같은 금속 산화물 및 다른 금속 산화물, SiNy, TaNy, TiNy와 같은 금속 질화물 및 다른 금속 질화물을 포함한다. RRAM 물질은 또한 이원 물질(binary material) 보다 더 많은 성분을 가질 수 있다. 예를 들어, 3원(ternary) 또는 4원(quaternary)의 조성물일 수 있다. 기록 레이어는 또한 수은(Ag)과 같은 이동성 이온 종(mobile ion species)을 포함할 수 있다. 아래에서 더욱 상세히 설명될 바와 같이, 일반적으로 기록 레이어(208)에 흐를 수 있는 전류량은 게이트 전극(202)에 인가되는 전압(또는 전류)의 양에 의해 부분적으로 제어될 수 있다.
절연체 레이어(204)는, 게이트 전극(202) 및 채널 레이어(206)를 분리시킬 수 있고, 및 일반적으로 (채널 레이어(206)를 통해 보내진) 전류가 (예컨대, 채널 레이어가 공핍되었을 때) 게이트 전극(202)을 통해 역류하는 것을 방지하는 데(또는 감소시키는 데) 사용될 수 있다. 절연체 레이어(204)에 관하여 사용될 수 있는 물질의 실시예는, 상이한 산화물, 질화물 또는, 실리콘 산화물, 실리콘 질화물, 산화 알루미늄, 산화 하프늄, 산화 지르코늄 또는 탄소와 같은 다른 물질을 포함한다.
기록 레이어(208)는 몇몇의 상이한 비휘발성 메모리 유형을 지원할 수 있다. 예컨대 기록 레이어(208)는, 상이한 유형의 PCM, 상이한 유형의 ReRAM 등과 같이, 상태-의존성 저항을 가지는 메모리 유형과 호환될 수 있다. 다른 실시예에서, 기록 레이어(208)는 MRAM 등과 같은 하나 이상의 자기 편극 영역(예컨대, 하나 이상의 자기 터널 접합(magnetic tunnel junction; MTJ) 레이어를 가진)을 지원할 수 있는 메모리 유형과 호환될 수 있다.
PCM에 관한 일부 구현예에 따르면, 기록 레이어(208) 내에서 활용될 수 있는 상 변화 물질은, 주석(Sn) 같은 다른 물질이 추가된 물질뿐만 아니라, 게르마늄 안티몬(germanium antimony; GeSb), 게르마늄 텔루륨(germanium tellurium; GeTe), Sb2Te3, Ge2Te2Te5, 또는 게르마늄 안티몬 텔루륨(GeSbTe 또는 GST)을 포함하는 임의의 조성물, 및 이들의 합금을 포함할 수 있다. 다른 PCM 물질은 Ga-Sb, Mg-Sb, Al-Sb, Al-Sb-Te, 그리고 In, Ga, Te, Ge, Sb, 또는 Bi 를 포함하는 물질, 그리고 다른 칼코게나이드(chalcogenides)를 포함한다. 이들 상 변화 물질 각각은 일반적으로, 통상적인 비휘발성 메모리 유형에 걸친 하나 이상의 개선을 제공할 수 있는, 하나 이상의 상이한 물질 특성(전기적 및/또는 열적 특성)을 가질 수 있다. 예를 들어, 기록 레이어(208)는 단일-상 상 변화 물질, 상 분리 합금, 더 높은 점도 더 느린 결정 합금 등의 상이한 유형을 포함할 수 있다. 단일 상 합금은 빠른 소거 속도(erase speeds)를 제공할 수 있고 상 분리 합금 및 더 높은 점도 더 느린 결정 합금은 더 낮은 용융 온도 및/또는 더 긴 결정 시간(crystalline times)을 가질 수 있는데, 이는 더 높은 주기성을 제공할 수 있다.
ReRAM에 관한 일부 구현예에 따르면, 기록 레이어(208) 내에서 활용될 수 있는 물질은, 상이한 상태 사이에서 전환시키는 저항을 구현하기 위하여 필라멘트 및/또는 산소 간극(oxygen vacancies)을 활용하는 임의의 물질을 포함할 수 있다. ReRAM에 관한 일부 구현예에 따르면, 기록 레이어(208) 내에서 활용될 수 있는 물질은, Hf-O, Ta-O, Ti-O, Ni-O, Nb-O, Sc-O, Er-O, Y-O, Zr-O과 같은 금속 산화물 또는 다른 금속 산화물을 포함할 수 있다. 일부 구현예에서, 기록 레이어(208)는 다양한 두께의 일련의 레이어로 더 세분화될 수 있고, 상이한 조성물 또는 성분을 가진 상이한 금속 산화물을 포함하는 다양한 물질로 구성될 수 있다. 기록 레이어(208)의 금속 산화물은 이원 산화물 또는 3원 산화물을 포함할 수 있지만 이에 제한되지 않는다. 기록 레이어(208)는 또한, 구리 포함 매트릭스(Cu-containing matrix) 내 구리(Cu) 또는 수은(Ag)과 같은 CBRAM 유형의 물질을 구성하는 하나 이상의 레이어를 나타낼 수 있다.
명확성을 위하여, 특정 양태의 기술이 PCM에 관하여 아래에서 설명되고, PCM 용어는 아래 설명의 많은 부분에서 사용된다. 그러나, 아래에서 설명되는 기술은 또한, ReRAM 등과 같은 상태-의존성 저항을 가지는 다른 물질에 관하여도 사용될 수 있음을 유의해야 한다.
상기 언급된 바와 같이, 일반적으로 상 변화 물질 내 데이터를 저장하는 것은, 상 변화 물질이 높은 (비정질) 저항 상태로 재설정되거나 또는 낮은 (결정) 저항 상태로 설정될 때까지 상 변화 물질(phase change material)을 가열함으로써 달성될 수 있다. 예를 들어, 메모리 셀(200)을 참조하면, 게이트 전극(202)에 전압을 인가한 결과로서, 기록 레이어(208) 내에서 상 변화 물질로 방향을 바꾸는 전류는 상 변화 물질의 상태 사이의 전이를 유발할 수 있는 열 에너지를 발생시킬 수 있다. 일반적으로 상 변화 물질을 비정질 상태로 전이시키기 위하여 (예컨대, 상 변화 물질의 용융온도를 초과하는) 큰 진폭과 짧은 지속시간의 재설정 펄스를 상 변화 물질에 인가하여 상 변화 물질을 (예컨대 용융 상태가 되도록) 녹이고, 상 변화 물질이 무정렬된(disordered) 비정질 상태로 남을 수 있도록 상 변화 물질이 급속하게 냉각되는 것을 허용한다. 상 변화 물질을 결정 상태로 전이시키기 위해서는, (상 변화 물질의 유리 전이 온도(glass transition temperature)를 초과하는 충분한 진폭의) 설정 펄스가 상 변화 물질에 인가될 수 있고 상 변화 물질이 정렬된(ordered) 저항 상태로 결정화되는 것이 허용되도록 충분한 시간동안 유지될 수 있다. 일부 구현예에서, 높은 저항 상태는 데이터 비트 '0'을 저장하는데 사용될 수 있고 낮은 저항 상태는 데이터 비트 '1'을 저장하는데 사용될 수 있다.
일반적으로 본 명세서에 기재된 하나 이상의 기술이, 이차원 기록 매체(예컨대, 기록 레이어(208)와 같은) 내에서 삼차원 메모리를 달성하는데 활용될 수 있다. 예를 들어, 아래에서 더욱 상세히 기재되는 바와 같이, (통상적 기록 방법에서 전형적으로 수행되는) 다중 연속 기록 레이어(multiple successive recording layers)를 만드는 것과는 대조적으로, 본 명세서에 나타난 기술은, 예를 들어 제어된 진폭 및/또는 시간폭을 가지는 전류 시퀀스를 인가하고, 3차원 입체 매체를 달성하기 위하여 기록 매체 내에 기록된 비트 영역의 크기 및/또는 형상을 제어(조정)함으로써, 기록 매체의 단일 레이어 내에서 다중 비트를 저장하는 것을 허용할 수 있다.
예를 들어, 도 3은 본 발명의 다양한 구현예에 따라 메모리 셀(200)과 같은 적어도 하나의 메모리 셀 내에서 다중 비트를 기록(또는 작성, 저장, 프로그램 등을) 하는 데 사용될 수 있는 동작(300)을 도시한다.
동작은, 전류가 메모리 셀의 채널 레이어에 인가될 수 있는 단계 302에서 시작할 수 있다. 예를 들어 일부 구현예에 따르면, 메모리 셀의 채널 레이어는 공핍 영역을 지원할 수 있는 반도체 물질일 수 있다. 단계 304에서, 메모리 셀의 게이트에 전압을 인가함으로써 메모리 셀의 게이트가 활성화될 수 있다. 단계 306에서, 게이트를 활성시킬 시에, 메모리 셀의 채널 레이어로부터 기록 레이어로 전류를 보내기 위하여, 채널이 공핍(depleted)될 수 있으며, 기록 레이어는 제1 저항 상태(예컨대, 비정질 상태)에 있다. 예를 들어 일 구현예에서, 게이트에 인가되는 전압의 진폭에 따라 기록 레이어로 전류를 강제하도록(또는 예컨대 쿨롱의 법칙의 결과로서 방향을 바꾸도록), 채널 레이어의 일부분이 공핍될 수 있다(즉, 일부분이 전기를 전달할 수 없도록 채널의 일부분을 통해 전자(electrons)가 공핍될 수 있다).
단계 308에서, 기록 레이어의 일부분은, 기록 레이어 내 하나 이상의 비트를 작성하기 위하여 제1 저항 상태에서 제2 저항 상태로 변환될 수 있으며, 제1 저항 상태와 제2 저항 상태는 상이하다. 기록 레이어가 상 변화 물질인 일 구현예에서 예를 들어 기록 레이어의 일부분은, 전류가 채널 레이어에 인가되고 기록 레이어로 방향이 바뀐 결과로서 발생된 열에 기인하여, 제1 저항 상태에서 제2 저항 상태로의 전이를 겪을 수 있다. 일부 경우에 있어서 (예컨대 상 변화 물질에 관한) 제1 저항 상태는 비정질 상태일 수 있고 제2 저항 상태는 결정 상태일 수 있으며, 비정질 상태에서 결정 상태로의 전이는 일련의 전류 펄스를 인가함으로써 달성될 수 있다. 다른 경우에 있어서, (예컨대, 재차 상 변화 물질을 참조하는) 제1 저항 상태는 결정 상태일 수 있고 제2 저항 상태는 비정질 상태일 수 있으며, 결정 상태에서 비정질 상태로의 전이는 리셋 전류 펄스를 인가함으로써 달성될 수 있다. 여전히 다른 경우에 있어서 제1 저항 상태 및 제2 저항 상태는, 기록 레이어 내에서 활용된 상 변화 물질의 특정한 성질에 따라, 복수의 중간 상태 중 하나일 수 있다. 예를 들어 상기 기재된 바와 같이, 상 변화 물질의 상이한 합금은 저항 상태 간의 크기 순서에 영향을 미칠 수 있는, 유리 전이 온도, 용융점 온도 등과 같은, 상이한 물질 특성을 가질 수 있다.
일부 구현예에 따르면, 적어도 하나의 변환된 일부분에서 크기 및 형상 중 적어도 하나가, 게이트에 인가되는 전압 및 채널 레이어로 인가되는 전류에 의해 부분적으로 제어될 수 있다. 예를 들어 아래에 더욱 상세히 기재될 바와 같이, 적어도 하나의 각 변환된 일부분의 크기 및/또는 형상에 따라, 다중 비트 기록을 허용할 수 있는 상이한 레벨이 달성될 수 있다.
본 발명의 일 구현예에서, 기록 레이어 내 하나 이상의 비트의 크기 및/또는 형상을 제어하는 것은 기록 레이어의 각 변환된 일부분의 폭을 제어하는 것을 포함할 수 있다. 예를 들어, 도 4a 내지 도 4c는 본 발명의 일 구현예에 따라 (3개의 상이한 기록된 영역의 폭을 가지는) 세 개의 상이한 기록 레벨이, 메모리 셀에 인가되는 전압 및/또는 전류를 제어하는 것으로부터 어떻게 부분적으로 달성될 수 있는지의 실시예를 도시한다. 도 4a 내지 도 4c에 도시된 각 메모리 셀은 각각 도 2, 도 8, 도 11 등에 개시된 메모리 셀의 실시예일 수 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 전압 신호(펄스) 402A, 402B, 402C 및 쓰기 전류 신호(펄스) 404A, 404B, 404C는 각 메모리 셀 내 기록된 비트 영역 406A, 406B 및 406C의 폭을 각각 제어하는 데 사용될 수 있다. 이 구현예에 따르면, (각 메모리 셀 내의) 기록된 비트 영역 406A, 406B 및 406C의 폭은, 메모리 셀의 게이트에 정 전압 신호(constant voltage signal)를 인가하고 메모리 셀의 채널에 인가되는 쓰기 전류 신호를 변화시킴으로써 제어될 수 있다.
일 실시예에서, 폭 w1(예컨대 1 레벨)의 협소폭 비트(narrow-width bit)는 메모리 셀의 게이트에 정 진폭(constant amplitude)의 전압 신호(402A)를 인가하고 낮은 진폭의 쓰기 전류 신호(404A)를 인가함으로써 (도 4a에 도시된 바와 같이) 기록될 수 있다. 다른 실시예에서, 폭 w2 (예컨대 제2 레벨)의 중간폭 비트(medium-width bit)는 메모리 셀의 게이트에 정 진폭의 전압 신호(402B)를 인가하고 중간 진폭의 쓰기 전류 신호(404B)를 인가함으로써 (도 4b에 도시된 바와 같이) 기록될 수 있다. 여전히 다른 실시예에서, 폭 w3 (예컨대 제3 레벨)의 넓은폭 비트(wide-width bit)는 메모리 셀의 게이트에 정 진폭의 전압 신호(402C)를 인가하고 높은 진폭의 쓰기 전류 신호(404C)를 인가함으로써 (도 4c에 도시된 바와 같이) 기록될 수 있다. 일반적으로, 정 게이트 전압을 인가하고 (예컨대 도 4a 내지 도 4c에 도시된 바와 같이) 전류를 변화시킴으로써, 게이트 바로 아래의 기록 레이어 일부분에 관하여 기록 레이어의 깊이 전체에 걸쳐 기록하는 것이 가능할 수 있다. 그러나 전류가 기록 레이어를 통해, 게이트 바로 아래가 아닌 부분으로 이동할 때, 전류는 그만큼 깊이 관통할 수 없고, 이는 (변환된 영역 406A 내지 406C와 같은) 상이한 폭의 영역을 허용한다.
비록 전압 신호(402A 내지 402C) 및 쓰기 전류 신호(404A 내지 404C)가 사각형 펄스로서 도시되지만, 전압 신호(402A 내지 402C) 및 쓰기 전류 신호(404A 내지 404C)는 또한 (예컨대, 삼각형 형상 등과 같은) 몇몇의 상이한 형상의 펄스 형태일 수 있다. 또한, 도시되지는 않았지만 전압 및 쓰기 전류 신호의 진폭 및/또는 시간폭 모두 제어될 수 있다.
본 발명의 일 구현예에서, 기록 레이어 내 하나 이상의 비트의 크기 및/또는 형상을 제어하는 것은 기록 레이어의 각 변환된 일부분의 깊이를 제어하는 것을 포함할 수 있다.
도 5a 내지 도 5c는 본 발명의 다른 구현예에 따라 (3개의 상이한 기록된 영역의 폭을 가지는) 다수(예컨대, 3개)의 상이한 기록 레벨이, 메모리 셀에 인가되는 전압 및/또는 전류를 제어하는 것으로부터 어떻게 부분적으로 성취될 수 있는지의 다른 실시예를 도시한다. 도 5a 내지 도 5c에 도시된 각 메모리 셀은 각각 도 2, 도 8, 도 11 등에 도시된 메모리 셀의 실시예일 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 전압 신호(펄스)(502A, 502B, 502C) 및 쓰기 전류 신호(펄스)(504A, 504B, 504C)는 각 메모리 셀 내의 기록된 비트 영역 506A, 506B 및 506C의 깊이(depth)를 각각 제어하는 데 사용될 수 있다. 이와 같은 구현예에 따르면, (각 메모리 셀 내의) 기록된 비트 영역 506A, 506B 및 506C의 깊이는, 메모리 셀의 게이트에 인가되는 전압 신호의 진폭 및/또는 시간폭을 변화시키고 메모리 셀의 채널에 인가되는 쓰기 전류 신호의 진폭 및/또는 시간폭을 변화시킴으로써 제어될 수 있다. 이와 같은 방식으로 전압 및 전류의 진폭 및/또는 시간폭을 변화시키는 것은 (예컨대, 단지 쓰기 전류를 제어하는 것에 비해) 더 정교한 레벨의 제어를, 상이한 저항 상태로 변환되는 기록 레이어의 각 일부분에 걸쳐 제공할 수 있다.
(예컨대 도 5a에) 도시된 바와 같이, 깊이 d1(예컨대 1 레벨)의 얕은 깊이 비트(shallow-depth bit)는 전압 신호(502A) 및 쓰기 전류 신호(504A)를 인가함으로써 기록될 수 있다. 도 5b에 도시된 바와 같이, 깊이 d2 의 중간 깊이 비트는 전압 신호(502B) 및 쓰기 전류 신호(504B)를 인가함으로써 기록될 수 있다. 일 실시예에서, 전압 신호(502B)는 전압 신호(502A)와 상이할 수 있다(즉, 진폭, 형상, 시간폭 등의 면에서 다를 수 있다). 예를 들어, 전압 신호(502B)는 전압 신호(502A)와 상이한 진폭 및/또는 시간폭을 가질 수 있다. 일 실시예에서, 쓰기 전류 신호(504B)는 쓰기 전류 신호(504A)와 상이할 수 있다. 예를 들어, 쓰기 전류 신호(504B) 또한 쓰기 전류 신호(504A)와 상이한 진폭 및/또는 시간폭을 가질 수 있다.
도 5c에 도시된 바와 같이, 깊이 d3 의 최대 깊이 비트(full-depth bit)는 전압 신호(502C) 및 쓰기 전류 신호(504C)를 인가함으로써 기록될 수 있다. 일 실시예에서, 전압 신호(502C)는 전압 신호(502B) 및 전압 신호(502A)와 상이할 수 있다(예컨대, 진폭, 형상, 시간폭 등의 면에서 다를 수 있다). 유사하게, 쓰기 전류 신호(504C) 또한 쓰기 전류 신호(504B) 및 쓰기 전류 신호(504A)와 상이할 수 있다.
또한, 비록 도 5a 내지 도 5c에 도시되지는 않았지만, 본 명세서에 나타난 기술은 또한, 각 메모리 셀에 인가되는 전압을 변화시키는 동안에 각 메모리 셀에 정 전류 신호(constant current signal)를 인가함으로써 상이한 영역(506A 내지 506C)의 깊이를 제어하는 것을 허용할 수 있다.
비록 전압 신호(502A 내지 502C) 및 쓰기 전류 신호(504A 내지 504C)가 사각형 펄스로서 도시되었지만, 전압 신호(502A 내지 502C) 및 쓰기 전류 신호(504A 내지 504C)는 또한 몇 개의 상이한 형상의 펄스(예컨대, 삼각형 형상, 상이한 시간폭 등) 형태일 수 있다. 또한, 비록 일반적으로 도 4a 내지 도 4c 및 도 5a 내지 도 5c에 도시된 각 메모리 셀은 (예컨대, 1 비트에 관한) 단일 비트 기록 영역으로 도시되었지만, 본 명세서에 나타난 기술은 1 비트 초과(예컨대, 2 비트, 3 비트 등)에도 적용될 수 있다.
상기 언급된 바와 같이 일부 실시예에서, (예컨대 도 1에 도시된) 저장 장치는 스트링 내 연결된 하나 이상의 메모리 셀을 가지는 메모리 셀 어레이를 포함할 수 있다. 스트링은 본 명세서에서 사용된 바와 같이, 선형적으로 연결된 둘 이상의 셀을 나타낼 수 있다.
예를 들어, 도 6은 본 발명의 다양한 구현예에 따라 메모리 셀의 스트링(600)의 구조를 도시한다. 도시된 바와 같이, 각 메모리 셀(602, 604, 606)이 고유의 게이트를 가지는 3개의 메모리 셀(예컨대 메모리 셀(602, 604, 606))의 스트링은, 각 메모리 셀(602, 604, 606)이 절연체 레이어, 채널 레이어, 기록 레이어 및 기판 중 적어도 하나를 공유할 수 있는 방식으로 연결될 수 있다. 절연체 레이어, 채널 레이어, 기록 레이어 및 (도 6에 도시된) 기판은 각각 도 2에 도시된 절연체 레이어(204), 채널 레이어(206), 기록 레이어(208) 및 기판(210)의 실시예일 수 있다. 이와 같이, (도 6에 도시된) 절연체 레이어, 채널 레이어, 기록 레이어 및 (도기판에 관하여 활용될 수 있는 물질은 각각 도 2의 절연체 레이어(204), 채널 레이어(206), 기록 레이어(208) 및 기판(210)에 관하여 활용되는 물질과 동일할 수 있다.
일부 구현예에서, 절연체 레이어, 채널 레이어, 기록 레이어 및/또는 (도 6에 도시된) 기판에 관하여 활용되는 물질은 스트링(600) 내 각 메모리 셀에 관한 것과 동일할 수 있다. 다른 구현예에서, 절연체 레이어, 채널 레이어, 기록 레이어 및/또는 기판을 위해 활용되는 물질은 스트링(600) 내 각 메모리 셀에 관한 것과 상이할 수 있다. 도 6에서 기록 레이어를 참조하면, 예를 들어 일부 경우에, 스트링 내 각 메모리 셀에 있어서 기록 레이어에 관하여 동일한(또는 상이한) 물질을 활용하는 것은, 상이한 셀들 사이에서 달성될 수 있는 상이한 저항 상태에 걸친 더 우수한 제어를 제공할 수 있다. 예컨대 PCM에 관한 일부 경우에, 상 변화 물질의 상이한 합금(예컨대 GST)이 상이한 기록 레이어를 위하여 활용될 수 있다.
상기 유의된 바와 같이 일부 구현예에서, 본 명세서에 나타난 기술은 메모리 셀의 스트링 내 각 메모리 셀에 관하여 상이한 크기 및/또는 형상의 비트 영역을 기록하는 것을 허용한다. 예를 들어 스트링(600)을 참조하면, 본 명세서에 나타난 기술은, 메모리 셀(604) 및 메모리 셀(606)에 관하여 기록된 비트 영역 대비 상이한 크기 및/또는 형상을 가지는 메모리 셀(602)에 관한 비트 영역을 기록하는데 사용될 수 있다.
일 구현예에서, 각 메모리 셀(602, 604, 606)에 프로그램 하는 것(또는 작성하는 것)은, (스트링(600) 내) 각 메모리 셀(602, 604, 606)에 관한 상이한 크기 및/또는 형상의 비트 영역을 기록하기 위하여 순차적으로(즉, 한 번에 하나씩) 수행될 수 있다. 순차적으로 작성하는 것은, 현재 프로그램되지 않은 스트링 내 임의의 다른 메모리 셀에 게이트를 턴 오프(turn off)함으로써, 한 번에 하나의 메모리 셀을 프로그래밍하는 것을 포함할 수 있다. 일반적으로 전류가 메모리 셀의 스트링의 채널에 인가될 때, 전류는 단지 턴 온된(turn on) 게이트를 가지는(예컨대, 게이트에 인가된 전압을 가지는) 메모리 셀 내에서 기록 레이어로 방향을 바꿀 것이다. 나머지 메모리 셀의 경우(예컨대, 게이트에 영전압이 인가된 경우), 전류는 계속해서 채널을 통해 흐를 것이다.
예를 들어 도 7a에 도시된 바와 같이, 하나의 경우에 있어서, 메모리 셀(602)의 게이트에 전압 신호를 인가하고 채널에 전류 쓰기 신호를 인가함으로써, 비트 영역(702)이 메모리 셀(602) 내에 (예컨대, 메모리 셀(604, 606)의 게이트가 턴 오프된 동안) 우선 기록될 수 있다. 도 7b에 도시된 바와 같이 비트 영역(702)을 기록한 후에, 메모리 셀(604)의 게이트에 전압 신호를 인가하고 채널에 전류 쓰기 신호를 인가함으로써, 비트 영역(704)이 메모리 셀(604) 내에 (예컨대, 메모리 셀(602, 606)의 게이트가 턴 오프된 동안) 기록될 수 있다. 마지막으로, 도 7c에 도시된 바와 같이 비트 영역(704)이 기록된 후에, 메모리 셀(606)의 게이트에 전압 신호를 인가하고 채널에 전류 쓰기 신호를 인가함으로써, 비트 영역(706)이 메모리 셀(606) 내에 (예컨대, 메모리 셀(602, 604)의 게이트가 턴 오프된 동안) 기록될 수 있다. 그러나 일반적으로, 이와 같은 순차적인 방식으로 각 메모리 셀을 기록하는 것은 하나의 스트링 내 연결될 수 있는 임의의 수의 메모리 셀에 관하여 계속할 수 있다.
도 7a 내지 도 7c에 도시된 구현예에서, 상이한 크기 및/또는 형상의 비트 영역(702, 704, 706)은, 도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하여 상기 기재된 기술을 활용함으로써 스트링(600) 내에 각 메모리 셀(602, 604, 606)에 관하여 획득될 수 있다. 예를 들어, 상기 기재된 바와 같이 비트 영역(702, 704, 706)에 관한 상이한 폭은, (메모리 셀이 온 상태일 때) 메모리 셀에 동일한 전압을 인가하고 각 메모리 셀에 관하여 채널에 인가되는 전류 신호를 변화시킴으로써 획득될 수 있다. 다른 실시예에서, 상기 기재된 바와 같이 비트 영역(702, 704, 706)에 관한 상이한 깊이는, 각 메모리 셀에 상이한 게이트 전압 및 상이한 쓰기 전류를 변화시킴으로써(또는 인가함으로써) 획득될 수 있다. 여전히 다른 실시예에서, 비트 영역(702, 704, 706)에 관한 상이한 깊이는, 각 메모리 셀에 관한 채널에 정 쓰기 전류 신호를 인가하고 각 메모리 셀에 인가되는 게이트 전압을 변화시킴으로써 획득될 수 있다.
(도시되지 않은) 다른 실시예에서, 각 메모리 셀(602, 604, 606)에 프로그램 하는 것(또는 작성하는 것)은 스트링(600) 내 각 메모리 셀(602, 604, 606)에 관하여 상이한 크기 및/또는 형상의 비트 영역을 기록하기 위하여 병렬적으로(또는 동시에) 수행될 수 있다. 일반적으로 동시에 작성할 때, 채널에 인가되는 전류는 각 메모리 셀에 관하여 동일할 수 있고, 각 메모리 셀에 인가되는 게이트 전압은 상이할 수 있다. 이와 같은 방식으로, 메모리 셀 내에 기록되는 각 비트 영역의 깊이를 제어하는 것이 가능할 수 있다. 본 구현예에서 일반적으로 셀을 동시에 프로그래밍 할 때에, 각 메모리 셀은 (예컨대, 각 메모리 셀의 게이트에 인가되는 전압으로) 온 상태일 수 있고 메모리 셀 내 각 상이한 기록 레이어는 상이한 저항 크기의 순서를 가질 수 있기 때문에, 일부 실시예에서 각 메모리 셀을 통하여 정 전류를 유지하기 위하여 전류 구동기(current driver)가 활용될 수 있다. 다른 실시예에서, (각 메모리 셀에 인가되는 전압을 피드백 및 조절을 제공하며, 전류를 역동적으로 감지할 수 있는 메커니즘을 가지는) 피드백 회로가 각 메모리 셀을 통하여 정 전류를 유지하기 위하여 활용될 수 있다.
다양한 구현예에 따르면, 본 명세서에 나타난 기술은 또한, 공핍 구역을 (채널 레이어로부터) 기록 레이어로 연장함으로써, 기록 물질(예컨대, 상 변화 물질, ReRAM 등)의 레이어 내에 하나 이상의 비트를 기록하는 것을 허용할 수 있다.
예를 들어, 도 8은 본 발명의 다양한 구현예에 따라 공핍 영역을 지원할 수 있는 기록 레이어를 가지는 메모리 셀(800) 구조의 일 실시예를 도시한다. 도시된 바와 같이 메모리 셀(800)은, 절연체의 유형으로서 사용될 수 있고(예컨대 전류가 메모리 셀(800)의 게이트를 통하여 역류되는 것을 방지하기 위하여) 도 2에 도시된 절연체 레이어(204)와 유사할 수 있는, 산화물 레이어를 포함할 수 있다. 게다가, 메모리 셀(800)은 채널 레이어 및 기판을 포함할 수 있는데, 양자 모두 도 2에 도시된 채널 레이어(206) 및 기판 레이어(210)와 각각 유사할 수 있다. 예를 들어, (메모리 셀(800)의) 채널 레이어는 공핍을 지원할 수 있는 반도체 물질을 포함할 수 있다. 메모리 셀(800)은 하나 이상의 비트를 저장하기 위한 기록 레이어(802)를 더 포함할 수 있다. 이와 같은 구현예에서 기록 레이어(802)는 (채널 레이어에 더하여), 메모리 셀(800)의 게이트가 활성화될 때 공핍된 기록 레이어의 일부분을 통하여 전류가 거의 흐르지 않도록, 공핍 영역을 지원할 수 있다.
일부 구현예에서, 기록 레이어(802)로의 공핍 구역의 깊이를 제어함으로써, (각각 비트를 저장하는 데 사용될 수 있는) 다중 독립 변환 영역이 기록 레이어 내에서 생성될 수 있다. 예를 들어 도 8에 도시된 바와 같이, 메모리 셀(800)의 게이트에 인가되는 (전압 신호 시퀀스(808) 내) 전압 신호에 기반하여, (예컨대 상 변화 물질을 포함할 수 있는) 기록 레이어로의 공핍 구역의 깊이는 제1 공핍 연장(804) 및 제2 공핍 연장(806)(도 8에서 점선으로 나타냄)으로 연장되도록 제어될 수 있다. 제1 공핍 연장(804) 및 제2 공핍 연장(806)으로의 공핍의 결과로서, 메모리 셀(800)에 인가되는 전류(예컨대 전류 신호 시퀀스(810)를 가짐)는 제1 독립 영역(812) 및 제2 독립 영역(814)을 두 저항 상태 중 하나의 상태로 각각 변환시키는데 사용될 수 있다. 각 변환된 영역(또는 일부분)은 하나의 비트에 해당할 수 있다. 따라서, 본 구현예에서, 제1 독립 영역(812)은 하나의 비트를 저장하기 위하여 (둘 중) 하나의 저항 상태로 변환될 수 있고 제2 독립 영역(814)은 다른 비트를 저장하기 위하여 (둘 중) 하나의 저항 상태로 변환될 수 있다.
이와 같은 방식으로, 하나 이상의 저항 토폴로지가 메모리 셀(800)에 관하여 인코딩될 수 있다. 인코딩되는 저항 토폴로지의 수는 메모리 셀 내 저장되는 비트의 수에 따른다. 예를 들어 도 9의 그래프(900)에 도시된 바와 같이, 메모리 셀(800) 내에 저장된 2 비트(예컨대, 독립 변환 영역(812, 814)에 의해 나타남)는 저항값에 있어서 네 개의 상이한 토폴로지(프로필)를 코딩할 수 있으며, 각 저항 프로필은 기록 레이어(802)로의 깊이의 함수이다. 제1 저항 프로필은 “00;”을 나타내고, 제2 저항 프로필은 “01;”을 나타내며, 제3 저항 프로필은 “10;”을 나타내고, 제4 저항 프로필은 “11”을 나타낼 수 있다.
일 구현예에서, (예컨대 메모리 셀(800)에 관한) 판독 및 작성 동작은 하나의 셀 단위 당 독립적으로 수행될 수 있다. 예를 들어 복수의 메모리 셀(800)을 판독할 때, 특정 셀에 접속하기 위하여 임의의 개별 셀에 관한 게이트는 (예컨대, 판독 전류가 그 셀 쪽으로 방향을 바꾸도록) 개별적으로 턴 온 될 수 있거나, 또는 다른 셀(들)을 판독하는 동안에 그 셀은 보이지 않을 수 있다. 메모리 셀(800)을 판독할 시에, 전체 저항 토폴로지가 판독될 수 있고 두 개의 비트가 함께 디코딩될 수 있다. 비록 저항의 절대값이 셀마다 변화시키지만, 디코더는 여전히 두 개의 비트를 한번에 정확하게 디코딩 할 수 있다. 이와 같은 방식의 수행은, 판독 및/또는 작성 동작 양쪽 모두에 관한 변화에 대하여 개선된 강인성을 제공할 수 있고, 상호연결 저항의 차감 및 셀마다 변형에 관한 수정 등을 가능하게 할 수 있다.
비록 메모리 셀(800)은 저장된 2 비트를 나타내지만, 본 명세서에 기재된 기술은 2 비트 이상을 저장하는 데 사용될 수 있다. 메모리 셀(800)은 높은 속도의 읽기 동작을 구현할 수 있는 메모리 유형(예컨대 SRAM)과 호환될 수 있다. 게다가, 본 명세서에 기재된 기술은 다중 셀 심볼간 간섭 수정(multiple-cell inter-symbol interference correction)으로 확장 가능할 수 있다. 예를 들어 도 8를 참고로 하여 본 명세서에 기재된 기술은, 검출되는 것을 필요로 하는 대상의 양측에 인접한 저항 토폴로지(예컨대, “00”, “01”, “10”, “11”)의 측정을 허용할 수 있다.
일반적으로, 본 명세서에 기재된 다양한 구현예에 있어서 메모리 셀(전압 및 전류 신호의 시퀀스를 가짐)에 하나 이상의 비트를 작성하는 과정은 반복 프로그래밍 알고리즘(iterative programming algorithm)(예컨대, 작성-확인 알고리즘(write-verify algorithm), 판독-확인-작성 알고리즘(read-verify-write algorithm) 등)을 기반으로 할 수 있다. 반복 프로그래밍 알고리즘은 상이한 변환 영역들 간에 (예컨대, 단일 상 변화 레이어 내에서, 아니면 아래 기재될 바와 같이 상이한 다중 상 변화 레이어 사이에서) 원하는 분리를 달성하는데 사용될 수 있다.
(도시되지 않은) 일부 구현예에서, 메모리 셀(800)은 하나 이상의 비트를 저장하기 위한 다중 기록 레이어를 포함할 수 있다. (예컨대, 본 명세서에 기재된 기술을 활용하여) 상이한 레이어의 일부분이 변환되고 그리고/또는 형성될 때에 상이한 저항 상태가 달성되도록, 각 상이한 레이어는 상이한 특징(예컨대, 상이한 물질 특성)을 가질 수 있다. 본 구현예에서 공핍(예컨대 메모리 셀의 게이트에 인가되는 전압에 기반한) 구역이, 채널 레이어로부터 주어진 기록 레이어 물질의 (상 변화와 같은) 다중 레이어로 연장됨으로써 하나 이상의 비트가 (예컨대 하나 이상의 레이어로 방향이 바뀐 전류 신호에 기반한) 각 레이어로 작성될 수 있다.
일반적으로 (예컨대, 상 변화 물질을 참조하면), 다중 상 변화 레이어를 가지는 메모리 셀을 프로그래밍 할 때, 프로그래밍은 가장 깊은 상 변화 레이어로부터 가장 얕은 상 변화 레이어의 순서대로 이루어질 수 있다. 예를 들어 하나의 경우에 있어서, (예컨대 가장 깊은 레이어로 공핍 구역의 깊이를 제어함으로써) 그리고 비트를 저장하기 위하여 가장 깊은 레이어의 일부분을 변환시키는 쓰기 전류 신호를 인가함으로써, 메모리 셀의 가장 깊은 상 변화 레이어가 우선 프로그램될 수 있다. 다음으로, 공핍 구역을 후퇴시키고 (예컨대 가장 깊은 레이어 위의 레이어로) 비트를 저장하기 위하여 가장 깊은 레이어 위의 레이어의 일부분을 변환하는 쓰기 전류 신호를 인가함으로써, 가장 깊은 레이어 위의 하나의 레이어가 프로그램될 수 있다. 이와 같은 과정은 이와 같은 방식으로, 공핍 구역을 가장 얕은 상 변화 레이어로 후퇴시키고 가장 얕은 상 변화 레이어 내에 비트를 저장하기 위하여 쓰기 전류 신호가 인가될 때까지 계속될 것이다. 게다가 일부 구현예에 따르면, 다중 비트가 예컨대 도 8을 참조로 하는 상기 기재된 기술을 활용하여, 각 상 변화 레이어로 작성될 수 있다.
일부 경우에 다중 상 변화 레이어 및 채널 레이어를 가지는 (예컨대, 도 8에 도시된 바와 같은) 메모리 셀을 활용할 때 채널 레이어 내에서, 다중 상 변화 레이어로 공핍 구역의 깊이를 제어하는 것을 제한(또는 방지)할 수 있는 결점이 존재할 수 있다. 이와 같이, 채널 레이어 내의 이들 결점의 집중을 처리할 수 있는 메모리 셀 구조를 제공하는 것이 바람직할 수 있다.
도 10은 본 발명의 다른 실시예에 따라 다중 상 변화 레이어를 가지는 메모리 셀(1000)의 구조를 도시한다. 도시된 바와 같이, 메모리 셀(1000)은 게이트, 산화물 레이어 및 기판을 포함할 수 있는데, 이들 각각은 (예컨대 도 2 등에서의) 상기 기재된 구현예의 게이트, 산화물 레이어 및 기판과 유사할 수 있다. 그러나 또한 도시한 바와 같이, 산화물 레이어 및 상 변화 레이어 사이에 채널 레이어를 포함하기보다는, 메모리 셀(1000)은 대신에 전체 N개의 상 변화 레이어 PCM0, PCM1, PCM2,…, PCMN -2, PCMN - 1를 포함할 수 있다. 각각의 상 변화 레이어는 상이한 프로그래밍 온도, 저항 크기의 순서, 전기 전도성 등과 같은 상이한 특성을 가질 수 있다. 예를 들어, PCM0은 상이한 레이어 중에서 가장 낮은 순서의 저항 크기 및 가장 높은 전도성을 가질 수 있는 반면에, PCMN -1은 상이한 레이어 중에서 가장 높은 순서의 저항 크기 및 가장 낮은 전도성을 가질 수 있다. 본 구현예에서 PCM0은 채널 레이어로서 기능할 수 있다. 일부 경우에 채널 레이어를 가지지 않는 (메모리 셀(1000)과 같은) 메모리 셀을 활용함으로써, 상이한 PCM 레이어로 공핍 구역을 제어하는 것을 제한하는 결점의 발생을 감소시킬 수 있다.
일반적으로 본 명세서에 기재된 다양한 기술(예컨대, 다중 비트를 저장하고, 비트의 크기 및/또는 형상을 제어하고, 공핍 영역을 제어하기 위한)은, 몇몇의 상이한 비휘발성 메모리 유형(예컨대 PCM, ReRAM 등)의 체적 밀도(volumetric density)를 개선하는 데 사용될 수 있다. 예를 들어, 상기 기재된 바와 같이 본 명세서에 기재된 기술은 2차원 평면 기록 매체를 3차원 입체 매체로 변환하는데 사용될 수 있고, 그리고/또는 영역의 형상이 하나의 게이트에 의해 제어되는 영역 내에서 다중 비트를 작성하는데 사용될 수 있다. 게다가 본 명세서에 기재된 기술은 3차원 기록 매체를, 각 셀 내에 다중 비트 정보를 저장할 수 있는 3차원 매체로 변환하는데 사용될 수 있다. 이는 수직 채널 3차원 메모리(vertical channel 3-d memory) 뿐만 아니라 수평 채널 3차원 메모리(horizontal channel 3-d memory) 양쪽 모두에 인가할 수 있다.
본 명세서에 기재된 다양한 기술은 또한, 셀마다의 변동성을 보완하는 데 사용될 수 있고, GB 당 비용을 감소시키는 데 사용될 수 있으며(예컨대, 영역 내 하나 이상의 데이터 비트를 기록하기 위한 어떠한 부가적인 리소그래피 공정도 필요로 하지 않을 것이며), 그리고/또는 낮고 높은 속도의 판독 기억 메모리(readout memory)와 저장 구조(storage architectures)와 호환될 수 있다.
앞서 본 발명의 구현예에 대해 설명되었지만, 본 발명의 다른 그리고 추가적 구현예가 본 발명의 기본 범위를 벗어남이 없이 고안될 수 있고, 본 발명의 범위는 후속하는 청구범위에 의해 결정된다.
본 명세서의 개시와 연관하여 기재된 다양한 예시적인 논리 블록, 모듈 및 회로는, 범용 프로세서(general purpose processor), 디지털 신호 프로세서(digital signal processor; DSP), 응용 주문형 집적 회로(application specific integrated circuit; ASIC), 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA) 또는 다른 프로그램 가능 논리 장치, 이산 게이트(discrete gate) 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트(discrete hardware components), 또는 이들의 임의의 조합으로서 본 명세서에 기재된 기능을 수행하기 위해 설계된 것들을 가지고, 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있고, 다만 대안적으로, 프로세서는 임의의 통상적인 프로세서, 컨트롤러, 마이크로 컨트롤러 또는 상태 기계(state machine)일 수 있다. 프로세서는 또한 컴퓨팅 장치의 조합, 예컨대 DSP 및 마이크로 프로세서의 조합, 복수의 마이크로 프로세서, DSP 코어와 접합하는 하나 이상의 마이크로프로세서, 또는 임의의 다른 이와 같은 구성으로서 구현될 수 있다.
본 명세서에 개시된 방법은 기재된 방법을 달성하기 위한 하나 이상의 단계 또는 행위를 포함한다. 방법의 단계 및/또는 행위는 청구항의 범위를 벗어남이 없이 서로 간에 교환될 수 있다. 다시 말해서, 단계나 행위의 구체적인 순서가 특정되지 않았다면, 구체적인 단계 및/또는 행위의 순서 및/또는 사용은 청구항의 범위를 벗어남이 없이 수정될 수 있다.
본 명세서에서 사용된 바와 같이, 항목의 나열에서 “적어도 하나의”로 언급한 구절은, 단일 항목을 포함하는 임의의 조합을 나타낸다. 일 실시예와 같이, “적어도 하나의 a, b 또는 c”는 동일한 요소의 중첩(예컨대, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c 및 c-c-c, 또는 임의의 다른 a, b, c 순서)을 가지는 임의의 조합뿐만 아니라, a, b, c, a-b, a-c, b-c 및 a-b-c를 포함하도록 의도된 것이다.
상기 기재된 방법의 다양한 작동은, 해당하는 기능을 수행할 수 있는 임의의 적절한 수단에 의하여 수행될 수 있다. 그 수단은 다양한 하드웨어 및/또는 소프트웨어 컴포넌트를 포함할 수 있다.
청구항은 상기 예시된 구성 및 컴포넌트를 정밀하게 제한하는 것이 아님을 이해하여야 한다. 배열, 방법의 작동 및 세부내용, 상기 기재된 장비에 있어서, 다양한 수정, 변화 및 변형이 청구항의 범위를 벗어남이 없이 이루어질 수 있다.

Claims (20)

  1. 적어도 하나의 메모리 셀 내에 하나 이상의 비트를 기록하는 방법에 있어서,
    상기 적어도 하나의 메모리 셀의 채널 레이어에 전류를 인가하는 단계;
    상기 적어도 하나의 메모리 셀의 게이트에 전압을 인가함으로써 상기 적어도 하나의 메모리 셀의 게이트를 활성화시키는 단계;
    상기 게이트를 활성화시킬 시에, 상기 적어도 하나의 메모리 셀의 채널 레이어로부터 기록 레이어로 전류를 보내기 위하여 상기 채널 레이어를 공핍시키는 단계로써, 상기 기록 레이어는 제1 저항 상태인, 단계; 및
    상기 기록 레이어로 하나 이상의 비트를 작성하기 위하여, 상기 기록 레이어의 적어도 하나의 일부분을 상기 제1 저항 상태에서 제2 저항 상태로 변환시키는 단계로써, 상기 제1 저항 상태와 상기 제2 저항 상태는 상이하고, 상기 기록 레이어의 상기 적어도 하나의 변환된 일부분의 크기 또는 형상 중 적어도 하나는 상기 게이트에 인가되는 전압 및 상기 채널 레이어로 인가되는 전류에 의하여 부분적으로 제어되는 단계를 포함하는, 적어도 하나의 메모리 셀 내에 하나 이상의 비트를 기록하는 방법.
  2. 제1항에 있어서, 상기 기록 레이어는 상 변화 물질 또는 저항성 랜덤 액세스 메모리 물질 중 하나를 포함하는, 방법.
  3. 제1항에 있어서, 하나 이상의 비트를 작성하기 위하여 상기 기록 레이어의 상기 적어도 하나의 일부분을 변환시키는 단계는, 상기 적어도 하나의 일부분 중 제1 일부분을 저항 상태로 변환시키는 단계 및 상기 적어도 하나의 일부분 중 제2 일부분을 상이한 저항 상태로 변환시키는 단계를 포함하며, 여기서 각 변환된 일부분은 기록된 비트에 해당하는 것인, 방법.
  4. 제1항에 있어서, 상기 적어도 하나의 변환된 일부분의 상기 크기 및 형상 중 적어도 하나를 제어하는 단계는, 상기 게이트에 정 전압을 인가하고 상기 채널 레이어에 인가되는 전류를 변화시킴으로써 상기 적어도 하나의 변환된 일부분의 폭을 제어하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 적어도 하나의 변환된 일부분의 상기 크기 및 형상 중 적어도 하나를 제어하는 단계는, 상기 적어도 하나의 메모리 셀의 게이트에 인가되는 전압을 변화시키고 상기 적어도 하나의 메모리 셀의 채널에 인가되는 전류를 변화시킴으로써 상기 적어도 하나의 변환된 일부분의 깊이를 제어하는 단계를 포함하는, 방법.
  6. 제1항에 있어서, 상기 적어도 하나의 메모리 셀은 하나의 스트링 내 연결된 복수의 메모리 셀을 포함하는, 방법.
  7. 제6항에 있어서, 작성되지 않고 있는 임의의 메모리 셀의 게이트를 턴 오프 시킴으로써 한번에 하나씩 순차적으로 복수의 메모리 셀 각각에 작성하는 단계를 더 포함하는, 방법.
  8. 제6항에 있어서, 상기 복수의 메모리 셀 각각에 정 전류 신호를 인가하고 상기 복수의 메모리 셀 각각에 인가되는 전압을 변화시킴으로써 동시에 작성하는 단계를 더 포함하는, 방법.
  9. 제1항에 있어서, 상기 게이트를 활성화시킬 시에,
    상기 채널 레이어의 공핍이 상기 적어도 하나의 메모리 셀의 상기 기록 레이어로 연장되는 단계; 및
    하나 이상의 비트를 작성하기 위하여, 상기 게이트에 인가되는 전압에 기반하여 상기 기록 레이어로 상기 공핍의 연장의 깊이를 제어하는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서, 상기 기록 레이어로 작성된 하나 이상의 비트의 수에 기반하여 복수의 저항 토폴로지를 인코딩하는 단계를 더 포함하는, 방법.
  11. 제1항에 있어서, 상기 적어도 하나의 변환된 일부분의 상기 크기 또는 형상 중 적어도 하나를 제어하는 단계는, 상기 적어도 하나의 메모리 셀의 게이트에 전압이 인가되는 시간 및 상기 적어도 하나의 메모리 셀의 채널에 전류가 인가되는 시간 중 적어도 하나를 변화시킴으로써, 상기 적어도 하나의 변환된 일부분의 깊이를 제어하는 단계를 포함하는, 방법.
  12. 조절 가능한 비휘발성 메모리 셀로서,
    게이트;
    적어도 하나의 기록 레이어; 및
    공핍 영역을 지원할 수 있고, 상기 게이트 및 상기 적어도 하나의 기록 레이어 사이에 배치되는 채널 레이어를 포함하며,
    전류는 처음에 상기 채널 레이어를 통하여 흐르고, 게이트가 활성화시킬 시에 상기 채널 레이어는 공핍되며 처음에 상기 채널 레이어를 흐르는 상기 전류는 상기 적어도 하나의 기록 레이어를 통해 이끌리고, 상기 적어도 하나의 기록 레이어의 일부분은 상기 적어도 하나의 기록 레이어를 통하여 이끌린 상기 전류에 기반하여 제1 저항 상태에서 제2 저항 상태로 변환될 수 있고, 상기 변환된 일부분의 크기 또는 형상 중 적어도 하나는 적어도 하나의 비트를 저장하기 위하여 제어될 수 있으며,
    상기 적어도 하나의 기록 레이어의 복수의 일부분은, 상기 적어도 하나의 기록 레이어를 통해 이끌린 전류 신호의 시퀀스에 기반하여 제1 저항 상태에서 제2 저항 상태로 변환될 수 있고, 상기 복수의 변환된 일부분의 각각의 크기 또는 형상 중 적어도 하나는 복수의 비트를 저장하기 위하여 제어될 수 있는 것인, 조절 가능한 비휘발성 메모리 셀.
  13. 삭제
  14. 제12항에 있어서, 상기 복수의 변환된 일부분의 각각의 폭은, 상기 게이트에 인가되는 정 전압 및 상기 채널 레이어에 인가되는 변 전류 시퀀스에 의하여 제어될 수 있는, 조절 가능한 비휘발성 메모리 셀.
  15. 제12항에 있어서, 상기 복수의 변환된 일부분의 각각의 깊이는, 상기 채널 레이어에 인가되는 변 전류 시퀀스 및 상기 게이트에 인가되는 변 전압에 의하여 제어될 수 있는, 조절 가능한 비휘발성 메모리 셀.
  16. 제12항에 있어서, 적어도 하나의 기록 레이어는 공핍 영역을 지원할 수 있는, 조절 가능한 비휘발성 메모리 셀.
  17. 제16항에 있어서, 상기 적어도 하나의 기록 레이어의 복수의 일부분은, 상기 적어도 하나의 기록 레이어로의 상기 공핍 영역의 깊이의 연장에 기반하여 제1 저항 상태에서 제2 저항 상태로 변환될 수 있는, 조절 가능한 비휘발성 메모리 셀.
  18. 제12항에 있어서, 상기 적어도 하나의 기록 레이어는 상 변화 물질 및 저항성 랜덤 액세스 메모리 물질 중 적어도 하나를 포함하는, 조절 가능한 비휘발성 메모리 셀.
  19. 제12항에 있어서, 상기 적어도 하나의 기록 레이어는 각 레이어가 상이한 물질 특성을 가지는 복수의 레이어를 포함하는, 조절 가능한 비휘발성 메모리 셀.
  20. 시스템으로서,
    복수의 메모리 셀;
    상기 복수의 메모리 셀 각각을 어드레스하도록 구성된 프로세서를 포함하며,
    상기 복수의 메모리 셀 각각에 관하여, 상기 프로세서는:
    상기 메모리 셀의 채널 레이어에 전류를 인가하고;
    상기 메모리 셀의 게이트에 전압을 인가함으로써 상기 메모리 셀의 상기 게이트를 활성화시키고;
    상기 게이트를 활성화시킬 시에, 상기 메모리 셀의 상기 채널 레이어로부터 기록 레이어로 전류를 보내며, 상기 기록 레이어는 제1 저항 상태이며;
    하나 이상의 비트를 상기 기록 레이어로 작성하기 위하여 상기 기록 레이어의 적어도 하나의 일부분을 제1 저항 상태에서 제2 저항 상태로 변환시키도록 구성되며,
    상기 제1 저항 상태와 상기 제2 저항 상태는 상이하고, 상기 기록 레이어의 상기 적어도 하나의 변환된 일부분의 크기 또는 형상 중 적어도 하나는, 상기 게이트에 인가되는 전압 및 상기 채널 레이어로 인가되는 전류에 의하여 부분적으로 제어되며,
    상기 기록 레이어의 복수의 일부분은, 상기 기록 레이어를 통해 이끌린 전류 신호의 시퀀스에 기반하여 제1 저항 상태에서 제2 저항 상태로 변환될 수 있고, 상기 복수의 변환된 일부분의 각각의 크기 또는 형상 중 적어도 하나는 복수의 비트를 저장하기 위하여 제어될 수 있는 것인, 시스템.
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