CN103151355A - 半导体存储器件 - Google Patents
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Abstract
本发明涉及半导体存储器件。在构成SRAM的第一存取晶体管和第一位线之间设置具有电阻变化层的第一ReRAM，并且在第二存取晶体管和第二位线之间设置具有电阻变化层的第二ReRAM。当SRAM的正常操作时间段结束时在第一存储节点处保持低电势（L=0V）并且在第二存储节点处保持高电势（H=1.5V）时，第一ReRAM单元被设置成导通状态（ON）并且第二ReRAM单元被设置成截止状态（OFF）；因此，SRAM保留的数据被写入ReRAM单元。当SRAM再次返回正常操作时，写入回与存储节点对应的数据并且ReRAM单元都被设置成导通状态（重新设置）。
Description
相关专利申请的交叉引用
2011年11月25日提交的日本专利申请No.2011-257063的公开,包括说明书、附图和摘要的全部内容以引用方式并入本文。
技术领域
本发明涉及半导体存储器件，更具体地，涉及当应用到包括SRAM的半导体存储器件时有效的技术。
背景技术
SRAM（静态随机存取存储器）是一种半导体器件，其通过使用触发器存储数据。例如，在SRAM中，数据（“1”或“0”）被存储在由四个晶体管构成的、两个交叉耦合的CMOS反相器中。因为为了读取和写入存取，额外需要两个晶体管，所以由六个晶体管构成典型SRAM的存储单元。
例如，以下引用的专利文献1（PCT国际公开No.2006-527897的公开日语译文）公开了一种非易失性静态存储单元，其中，非易失性单元（14、16）交叉耦合到静态存储单元的内部节点（A、B）。两个非易失性单元中的一个非易失性单元（14）具有与B耦合的控制栅极和与A耦合的源极，并且另一个非易失性单元（16）具有与A耦合的控制栅极和与B耦合的源极。
以下引用的专利文献2（公开的日本未经审查的专利申请No.平7(1995)-226088）公开了一种半导体存储器件，其可以实现非易失性特性同时维持静态存储器（SRAM）的高速。这种半导体存储器件具有SRAM存储单元1和非易失性存储单元3。SRAM存储单元1是通过将第一选择晶体管T7和第二选择晶体管T8耦合到两个晶体管T1和T2来构成的，这两个晶体管T1和T2各自的源极接地并且各自的漏极耦合到彼此的栅极。非易失性存储单元3由非易失性晶体管T3和T4构成，非易失性晶体管T3和T4设置有两个栅极：悬浮栅极和控制栅极，以及与电源线耦合的漏极，从而存储SRAM存储单元1的状态。
专利文献3（PCT国际公开No.2003-511809的公开日语译文）公开了一种非易失性MOSRAM单元，其由第一和第二反相器以及电容器（G1、G2）构成，电容器（G1、G2）每个都串联耦合到第一和第二反相器中的每一个的控制电极。
以下引用的专利文献4（公开的日本未经审查的专利申请No.2007-157183）公开了一种非易失性存储器，其由触发器构成，该触发器包括以静态锁存模式耦合的一对负载晶体管和存储器静态的串联电路。这个非易失性存储器设置有漏电流截止元件（T16、T26），漏电流截止元件（T16、T26）耦合在写入和擦除时漏电流经由负载晶体管流入触发器电源侧所经过的电流路径。
以下引用的专利文献5（公开的日本未经审查的专利申请No.平6(1994)-76582）公开了一种非易失性存储器，其通过改变用作存储单元的一对触发器的场效应晶体管（RMmn(o+)、RMmn(o-)）的阈值电压来存储信息。
以下引用的专利文献6（公开的日本未经审查的专利申请No.平7(1995)-183401）公开了一种非易失性存储器，其包括作为负载元件的四个N沟道MOS晶体管和两个P沟道TFT。TFT具有层叠结构，该层叠结构由下层的第一TFT栅电极9、TFT栅极绝缘膜10、形成TFT的沟道的主体层（半导体层）13、具有铁电性的第二栅极绝缘膜22和第二TFT栅电极23组成。
以下引用的专利文献7（公开的日本未经审查的专利申请No.2004-207282）公开了一种非易失性SRAM单元，其包括一对的两个交叉耦合的CMOS反相器c1和c2和铁电电容器fc1和fc2。铁电电容器fc1和fc2分别由下电极BEL1和BLE2、铁电膜FER1和FER2和上电极TEL1和TEL2形成，下电极BEL1和BLE2分别耦合到包括在两个CMOS反相器中的对应的反相器中的漏极扩散区。
以下引用的非专利文献1公开了一种非易失性单元，其具有耦合在SRAM的两个存储节点和控制线（ctrl）之间的NVM器件（XR1、XR2）。
以下引用的非专利文献2公开了一种非易失性SRAM，其用两个SONOS晶体管作为存储器件。SONOS晶体管分别耦合在SRAM的两个存储节点和VCCT线之间。
（专利文献1）PCT国际公开No.2006-527897的公开日语译文
（专利文献2）公开的日本未经审查的专利申请No.平7(1995)-226088）
（专利文献3）PCT国际公开No.2003-511809的公开日语译文
（专利文献4）公开的日本未经审查的专利申请No.2007-157183
（专利文献5）公开的日本未经审查的专利申请No.平6(1994)-76582
（专利文献6）公开的日本未经审查的专利申请No.平7(1995)-183401
（专利文献7）公开的日本未经审查的专利申请No.2004-207282
（非专利文献1）Wei Wang等人的“Nonvolatile SRAM Cell（非易失性SRAM单元）”，1-4244-0439-8/06/$20.00(c)2006IEEE
（非专利文献2）Michael Fliesler等人的“A 15ns 4Mb NVSRAMin 0.13u SONOS Technology（0.13u SONOS技术中的15ns 4MbNVSRAM）”,987-1-4244-1547-2/08/$25.00(c)2008IEEE PP.83-86
发明内容
因为上述的SRAM是易失性的，所以当切断提供的电源时，SRAM中存储的内容将丢失。在SRAM的正常操作状态下，总是向构成SRAM的CMOS反相器施加电源电势，因此，电流消耗大。
因此，需要实现一种存储器件，即使当切断为SRAM存储单元提供的电源时，该存储器件也可以保持所存储的数据。
根据本说明书的描述和附图，本发明的以上和其它主题和新特征将变得清楚。
根据本申请中公开的本发明的典型实施例的半导体存储器件包括（a1）第一晶体管，其耦合在电源节点和第一节点之间，和（a2）第二晶体管，其耦合在第一节点和低电势节点之间；（a3）第三晶体管，其耦合在电源节点和第二节点之间，和（a4）第四晶体管，其耦合在第二节点和低电势节点之间；和（a5）第五晶体管，其一端耦合到第一节点，和（a6）第六晶体管，其一端耦合到第二节点。半导体存储器件还包括（b1）第一电阻变化层，其耦合在第五晶体管的另一端和第一位线之间，和（b2）第二电阻变化层，其耦合在第六晶体管的另一端和第二位线之间。
根据本申请中公开的本发明的典型实施例的半导体存储器件包括（a1）第一晶体管，其耦合在电源节点和第一节点之间，和（a2）第二晶体管，其耦合在第一节点和低电势节点之间；（a3）第三晶体管，其耦合在电源节点和第二节点之间，和（a4）第四晶体管，其耦合在第二节点和低电势节点之间；和（a5）第五晶体管，其一端耦合到第一节点，和（a6）第六晶体管，其一端耦合到第二节点。半导体存储器件还包括（b1）第一电阻变化层，其耦合在第五晶体管的另一端和第一位线之间，和（b2）第二电阻变化层，其耦合在第六晶体管的另一端和第二位线之间。第一电阻变化层布置在第五晶体管的源-漏区上的第一连接部上，并且第一位线布置在第一电阻变化层上。
根据按照下述典型实施例的半导体存储器件，能够提高半导体存储器件的性能。
附图说明
图1是示出根据本实施例的半导体存储器件的存储单元构造的等效电路图；
图2A和图2B是示出ReRAM单元的操作的电路图；
图3是示出SRAM操作的电路图；
图4是示出根据本实施例的半导体存储器件的操作的流程图；
图5是示出将SRAM的保留的数据写入到ReRAM单元的操作实例的电路图；
图6A和图6B是示出在写入ReRAM单元时所施加的电压的横截面示意图；
图7是示出在断电状态下每个部分的电势的电路图；
图8是示出从断电状态变为通电状态时的电势变化的电路图；
图9是示出ReRAM单元中的数据读取操作（数据确定操作）的第一状态的电路图；
图10是示出ReRAM单元中的数据读取操作（数据确定操作）的第二状态的电路图；
图11是示出ReRAM单元中的数据读取操作（数据确定操作）的第三状态的电路图；
图12是示出ReRAM单元的保留的数据到SRAM的写入操作实例的电路图；
图13A和图13B是示出在重新设置ReRAM单元时所施加的电压的横截面示意图；
图14是示出根据本实施例的半导体存储器件的存储单元构造的平面图；
图15是示出根据本实施例的半导体存储器件的存储单元构造的平面图；
图16是示出根据本实施例的半导体存储器件的存储单元构造的平面图；
图17是示出根据本实施例的半导体存储器件的存储单元构造的平面图；
图18是示出根据本实施例的半导体存储器件的存储单元构造的截面图；
图19是示出根据本实施例的半导体存储器件的存储单元构造的截面图；
图20是示出根据本实施例的半导体存储器件的制造过程的截面图；
图21是示出根据本实施例的半导体存储器件的制造过程的截面图；
图22是示出根据本实施例的半导体存储器件的制造过程的截面图，其继续了图20中示出的截面图；
图23是示出根据本实施例的半导体存储器件的制造过程的截面图，其继续了图21中示出的截面图；
图24是示出根据本实施例的半导体存储器件的制造过程的截面图，其继续了图22中示出的截面图；
图25是示出根据本实施例的半导体存储器件的制造过程的截面图，其继续了图23中示出的截面图；
图26是示出根据本实施例的半导体存储器件的制造过程的截面图，其继续了图24中示出的截面图；
图27是示出根据本实施例的半导体存储器件的制造过程的截面图，其继续了图25中示出的截面图。
具体实施方式
在下面的实施例中，当出于方便的需要时，说明将被分成多个部分或多个实施例。然而，除非另外指明，否则它们相互不相关，但它们满足以下关系：一个是其它的一部分或全部的修改实例、应用、详细说明和补充说明。在下面的实施例中，当涉及元件等的数目（包括数字、数值、数量、范围等）时，元件的数目可能不限于特定数目，但可能大于或小于该特定数目，除了原则上具体指明或清楚地限于特定数目的情况之外。
在下面的实施例中，所涉及的组件（包括元件间隔等）不总是必须的，除了原则上具体指明或清楚地被视为必须的情况之外。类似地，在下面的实施例中，当涉及组件等的形状、位置关系等时，应该包括与形状、位置关系等相似或基本类似的形状、位置关系等，除了原则上具体指明或清楚地未被视为如此的情况之外。对于上述的元件数目（包括数字、数值、数量、范围等），同样如此。
下文中，将参照附图详细说明本发明的实施例。在用于说明本发明的实施例的所有附图中，为具有相同功能的构件赋予相同或相关的符号，并且省略对其的重复说明。当存在多个类似构件（区域）时，可以通过为通用名称的符号加上标记来指示单个或特定区域。在下面的实施例中，除了特别必须时，原则上省略对相同或类似部件的重复说明。
在实施例中采用的附图中，即使是截面图，为了更容易观察附图，也可以省略阴影。即使附图是平面图，为了更容易观察附图，相反地也可以添加阴影。
在截面图和平面图中，每个区域的尺寸没有准确对应于实际器件，并且为了更容易观察附图，可以相对更大地显示特定区域。即使当平面图和截面图彼此对应时，也可以按不同尺寸显示每个区域。
（实施例）
《电路构造》
图1是示出根据本实施例的半导体存储器件（也称为半导体器件、半导体集成电路器件）的存储单元构造的等效电路图。
如图所示，根据本实施例的半导体存储器件是将数据存储在触发器单元（也称为FF单元或锁存单元）中的SRAM。触发器单元包括由四个晶体管构成的两个交叉耦合的CMOS反相器。将数据（“1”和“0”）存储在CMOS反相器的输入/输出部分中。“CMOS”是“互补金属氧化物半导体”的缩写。
在本实施例中，ReRAM单元（非易失性单元）RM1和RM2经由存取晶体管设置在CMOS反相器的输入/输出部分中。“ReRAM”是“电阻随机存取存储器”的缩写，并且表示利用电阻随施加电压而变化的存储器。它也被称为“电阻变化存储器”。以此方式，根据本实施例的半导体存储器件具有SRAM的构造和ReRAM单元（非易失性存储单元）。因此，本半导体存储器件还可以被称为“非易失性SRAM”或“具有内置非易失性存储单元的SRAM”。
下面将参照图1详细说明存储单元构造。
如图所示，存储单元布置在一对位线（位线BL和位线/BL（在后面的附图中具有上横线的“BL”））和字线WL的交叉点处。这个存储单元包括一对负载晶体管（也称为负载MOS、作为负载的晶体管、作为负载的MISFET）Lo1和Lo2、一对存取晶体管（也称为存取MOS、用于存取的晶体管、存取MISFET、用于传递的晶体管）Acc1和Acc2以及一对驱动晶体管（也称为驱动MOS、用于驱动的晶体管、用于驱动的MISFET）Dr1和Dr2。
在构成存储单元的六个晶体管之中，负载晶体管（Lo1、Lo2）是p型（p沟道型）晶体管，并且存取晶体管（Acc1、Acc2）和驱动晶体管（Dr1、Dr2）是n型（n沟道型）晶体管。
“MISFET”是“金属绝缘半导体场效应晶体管”的缩写并且可以被称为MOS。下文中，负载晶体管、存取晶体管和驱动晶体管可以被简称为“晶体管”。可以只通过每个晶体管的符号（Lo1、Lo2、Acc1、Acc2、Dr1、Dr2）表示每个晶体管。
在构成存储单元的六个晶体管之中，Lo1和Acc1构成一个CMOS反相器，并且Lo2和Acc2构成另一个CMOS反相器。这些成对的CMOS反相器的输入/输出部分（存储节点A、B）相互交叉耦合，并且构成触发器单元（FF单元），作为存储1位信息的信息存储单元。
下面说明构成SRAM存储单元的六个晶体管的耦合关系的全部细节。
Lo1耦合在电源电势节点（电源节点）NVcc和存储节点（第一节点）A之间，Dr1耦合在存储节点A和基准电势节点（低电势节点）NVss之间，并且Lo1和Dr1的栅电极耦合到存储节点（第二节点）B。在随后将描述的SRAM的正常操作时间段内向电源电势节点NVcc施加第一电源电势Vcc，并且在随后将描述的待机时间段之前和之后向电源电势节点NVcc施加第二电源电势Vcc2和第三电源电势Vcc3。向基准电势节点NVss施加比第一、第二和第三电源电势（Vcc1、Vcc2、Vcc3）低的电势，在当前情况下，即基准电势（也称为0V、地电势、地）。例如，第一电源电势Vcc是1.5V。第二电源电势Vcc2是比第一电源电势Vcc高的电势，例如，是2.0V。第三电源电势Vcc3是比第二电源电势Vcc2高的电势，例如，是3.5V。
Lo2耦合在电源电势节点NVcc和存储节点B之间，Dr2耦合在存储节点B和基准电势节点NVss之间，并且Lo2和Dr2的栅电极耦合到存储节点A。
Acc1耦合到存储节点A，Acc2耦合到存储节点B，并且Acc1和Acc2的栅电极耦合到字线WL（它们用作字线）。例如，字线WL的驱动电势是第一电源电势Vcc（例如，1.5V）。
这里，根据本实施例，ReRAM单元RM1和RM2设置在SRAM存储单元中。ReRAM单元（RM1、RM2）具有电阻变化层（也称为存储器层、存储单元、状态变化层、电阻变化层、可变电阻层、相变层、磁性变化层）R。电阻变化层R具有第一端和第二端，并且电极部分E设置在第一端。ReRAM单元RM1的第一端（在电极部分E侧上）耦合到Acc1（在存储节点A的相对侧上的端部），并且第二端耦合到位线BL。ReRAM单元RM2的第一端（在电极部分E侧上）耦合到Acc2（在存储节点B的相对侧上的端部），并且第二端耦合到位线/BL。
《电路操作》
接着，说明ReRAM单元和SRAM的操作。
<ReRAM单元的操作>图2是示出ReRAM单元的操作的电路图。当在第一端和第二端之间产生比预定电势（也称为特定电势、第一电势）高的电势差时，电阻变化层R改变其电阻。
具体地，如图2A中所示，当向电阻变化层R的第二端施加第二电源电势Vcc2（2.0V）并且向电阻变化层R的第一端（在电极部分E侧上）施加比第二电源电势Vcc2低预定电势（这里，基准电势0V）的电势时，电阻变化层R变成低电阻状态。例如，预定电势是2.0V。如图2A中所示，在第一端和第二端之间产生比预定电势大的电势差并且施加到第二端的电势更高的情况被称为“正向偏置”。以此方式，当向电阻变化层R应用正向偏置时，电阻变化层R变成低电阻状态并且转为导通状态（ON）。也就是说，电流流过电阻变化层R。
另一方面，如图2B中所示，当向电阻变化层R的第一端（在电极部分E侧上）施加第二电源电势Vcc2（2.0V），向电阻变化层R的第二端施加比第二电源电势Vcc2低预定电势（这里，基准电势0V）的电势时，电阻变化层R变成高电阻状态。例如，预定电势是2.0V。如图2B中所示，在第一端和第二端之间产生比预定电势大的电势差并且施加到第一端的电势更高的情况被称为“反向偏置”。以此方式，当向电阻变化层R应用反向偏置时，电阻变化层R变成高电阻状态并且转为截止状态（OFF）。也就是说，电流几乎没有流过电阻变化层R。
当电阻变化层R的第一端和第二端之间的电势差小于预定电势时，没有产生电阻变化并且维持直到该时刻（导通状态或截止状态）之前的状态。
<SRAM的操作>（SRAM的正常操作）接着，说明SRAM的正常操作。图3是示出SRAM操作的电路图。
在SRAM的正常操作时间段（第一时间段）内，ReRAM单元RM1和RM2两者都保持在导通状态（ON），使得ReRAM单元RM1和RM2不会妨碍SRAM的操作。
也就是说，当CMOS反相器的存储节点B是高电势（H电平、第二电平、H=1.5V）时，Dr1处于导通状态；因此，另一个CMOS反相器的存储节点A变成低电势（L电平、第一电平、L=0V）。因此，Lo2变成导通状态并且保持存储节点B的高电势（H=1.5V）。也就是说，通过由一对交叉耦合的CMOS反相器构成的触发器单元将存储节点A和B的状态相互保持，并且存储（保留）数据（信息）。
另一方面，字线WL耦合到Acc1和Acc2的栅电极中的每一个。也就是说，当字线WL处于高电势（H=1.5V）时，Acc1和Acc2处于导通状态并且触发器电路和位线（BL和/BL）电耦合。因此，存储节点A和B的电势状态（H和L的组合或L和H的组合）出现在位线BL和/BL中并且被读取作为存储单元的数据。
当将信息写入存储单元时，字线WL被设置成高电势（H=1.5V），并且Acc1和Acc2被控制成导通状态；因此，触发器电路和位线（BL和/BL）电耦合，并且位线BL和/B的信息（H和L的组合或L和H的组合）被传递（写入）到存储节点A和B，从而如上所述地存储数据。
（待机操作）接着，说明从SRAM的正常操作时间段之后的待机时间段（第二时间段）直至SRAM的另一个正常操作时间段（第三时间段）的流程。
图4是示出根据本实施例的半导体存储器件的操作的流程图。在上述的SRAM的正常操作时间段ST1中，执行SRAM的正常操作、数据存储、读取、写入等。在这种情况下，如上所述，ReRAM单元RM1和RM2两者都处于导通状态，并且ReRAM单元RM1和RM2没有妨碍SRAM的操作。
此后，响应于CPU（中央处理单元）的指令，例如，响应于待机信号的上升，SRAM进入待机状态（ST2）。响应于待机信号的上升，设置ReRAM单元RM1和RM2（ST3）。具体地，在SRAM的正常操作时间段ST1的结束时间，例如，在待机信号的上升时间，将SRAM保留的数据（存储节点A和B的电势状态、存储节点A和B的H和L的组合）写入ReRAM单元RM1和RM2。换言之，关于两个ReRAM单元RM1和RM2的状态（导通状态和截止状态的组合）存储存储节点A和B的电势状态。
图5是示出将SRAM的保留的数据写入ReRAM单元的操作实例的电路图。在SRAM的正常操作时间段ST1的结束时间，例如，当在存储节点A处保持低电势（L=0V）并且在存储节点B处保持高电势（H=1.5V）时，如参照图3说明的，ReRAM单元RM1被设置成导通状态（ON）并且ReRAM单元RM2被设置成截止状态（OFF）。
如上所述，ReRAM单元RM1和RM2两者都已处于导通状态（ON），因此，ReRAM单元RM1维持导通状态（ON）并且ReRAM单元RM2从导通状态（ON）转变为截止状态（OFF）。
具体地，如图5中所示，为了将ReRAM单元RM2从导通状态变为截止状态，<1>施加到电源电势节点NVcc的电势从第一电源电势Vcc（1.5V）改变为第二电源电势Vcc2（2.0V）。因此，<2>存储节点B的电势从1.5V上升为2.0V。在这种情况下，因为字线WL处于第一电源电势Vcc（1.5V），所以第二电源电势Vcc2（2.0V）经由Acc2施加到电阻变化层R的第一端（在电极部分E侧上）。另一方面，因为位线/BL仍处于低电势（0V），所以将0V施加到电阻变化层R的第二端。因此，<3>在电阻变化层R的第一端和第二端之间产生大于预定电势（2.0V）的电势差，并且出现施加到第一端的电势高的所谓“反向偏置”的状态。因此，电阻变化层R转变成高电阻状态，并且ReRAM单元RM2从导通状态（ON）变成截止状态（OFF）（ReRAM单元RM2被重新写入）。
以此方式，通过比第一电源电势Vcc（1.5V）高的预定电势（2.0V）执行重新写入。换言之，通过采用仅利用比第一电源电势Vcc（1.5V）高的预定电势（2.0V）而表现电阻变化的ReRAM单元（电阻变化层R），能够防止在SRAM正常操作时发生重新写入，然而，在必要时，能够执行将SRAM保留的数据写入到ReRAM单元。
在ReRAM单元RM1中，即使当第一电源电势Vcc（1.5V）施加到字线WL并且Acc1处于导通状态时，位线BL处于低电势（0V）并且存储节点A维持在低电势（L=0V）。因此，在电阻变化层R的第一端和第二端之间没有产生电势差。因此，ReRAM单元RM1没有被重新写入，而是维持导通状态（ON）。
图6A和图6B是示出在写入到ReRAM单元时所施加的电压的横截面示意图。图6A对应于图5所示的ReRAM单元RM1，并且图6B对应于图5所示的ReRAM单元RM2。
因为如图6A中所示的字线WL（栅电极）是1.5V，所以存储节点A的电势（0V）经由处于导通状态的Acc1施加到ReRAM单元RM1的电阻变化层R的第一端（在电极部分E侧上）。因为位线BL的电势是0V，所以0V施加到电阻变化层R的第二端。以此方式，在第一端和第二端之间没有产生电势差；因此，没有发生重新写入并且ReRAM单元RM1维持导通状态（ON）。
因为如图6B中所示的字线WL（栅电极）是1.5V，所以存储节点B的电势（2.0V）经由处于导通状态的Acc2施加到ReRAM单元RM2的电阻变化层R的第一端（在电极部分E侧上）。因为位线/BL的电势是0V，所以0V施加到电阻变化层R的第二端。以此方式，在将0V施加到第二端，2.0V施加到第一端并且施加到第一端的电势高的状态下，产生电阻变化所需的电势差。因此，电阻变化层R变成高电阻状态。因此，ReRAM单元RM2被重新写入并且从导通状态（ON）转变成截止状态（OFF）。
在完成对ReRAM单元RM1和RM2的写入操作（设置）之后，施加到电源电势节点NVcc的电势被设置成低电势（0V），从而进入断电状态（待机时间段）（ST4，图4）。图7是示出断电状态下每个部分的电势的电路图。如图7中所示，施加到电源电势节点NVcc的电势从2.0V变成0V。在这种情况下，字线WL的电势也被无效。也就是说，字线WL的电势从1.5V变成0V，并且Acc1和Acc2转变为截止状态。通过使电源电势节点NVcc无效，存储节点A和B的保留电势（数据）消失，并且存储节点A和B的电势变成例如0V。然而，对应的数据被存储（保留）作为两个ReRAM单元RM1和RM2的状态（导通状态和截止状态的组合）。在本情况下，ReRAM单元RM1被设置成导通状态（ON）并且ReRAM单元RM2被设置成截止状态（OFF）；从而存储（保留）存储节点A和B恰好在断电（A=L且B=H）之前的电势。
接着，下面说明SRAM再次从待机时间段转变成正常操作的情况。例如，通过来自CPU的指令，响应于待机信号的下降，取消待机状态（ST5，图4）。在这种情况下，响应于待机信号的下降，施加到电源电势节点NVcc的电势从0V变成1.5V。也就是说，状态变成通电状态（ST6，图4）。图8是示出从断电状态变为通电状态时的电势变化的电路图。如图8中所示，施加到电源电势节点NVcc的电势从0V上升为1.5V。在这种情况下，除了电源电势节点NVcc之外的每个区域的电势状态与图7所示的情况相同，并且存储节点A和B的电势仍为0V。
接着，响应于待机信号的下降，读取ReRAM单元RM1和RM2的数据（ST7，图4），并且对应的数据被写入回存储节点A和B。然后，ReRAM单元RM1和RM2都被设置成导通状态（重新设置）（ST8，图4）。
图9是示出ReRAM单元中的数据读取操作（数据确定操作）的第一状态的电路图。如图9中所示，将字线WL从0V设置成驱动电势（1.5V），并且将位线BL和/BL两者都从0V设置成高电势（1.5V=H）。在这种情况下，因为ReRAM单元RM1处于导通状态（ON），所以存储节点A被设置成H（1.5V）并且Dr2被设置成导通状态。因此，存储节点B被设置成L（0V）。以此方式，通过将位线BL和/BL两者都设置成高电势（1.5V=H），H被写入（存储）到在处于导通状态（ON）的ReRAM单元（这里，RM1）侧上的存储节点（这里，A），并且在处于截止状态（OFF）的ReRAM单元（这里，RM2）侧上的存储节点（这里，B）被设置成L。以此方式，仅通过将位线BL和/BL两者从0V激活为高电势（1.5V=H），可以以自匹配方式（自动地）执行ReRAM单元的数据传递。也就是说，响应于在ReRAM单元RM1和RM1中写入的数据（这里，导通和截止的组合），存储节点A和B的电势改变（这里，变成A=H且B=L）。电势的当前状态（A=H且B=L）与恰好在断电之前的存储节点A和B的电势状态（A=L且B=H）相反。
接着，使字线WL和位线BL和/BL失效。图10是示出ReRAM单元中的数据读取操作（数据确定操作）的第二状态的电路图。如图10中所示，字线WL和位线BL和/BL失效，从1.5V到0V。以此方式，即使当字线WL和位线BL和/BL失效时，与ReRAM单元RM1和RM2中写入的数据对应的电势维持在存储节点A和B中。
接着，将字线WL从0V激活为1.5V，并且存储节点A和B的电势经由Acc1和Acc2被传递到位线BL和/BL。也就是说，读取ReRAM单元的数据。图11是示出ReRAM单元中的数据读取操作（数据确定操作）的第三状态的电路图。如图11中所示，响应于字线WL的激活，位线BL和/BL的电势改变。在本情况下，位线BL从0V变成1.5V（H）并且位线/BL维持0V。通过位线的电势变化，已证明，存储节点A已经为H并且在存储节点A侧上的ReRAM单元RM1已处于导通状态。以此方式，能够基于位线BL和/BL中出现的电势，确定（读取）ReRAM单元RM1和RM2中的哪一个已处于导通状态。换言之，当位线BL和/BL的电势是H和L的组合时，已证明，在位线BL侧上的ReRAM单元RM1已处于导通状态，也就是说，恰好在断电之前，存储节点A已处于L状态。相反地，当位线BL和/BL的电势是L和H的组合时，已证明，在位线/BL侧上的ReRAM单元RM2已处于导通状态，也就是说，恰好在断电之前，存储节点B已处于L状态。以此方式，通过读取ReRAM单元RM1和RM2的数据，能够确定恰好在断电之前存储节点A和B的电势状态（ST7）。
接着，将从ReRAM单元RM1和RM2读取的数据写入回存储节点A和B（ST8）。换言之，基于恰好在断电之前存储节点A和B的电势确定（这里，A=L且B=H）的数据被写入回存储节点A和B。图12是示出ReRAM单元的保留的数据到SRAM的写入操作（数据恢复操作）实例的电路图。
如图12中所示，基于恰好在断电之前存储节点A和B的电势确定（这里，A=L且B=H），0V被施加到位线BL并且第三电源电势（3.5V）被施加到位线/BL。具体地，在施加到电源电势节点NVcc的电势是1.5V的通电状态下，[1]在已处于截止状态（OFF）的ReRAM单元（这里，RM2）侧上的位线/BL，换言之，在恰好在断电之前已被保持为“H”的存储节点B侧上的位线/BL，上升为第三电源电势（3.5V）。第三电源电势Vcc3是比第一电源电势Vcc（这里，1.5V）高预定电势（这里，2.0V）的电势，并且是比第二电源电势Vcc2高的电势。另一方面，在已处于导通状态（ON）的ReRAM单元（这里，RM1）侧上的位线BL，换言之，在恰好在断电之前已被保持为“L”的存储节点A侧上的位线BL，被设置成低电势（0V）。此时，字线WL已上升为1.5V。[2]ReRAM单元（这里，RM1）处于导通状态（ON），因此，位线BL的电势（0V）被传递到存储节点A，并且存储节点A的电势从1.5V变成0V（L）。由此，[3]Lo2变成导通状态，因此，[4]存储节点B从0V变成1.5V（H）。以此方式，存储节点A被设置成L，存储节点B被设置成H，并且所保留的数据（也就是说，恰好在断电之前存储节点A和B的电势）被写入回存储节点A和B。
此外，存储节点B的电势（1.5V）被施加到电阻变化层R的第一端（在电极部分E侧上）。另一方面，位线/BL的电势（3.5V）被施加到电阻变化层R的第二端，并且在电阻变化层R中，在施加到第一端的电势较低的状态下产生电阻变化所需的电势差。因此，电阻变化层R变成低电阻状态。因此，[5]ReRAM单元RM2被重新写入并且其状态从截止状态（OFF）转变成导通状态（ON）。因此，数据被写入回SRAM，并且同时，ReRAM单元RM1和RM2两者都变成导通状态（ON），也就是说，两者都被重新设置。在这个时刻之后，SRAM的正常操作成为可能。也就是说，SRAM的正常操作、数据保持、读取、写入等成为可能，并且SRAM将返回到上述的正常操作时间段ST1。
图13A和图13B是示出在重新设置ReRAM单元时所施加的电压的横截面示意图。图13A对应于图12所示的ReRAM单元RM1，并且图13B对应于图12所示的ReRAM单元RM2。
如图13A中所示，因为字线WL（栅电极）是1.5V，所以存储节点A的电势（0V）经由处于导通状态的Acc1施加到ReRAM单元RM1的电阻变化层R的第一端（在电极部分E侧上）。因为位线BL的电势是0V，所以0V被施加到电阻变化层R的第二端。以此方式，在第一端和第二端之间没有产生电势差；因此，没有发生重新写入并且ReRAM单元RM1维持导通状态（ON）。
如图13B中所示，因为字线WL（栅电极）是1.5V，所以存储节点B的电势（1.5V）经由处于导通状态的Acc2施加到ReRAM单元RM2的电阻变化层R的第一端（在电极部分E侧上）。因为位线BL的电势是3.5V，所以3.5V被施加到电阻变化层R的第二端。以此方式，在3.5V被施加到第二端，1.5V被施加到第一端并且施加到第一端的电势较低的状态下，产生电阻变化所需的电势差。因此，电阻变化层R变成低电阻状态。因此，ReRAM单元RM2被重新写入并且其状态从截止状态（OFF）转变成导通状态（ON）。
以此方式，根据本实施例，通过在SRAM中设置ReRAM单元，能够继续存储在处于断电状态（待机状态）的SRAM的触发器单元中保持的数据。相反地，通过使ReRAM单元存储在SRAM的触发器单元中保持的数据，变得容易切断SRAM的电源，从而导致消耗电流的减小。也就是说，因为SRAM是易失性存储器，所以必须继续提供电力，以继续保持数据。然而，当不使用SRAM功能时，例如，当主要操作其它存储器时，能够使所关注的SRAM进入待机状态并且可以实现器件的低功耗。
《器件结构》
接着，参照截面图和平面图，说明根据本实施例的半导体存储器件的结构。
图14至图17是示出根据本实施例的半导体存储器件的存储单元构造的平面图。图18和图19是示出根据本实施例的半导体存储器件的存储单元构造的截面图。图18对应于图14的A-A横截面，并且图19对应于图14的B-B横截面。在平面图中，参照存储单元区MCA，通过重叠每个图，将使每个图中显示的图案的位置关系变得清楚。在本说明书中，为了使图简化，只示出随后将描述的有源区AcP1和AcN1的截面图。然而，与有源区AcP2和AcN2对应的横截面也具有类似结构。
如图18和图19中所示，在半导体衬底1上形成根据本实施例的半导体存储器件（具有内置ReRAM单元的SRAM）的存储单元。元件隔离区ST1布置在半导体衬底1上，并且被元件隔离区ST1划分的区域用作有源区（也称为元件形成区、半导体区）Ac。
图14中示出的利用虚线围绕的大致矩形区域是一个（1位）存储单元区。如图中所示，四个有源区（AcP1、AcN1、AcN2、AcP2）沿着X方向顺序布置。这里，在指示有源区的符号“Ac”上加上标记，以识别各个区域。这些有源区（Ac）之间的区域是元件隔离区（STI）。换言之，如上所述，有源区（Ac）被元件隔离区（STI）分开。
阱（半导体区，nW、pW）布置在有源区（Ac）的半导体衬底1中（参照图18和图19）。换言之，有源区（Ac）对应于阱被暴露的区域。阱（nW、pW）的p型阱pW布置在两个有源区（AcP1、AcP2）各自的下部，并且n型阱nW布置在两个有源区（AcN1、AcN2）相应的下部。
如图14中所示，有源区AcP1具有在Y方向上延伸的线的形式。具体地，线的形式在随后描述的驱动晶体管Dr1的布置部分中具有的X方向宽度比存取晶体管Acc1的布置部分中的X方向宽度更宽。在图14中，线的形式在上部具有更宽的宽度。p型阱pW布置在有源区AcP 1的下部（参照图18）。
有源区AcN1具有矩形的形式，该矩形具有Y方向上的长边（图14）。n型阱nW布置在有源区AcN1的下部（参照图19）。
有源区AcN2具有矩形的形式，该矩形具有Y方向上的长边（图14）。n型阱nW布置在有源区AcN2的下部（参照图19）。
有源区AcP2具有在Y方向上延伸的线的形式。具体地，线的形式在随后描述的驱动晶体管Dr2的布置部分中具有的X方向宽度比在存取晶体管Acc2的布置部分中的X方向宽度更宽。在图14中，线的形式在下部具有更宽的宽度。p型阱pW布置在有源区AcP2的下部（参照图18）。
如图14中所示，在四个有源区（AcP1、AcN1、AcN2、AcP2）上，经由栅极绝缘膜（GO，参照图18、图19等），栅电极（栅极布线）G（G1-G4）在X方向上延伸并跨越每个有源区，因此形成在上述“电路构造”中说明的六个晶体管。在栅电极G两侧上的有源区（Ac）用作晶体管的源-漏区（参照图18、图19等）。
具体地，公共栅电极G1被布置成跨越有源区AcP1和AcN1。因此，Dr1被布置在有源区AcP1上并且Lo1被布置在有源区AcN1上，并且这些栅电极（G）耦合在一起。这个公共栅电极G1延伸到有源区AcN2附近并且通过随后将描述的共用插塞SP1耦合到Lo2的源-漏区（参照图19）。
在有源区AcP1上，栅电极G2平行于上述的公共栅电极G1布置。因此，在有源区AcP1上，布置Acc1并且Dr1的源-漏区和Acc1的源-漏区耦合（公用）。
公共栅电极G3被布置成跨越有源区AcP2和AcN2。因此，Dr2被布置在有源区AcP2上并且Lo2被布置在有源区AcN2上，并且这些栅电极（G）耦合在一起。这个公共栅电极G3延伸到有源区AcN1附近并且通过随后将描述的共用插塞SP1耦合到Lo2的源-漏区。
在有源区AcP2上，栅电极G4平行于上述的公共栅电极G3布置。因此，在有源区AcP2上，布置Acc2并且Dr2的源-漏区和Acc2的源-漏区耦合（公用）。
四个栅电极G1-G4按2×2的方式布置在同一线上（对齐）。具体地，跨越有源区AcP1和AcN1的公共栅电极G1和有源区AcP2上的栅电极G4布置在沿着X方向延伸的同一线上。跨越有源区AcP2和AcN2的公共栅电极G3和有源区AcP1上的栅电极G2布置在沿着X方向延伸的同一线上。
在六个晶体管（Dr1、Acc1、Lo1、Lo2、Acc2、Dr2）的源-漏区域上，布置第一插塞P1（P1a-P1h）（图14）。第一插塞（耦合部）P1是与随后描述的第一层布线M1耦合的插塞。第一插塞P1还布置在四个栅电极（G1-G4）上。因为栅电极G1和G3上的第一插塞P1是构成“共用插塞”的第一插塞，所以它们被指示为如上所述的“SP1”。栅电极G2和G4上的第一插塞P1分别被指示为P1i和P1j。
第一层布线M1布置在第一插塞P1（P1a-P1j，SP1）上（参照图15）。多布线层进一步布置在第一层布线M1上。例如，第二插塞P2和第二层布线M2布置在第一层布线M1上（参照图16），并且第三插塞P3、第三层布线M3等布置在第二层布线M2上（参照图17）。经由这些布线实现第一插塞P1之间的电耦合，并且实现图1所示晶体管之间的电耦合。
在本实施例中，如图15中所示，ReRAM单元RM1和RM2分别布置在第一插塞P1c和P1f上。第一插塞P1c对应于Acc1的一端（源-漏区）。Acc1的另一端耦合到如随后描述的与存储节点A相关的第一层布线M1A。也就是说，ReRAM单元RM1布置在位线BL和Acc1的另一端（源-漏区，具体是随后描述的第二插塞P2ca）之间，Acc1的一端（源-漏区）耦合到存储节点A。
第一插塞P1f对应于Acc2的一端（源-漏区）。Acc2的另一端耦合到如随后描述的与存储节点B相关的第一层布线M1B。也就是说，ReRAM单元RM2布置在位线/BL和Acc2的另一端（源-漏区，具体是随后描述的第二插塞P2fa）之间，Acc2的一端（源-漏区）耦合到存储节点B。
只要实现了图1所示晶体管之间的耦合状态，第一插塞P1之间的具体耦合形式，例如，在第一层布线M1、第二插塞P2、第二层布线M2、第三插塞P3、第三层布线M3等的布局不受限制。下面说明布局的实例。
如图15中所示，第一层布线M1被布置成将在Lo2和Dr2的公共栅电极G3上的共用插塞（共用接触）SP1耦合到在Dr1和Acc1的公共源-漏区上的第一插塞P1b。因为本第一层布线M1可以与图1的存储节点A相关，所以本第一层布线M1被标注为M1A。
第一层布线M1被布置成将Lo1和Dr1的公共栅电极G1上的共用插塞（共用接触）SP1耦合到Dr2和Acc2的公共源-漏区上的第一插塞P1b。因为本第一层布线M1可以与图1的存储节点B相关，所以本第一层布线M1被标注为M1B。
第一层布线（焊盘区）M1布置在第一插塞P1a、P1c、P1d、P1e、P1f、P1h、P1i和P1j中的每一个上。第二插塞P2（P2a、P2c、P2d、P2e、P2f、P2h和两个P2w）布置在每个第一层布线M1上（图15、图16）。
这里，由P2ca和P2cb形成第二插塞P2c，ReRAM单元RM1布置在P2ca和P2cb之间。具体地，第二插塞P2ca布置在位于第一插塞P1c上的第一层布线M1上，并且在第二插塞P2ca上布置形成ReRAM单元RM1的电极部分E和上部电阻变化层R，此外第二插塞P2cb布置在电阻变化层R上（参照图15、图16和图18）。由P2fa和P2fb形成第二插塞P2f，ReRAM单元RM2布置在P2fa和P2fb之间。具体地，第二插塞P2fa布置在位于第一插塞P1f上的第一层布线M1上，并且在第二插塞P2fa上，布置形成ReRAM单元RM2的电极部分E和上部电阻变化层R，此外第二插塞P2fb布置在电阻变化层R上（参照图15和图16）。
如图16中所示，第二层布线M2布置在两个第二插塞P2i和P2j之间，并在X方向上延伸。该第二层布线M2用作字线WL。
第二层布线（焊盘区）M2布置在其它第二插塞P2（P2a、P2cb、P2d、P2e、P2fb、P2h）中的每一个上。
如图17中所示，第三插塞P3（P3a、P3c、P3d、P3e、P3f、P3h）布置在相应的第二层布线M2上。
第三层布线M3布置在与第一插塞P1d和P1e耦合的第三插塞P3d和P3e之间，并在Y方向上延伸。该第三层布线M3用作电源电势线（VccL）。电源电势线（VccL）耦合到电源电势节点NVcc并且被供应有第一、第二和第三电源电势。
第三层布线M3布置在与第一插塞P1a耦合的第三插塞P3a上，并在Y方向上延伸，并且第三层布线M3布置在与第一插塞P1h耦合的第三插塞P3h上，并在Y方向上延伸。这两个第三层布线M3分别用作基准电势线（VssL、地电势线）。
第三层布线M3布置在与第一插塞P1c耦合的第三插塞P3c上，并在Y方向上延伸，并且第三层布线M3布置在与第一插塞P1f耦合的第三插塞P3f上，并在Y方向上延伸。这两个第三层布线M3用作位线（BL和/BL）。
《制造过程》
接着，参照图20至图27中示出的截面图，说明根据本实施例的半导体存储器件的制造过程，并且进一步阐明根据本实施例的半导体存储器件的构造。图20至图27是示出根据本实施例的半导体存储器件的制造过程的截面图。
如图20和图21中所示，元件隔离区STI形成在半导体衬底1中，该半导体衬底1例如是p型单晶硅衬底。有源区（Ac）被元件隔离区STI分开。
例如，可以通过采用STI（浅沟槽隔离）方法形成元件隔离区STI。也就是说，使用光刻技术和蚀刻技术，在半导体衬底1中形成元件隔离区STI。接着，通过采用CVD（化学气相沉积）方法等，在半导体衬底1上形成诸如氧化硅膜的绝缘膜，使其掩埋元件隔离凹槽。此后，通过化学-机械平面化（CMP）艺去除半导体衬底1上形成的不必要的氧化硅膜。因此，可以在氧化硅膜只嵌入在元件隔离凹槽中的情况下形成元件隔离区STI。
接着，在半导体衬底1中形成p型阱pW和n型阱nW。例如，通过采用离子注入方法，将p型杂质引入半导体衬底1，来形成p型阱pW。例如，通过采用离子注入方法，将n型杂质引入半导体衬底1，来形成n型阱nW。在引入杂质的过程中，不用说，通过形成合适的光致抗蚀剂膜（掩膜层）防止由于杂质注入导致在不必要的区域中引入杂质。
接着，在作为在p型阱pW和n型阱nW的暴露区域的有源区（Ac）的主表面上，形成晶体管（Acc1、Dr1、Lo1、Acc2、Dr2、Lo2）中的每一个。
首先，在有源区（Ac）的主表面上，形成栅极绝缘膜GO。可以采用例如氧化硅膜作为栅极绝缘膜GO。例如，通过采用热氧化方法，在有源区（Ac）的表面上形成氧化硅膜。替代地，可以通过采用CVD方法形成氧化硅膜。优选都是采用氮氧化硅膜替代氧化硅膜。另外优选的是通过使用高介电常数膜（高k膜）形成栅极绝缘膜GO。另外优选的是通过使用由下层氧化硅膜和上层高介电常数膜（高k膜）组成的层叠膜来形成栅极绝缘膜GO。
接着，在栅极绝缘膜GO上形成由导体膜组成的栅电极G。可以采用例如多晶硅膜作为栅电极G。例如，通过CVD方法等，在栅极绝缘膜GO上沉积多晶硅膜。接着，将光致抗蚀剂膜形成在多晶硅膜上、曝光和显影，然后，利用该光致抗蚀剂膜作为掩膜蚀刻多晶硅膜，并且形成栅电极G。从光致抗蚀剂膜的形成过程到蚀刻过程可以被称为图案化。优选的是采用金属膜作为栅电极G。另外优选的是通过采用由下层氧化硅膜和上层多晶硅膜组成的层叠膜形成栅电极G。以此方式，优选都是采用使用金属（包括具有金属导电性的化合物）作为栅电极的所谓金属栅极结构。
接着，在栅电极G两侧上的有源区AcP1和AcP2和p型阱pW中形成n型低浓度杂质区EX。通过离子注入方法，通过利用栅电极G作为掩膜将n型杂质引入有源区（AcP1、AcP2、pW），来形成n型低浓度杂质区EX。接着，在栅电极G两侧的有源区AcN1和AcP2和n型阱nW中形成p型低浓度杂质区EX。通过离子注入方法，通过利用栅电极G作为掩膜将p型杂质引入有源区（AcN1、AcN2、nW），来形成p型低浓度杂质区EX。
接着，在栅电极G两侧的侧壁中形成侧壁膜SW。例如，通过CVD方法，在栅电极G上沉积通过由下层氧化硅膜和上侧氮化硅膜组成的层叠膜形成的绝缘膜，然后，通过各向异性蚀刻，在栅电极G的侧壁上形成由绝缘膜制成的侧壁膜SW。
接着，在栅电极G和侧壁膜SW的组合体的两侧的有源区（AcP1、AcP2、pW）中形成n型高浓度杂质区SD。例如，通过采用离子注入方法引入n型杂质，来形成n型高浓度杂质区SD。n型高浓度杂质区SD具有比n型低浓度杂质区EX的杂质浓度高的杂质浓度，并且其被形成为延伸到更深的位置。
接着，在栅电极G和侧壁膜SW的组合体的两侧的有源区（AcN1、AcN2、nW）中形成p型高浓度杂质区SD。例如，通过采用离子注入方法引入p型杂质，来形成p型高浓度杂质区SD。p型高浓度杂质区SD具有比p型低浓度杂质区EX的杂质浓度高的杂质浓度，并且其被形成为延伸到更深的位置。由高浓度杂质区SD和低浓度杂质区EX形成所谓LDD（轻掺杂漏极）结构的源-漏区。
根据以上过程，大致完成形成SRAM存储单元的六个晶体管（Dr1、Acc1、Lo1、Lo2、Acc2、Dr2）。
接着，通过自对准硅化物（Salicide）（自对准的硅化物）技术，在栅电极G和源-漏区（SD）上形成金属硅化物层13。例如，通过在晶体管上形成诸如镍（Ni）膜的金属膜并且对其热处理，在栅电极G和Ni膜的接触区域中以及源-漏区（SD）和Ni膜的接触区域中引起硅化物形成反应。此后，通过去除未反应的Ni膜，形成硅化镍膜。
接着，如图22和图23中所示，在晶体管（Dr1、Acc1、Lo1、Lo2、Acc2、Dr2）中的每一个的源-漏区（SD）和栅电极（G）上，形成第一插塞P1（P1a-P1j，SP1）（参照图14等）。
首先，例如，在晶体管（Dr1、Acc1、Lo1等）中的每一个上，形成由氮化硅膜和氧化硅膜组成的层叠膜作为层间绝缘膜IL1。该氮化硅膜在蚀刻氧化硅膜时起到蚀刻停止层的作用，并且被形成为比氧化硅膜薄的膜。
接着，通过蚀刻层间绝缘膜IL1形成接触孔。在这种情况下，在栅电极G3的一部分中，形成从栅电极G3的顶部延伸到Lo1的源-漏区（SD）的顶部的接触孔。接着，在层间绝缘膜IL1上、包括在接触孔的内部沉积导体膜。可以采用由屏障层（未示出）和金属膜构成的层叠膜作为导体膜，例如，可以采用Ti（钛）膜、TiN（氮化钛）膜或这些膜的层叠膜作为屏障层。例如，可以采用W（钨）膜等作为金属膜。通过采用CMP方法等，去除除了在接触孔中的导体膜之外的所沉积的导体膜，以掩埋接触孔中的导体膜；因此，形成第一插塞P1（P1a-P1j，SP1）。
接着，在插塞P1上形成第一层布线M1。可以通过将诸如Al（铝）膜的导体膜图案化来形成第一层布线M1（参照图15等）。
接着，在第一层布线M1上形成ReRAM单元（RM1、RM2）。具体地，将ReRAM单元RM1经由第二插塞P2ca形成在第一层布线M1上，该第一层布线M1位于形成在Acc1的源-漏区上的第一插塞P1c上。
首先，在第一层布线M1上形成层间绝缘膜IL2。例如，形成由氮化硅膜和氧化硅膜组成的层叠膜作为层间绝缘膜IL2a。接着，通过蚀刻在与第一插塞P1c耦合的第一层布线M1上的层间绝缘膜IL2a，形成接触孔。在接触孔中，通过掩埋导体膜形成第二插塞P2ca，如第一插塞P1的情况。
接着，在层间绝缘膜IL2a上、包括在第二插塞P2ca上沉积导体膜，此外，沉积电阻变化层R的材料，然后将这些层叠膜图案化；因此，在第二插塞P2ca上形成电极部分E和电阻变化层R。例如，可以采用Pt（铂）膜、W（钨）膜等作为电极部分E的材料。可以采用通过如上所述的其电阻通过预定电势差而变化的材料作为电阻变化层R的材料。尽管对材料没有限制，但例如可以采用CuxSiyO、GeO、GeSe等。具体地，CuxSiyO（包含铜和氧化硅的化合物）在大约2-3V的电势差下表现出电阻变化。可以使用包含Cu和SiO2的复合靶，通过溅射工艺，容易地形成CuxSiyO膜；因此，适于采用CuxSiyO用作本实施例的电阻变化层R。优选的是采用例如Ru（钌）作为电极部分E的材料，并且采用由WO（氧化钨）和TiO（氧化钛）组成的层叠膜作为电阻变化层R的材料。在本实施例中，以用于ReRAM的电阻变化层R为例进行说明。然而，如上所述，如果材料表现出电阻通过预定电势差而变化，则还可以采用用于所谓的PRAM（相变RAM、相变存储器）和MRAM（磁阻RAM、磁阻存储器）的材料。以此方式，能够通过在第二插塞P2ca和P2f1上布置ReRAM单元（RM1、RM2）实现占用面积的减小。还能够实现存储单元的高集成度。
接着，如图24和图25中所示，在层间绝缘膜IL2a上、包括在电阻变化层R上形成层间绝缘膜IL2b。例如，形成由氮化硅膜和氧化硅膜组成的层叠膜作为层间绝缘膜IL2b。接着，通过蚀刻层间绝缘膜IL2b，在电阻变化层R上形成接触孔。在该接触孔中，通过掩埋导体膜形成第二插塞P2cb，如第一插塞P1的情况。在上述层间绝缘膜IL2b的蚀刻中，同时蚀刻在层间绝缘膜IL2b下方的层间绝缘膜IL2a；由此，形成穿透这些膜的接触孔。通过也在该接触孔中掩埋导体膜，与第二插塞P2cb同时地形成第二插塞P2（P2a、P2d等）。
接着，如图26和图27中所示，在第二插塞P2上形成第二层布线M2，并且经由第三插塞P3在第二层布线M2上形成第三层布线M3（参照图16、图17等）。例如，通过在层间绝缘膜IL2b上、包括在第二插塞P2上沉积诸如Al膜的导体膜并将其图案化，来形成第二层布线M2。此外，在第二层布线M2上，形成由氮化硅膜和氧化硅膜组成的层叠膜作为层间绝缘膜IL3。接着，通过蚀刻层间绝缘膜IL3，形成接触孔，并且通过将导体膜掩埋在接触孔中，形成第三插塞P3。接着，通过在层间绝缘膜IL3上、包括在第三插塞P3上沉积诸如Al膜的导体膜并将其图案化，形成第二层布线M3。接着，优选的是在第三层布线M3上形成层间绝缘膜IL4等，此外，优选的是形成多层布线。
还优选的是通过第三层布线M3形成第一层布线M1作为嵌入布线（镶嵌布线）。例如，层间绝缘膜IL1形成为用于布线凹槽的第一绝缘膜和用于交叉布线区的第二绝缘膜的层叠结构，并且通过将导体膜掩埋在第一绝缘膜中形成的布线凹槽中，形成镶嵌布线。在第二层布线M2之后的布线中，通过将导体膜同时掩埋在第二绝缘膜中的接触孔和第一绝缘膜中的布线凹槽中（双镶嵌方法），同时可以形成插塞和布线（导体膜）。
根据以上工艺，大致完成图14至图19中所示的根据本实施例的半导体存储器件。
在本实施例中，ReRAM单元RM1和RM2形成在第二层布线M2和第一层布线M1之间。然而，ReRAM单元RM1和RM2的位置不限于这个位置，而是只要其它位置在位线（BL、/BL）和存取晶体管（Acc1、Acc2）的一端（然而，在存储节点A和B的相对侧）之间，则它也是优选的（参照图6等）。例如，ReRAM单元RM1和RM2可以布置在存取晶体管（Acc1、Acc2）的源-漏区（SD）和第一层布线M1之间，或者可以布置在第三层布线M3和第二层布线M2之间。
可以省去电极部分E并且优选地直接在第二插塞P2a上形成电阻变化层R。
不用说，本实施例中说明的诸如1.5V和2.0V的具体电势只是实例并且可以在不脱离主旨的范围内不同地变化。在将SRAM的保留的数据写入ReRAM单元的过程中，优选的是对应于存储节点A和B的电势，将两个ReRAM单元（RM1、RM2）中的任何一个设置成导通状态（ON），并且还优选都是，与将ReRAM单元RM1设置成导通状态的实施例的情况相反，将ReRAM单元RM2设置成导通状态。不用说，在这种情况下，与存储节点A和B对应的数据的写入回操作也适合地变化。
如上所述，已经基于各种实施例具体说明了本发明实现的本发明。然而，不可以过分强调本发明不限于上述实施例，并且它可以在不脱离主旨的范围内不同地变化。
本发明广泛地可应用于半导体存储器件。
Claims (20)
1.一种半导体存储器件，包括：
（a1）第一晶体管，所述第一晶体管耦合在电源节点和第一节点之间；
（a2）第二晶体管，所述第二晶体管耦合在所述第一节点和低电势节点之间；
（a3）第三晶体管，所述第三晶体管耦合在所述电源节点和第二节点之间；
（a4）第四晶体管，所述第四晶体管耦合在所述第二节点和所述低电势节点之间；
（a5）第五晶体管，所述第五晶体管的一端耦合到所述第一节点；
（a6）第六晶体管，所述第六晶体管的一端耦合到所述第二节点；
（b1）第一电阻变化层，所述第一电阻变化层耦合在所述第五晶体管的另一端和第一位线之间；以及
（b2）第二电阻变化层，所述第二电阻变化层耦合在所述第六晶体管的另一端和第二位线之间。
2.根据权利要求1所述的半导体存储器件，
其中，所述第一电阻变化层和所述第二电阻变化层当施加到各个层的两端的电势的电势差大于预定电势时改变它们的电阻。
3.根据权利要求2所述的半导体存储器件，
其中，当所述第一位线的电势高于所述第五晶体管的所述另一端的电势时，在所述电势差大于所述预定电势的情况下，所述第一电阻变化层减小电阻并且变成低电阻状态，并且
其中，当所述第二位线的电势高于所述第六晶体管的所述另一端的电势时，在所述电势差大于所述预定电势的情况下，所述第二电阻变化层减小电阻并且变成低电阻状态。
4.根据权利要求3所述的半导体存储器件，
其中，当所述第一位线的所述电势低于所述第五晶体管的所述另一端的所述电势时，在所述电势差大于所述预定电势的情况下，所述第一电阻变化层增大电阻并且变成高电阻状态，并且
其中，当所述第二位线的所述电势低于所述第六晶体管的所述另一端的所述电势时，在所述电势差大于所述预定电势的情况下，所述第二电阻变化层增大电阻并且变成高电阻状态。
5.根据权利要求4所述的半导体存储器件，
其中，在向所述电源节点施加第一电源时的第一时间段内，所述第一电阻变化层和所述第二电阻变化层处于所述低电阻状态。
6.根据权利要求4所述的半导体存储器件，
其中，在向所述电源节点施加第一电源时的第一时间段内，所述第一电阻变化层和所述第二电阻变化层处于所述低电阻状态，
其中，所述第一节点和所述第二节点的电势能够被分别读取到所述第一位线和所述第二位线，并且
其中，所述第一节点和所述第二节点的电势能够分别经由所述第一位线和所述第二位线被重写。
7.根据权利要求5所述的半导体存储器件，
其中，响应于所述第一时间段的结束，所述第一电阻变化层和所述第二电阻变化层中的一个被设置成高电阻状态。
8.根据权利要求7所述的半导体存储器件，
其中，所述预定电势高于所述第一电源的电势。
9.根据权利要求8所述的半导体存储器件，
其中，响应于所述第一时间段的结束，当所述第一节点的所述电势是第一电平并且所述第二节点的所述电势是高于所述第一电平的第二电平时，所述第二电阻变化层被设置成高电阻状态。
10.根据权利要求9所述的半导体存储器件，
其中，通过使所述第六晶体管的所述另一端的所述电势高于所述第二位线的所述电势，在所述电势差高于所述预定电势的情况下，所述第二电阻变化层被设置成高电阻状态。
11.根据权利要求10所述的半导体存储器件，
其中，经由所述第一晶体管，所述第六晶体管的所述另一端被提供有第二电势，所述第二电势被施加到所述电源节点并且高于所述第一电源的所述电势。
12.根据权利要求5所述的半导体存储器件，
其中，在向所述电源节点施加低于所述第一电源的电势时的第二时间段内，通过写入操作存储指示所述第一时间段结束时所述第一节点和所述第二节点的电势状态的数据，所述写入操作将所述第一电阻变化层和所述第二电阻变化层中的一个设置成高电阻状态。
13.根据权利要求12所述的半导体存储器件，
其中，在所述第二时间段之后的第三时间段中，通过检测所述第一电阻变化层和所述第二电阻变化层的所述低电阻状态和所述高电阻状态中的一个，来确定所述数据。
14.根据权利要求13所述的半导体存储器件，
其中，基于确定结果，向与所述第一节点和所述第二节点之中被确定为处于高电势的节点耦合的位线施加第三电源，所述第三电源比所述第一电源高所述预定电势，并且所述第一电阻变化层和所述第二电阻变化层中的、位于所述节点侧的一个被设置成低电阻状态并且所述节点被设置成高电势。
15.一种半导体存储器件，包括：
（a1）第一晶体管，所述第一晶体管耦合在电源节点和第一节点之间；
（a2）第二晶体管，所述第二晶体管耦合在所述第一节点和低电势节点之间；
（a3）第三晶体管，所述第三晶体管耦合在所述电源节点和第二节点之间；
（a4）第四晶体管，所述第四晶体管耦合在所述第二节点和所述低电势节点之间；
（a5）第五晶体管，所述第五晶体管的一端耦合到所述第一节点；
（a6）第六晶体管，所述第六晶体管的一端耦合到所述第二节点；
（b1）第一电阻变化层，所述第一电阻变化层耦合在所述第五晶体管的另一端和第一位线之间；以及
（b2）第二电阻变化层，所述第二电阻变化层耦合在所述第六晶体管的另一端和第二位线之间，
其中，所述第一电阻变化层布置在所述第五晶体管的源-漏区上的第一连接部上，并且
其中，所述第一位线布置在所述第一电阻变化层上方。
16.根据权利要求15所述的半导体存储器件，
其中，所述第二电阻变化层布置在所述第六晶体管的源-漏区上的第二连接部上，并且
其中，所述第二位线布置在所述第二电阻变化层上。
17.根据权利要求16所述的半导体存储器件，
其中，所述第一电阻变化层和所述第二电阻变化层当施加到各个层的两端的电势的电势差大于预定电势时改变它们的电阻。
18.根据权利要求17所述的半导体存储器件，
其中，当所述第一位线的电势高于所述第五晶体管的所述另一端的电势时，在所述电势差大于所述预定电势的情况下，所述第一电阻变化层减小电阻并且变成低电阻状态，并且当所述第一位线的所述电势低于所述第五晶体管的所述另一端的所述电势时，在所述电势差大于所述预定电势的情况下，所述第一电阻变化层增大电阻并且变成高电阻状态。
19.根据权利要求18所述的半导体存储器件，
其中，当所述第二位线的电势高于所述第六晶体管的所述另一端的电势时，在所述电势差大于所述预定电势的情况下，所述第二电阻变化层减小电阻并且变成低电阻状态，并且当所述第二位线的所述电势低于所述第六晶体管的所述另一端的所述电势时，在所述电势差大于所述预定电势的情况下，所述第二电阻变化层增大电阻并且变成高电阻状态。
20.根据权利要求15所述的半导体存储器件，
其中，所述第一电阻变化层和所述第二电阻变化层具有CuxSiyO。
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