CN113342253A - 混合型存储器 - Google Patents

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廖昱程
刘峻志
邱青松
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Quanxin Technology Co ltd
Jiangsu Advanced Memory Technology Co Ltd
Jiangsu Advanced Memory Semiconductor Co Ltd
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Abstract

本发明公开了一种混合型存储器，包含存储器阵列、字符线解码器、中介电路以及读写电路，其中字符线解码器电性耦接存储器阵列，中介电路电性耦接存储器阵列，且读写电路电性耦接中介电路。存储器阵列包含多个混合型存储器单元。每个混合型存储器单元包含读写元件组、储存电路以及选择电路。读写元件组电性耦接于一字符线与两位线。字符线控制读写元件组的导通或断开，两位线分别传送两个数据信号。储存电路用于依据读取驱动信号产生两个读取回应信号。选择电路电性耦接于储存电路，且用于依据选择电压控制储存电路呈现易失性或非易失性存储模式。

Description

混合型存储器
技术领域
本发明关于一种存储器，特别关于一种混合型存储器。
背景技术
静态随机存取存储器(Static random access memory，SRAM)是随机存取存储器的一种，所谓的静态是指只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器(Dynamic random access memory，DRAM)所储存的数据则会周期性的更新。SRAM相较于DRAM，具有快速、低功耗等优势。然而，当电力供应停止时，无论是SRAM或是DRAM，其所储存的数据便会消失，因而被称为易失性存储器(Volatile memory)。
发明内容
鉴于上述，本发明提供一种混合型存储器。
依据本发明一实施例的混合型存储器，包含存储器阵列、字符线解码器、中介电路以及读写电路，其中字符线解码器电性耦接存储器阵列，中介电路电性耦接存储器阵列，且读写电路电性耦接中介电路。存储器阵列包含多个混合型存储器单元。每个混合型存储器单元包含读写元件组、储存电路以及选择电路。读写元件组电性耦接于一字符线与两位线，其中字符线控制读写元件组的导通或断开，两位线分别传送两个数据信号。储存电路用于依据一读取驱动信号产生两个读取回应信号。选择电路电性耦接于储存电路，且用于依据一选择电压控制储存电路呈现易失性存储模式或非易失性存储模式。
借由上述结构，本案所公开的混合型存储器包含由多个混合型存储器单元组成的阵列，每一混合型存储器单元可以依据所需而设定为易失性存储模式或非易失性存储模式，具有高适应性。借由调整对应于各混合型存储器单元的选择电压的设定，混合型存储器可以搭配对于储存模式有不同需求的多种运算装置或其他电子装置，而无需更改存储器的电路设计，进而降低开发成本。
以上关于本公开内容的说明及以下实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的权利要求更进一步的解释。
附图说明
图1是依据本发明一实施例所绘示的混合型存储器单元的电路示意图。
图2是依据本发明一实施例所绘示的混合型存储器单元的电性耦接端点的示意图。
图3依据本发明一实施例所绘示的混合型存储器单元的易失性存储模式的等效电路示意图。
图4依据本发明一实施例所绘示的混合型存储器单元的非易失性存储模式的等效电路示意图。
图5是依据本发明另一实施例所绘示的混合型存储器单元的电路示意图。
图6是依据本发明一实施例所绘示的混合型存储器的方框示意图。
图7是依据本发明一实施例所绘示的混合型存储器的部分电路示意图。
图8是依据本发明另一实施例所绘示的混合型存储器的方框示意图。
图9是依据本发明另一实施例所绘示的混合型存储器的参考单元的电路示意图。
附图标记说明：
1、1’ 混合型存储器
11、11’ 混合型存储器单元
13 中介电路
15 读写电路
17 字符线解码器
19 参考单元
21 参考字符线解码器
111 储存电路
113 选择电路
115 读写元件组
117 控制器
131 第一端
132 第二端
133 第三端
134 第四端
135 第五端
136 第六端
151 比较器
153 参考信号提供电路
155 控制电路
1511 第一输入端
1512 第二输入端
1513 输出端
R1 第一可变电阻
R2 第二可变电阻
M1 第一晶体管
M2 第二晶体管
M3 第三晶体管
M4 第四晶体管
M5 第五晶体管
M6 第六晶体管
BL1 第一位线
BL2 第二位线
BLG 位线组
BLR 参考位线
WL 字符线
WLR 参考字符线
VC 控制电压
VSL 选择电压
n11～n61 第一端
n12～n62 第二端
n13～n63 控制端
SW1 第一开关
SW2 第二开关
SW3 第三开关
SW4 第四开关
SWR 开关元件
Rref 参考可变电阻
V1 第一电压
V2 第二电压
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求书及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范围。
本发明提出一种混合型存储器单元(Mixed-Mode Memory cell)，可以操作于多种储存模式，包含易失性存储模式及非易失性存储模式。请参考图1及图2，图1为依据本发明一实施例所绘示的混合型存储器单元1的电路示意图，图2则示例性地绘示混合型存储器单元1的多个电性耦接端点。
混合型存储器单元1包含储存电路111、选择电路113及读写元件组115。储存电路111可以依据内部元件的电性耦接状况呈现易失性存储模式或非易失性存储模式，即可以暂时性地或持久性地储存数据，其中内部元件的组成及耦接关系将于后描述。于易失性存储模式下，当供应给混合型储存单元1的电源中断时，储存电路111原储存的数据便会消失；而于非易失性存储模式下，当供应给混合型储存单元1的电源中断时，储存电路111所储存的数据不会消失。选择电路113电性耦接于储存电路111，用于依据选择电压VSL控制前述储存电路111的内部元件的电性耦接状况，以控制储存电路111呈现易失性存储模式或非易失性存储模式。读写元件组115电性耦接于储存电路111及选择电路113，用于受控于字符线WL以传送来自两个位线(后称第一位线BL1及第二位线BL2)的两个写入信号至储存电路111，储存电路111便可以如上所述地受选择电路113控制而以易失性存储模式或非易失性存储模式以储存来自第一及第二位线BL1及BL2的写入信号。
进一步来说明各电路所包含的元件，如图1所示，储存电路111包含两个可变电阻，后称第一可变电阻R1及第二可变电阻R2，且包含两个晶体管，后称第一晶体管M1及第二晶体管M2。其中，第一及第二可变电阻R1及R2作为上拉(Pull-up)元件，第一晶体管M1及第二晶体管M2则作为下拉(Pull-down)元件。特别来说，第一及第二可变电阻R1及R2各可以包含相变化元件或阻变式元件。其中，相变化元件可以由相变材料(Phase change material，PCM)以及导电材料(例如金属)组成，两者在结构上位置相近，当高电流通过导电材料时，导电材料会因此升温而加热相变材料，相变材料的相态便可随之调整。当相变材料呈非结晶状态时，电阻的阻值会高于相变材料呈结晶状态时的阻值。第一及第二晶体管M1及M2则可以为金氧半场效晶体管，特别是N型金氧半场效晶体管(NMOS)。而阻变式元件则例如为一般组成可变电阻式存储器(Resistive random-access memory，RRAM)的元件。
选择电路113包含第三晶体管M3及第四晶体管M4，其中，第三及第四晶体管M3及M4可以为金氧半场效晶体管，本发明并不限制其为N型或P型。如前所述，选择电路113可以依据选择电压VSL来控制储存电路111的内部元件的电性耦接状况。进一步来说，选择电路113可以依据选择电压VSL控制储存电路111的第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况为导通或是不导通。读写元件组115则包含第五晶体管M5及第六晶体管M6，受控于字符线WL以分别传送来自第一及第二位线BL1及BL2的写入信号。其中，第五及六四晶体管M5及M6可以为金氧半场效晶体管，特别是N型金氧半场效晶体管(NMOS)。
如图1及图2所示，各电阻皆具有两端，且各晶体管皆具有三端。为了方便说明，图2绘示第一晶体管M1的三端分别为第一端n11、第二端n12及控制端n13；第二晶体管M2的三端分别为第一端n21、第二端n22及控制端n23；第三晶体管M3的三端分别为第一端n31、第二端n32及控制端n33；第四晶体管M4的三端分别为第一端n41、第二端n42及控制端n43；第五晶体管M5的三端分别为第一端n51、第二端n52及控制端n53；且第六晶体管M6的三端分别为第一端n61、第二端n62及控制端n63。
以下更基于图2进一步说明储存电路111的内部元件的电性耦接关系，如图所示，储存电路111的第一可变电阻R1的两端分别用于接收一控制电压VC以及电性耦接于第二晶体管M2的控制端n23；第二可变电阻R2的两端则分别用于接收所述控制电压VC以及电性耦接于第一晶体管M1的控制端n13。其中，第一可变电阻R1及第二可变电阻R2可以各自电性耦接于两个能够提供控制电压VC的电压源，或是电性耦接于同一电压源，本发明不予限制。另，第一及第二晶体管M1及M2的第二端n12及n22接地。
再来进一步说明储存电路111与选择电路113之间的电性耦接关系。选择电路113的第三晶体管M3的第一端n31电性耦接于储存电路111的第一可变电阻R1的一端以及第二晶体管M2的控制端n23；选择电路113的第三晶体管M3的第二端n32耦接于储存电路111的第一晶体管M1的第一端n11；选择电路113的第三晶体管M3的控制端n33则用于接收选择电压VSL。对称于第三晶体管M3与储存电路111中的元件的耦接关系，选择电路113的第四晶体管M4的第一端n41电性耦接于储存电路111的第二可变电阻R2的一端以及第一晶体管M1的控制端n13；选择电路113的第四晶体管M4的第二端n42耦接于储存电路111的第二晶体管M2的第一端n21；选择电路113的第四晶体管M4的控制端n43亦用于接收选择电压VSL。其中，第三晶体管M3的控制端n33及第四晶体管M4的控制端n43可以各自电性耦接于两个能够提供选择电压VSL的电压源，或是电性耦接于同一电压源，本发明不予限制。电压源可以依据使用者的选择而被驱动，或是混合型存储器单元1可以还包含微处理器或微控制器以依据预设的选择来驱动电压源提供选择电压VSL。
借由上述耦接关系，当选择电压VSL使得第三及第四晶体管M3及M4导通时，第三及第四晶体管M3及M4便可使第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况为导通，使储存电路111呈易失性存储模式；而当选择电压VSL使得第三及第四晶体管M3及M4呈截止时，第三及第四晶体管M3及M4便使得第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况为不导通，使储存电路111呈非易失性存储模式。其中，使得第三及第四晶体管M3及M4为导通或截止的选择电压VSL的电压值是本发明所属领域技术人员依据第三及第四晶体管M3及M4的类型所能设计，于此不予赘述。
接着，进一步说明读写元件组115与其他电路的关系，如图所示，读写元件组115的第五晶体管M5的第一端n51电性耦接于选择电路113的第三晶体管M3的第一端n31，也就是说，第五晶体管M5的第一端n51亦电性耦接于储存电路111的第一可变电阻R1。第五晶体管M5的第二端n52则用于电性耦接于第一位线BL1，且控制端n53用于电性耦接于字符线WL。对称地，读写元件组115的第六晶体管M6的第一端n61电性耦接于选择电路113的第四晶体管M3的第一端n41，也就是说，第六晶体管M6的第一端n61亦电性耦接于储存电路111的第一可变电阻R1。第六晶体管M6的第二端n62则用于电性耦接于第二位线BL2，且控制端n63用于电性耦接于字符线WL。当字符线WL所提供的电压使得第五及第六晶体管M5及M6导通时，第五晶体管M5便可以传送来自第一位线BL1的写入信号，且第六晶体管M6可以传送来自第二位线BL2的写入信号，其中，使得第五及第六晶体管M5及M6导通的电压值是本发明所属领域技术人员依据第五及第六晶体管M5及M6的类型所能设计，于此不予赘述。
上述的第五及第六晶体管M5及M6传送写入信号的对象是依据选择电压VSL而定，进一步来说，是依据第三及第四晶体管M3及M4的导通与否而定。请参考图1、图3及图4，其中图3及图4分别是依据本发明一实施例所绘示的混合型存储器单元1的易失性存储模式及非易失性存储模式的等效电路示意图。于图3所示的易失性存储模式的实施情境中，选择电路113的第三及第四晶体管M3及M4依据选择电压VSL导通，因此第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况可等效为以导线彼此电性耦接。图3所示的等效电路类似于易失性存储器──静态随机存取存储器(Static random access memory，SRAM)的电路，于此实施情境中，混合型存储器单元1的写入及读取操作皆同理于SRAM，因此不予赘述。
于图4所示的非易失性存储模式的实施情境中，选择电路113的第三及第四晶体管M4及M5依据选择电压VSL而截止，使得第一及二晶体管M1及M2亦截止。于此实施情境中，混合型储存单元可以使用第一及第二可变电阻R1及R2来共同储存一个位，亦可使第一及第二可变电阻R1及R2分别储存两个位。进一步来说，于共同储存一个位的例子中，第一及第二位线BL1及BL2可以分别作为互补位线(BLB)及位线(BL)，所传送的写入信号为一组互补信号，包含重置信号Vreset及设定信号Vset。如前所述，第一及第二可变电阻R1及R2包含相变材料，可以依据所承载的电压或电流波形呈结晶或非结晶状态，以具有相对低阻值或相对高电阻值。举例来说，重置信号Vreset可以是一种具有高振幅且持续时间短的电压或电流波形，此种电压或电流波形可以使得相变材料呈非结晶状态而使对应的电阻具有相对高阻值；而设定信号Vset则可以是一种振幅较重置信号Vreset低且持续时间较长的电压或电流波形，此种电压或电流波形可以使得相变材料呈结晶状态而使对应的电阻具有相对低阻值。
于此例子中，可以假设当第一可变电阻R1具有相对低电阻且第二可变电阻R2具有相对高电阻时表示位0，反之则表示位1。因此，当欲写入位0时，可以通过第一位线BL1传送设定信号Vset至第一可变电阻R1并通过第二位线BL2传送重置信号Vreset至第二可变电阻R2；而当欲写入位1时，则可以通过第一位线BL1传送重置信号Vreset至第一可变电阻R1并通过第二位线BL2传送设定信号Vset至第二可变电阻R2。于读取阶段，可以于第一及第二位线BL1及BL2施予一读取驱动信号例如定电压，并量测两线电流值以作为两个读取回应信号，再依据两线的电流值的大小关系判断第一及第二可变电阻R1及R2的阻值高低，以判断所储存的位。或者，上述读取驱动信号可以为定电流，于第一及第二位线BL1及BL2施予定电流并量测两线电压值以作为两个读取回应信号，再依据两线的电压值的大小关系判断第一及第二可变电阻R1及R2的阻值高低，以判断所储存的位。
而于分别储存两个位的例子中，第一可变电阻R1及第二可变电阻R2为独立的储存元件。于此例子中，可以假设当可变电阻具有相对低电阻时表示位0，反之则表示位1。通过第一位线BL1传送设定信号Vset至第一可变电阻R1可以使第一可变电阻R1储存位0，而通过第一位线BL1传送重置信号Vreset至第一可变电阻R1可以使第一可变电阻R1储存位1，第二可变电阻R2的写入操作同理。于读取阶段，可以分别于第一及第二位线BL1及BL2施予定电压并量测电流值，并依据所量测的电流值与一参考电流的大小关系来判断第一及第二可变电阻R1及R2分别储存位0或1。或者分别于第一及第二位线BL1及BL2施予定电流并量测电压值，并依据所量测的电压值与一参考电压的大小关系来判断第一及第二可变电阻R1及R2分别储存位0或1。
借由上述以电压或电流波形编程第一及第二可变电阻R1及R2的阻值的方式，即便供应电源中断，第一及第二可变电阻R1及R2仍可维持断电前的状态，因此可作为非易失性的储存元件。特别来说，第一及第二位线BL1及BL2可以受控于一读写控制电路(未绘示)。读写控制电路可以执行上述的提供写入信号或提供读取信号的操作，亦可以执行储存的位的判断。
本发明亦提出一种混合型存储器单元，除了上列实施例所述的电路架构，还包含一控制器。请一并参考图1及图5，其中图5是依据本发明另一实施例所绘示的混合型存储器单元1’的电路示意图。如图1及图5所示，混合型存储器单元1’具有同于混合型存储器单元1的电子元件及电性耦接关系，因此各电子元件组成的电路及功能操作于此不再赘述。除了混合型存储器单元1的电子元件及电性耦接关系，混合型存储器单元1’还包含了控制器117。控制器117电性耦接于储存电路111及选择电路113，且用于侦测选择电压VSL，并依据选择电压VSL选择性地调控控制电压VC的电压值。其中，控制器117可以电性耦接于储存电路111的第一及的第二可变电阻R1及R2与提供控制电压VC的电压源之间的控制电路，或可以包含提供控制电压VC的电压源的装置，本发明不予限制。
当选择电压VSL使选择电路113的第三及第四晶体管M3及M4导通而使储存电路111呈现易失性存储模式时，控制器117便会使控制电压VC具有一第一电压值；而当选择电压VSL使选择电路113的第三及第四晶体管M3及M4截止而使储存电路111呈现非易失性存储模式时，控制器117便会使控制电压VC具有一第二电压值。其中，第一电压值的绝对值大于第二电压值的绝对值。举例来说，当储存电路111呈现易失性存储模式时，控制器117可以使控制电压VC为工作电压(VDD)。而当储存电路111呈现非易失性存储模式时，控制器117可以使控制电压VC为零，也就是使储存电路111的第一及第二可变电阻R1及R2接地；或者当储存电路111呈现非易失性存储模式时，控制器117可以使控制电压VC为工作电压(VDD)或者其他电压值。相较于在非易失性存储模式下以工作电压(VDD)作为控制电压VC的实施例，于在非易失性存储模式下使控制电压VC为零的实施例中，写入信号(前述的重置信号Vreset及设定信号Vset)的波形设计难度较低。
本发明亦提出一种混合型存储器(Mixed-Mode Memory)，包含由上列实施例所述的混合型存储器单元11或11’所组成的阵列。请参考图6，图6是依据本发明一实施例所绘示的混合型存储器1的方框示意图。如图6所示，混合型存储器1包含多条字符线WL、多个位线组BLG、多个混合型存储器单元11所组成的阵列、中介电路13、读写电路15及字符线解码器17。每一混合型存储器单元11电性耦接于一条字符线WL以及一组位线组BLG，其中每一位线组BLG包含两个位线(后称为第一位线BL1及第二位线BL2)。进一步来说，混合型存储器1可以包含m条字符线WL、n个位线组BLG以及由m×n个混合型存储器单元组成的存储器阵列，其中m及n皆为自然数。于此要特别说明的是，图6示例性地绘示混合型存储器1所包含的存储器单元阵列是由混合型存储器单元11组成，并以方框表示，然而混合型存储器1所包含的存储器单元阵列亦可由混合型存储器单元11’组成亦可一部分由混合型存储器单元11组成，另一部分则由混合型存储器单元11’组成，而混合型存储器单元11或11’的详细电路及操作则如前列图1～图5对应的实施例所述，于此不再赘述。
如前列实施例所述，混合型存储器单元11会依据选择电压呈现易失性存储模式或非易失性存储模式。借由调整施予混合型存储器1中的各混合型存储器单元11的选择电压，可以使部分混合型存储器单元11呈现易失性存储模式，并使部分混合型存储器单元11呈非易失性存储模式。因此，混合型存储器1可以搭配对于储存模式有不同需求的多种运算装置或其他电子装置，而无需更改存储器的电路设计，进而降低开发成本。
请继续参考图6，如图6所示，字符线WL电性耦接于字符线解码器17，字符线WL用于传递来自字符线解码器17的控制信号，以控制所耦接的混合型存储器单元11是否能进行读写操作。位线组BLG中的第一位线BL1及第二位线BL2电性耦接于中介电路13，且中介电路13电性耦接于读写电路15。借此，位线组BLG中的第一位线BL1及第二位线BL2可以通过中介电路13从读写电路15接收两个写入信号，或是通过中介电路13将混合型存储器单元11依据读取驱动信号所产生的读取回应信号传送至读写电路15。换句话说，中介电路13可以作为将来自读写电路15的写入信号传送至位线组BLG或将来自位线组BLG的读取回应信号传送至读写电路15的媒介。
中介电路13包含位线解码器，其中位线解码器的功能操作为本领域技术人员所知，于此不予赘述。另外，中介电路13可以还包含调整器，设置于位线组BLG与位线解码器之间，用于调整来自读写电路15的写入信号，再将经调整的写入信号传送至位线组BLG，或者调整来自位线组BLG的读取回应信号，再将经调整的读取回应信号传送至读写电路15。进一步说明中介电路13与读写电路15之间的耦接关系，如图6所示，中介电路13包含彼此对应的第一端131与第二端132，且包含彼此对应的第三端133及第四端134，其中，第一端131电性耦接于第一位线BL1，第三端133电性耦接于第二位线BL2，第二端132及第四端134则电性耦接于读写电路15。于此要特别说明的是，图6示例性地绘示中介电路13的第二端132及第四端134皆电性耦接于读写电路15，然而，中介电路13亦可仅通过第二端132或第四端134电性耦接于读写电路15。
上述中介电路13的第一端131与第二端132之间的对应关系，是指第二端132所输出的信号关联于第一端131所接收的信号，且第二端132所接收的信号关联于第一端131所输出的信号。举例来说，当中介电路13的第一端131接收来自第一位线BL1的读取回应信号时，则中介电路13的第二端132会将通过中介电路13的读取回应信号(若中介电路13包含调整器则是经调整的读取回应信号)传送到读写电路15；当中介电路13的第二端132接收来自读写电路15的写入信号时，则中介电路13的第一端131会将通过中介电路13的写入信号(若中介电路13包含调整器则是经调整的写入信号)传送到第一位线BL1。中介电路13的第三端133与第四端134之间的对应关系亦同理而不再赘述。
读写电路15具有写入模式及读取模式，可以依外部指令或是预设指令切换于写入模式与读取模式之间。于写入模式中，读写电路15可以依外部指令(例如使用者输入的指令)产生写入信号，或是从外部接收写入信号，再通过中介电路13传送至第一位线BL1及第二位线BL2，以使混合型储存单元11依据写入信号储存一位或两位，详细的储存方式如前列实施例所述，于此不再赘述。而于读取模式中，读写电路15可以通过中介电路13于第一及第二位线BL1及BL2施予定电压(读取驱动信号)并从中介电路13取得两线的电流值(读取回应信号)，或者可以通过中介电路13于第一及第二位线BL1及BL2施予定电流(读取驱动信号)并从中介电路13取得两线的电压值(读取回应信号)，以判断混合型存储器单元11所储存的位。
如前所述，混合型存储器单元11于非易失性存储模式中，可以被写入一位或两位。对应地，读写电路15的读取模式可以具有一位判断模式及两位判断模式。于一位判断模式中，读写电路15依据所取得的两个读取回应信号判断一位；而于两位判断模式中，读写电路15依据所取得的两个读取回应信号以及一参考信号来判断两个位。于施予定电压以取得位线的电流值的实施方式中，假设第一或第二可变电阻R1或R2在具有相对高电阻且被施予所述定电压时会具有第一电流值，且第一或第二可变电阻R1或R2在具有相对低电阻且被施予所述定电压时会具有第二电流值，则参考信号的电流值设定为界于第一电流值与第二电流值之间。而于施予定电流以取得位线的电压值的实施方式中，假设第一或第二可变电阻R1或R2在具有相对高电阻且被施予所述定电流时会具有第一电压值，且第一或第二可变电阻R1或R2在具有相对低电阻且被施予所述定电流时会具有第二电压值，则参考信号的电压值设定为界于第一电压值与第二电压值之间。
读写电路15可以包含处理器、写入电路及读取电路，其中处理器电性耦接于写入电路及读取电路。处理器例如为中央处理器、微控制器、可编程逻辑控制器等，可以依据外部指令(例如使用者输入的指令)或是内部预设的指令致能写入电路或读取电路。写入电路用于执行上述的写入模式，详细电路组成可由本发明所属领域工作人员依所需而设计，于此不予赘述。至于读取电路，本发明提出特殊的电路组成以执行上述的一位判断模式或两位判断模式。
请一并参考图1、图6及图7，其中图7是依据本发明一实施例所绘示的混合型存储器的部分电路示意图。图7示例性地绘示图6的读写电路15的读取电路的电路组成，以及其与中介电路13之间的耦接关系。如图7所示，读写电路15包含比较器151、参考信号提供电路153及控制电路155，其中控制电路155设置于比较器151、参考信号提供电路153与中介电路13之间。比较器151具有第一输入端1511、第二输入端1512及输出端1513。比较器151例如包含感测放大器(Sense amplifier，SA)，用于比较第一输入端1511及第二输入端1512所接收的信号，以产生比较结果并通过输出端1513输出。其中，比较器151的第一输入端1511及第二输入端1512与其他电路的电性耦接关系受控于控制电路155，详细的控制方法将于后描述。比较器151的输出端1513则可以耦接于一存储器以储存比较结果，可以耦接于一使用者界面以呈现比较结果，或可以耦接于前述的读写电路15的处理器以进一步地处理比较结果，本发明不予限制。参考信号提供电路153可以包含电流源以提供参考电流，或包含电压源以提供参考电压。
控制电路155用于控制比较器151的第一输入端1511及第二输入端1512的电性耦接状况。于一位判断模式中，控制电路155控制比较器的第一输入端1511及第二输入端1512分别取得通过中介电路13的两个读取回应信号；于两位判断模式中，控制电路155则控制该比较器151的第一输入端1511取得通过中介电路13的两个读出电流信号中的一个且控制比较器151的第二输入端1512取得参考电流信号；或者，控制比较器151的第一输入端1511取得参考电流信号且使比较器151的第二输入端1512取得通过中介电路的两个读出电流信号中的另一个。
进一步来说，控制电路155可以包含第一开关SW1、第二开关SW2、第三开关SW3及第四开关SW4。第一开关SW1设置于中介电路13的第二端132与比较器151的第一输入端1511之间，用于导通或断开中介电路13的第二端132与比较器151的第一输入端1511；第二开关SW2设置于中介电路13的第四端134与比较器151的第二输入端1512之间，用于导通或断开中介电路13的第四端134与比较器151的第二输入端1512；第三开关SW3设置于参考信号提供电路153与比较器151的第一输入端1511之间，用于导通或断开参考信号提供电路153与比较器151的第一输入端1511；第四开关SW4则设置于参考信号提供电路153与比较器151的第二输入端1512之间，用于导通或断开参考信号提供电路153与比较器151的第二输入端1512。
于一位判断模式中，第一开关SW1及第二开关SW2导通，第三开关SW3及第四开关SW4则断开，比较器151的第一输入端1511通过中介电路13的第二端132取得来自第一位线BL1的读取回应信号(对应于混合型存储器单元11的第一可变电阻R1)，且比较器151的第二输入端1512通过中介电路13的第四端134取得来自第二位线BL2的读取回应信号(对应于混合型存储器单元11的第二可变电阻R2)。比较器151可以比较所取得的两个读取回应信号的电流值或电压值大小，并输出对应于混合型存储器单元11的第一及第二可变电阻R1及R2所储存的位比较结果。
两位判断模式则可分别判断第一可变电阻R1所储存的位以及第二可变电阻R2所储存的位。于判断第一可变电阻R1所储存的位时，第一开关SW1及第四开关SW4导通，且第二开关SW2及第三开关SW3断开，比较器151的第一输入端1511通过中介电路13的第二端132取得来自第一位线BL1的读取回应信号，且比较器151的第二输入端1512从参考信号提供电路153取得参考信号。比较器151比较所取得的读取回应信号与参考信号的电流值或电压值大小，并输出对应于混合型存储器单元11的第一可变电阻R1所储存的位的比较结果。于判断第二可变电阻R2所储存的位时，第一开关SW1及第四开关SW4断开，且第二开关SW2及第三开关SW3导通，比较器151的第一输入端1511从参考信号提供电路153取得参考信号，且比较器151的第二输入端1512通过中介电路13的第二端132取得来自第二位线BL2的读取回应信号。比较器151比较所取得的读取回应信号与参考信号的电流值或电压值大小，并输出对应于混合型存储器单元11的第二可变电阻R2所储存的位的比较结果。
于上述实施例中，混合型存储器1的读写电路15的参考信号提供电路153是以电流源或电压源实现，所提供的参考信号具有固定电流值或固定电压值。本发明另亦提出一种混合型存储器，其参考信号提供电路可以耦接于一可变电阻，且此参考信号提供电路所提供的参考信号的电流值或电压值可以对应可变电阻的变化而改变。进一步来说，请参考图6、图7及图8，图8是依据本发明另一实施例所绘示的混合型存储器1’的方框示意图。图8所示的混合型存储器1’大致相同于图6所示的混合型存储器1。于此要特别说明的是，为了方便呈现混合型存储器1’相较于混合型存储器1所还包含的元件，图8仅示例性地绘示一条字符线WL、一组位线组BLG及一个混合型存储器单元11，然而实际上混合型存储器1’包含多条字符线WL、多个位线组BLG、多个混合型存储器单元11所组成的阵列、中介电路13、读写电路15及字符线解码器17。每一混合型存储器单元11电性耦接于一条字符线WL以及一组位线组BLG，其中每一位线组BLG各包含第一位线BL1及第二位线BL2。进一步来说，混合型存储器1’可以包含m条字符线、n个位线组以及由m×n个混合型存储器单元组成的存储器阵列，其中m及n皆为自然数。混合型存储器1’所包含的字符线WL、混合型存储器单元11、中介电路13、读写电路15及字符线解码器17所具有的功能操作以及彼此间的耦接关系皆同于前列多个实施例所述的混合型存储器1，于此不再赘述。
相较于图6的混合型存储器1，图8的混合型存储器1’还包含了参考字符线WLR、多条参考位线BLR、多个参考单元19及参考字符线解码器21。于此要特别说明的是，为了方便描述操作，图8仅示例性地绘示一个参考单元19及一条参考位线BLR，然而实际上参考单元19及参考位线BLR各自的数量可以相同于一列混合型存储器单元11的数量。以m×n个混合型存储器单元组成的存储器阵列为例，参考单元19及参考位线BLR的数量各可以为n。如图8所示，参考单元19通过参考字符线WLR电性耦接于字符线解码器21，且通过参考位线BLR电性耦接于中介电路13。参考字符线WLR用于传递来自参考字符线解码器21的控制信号，以控制参考单元19是否操作。其中参考单元19的操作将于后描述。
混合型存储器1’的中介电路13除了如前列实施例所述包含了第一端131至第四端134，还包含彼此对应的第五端135与第六端136，且第五端135与第六端136的所述对应关系同理于前述第一端131与第二端132之间的对应关系，于此不再赘述。中介电路13的第五端135通过参考位线BLR电性耦接于参考单元19，第六端136则电性耦接于读写电路15。混合型存储器1’的读写电路15如同混合型存储器1的读写电路15，包含了图7所示的电路组成，其中比较器151及切换电路155的操作皆如前列实施例所述，于此不再赘述。混合型存储器1’的读写电路15与混合型存储器1的读写电路15的差异在于，混合型存储器1’的读写电路15的参考信号提供电路153电性耦接于中介电路13的第六端136，以通过中介电路13从参考单元19取得参考信号。
进一步来说，请一并参考图8及图9，其中图9是依据本发明另一实施例所绘示的混合型存储器的参考单元的电路示意图。如图所示，参考单元19包含彼此电性耦接的一开关元件SWR(例如晶体管)及一参考可变电阻Rref。开关元件SWR具有第一端、第二端及控制端，其中第一端电性耦接于参考可变电阻Rref的一端，第二端用于接收一第一电压V1，控制端则电性耦接并受控于参考字符线WLR以使第一端与第二端之间导通或断开。参考可变电阻Rref的另一端则用于接收一第二电压V2。当开关元件SWR导通且第一电压V1与第二电压V2之间具有电压差时，混合型存储器1’的读写电路15的参考信号提供电路153便可通过中介电路13及参考位线BLR取得经过参考可变电阻Rref的电流或是参考可变电阻Rref两端的电压差，以作为参考信号。更进一步来说，参考可变电阻Rref的组成同于混合型存储器单元11中的第一可变电阻R1及第二可变电阻R2，可以包含相变化元件或阻变式元件。在加工过程中，参考单元19与混合型存储器单元11中的可变电阻可以一起形成。因此，相较于预先设计参考信号的固定电流值或固定电压值的实施例，本实施例所产生的参考信号可以因应可变电阻在加工过程中易产生变异的特性。
借由上述结构，本案所公开的混合型存储器包含由多个混合型存储器单元组成的阵列，每一混合型存储器单元可以依据所需而设定为易失性存储模式或非易失性存储模式，具有高适应性。借由调整对应于各混合型存储器单元的选择电压的设定，混合型存储器可以搭配对于储存模式有不同需求的多种运算装置或其他电子装置，而无需更改存储器的电路设计，进而降低开发成本。

Claims (10)

1.一种混合型存储器，包含：
一存储器阵列，该存储器阵列包含多个混合型存储器单元；
一字符线解码器，电性耦接该存储器阵列；
一中介电路，电性耦接该存储器阵列；以及
一读写电路，电性耦接该中介电路；
其中，每一该些混合型存储器单元包含：
一读写元件组，电性耦接于一字符线与两位线，该字符线控制该读写元件组的导通或断开，该两位线分别传送两个数据信号；
一储存电路，用于依据一读取驱动信号产生两个读取回应信号；以及
一选择电路，电性耦接于该储存电路，该选择电路用于依据一选择电压控制该储存电路呈现一易失性存储模式，或一非易失性存储模式。
2.如权利要求1所述的混合型存储器，其中该储存电路包含第一可变电阻、第二可变电阻，第一晶体管与第二晶体管，当该读写元件组传送该两个数据信号至该储存电路且该储存电路呈现该非易失性存储模式时，该第一可变电阻与该第二可变电阻分别依据该两个数据信号选择性地改变阻值，该选择电路用于依据该选择电压控制该第一可变电阻、该第二可变电阻、该第一晶体管及该第二晶体管之间的一电性耦接状况，当该选择电路依据该选择电压控制该电性耦接状况为导通时，该储存电路呈现该易失性存储模式，而当该选择电路依据该选择电压控制该电性耦接状况为不导通时，该储存电路呈现该非易失性存储模式。
3.如权利要求2所述的混合型存储器，其中该第一可变电阻与该第二可变电阻包含相变化元件、阻变式元件。
4.如权利要求2所述的混合型存储器，其中该读写电路包含：
一比较器，具有两个输入端，用于比较该两个输入端所接收的信号，并输出一比较结果；
一参考信号提供电路，用于提供一参考信号；以及
一控制电路，用于控制该比较器的该两个输入端的电性耦接状况；
其中，于一单位判断模式中，该控制电路控制该比较器的该两个输入端中的一个取得通过该中介电路的该两个读取回应信号之一，且控制该比较器的该两个输入端中的另一个取得该参考信号；于一双位判断模式中，该控制电路控制该比较器的该两个输入端分别取得通过该中介电路的该两个读取回应信号。
5.如权利要求4所述的混合型存储器，其中该参考信号提供电路包含多个参考单元，该些参考单元排成一列并位于该存储器阵列中，其中，每一该些参考单元包含一参考开关元件与一参考可变电阻，该参考可变电阻电性耦接该参考开关元件。
6.如权利要求5所述的混合型存储器，其中该参考可变电阻包含相变化元件、阻变式元件，其中该参考信号提供电路用于取得关联于该参考可变电阻的该参考信号。
7.如权利要求2所述的混合型存储器，其中该选择电路包含：
一第三晶体管，该第三晶体管的第一端电性耦接于该第一可变电阻的一端、该第二晶体管的控制端及该读写元件组，该第三晶体管的第二端电性耦接于该第一晶体管的第一端，且该第三晶体管的控制端用于接收该选择电压；以及
一第四晶体管，该第四晶体管的第一端电性耦接于该第二可变电阻的一端、该第一晶体管的控制端及该读写元件组，该第四晶体管的第二端电性耦接于该第二晶体管的第一端，且该第四晶体管的控制端用于接收该选择电压。
8.如权利要求7所述的混合型存储器，其中该读写元件组包含：
一第五晶体管，该第五晶体管的第一端电性耦接于该第三晶体管的该第一端，该第五晶体管的第二端电性耦接于该两位线中的一个，该第五晶体管的控制端电性耦接于该字符线；以及
一第六晶体管，该第六晶体管的第一端电性耦接于该第四晶体管的该第一端，该第六晶体管的第二端电性耦接于该两位线中的另一个，该第六晶体管的控制端电性耦接于该字符线。
9.如权利要求8所述的混合型存储器，其中该两个可变电阻的一端电性耦接于该读写元件组，该两个可变电阻的另一端用于接收一控制电压。
10.如权利要求9所述的混合型存储器，其中该混合型存储器单元还包含一控制器，该控制器电性耦接于该储存电路及该选择电路，且用于侦测该选择电压并依据该选择电压控制该控制电压。
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