JP2012256393A - 半導体記憶装置 - Google Patents

Abstract

【課題】全メモリセルのセル電流をテスタを使用して電流測定する場合、全ビット分のセル電流測定に多大な時間を要し、評価効率の低下を招いていた。
【解決手段】電圧端子ＶＤＤから抵抗素子Ｒ１を介してメモリセルに電流を流し、前記抵抗素子Ｒ１での電圧降下値を測定するためのスイッチＸ２，Ｘ３と、前記抵抗素子Ｒ１に電圧を印加し、その際に流れる電流値を測定するためのスイッチＸ１とを設ける。
【選択図】図１

Description

本発明は、選択時のメモリセルのセル電流により選択ビットのデータ読み出し判定を行う半導体記憶装置において、メモリセル電流を高速に測定することが可能な半導体記憶装置の構成と、その測定方法とに関するものである。

半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて電源を供給している間のみデータを保持できる揮発性メモリと、電源の供給が無い間もデータを保持できる不揮発性メモリとの２つの種類があり、更にそれぞれの中で方式や使い方によって分類される。

不揮発性メモリの中で現在最も多く用いられている方式がフラッシュメモリであるが、フラッシュメモリと比べて、高速・低消費電力書き換えが可能な新規不揮発性メモリの開発が近年盛んである。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ（ＲｅＲＡＭ：Resistive RAM）等である。抵抗変化型メモリは、書き換え時間がナノ秒オーダーと高速書き換えが可能であり、更に書き換え時に必要な電圧が、フラッシュメモリでは１０Ｖ以上必要であるが、抵抗変化型メモリでは１．８Ｖでの書き換えが可能であり、不揮発性メモリの低消費電力化を実現できるという特徴を有する。

さて、半導体記憶装置において、数１００キロバイト〜１メガバイト規模のメモリセルのビット毎の状態を評価、測定、解析することは、今後も、依然として開発において欠かせない事項である。

特許文献１によれば、メモリセルの電流を内部で段階的に可変な基準電流と比較し、バランスして得た内部電圧を差動増幅器で判定し、論理値出力する。論理値が変化する条件での基準電流を、セル電流と関連付けて測定するのである。

特許文献２によれば、フラッシュメモリセルに関するセル毎の状態はセル電流だけでなく、基準電流値と等しい電流を流すセルトランジスタのゲート電圧、すなわちワード線電圧と相関があることに着目し、ワード線電圧下で生ずるセル電流をセンスアンプにおいて電流判定し、論理値出力する。論理値が変化する条件でのワード線電圧を、セルの状態と関連付けて評価するのである。

特開２００８−５２８４１号公報 特表平１０−５０７０２６号公報

抵抗変化型メモリのチップにセル電流測定端子を設け、チップ外部の評価装置にてセル電流を測定することとすれば、評価装置における電流測定にミリ秒オーダーの時間を要するため、数１００キロバイトの全メモリセルのセル電流の分布情報を得るのに数時間を要する。したがって、評価及び解析時間の増大を引き起こす。

また、特許文献１に示す技術では、セル電流測定の精度を高める上で、きめ細かく基準電流を発生する必要があるため、多ビットのレジスタや多くの抵抗素子、多くのトリミング用のゲートや論理回路が必要となり、チップ面積が増大する。

また、特許文献２に示す技術は、メモリセルがトランジスタからなり、その閾値がセルの状態と相関を有するフラッシュメモリにおいてのみ有効な技術であって、抵抗変化型メモリのように、ワード線電圧とセルの状態との間に相関が無く、あくまでセル電流に基づく判定しか手立てのない不揮発性メモリでは、この技術は意味を成さない。

したがって、抵抗変化型メモリのような不揮発性メモリでは、セル電流を高速に測定することが開発効率を向上する上で重大な課題となっている。

本発明の目的は、チップ面積の増大を招くことなく測定精度を確保しつつ、セル電流を高速に測定する技術を提供することにある。

上記目的を達成するため、第１の構成として、ワード線、ビット線及びソース線に接続されたメモリセルと、当該メモリセルのビット線を内部データ線に接続するためのカラム選択回路と、内部データ線上の信号を増幅して読み出すためのセンスアンプと、一端が第１の外部端子に接続された固定抵抗素子と、当該固定抵抗素子の他端を第２の外部端子に接続するための第１のスイッチ回路と、当該第１のスイッチ回路と導通抵抗がほぼ等しく、かつ固定抵抗素子の他端に接続された第２のスイッチ回路と、第２の外部端子と第２のスイッチ回路とを接続するための第３のスイッチ回路とを備え、センスアンプと第２のスイッチ回路とは、内部データ線に対して電気的に結合されていることとする。

また、第２の構成として、第１の構成における固定抵抗素子を、電圧印加によりプログラマブルな抵抗素子に置換する。

また、第３の構成として、第１の構成に対して、第１の外部端子をチップの電源端子と共用化する。

また、第４の構成として、第１の構成に対して、メモリセルを抵抗変化型メモリ素子とＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとで構成し、内部データ線の電位を制限するための電圧制限回路を第２のスイッチ回路に接続する。

また、第５の構成として、第１の構成に対して、第２の外部端子に直列に付加された端子保護抵抗素子と同じ構造及び寸法を持つ抵抗素子を、第２のスイッチ回路と直列に接続する。

また、第６の構成として、第１の構成に対して、抵抗値の異なる複数の抵抗素子と、各抵抗素子に直列に接続された複数のスイッチ回路とを有し、当該複数のスイッチ回路のうちの１つを選択的に導通させるための制御回路を更に備える。

上記第１の構成を採用することで、選択したメモリセルのセル電流を、抵抗素子と第２のスイッチ回路のオン抵抗との抵抗和に電圧降下させ、その電圧値を第３のスイッチ回路を通じて第２の外部端子から出力する動作と、抵抗素子と第１のスイッチ回路のオン抵抗を第１及び第２の端子の電圧−電流特性で測定する動作とを実現できる。これらの動作により、簡単な回路構成ながら、製造ばらつき、チップばらつきを有する抵抗素子と第２のスイッチ回路のオン抵抗との抵抗和を正確に測定でき、よって、第２の外部端子から出力される電圧値と第１の外部端子に印加する電圧との差異からセル電流を精度良く算出することができる。また外部の評価装置においては、第２の外部端子に対して電圧測定で高速に評価できるため、従来のセル電流の直接測定と比べて、全ビットのセル電流に関する情報を高速に収集することが可能となる。加えて、第３のスイッチ回路は電流駆動はなく、第１及び第２のスイッチ回路の寄生抵抗は、抵抗測定により相殺され得るため、これら３つのスイッチ回路に関して駆動能力を絞ることが可能となり、面積増加を抑制できる。

また、上記第２の構成を採用することで、抵抗素子を外部から任意の値にプログラミングできるため、抵抗素子と第２のスイッチ回路のオン抵抗との抵抗和を所望の抵抗値に作り込むことが可能となる。このことにより、検査において抵抗値をプログラミングする工程が必要となるが、第１の構成に比べ、抵抗素子と第２のスイッチ回路のオン抵抗との抵抗和を測定するステップ自体を省略することが可能となる。これにより、電流測定に全く対応していない評価装置でも、セル電流に関する情報を高速に収集することが可能となる。

また、上記第３の構成を採用することで、チップ全体として必要な端子数を削減し、少ピン化に適した構成となる。

また、上記第４の構成を採用することで、抵抗変化型メモリ素子に印加されるビット線電圧を制限し、セル電流測定時のディスターブを抑制することが可能となる。

また、上記第５の構成を採用することで、第２の外部端子に直列に挿入された抵抗分を反映できるため、ＥＳＤ（Electro-Static Discharge）耐性の強化、入出力端子との兼用化による少ピン化を実現可能となる。

また、上記第６の構成を採用することで、測定対象セル電流域毎に複数の測定用抵抗を切り換えることにより、セル電流測定精度を向上することができる。

本発明の第１の実施形態に係る半導体記憶装置の基本的な構成を示す回路図である。 （ａ）は抵抗変化型メモリ素子に対する低抵抗化時のバイアス条件を、（ｂ）は抵抗変化型メモリ素子に対する高抵抗化時のバイアス条件を、（ｃ）は抵抗変化型メモリ素子に対する読み出し時のバイアス条件をそれぞれ示す図である。 図１の半導体記憶装置のセル電流測定に関する動作波形図である。 本発明の第２の実施形態に係る半導体記憶装置の基本的な構成を示す回路図である。 図４の半導体記憶装置のセル電流測定に関する動作波形図である。 本発明の第３の実施形態に係る半導体記憶装置の基本的な構成を示す回路図である。 本発明の第４の実施形態に係る半導体記憶装置の基本的な構成を示す回路図である。

以下、本発明の実施形態を添付図面に基づいて詳細に説明する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体記憶装置の基本的な構成を示す。実際に半導体記憶装置として用いる際には他にも様々な構成要素が必要となるが、本発明に関する説明を容易にするため、他の構成要素の記述を省略する。また、実際には多数のメモリセルが行方向、列方向にアレイ配置されるが、２行×２列のメモリセル配置となるアレイを用いて説明する。

抵抗変化型メモリ素子であるメモリセル抵抗素子Ｒ１１は、一方がメモリセルトランジスタ（通常はＮＭＯＳトランジスタが用いられるため、ここでもＮＭＯＳトランジスタとする）Ｍ１１を介してビット線ＢＬ１に接続され、他方がソース線ＳＬ１に接続されている。更に、メモリセルトランジスタＭ１１のゲートはワード線ＷＬ１に接続されている。残りの３つのメモリセルについても、図１に示す接続関係となる。すなわち、Ｒ１２、Ｒ１３及びＲ１４はメモリセル抵抗素子を、Ｍ１２、Ｍ１３及びＭ１４はメモリセルトランジスタを、ＳＬ２はソース線を、ＢＬ２はビット線を、ＷＬ２はワード線をそれぞれ示す。

ソース線ＳＬ１とビット線ＢＬ１は、各々ソース線選択ゲートＭ２１、ビット線選択ゲートＭ３１を介して、各々グランド、内部データ線ＹＤ１に接続される。また、ソース線ＳＬ２とビット線ＢＬ２は、各々ソース線選択ゲートＭ２２、ビット線選択ゲートＭ３２を介して、各々グランド、内部データ線ＹＤ１に接続される。内部データ線ＹＤ１は、読み出しモード選択ゲートＭ４を介してセンスアンプＳＡに、或いは、セル電流測定モード選択ゲートＭ５を介してセル電流測定データ線ＩＣＥＬＬに接続される。更に、セル電流測定データ線ＩＣＥＬＬは、セル電流パス接続スイッチＸ４を介してセル電流測定端子ＶＰＰＥＸに接続される。ＣＳ１及びＣＳ２はソース線・ビット線選択信号、ＳＡＥＮは読み出しイネーブル信号、ＩＣＥＮはセル電流測定イネーブル信号、ＩＣＥＮ１はセル電流パスイネーブル信号である。

本実施形態においては、ビット線電圧制限ゲートＭ６を介してセル電流測定データ線ＩＣＥＬＬと第１の電流駆動パス内部ノードＶＣＥ１とを接続し、電圧測定パス接続スイッチＸ３を介して第１の電流駆動パス内部ノードＶＣＥ１とセル電流測定端子ＶＰＰＥＸとを接続し、電流駆動パス接続スイッチＸ２を介して第１の電流駆動パス内部ノードＶＣＥ１と第２の電流駆動パス内部ノードＶＣＥ２とを接続する。更に、測定抵抗電圧印加スイッチＸ１を介して第２の電流駆動パス内部ノードＶＣＥ２とセル電流測定端子ＶＰＰＥＸとを接続し、セル電流測定抵抗素子Ｒ１を介して第２の電流駆動パス内部ノードＶＣＥ２と電源端子ＶＤＤとを接続する。ＶＣＬＭＰはビット線クランプ信号、ＩＣＥＮ２は電圧測定パスイネーブル信号、ＩＣＥＮ３は電流駆動パスイネーブル信号、ＲＭＥＮは測定抵抗電圧印加パスイネーブル信号である。

各スイッチＸ１，Ｘ２，Ｘ３，Ｘ４は、例として、図１に示すように、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタと、反転素子とからなる構成とする。

なお、電流パスの寄生抵抗を下げるため、セル電流測定抵抗素子Ｒ１と、測定抵抗電圧印加スイッチＸ１と、電流駆動パス接続スイッチＸ２と、電圧測定パス接続スイッチＸ３とは、電源端子ＶＤＤ又はセル電流測定端子ＶＰＰＥＸに対して近接して配置するのが好ましい。また、読み出しモード選択ゲートＭ４と、セル電流測定モード選択ゲートＭ５と、ビット線電圧選択ゲートＭ６とは、ビット線選択ゲートＭ３１，Ｍ３２に対して近接して配置するのが好ましい。

更に、電流駆動パス接続スイッチＸ２と測定抵抗電圧印加スイッチＸ１とのオン抵抗が等しくなるように回路定数を合わせる。また、セル電流測定抵抗素子Ｒ１から電流駆動パス接続スイッチＸ２を経て電圧測定パス接続スイッチＸ３に至るまでの配線と、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１を経てセル電流測定端子ＶＰＰＥＸに至るまでの配線とで、両者の寄生抵抗を合わせるようにレイアウトする。

図２（ａ）は、抵抗変化型メモリ素子に対する低抵抗化時のバイアス条件を示す図である。同図に示すように、ワード線ＷＬ１に電圧を与えてメモリセルトランジスタＭ１１を導通させ、ビット線ＢＬ１とソース線ＳＬ１との間に、ビット線ＢＬ１が高くなる方向に電圧ＶＬＲを印加すると、抵抗素子Ｒ１１は、高抵抗状態から低抵抗状態へ遷移する。

図２（ｂ）は、抵抗変化型メモリ素子に対する高抵抗化時のバイアス条件を示す図である。同図に示すように、ワード線ＷＬ１に電圧を与えてメモリセルトランジスタＭ１１を導通させ、ビット線ＢＬ１とソース線ＳＬ１との間に、ソース線ＳＬ１が高くなる方向に電圧ＶＨＲを印加すると、抵抗素子Ｒ１１は、低抵抗状態から高抵抗状態へ遷移する。

以上のように、抵抗変化型メモリ素子では、ビット線ＢＬ１とソース線ＳＬ１との間にかける電圧の極性と電圧値により生ずる抵抗変化を、記憶するデータの論理値０，１に対応させる。

図２（ｃ）は、抵抗変化型メモリ素子に対する読み出し時のバイアス条件を示す図である。同図に示すように、ワード線ＷＬ１に電圧を与えてメモリセルトランジスタＭ１１を導通させ、ビット線ＢＬ１とソース線ＳＬ１との間に、ビット線ＢＬ１が高くなる方向に、電圧ＶＬＲ，ＶＨＲよりも絶対値の小さい電圧ＶＲＤを印加すると、抵抗素子Ｒ１１の抵抗状態に対応したセル電流がビット線ＢＬ１に流れる。この際に、図１中の読み出しモード選択ゲートＭ４が活性化され、センスアンプＳＡにてデータ判定がなされる。

図３は、図１の半導体記憶装置のセル電流測定に関する動作波形を示す。本実施形態のセル電流測定は、抵抗測定モードと、セル電流測定モードとの２段階で構成される。

最初に、抵抗測定モードについて説明する。抵抗測定モードでは、電源電圧ＶＤＤよりもＶＰだけ低い電圧ＶＤＤ−ＶＰがセル電流測定端子ＶＰＰＥＸに印加されている状態で、タイミングＴ１において、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち上げ、測定抵抗電圧印加スイッチＸ１を介して、セル電流測定抵抗素子Ｒ１とセル電流測定端子ＶＰＰＥＸとを接続する。この際、第１の電流駆動パス内部ノードＶＣＥ１は高インピーダンス（ＨｉＺ）状態を保持する一方、第２の電流駆動パス内部ノードＶＣＥ２の電圧はＶＤＤ−ＶＲとなる。ここに、ＶＲ＜ＶＰである。そして、十分な安定時間（ミリ秒オーダー）を経たタイミングＴ２にて、電源端子ＶＤＤからセル電流測定端子ＶＰＰＥＸに流れる電流Ｉ０を測定する。最後に、タイミングＴ３において、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち下げ、測定抵抗電圧印加スイッチＸ１を非活性とする。

以上の動作により、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１を経てセル電流測定端子ＶＰＰＥＸに至るまでの経路の正確な抵抗値が、Ｒ０＝ＶＰ／Ｉ０で得られる。チップ全体につき、セル電流測定抵抗素子Ｒ１と測定抵抗電圧印加スイッチＸ１とは１組だけなので、セル電流測定において１回だけ抵抗測定を実施すればよいため、評価時間への影響は軽微である。

次に、全メモリセルを対象としたセル電流測定モードについて説明する。まず、タイミングＴ４において、ワード線ＷＬ１を立ち上げ、メモリセルトランジスタＭ１１を導通させる。次に、タイミングＴ５において、ソース線・ビット線選択信号ＣＳ１を立ち上げ、メモリセル抵抗素子Ｒ１１のソース線側をグランドに、ビット線側を内部データ線ＹＤ１に接続し、同時に、セル電流測定イネーブル信号ＩＣＥＮを立ち上げ、セル電流測定モード選択ゲートＭ５を介して、内部データ線ＹＤ１とセル電流測定データ線ＩＣＥＬＬとを接続する。

そして、タイミングＴ６において、電流駆動パスイネーブル信号ＩＣＥＮ３を立ち上げ、電源端子ＶＤＤからセル電流測定抵抗素子Ｒ１及び電流駆動パス接続スイッチＸ２を介して、ビット線ＢＬ１を駆動する。このとき、ビット線電圧制限ゲートＭ６にはビット線クランプ信号ＶＣＬＭＰによりクランプ電圧ＶＣＬが印加され、クランプ電圧ＶＣＬからビット線電圧制限ゲートＭ６の閾値を減じた電圧ＶＲＤがビット線ＢＬ１に印加されるよう、クランプ電圧ＶＣＬは最適化されているものとする。同じくタイミングＴ６において、電圧測定パスイネーブル信号ＩＣＥＮ２を立ち上げると、電圧測定パス接続スイッチＸ３を介して、第１の電流駆動パス内部ノードＶＣＥ１の電圧値ＶＤＤ−Ｖ１がセル電流測定端子ＶＰＰＥＸに現れる。なお、この際の第２の電流駆動パス内部ノードＶＣＥ２の電圧はＶＤＤ−Ｖ２となる。ここに、Ｖ２＜Ｖ１である。

そして、タイミングＴ７において、セル電流測定端子ＶＰＰＥＸに現れた電圧値ＶＤＤ−Ｖ１を期待値電圧レベルと比較判定する。ここで、電流駆動パス接続スイッチＸ２と測定抵抗電圧印加スイッチＸ１とのオン抵抗が等しくなるように回路定数を合わせ、セル電流測定抵抗素子Ｒ１から電流駆動パス接続スイッチＸ２を経て電圧測定パス接続スイッチＸ３に至るまでの配線と、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１を経てセル電流測定端子ＶＰＰＥＸに至るまでの配線とで、両者の寄生抵抗を合わせるようにレイアウトされているため、抵抗測定モードで得られた抵抗値Ｒ０は、セル電流測定抵抗素子Ｒ１から電流駆動パス接続スイッチＸ２を経て電圧測定パス接続スイッチＸ３に至るまでの経路の抵抗値と等しい。したがって、アクセス対象のメモリセル抵抗素子Ｒ１１によるセル電流ＩＣは、ＩＣ＝Ｖ１／Ｒ０と計算される。

その後、タイミングＴ８で、電流駆動パスイネーブル信号ＩＣＥＮ３、電圧測定パスイネーブル信号ＩＣＥＮ２を立ち下げ、電流駆動パス接続スイッチＸ２、電圧測定パス接続スイッチＸ３を非活性とする。更にタイミングＴ９で、ソース線・ビット線選択信号ＣＳ１、セル電流測定イネーブル信号ＩＣＥＮを立ち下げ、タイミングＴ１０において、ワード線ＷＬ１を立ち下げて終了する。チップ全体としては、以上のセル電流測定モードの動作をメモリセル数だけ繰り返し実行する。

以上述べたように、本実施形態によれば、セル電流に換算可能な電圧値が、外部の評価装置で基準電圧値に対して高速で比較判定することが可能であるため、従来の電流測定に比べると、高速でセル電流情報を取得することが可能となる。また、電圧降下させる抵抗分の製造ばらつきに対しては、抵抗成分を測定するモードを設け、セル電流測定モードと抵抗測定モードとで、スイッチ素子の抵抗の整合、経路上の配線寄生抵抗の整合を図ることにより、製造ばらつきを排除し、測定の高精度化を実現できる。更に、電圧値の比較判定は外部の評価装置に任せ、チップとしては電圧値の出力に機能を限定したことにより、簡単な構成で面積増を抑制することができる。

また、ビット線電圧を制限するためにゲート追加が必要となるが、抵抗変化型メモリ素子に特化してセル電流測定時のディスターブ（データ書き換わり）を抑制することが可能となる。

更に、セル電流測定抵抗素子Ｒ１に電流を流す端子を電源端子ＶＤＤと共用化することで、チップ全体として必要な端子数を削減し、少ピン化に適した構成を実現できる。

《第２の実施形態》
図４は、本発明の第２の実施形態に係る半導体記憶装置の基本的な構成を示す。本実施形態においては、セル電流測定抵抗素子Ｒ１を抵抗値のプログラムが可能な素子とし、当該抵抗素子Ｒ１を介して第２の電流駆動パス内部ノードＶＣＥ２とセル電流駆動端子ＶＲＲとを接続する。その他の点は、図１と同様である。なお、電流パスの寄生抵抗を下げるため、セル電流駆動端子ＶＲＲとセル電流測定端子ＶＰＰＥＸとは相互に近接して配置する。

図５は、図４の半導体記憶装置のセル電流測定に関する動作波形を示す。本実施形態のセル電流測定は、抵抗プログラムモードと、セル電流測定モードとの２段階で構成される。

最初に、抵抗プログラムモードについて説明する。ここでは、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１を経てセル電流測定端子ＶＰＰＥＸに至るまでの経路の抵抗値が、所望の抵抗値よりも高いとする。まず、セル電流測定端子ＶＰＰＥＸにＶＬＲ、セル電流駆動端子ＶＲＲにグランド電圧が印加されている状態で、タイミングＴ１において、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち上げ、測定抵抗電圧印加スイッチＸ１を介して、セル電流測定抵抗素子Ｒ１に低抵抗化電圧ＶＬＲを印加し、抵抗素子Ｒ１を低抵抗化する。一定時間の後、タイミングＴ２にて、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち下げ、測定抵抗電圧印加スイッチＸ１を非活性とする。次にタイミングＴ３において、セル電流測定端子ＶＰＰＥＸにＶＲＲ−ＶＰ、セル電流駆動端子ＶＲＲにＶＲＲなる電圧が印加されている状態で、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち上げ、測定抵抗電圧印加スイッチＸ１を介して、セル電流測定抵抗素子Ｒ１とセル電流測定端子ＶＰＰＥＸとを接続する。この際、第２の電流駆動パス内部ノードＶＣＥ２の電圧はＶＲＲ−ＶＲ１となる。ここに、ＶＲ１＜ＶＰである。そして、十分な安定時間（ミリ秒オーダー）を経たタイミングＴ４にて、セル電流駆動端子ＶＲＲからセル電流測定端子ＶＰＰＥＸに流れる電流Ｉ０を測定する。そして、タイミングＴ５において、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち下げ、測定抵抗電圧印加スイッチＸ１を非活性とする。以上の動作により、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１を経てセル電流測定端子ＶＰＰＥＸに至るまでの経路の正確な抵抗値が、Ｒ０＝ＶＰ／Ｉ０で得られる。

もし、得られた抵抗値が所望の値よりも低くなった場合には、以下の動作を行う。まず、セル電流測定端子ＶＰＰＥＸにグランド、セル電流駆動端子ＶＲＲにＶＨＲ電圧が印加されている状態で、タイミングＴ６において、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち上げ、測定抵抗電圧印加スイッチＸ１を介して、セル電流測定抵抗素子Ｒ１に高抵抗化電圧ＶＨＲを印加し、抵抗素子Ｒ１を高抵抗化する。一定時間の後、タイミングＴ７にて、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち下げ、測定抵抗電圧印加スイッチＸ１を非活性とする。次にタイミングＴ８において、セル電流測定端子ＶＰＰＥＸにＶＲＲ−ＶＰ、セル電流駆動端子ＶＲＲにＶＲＲなる電圧が印加されている状態で、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち上げ、測定抵抗電圧印加スイッチＸ１を介して、セル電流測定抵抗素子Ｒ１とセル電流測定端子ＶＰＰＥＸとを接続する。この際、第２の電流駆動パス内部ノードＶＣＥ２の電圧はＶＲＲ−ＶＲ２となる。ここに、ＶＲ２＜ＶＰである。そして、十分な安定時間（ミリ秒オーダー）を経たタイミングＴ９にて、セル電流駆動端子ＶＲＲからセル電流測定端子ＶＰＰＥＸに流れる電流Ｉ１を測定する。そして、タイミングＴ１０において、測定抵抗電圧印加パスイネーブル信号ＲＭＥＮを立ち下げ、測定抵抗電圧印加スイッチＸ１を非活性とする。以上の動作により、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１を経てセル電流測定端子ＶＰＰＥＸに至るまでの経路の正確な抵抗値が、Ｒ１＝ＶＰ／Ｉ１で得られる。

このようにして、抵抗値が所望値よりも高い場合はタイミングＴ１〜Ｔ５の動作を、低い場合はタイミングＴ６〜Ｔ１０の動作を、それぞれ抵抗値が所望値となるまで繰り返し行う。

抵抗値の収束度合いによっては、タイミングＴ１〜Ｔ５の動作と、タイミングＴ６〜Ｔ１０の動作とを繰り返す必要があるが、検査段階で抵抗値を設定できるため、試作後の評価、解析時には抵抗プログラム動作を不要化できる。

タイミングＴ１１〜Ｔ１７におけるセル電流測定モードの動作は、図３におけるタイミングＴ４〜Ｔ１０の動作と同様であるので、説明を省略する。

以上述べたように、本実施形態によれば、抵抗素子Ｒ１を外部から任意の値にプログラミングできるため、セル電流測定抵抗素子Ｒ１から電流駆動パス接続スイッチＸ２を経て電圧測定パス接続スイッチＸ３に至るまでの経路の抵抗値を所望の値に作り込むことが可能となる。このことにより、検査において抵抗値をプログラミングする工程が必要となるが、第１の実施形態で必要となる抵抗測定モード自体を、本実施形態では省略することが可能となる。これにより、電流測定に全く対応していない評価装置でも、セル電流に関する情報を収集することが可能となる。

また、セル電流測定端子ＶＰＰＥＸとセル電流駆動端子ＶＲＲとをレイアウト上で近接配置することにより、端子間の寄生配線抵抗を減らせるため、電流測定の高精度化を実現できる。

《第３の実施形態》
図６は、本発明の第３の実施形態に係る半導体記憶装置の基本的な構成を示す。本実施形態においては、セル電流測定端子ＶＰＰＥＸに対して直列に保護抵抗素子Ｒ２を接続し、第１の電流駆動パス内部ノードＶＣＥ１と電流駆動パス接続スイッチＸ２との間に複製保護抵抗素子Ｒ３を挿入する。その他の点は、図１と同様である。

なお、電流駆動パス接続スイッチＸ２と測定抵抗電圧印加スイッチＸ１とのオン抵抗が等しくなるように回路定数を合わせ、保護抵抗素子Ｒ２と複製保護抵抗素子Ｒ３とのオン抵抗が同じになるように寸法を合わせる。また、セル電流測定抵抗素子Ｒ１から電流駆動パス接続スイッチＸ２及び複製保護抵抗素子Ｒ３を経て電圧測定パス接続スイッチＸ３に至るまでの配線と、セル電流測定抵抗素子Ｒ１から測定抵抗電圧印加スイッチＸ１及び保護抵抗素子Ｒ２を経てセル電流測定端子ＶＰＰＥＸに至るまでの配線とで、両者の寄生抵抗を合わせるようにレイアウトする。

本実施形態に係る半導体記憶装置のセル電流測定に関する動作は、第１の実施形態の動作と同様であるため、説明を省略する。

本実施形態によれば、セル電流測定端子ＶＰＰＥＸに直列に挿入された抵抗分を反映できるため、ＥＳＤ耐性を強化したＩＯ回路を採用でき、半導体記憶装置の高信頼性を実現できる。また、保護抵抗の挿入された端子と入出力端子との共用化を図ることができ、少ピン化が実現可能となる。

《第４の実施形態》
図７は、本発明の第４の実施形態に係る半導体記憶装置の基本的な構成を示す。本実施形態においては、互いに異なる抵抗値を有する第１及び第２のセル電流測定抵抗素子Ｒ２１，Ｒ２２を採用する。そして、第１のセル電流測定抵抗素子Ｒ２１と第１のセル電流測定抵抗選択スイッチＸ５１との直列回路と、第２のセル電流測定抵抗素子Ｒ２２と第２のセル電流測定抵抗選択スイッチＸ５２との直列回路とを第２の電流駆動パス内部ノードＶＣＥ２と電源端子ＶＤＤとの間に並列に接続し、セル電流測定抵抗選択信号ＭＯＤを受けてセル電流測定抵抗選択回路Ｘ６で生成したセル電流測定抵抗選択パスイネーブル信号ＲＳＥＬ１，ＲＳＥＬ２により、セル電流測定抵抗選択スイッチＸ５１，Ｘ５２の片方が活性化する構成とする。その他の点は、図１と同様である。

例えば、第２のセル電流測定抵抗素子Ｒ２２の抵抗値を第１のセル電流測定抵抗素子Ｒ２１の抵抗値よりも高く設計し、通常のセル電流測定の場合には第１のセル電流測定抵抗素子Ｒ２１を選択し、低セル電流測定の場合には第２のセル電流測定抵抗素子Ｒ２２を選択して、セル電流測定を行うこととする。それ以外のセル電流測定に関する動作は、第１の実施形態の動作と同様であるため、説明を省略する。

本実施形態によれば、ビット線リーク電流測定のような低電流を対象とする場合においても、セル電流測定端子ＶＰＰＥＸに出力される電圧振幅を確保することができ、測定対象セル電流域毎に、セル電流測定精度を向上することができる。ただし、本例では２段階の抵抗値選択を示したが、搭載する抵抗種を増やすことにより、３段階以上での切り替えも可能である。

なお、上記第１〜第４の実施形態において抵抗変化型メモリ素子を例として説明したが、本発明は、フラッシュメモリ素子、ＭＲＡＭ（磁気抵抗素子）、ＰＣＭ（相変化記憶素子）のようなセル電流に基づく読み出しデータ判定を行う他の種類のメモリ素子を有する半導体記憶装置にも適用できる。また、セル電流測定端子を複数個持たせ、並列処理することも可能である。

また、上記第１〜第４の実施形態では、抵抗変化型メモリの構成としてメモリセルトランジスタとメモリセル抵抗素子とを１つずつ有する１Ｔ１Ｒ構造のメモリセルについて説明したが、本発明は、クロスポイント型のセル構造についても適用可能である。加えて、上記第１〜第４の実施形態では、抵抗変化型メモリ素子のバイアス条件として抵抗変化を起こす電位の印加方向が正、負の逆極性となるタイプ（バイポーラ型セル）について説明したが、本発明は、同極性となるタイプ（ユニポーラ型セル）にも適用可能である。

本発明によれば、メモリセルの全ビットのセル電流測定に要する時間が短縮され、評価、解析作業が大幅に効率化する。その結果、半導体記憶装置を短期に開発、提供できるようになることが見込まれる。

ＢＬ１，ＢＬ２ ビット線
ＣＳ１，ＣＳ２ ソース線・ビット線選択信号
ＩＣＥＬＬ セル電流測定データ線
ＩＣＥＮ セル電流測定イネーブル信号
ＩＣＥＮ１ セル電流パスイネーブル信号
ＩＣＥＮ２ 電圧測定パスイネーブル信号
ＩＣＥＮ３ 電流駆動パスイネーブル信号
Ｍ４ 読み出しモード選択ゲート
Ｍ５ セル電流測定モード選択ゲート
Ｍ６ ビット線電圧制限ゲート
Ｍ１１〜Ｍ１４ メモリセルトランジスタ
Ｍ２１，Ｍ２２ ソース線選択ゲート
Ｍ３１，Ｍ３２ ビット線選択ゲート
ＭＯＤ セル電流測定抵抗選択信号
Ｒ１ セル電流測定抵抗素子
Ｒ２ 保護抵抗素子
Ｒ３ 複製保護抵抗素子
Ｒ１１〜Ｒ１４ メモリセル抵抗素子
Ｒ２１，Ｒ２２ セル電流測定抵抗素子
ＲＭＥＮ 測定抵抗電圧印加パスイネーブル信号
ＲＳＥＬ１，ＲＳＥＬ２ セル電流測定抵抗選択パスイネーブル信号
ＳＡ センスアンプ
ＳＡＥＮ 読み出しイネーブル信号
ＳＬ１，ＳＬ２ ソース線
ＶＣＥ１，ＶＣＥ２ 電流駆動パス内部ノード
ＶＣＬＭＰ ビット線クランプ信号
ＶＨＲ 高抵抗化印加電圧
ＶＬＲ 低抵抗化印加電圧
ＶＰＰＥＸ セル電流測定端子
ＶＲＤ 読み出し時印加電圧
ＶＲＲ セル電流駆動端子
ＷＬ１，ＷＬ２ ワード線
Ｘ１ 測定抵抗電圧印加スイッチ
Ｘ２ 電流駆動パス接続スイッチ
Ｘ３ 電圧測定パス接続スイッチ
Ｘ４ セル電流パス接続スイッチ
Ｘ６ セル電流測定抵抗選択回路
Ｘ５１，Ｘ５２ セル電流測定抵抗選択スイッチ
ＹＤ１ 内部データ線

Claims (10)

1. ワード線、ビット線及びソース線に接続されたメモリセルと、
   前記メモリセルのビット線を内部データ線に接続するためのカラム選択回路と、
   前記内部データ線上の信号を増幅して読み出すためのセンスアンプと、
   一端が第１の外部端子に接続された第１の抵抗素子と、
   前記第１の抵抗素子の他端を第２の外部端子に接続するための第１のスイッチ回路と、
   前記第１のスイッチ回路と導通抵抗がほぼ等しく、かつ前記第１の抵抗素子の他端に接続された第２のスイッチ回路と、
   前記第２の外部端子と第２のスイッチ回路とを接続するための第３のスイッチ回路とを備え、
   前記センスアンプと前記第２のスイッチ回路とは、前記内部データ線に対して電気的に結合されていることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１の抵抗素子は、固定抵抗素子であることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記第１の抵抗素子は、電圧印加によりプログラマブルな抵抗素子であることを特徴とする半導体記憶装置。
4. 請求項１〜３のいずれか１項に記載の半導体記憶装置において、
   前記第１の外部端子は、チップの電源端子と兼用化されていることを特徴とする半導体記憶装置。
5. 請求項１〜４のいずれか１項に記載の半導体記憶装置において、
   前記内部データ線に対して、前記センスアンプは第４のスイッチ回路を介して、前記第２のスイッチ回路は第５のスイッチ回路を介してそれぞれ接続され、
   前記第２のスイッチ回路に前記内部データ線の電位を制限するための電圧制限回路が接続されていることを特徴とする半導体記憶装置。
6. 請求項１〜５のいずれか１項に記載の半導体記憶装置において、
   前記内部データ線に対して、前記センスアンプは第４のスイッチ回路を介して、前記第２のスイッチ回路は第５のスイッチ回路を介してそれぞれ接続され、
   前記第２の外部端子に直列に付加された第２の抵抗素子と同じ構造及び寸法を持つ第３の抵抗素子が、前記第２のスイッチ回路と直列に接続されたことを特徴とする半導体記憶装置。
7. 請求項１〜５のいずれか１項に記載の半導体記憶装置において、
   前記内部データ線に対して、前記センスアンプは第４のスイッチ回路を介して、前記第２のスイッチ回路は第５のスイッチ回路を介してそれぞれ接続され、
   前記第１の抵抗素子は、抵抗値の異なる複数の抵抗素子と、各抵抗素子に直列に接続された複数のスイッチ回路とを有し、
   前記複数のスイッチ回路のうちの１つを選択的に導通させるための選択回路を更に備えたことを特徴とする半導体記憶装置。
8. 請求項１〜７のいずれか１項に記載の半導体記憶装置において、
   前記メモリセルは、抵抗変化型メモリ素子とＭＯＳトランジスタとで構成されたことを特徴とする半導体記憶装置。
9. 請求項１〜８のいずれか１項に記載の半導体記憶装置において、
   前記第１の抵抗素子と、前記第１のスイッチ回路と、前記第２のスイッチ回路と、前記第３のスイッチ回路とは、前記第１の外部端子又は前記第２の外部端子の近くに配置され、
   前記第４のスイッチ回路と、前記第５のスイッチ回路とは、前記カラム選択回路の近くに配置されていることを特徴とする半導体記憶装置。
10. 請求項５〜８のいずれか１項に記載の半導体記憶装置において、
    前記第１の抵抗素子と、前記第１のスイッチ回路と、前記第２のスイッチ回路と、前記第３のスイッチ回路とは、前記第１の外部端子又は前記第２の外部端子の近くに配置され、
    前記第４のスイッチ回路と、前記第５のスイッチ回路と、前記電圧制限回路とは、前記カラム選択回路の近くに配置されていることを特徴とする半導体記憶装置。

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