TW543086B

TW543086B - Semiconductor memory device and method of fabricating the same

Info

Publication number: TW543086B
Application number: TW091107611A
Authority: TW
Inventors: Takeshi Kajiyama
Original assignee: Toshiba Corp
Priority date: 2001-04-20
Filing date: 2002-04-15
Publication date: 2003-07-21
Also published as: KR20030009107A; US6617658B2; US20020153547A1; JP2002319663A; JP4488645B2; US20050002248A1; CN1383208A; CN1187824C; KR100470848B1; US6967864B2; US20040105320A1; US6764865B2

Description

543086 A7 -—_ B7 五、發明説明（1 ) 相關申請案交叉參考本申請案係以先前於2001年4月20曰提出申請的第2001-122882號曰本專利申請案為基礎並聲請其利益，這兩件申請案的所有内容在此併入當成參考發明背景發明範圍本發明與半導體記憶裝置及其製造方法有關，特別是與磁性隨機存取記憶體（MRAM : Magnetic Random Access Memory)及其製造方法有關，而上述磁性隨機存取記憶體係以穿隨磁電阻（TMR : Tunneling Magneto Resistive)效果元件為記憶元件者。相關技藝描述近年來，在資料記憶元件方面，有利用穿隧磁電阻效果 (下稱TMR)的磁性隨機存取記憶體之MRAM (Magnetic Random Access Memory)單元被提出0 圖14為利用先前技術之半導體記憶裝置的平面圖。圖15 為沿圖14之XV-XV線之半導體記憶裝置的剖面圖。圖16為使用先前技術之半導體記憶裝置之顯示磁性記錄層的磁化狀態之箭頭圖。如圖14、圖15所示，位元線11和寫入字元線13係呈相互垂直方式配置，而在該位元線11和寫入字元線13的交點上則配置有TMR元件23。該TMR元件23的一端與位元線11連接，而他端則介以下部電極40及接點41，和讀取字元線30連接。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 543086 A7 B7 五、發明説明（2 ) TMR元件23具有3層結構：2個磁性層，及非磁性層，其係夾於上述磁性層之間。亦即，TMR元件23包含：磁性記錄層24，其係介以上部電極（未圖示）與位元線11連接；磁化固著層25，其係與下部電極40連接；及薄隧道絕緣膜19 ，其係夾於磁性記錄層24和磁化固著層25之間。然而，以上述先前技術所形成的半導體記憶裝置有如下問題：首先，TMR元件23所包含的磁性記錄層24、磁化固著層 25及隧道絕緣膜19，相對於承載TMR元件23的半導體基板（未圖示）係呈水平方向以平面方式形成。因此在對TMR元件 23進行圖案化之際，TMR元件23的表面積必須依存於平版印刷的最小尺寸。亦即，TMR元件23之加工自由度較低。又，如圖16所示，在磁性記錄層24上，如所有的磁化方向都一致則最理想，但事實上，在磁性記錄層24的長邊兩端會產生帶來反磁場作用的磁區100 ;藉由該磁區100產生所謂的反磁場。於是在產生反磁場作用的區域中，無法使原本應該呈π 0 ”、〃 1 π之資料記憶狀態的隧道阻抗維持均一化。此一問題在將TMR元件23進行細微化時則更加顯著。亦即，在針對TMR元件23之半導體基板，把水平方向之面積成分進行細微化時，必須使TMR元件23之表面積變小才行。亦即，隨著TMR元件23之表面積變小，因磁區100所帶

來之磁場不安定區域的比率會變大；而該磁區100係於TMR 元件23之端部產生。如此一來，就難以檢測出隧道阻抗的變化量的差。此外，TMR元件23進行細微化時，與面積成 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

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543086 A7 __________B7 五、發明説明（3 ) 分相較’其與半導體基板垂直之膜厚成分的細微化較為困難。基於上述原因，越對TMr元件23之面積成分進行細微化’則所須切換的磁場強度越大，而當磁場產生時，施加電泥會變得極大。如上所述，由於TMR元件23之細微化不易’因此單元的細微化也難以實現。此外’如圖15所示，在先前的單元上，每一個tmr元件 23必須有1條位元線11和2條字元線（寫入字元線13和讀取字疋線30)。而且，為了連接元件23和讀取字元線3〇，而必須使用下部電極4〇及接點41等來拉出配線。由於有各種配線存在’使得單元之最小加工尺寸必須在8F2以上（參考圖丨句’故使單元之細微化更加困難。再者’如圖15所示，當使寫入字元線13和TMR元件23間的距離X ·越小時，則寫入電流越小，也提高動作邊界。因此有必要縮短寫入字元線13和Tmr元件23間的距離X，；然而’要把寫入字元線13*TMR元件23間的絕緣膜之膜厚控制在16a的細薄程度，在處理上卻相當困難。如上所述’在利用上述先前技術之半導體記憶裝置方面具有如下的問題：TMR元件23之表面加工的自由度低、單元面積的細微化困難、及寫入字元線13和Tmr元件23間的距離X’難以控制。發明概述根據本發明之第一視點的半導體記憶裝置係包含：半導體基板；第一磁抗效果元件，其係被配置成離開前述半導體基板呈離間狀配置，且包含第一磁性層及第一非磁性層 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 543086 A7 B7 五、發明説明（4 ) 。而‘述第一磁性層及第一非磁性層係形成於對前述半導體基板垂直方向者。根據本發明之第二視點的半導體記憶裝置之製造方法係包含·第一配線之形成，其係在半導體基板上方形成第一配線；第一絕緣膜之形成，其係在前述第一配線上形成第一絕緣膜；第二及第四配線之形成，其係在前述第一絕緣膜上开^成第二及第四配線，而前述第四配線係和前述第二配線足間設有第一空間來形成；第二絕緣膜部份之形成，其係在前述第一絕緣膜、及前述第二及第四配線上部份形成第二絕緣膜；第一凹槽之形成，其係在前述第一空間形成第一凹槽；第一及第二磁抗效果元件之形成，其係在前述第一凹槽之兩側面分別形成第一及第二磁抗效果元件；前述第一磁抗效果元件包含第一磁性層和第一非磁性層，前述第一磁性層和第一非磁性層係形成於對前述半導體基板垂直方向者，前述第二磁抗效果元件包含第二磁性層和第二非磁性層，前述第二磁性層和第二非磁性層係形成於對前述半導體基板垂直方向者；接觸孔之形成，其係把前述第一絕緣膜除掉’並使前述第一配線的一部份露出而形成’前述第一絕緣膜係位於前述第一及第二磁抗效果元件之間之前述第一凹槽之底面；第二、第三凹槽之形成，其係把七述弟一絕緣膜之一部份除掉而分別形成第二及第一凹槽；而前述第二絕緣膜係位於前述第二及第四配線之上方；接點之形成’其係在前述接觸孔形成接點；前述接點係與前述第一配線及前述第一、第二磁抗效果元件連接；

543086 A7 B7 五、發明説明（5 ) 第三、第六配線之形成，別形成第三、第六配線；效果元件連接，前述第六連接。其係在前述弟—及弟三凹槽中分前述第三配線係與前述第一磁抗配線係與前述第二磁抗效果元件圖式之簡單說明圖1為與本發明之第一實施形態有關之半導體記憶裝置的平面圖。

圖2為沿圖}之Π-ΙΙ線之半導體記憶裝置的剖面圖。圖3為與本發明之第一及第二實施形態有關之丨重隧道接合結構TMR元件之剖面圖。裝圖4為與本發明之第一及第二實施形態有關之2重隧道接合結構之TMR元件之剖面圖。訂

圖5為與本發明之第一實施形態有關之半導體記憶裝置之製造工序之剖面圖。圖6 '圖7、圖8、圖9、圖1〇、圖u、圖12為與本發明之第一實施形態有關之半導體記憶裝置之各製造工序之剖面圖。圖13為與本發明之第二實施形態有關之半導體記憶裝置之平面圖。圖14為利用先前技術之半導體記憶裝置之平面圖。圖15為沿圖14之XV-XV線之半導體記憶裝置之剖面圖。圖16為使用先前技術之半導體記憶裝置上之顯示磁性記錄層的磁化狀態之圖。發明詳細說明本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 543086 A7 B7 五、發明説明（6 ) 本發明之實施形態與使用如穿隧磁電阻效果元件（TMR : Tunneling Magneto Resistive)為記憶元件的磁性隨機存取記憶體（MRAM : Magnetic Random Access Memory)有關，其係將 TMR元件形成所謂直立型配置的形態。以下參考附圖說明本發明之實施形態。在說明的過程中，對於所有附圖之共通的部份都賦予相同的參考符號。 [第一實施形態] 在第一實施形態中，TMR元件採取所謂直立型配置；此 TMR元件與接點，係與寫入字元線呈平行方向橫跨多個單元而連接在一起。圖1為與本發明之第一實施形態有關之半導體記憶裝置的平面圖。圖2為沿圖1之II-II線之半導體記憶裝置的剖面圖。如圖1、圖2所示，與第一實施形態有關之半導體記憶裝置可採用TMR元件23為記憶元件；而TMR元件23具有1重隧道接合結構。而具有1重隧道接合結構的TMR元件23包含：磁性記錄層（磁性層）24 ;磁化固著層（磁性層）25 ;及隧道絕緣膜（非磁性層）19，其係被夾於磁性記錄層24與磁化固著層25之間。然後，在半導體基板（未圖示）上方有位元線11選擇性地形成，而在該位元線11上則有第一絕緣膜12形成。在第一絕緣膜12上方且與位元線11之延在方向不同方向上，則有寫入字元線13選擇性地形成。在此，寫入字元線13係把第一空間14、第二2間15交互設置形成：而第二芝間15比第 * 9 * 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 543086 A7 ___B7 五、發明説明（7 ) 一空間14具有較小的寬度。在形成第一空間14的寫入字元線1 3的側面、第二空間15的全部及寫入字元線13的上面有第一絕緣膜16形成。在第二絕緣膜16的側面各有TMR元件 23形成；而該第二絕緣膜16係於形成第一空間14的寫入字元線13的側面形成。在該TMR元件23之間有接點29形成；而該接點29係與位於TMR元件23平行方向之位元線11連接。在窝入字元線1 3的上方之第二絕緣膜16上方有讀取字元線30形成；而該讀取字元線30係位於寫入字元線13的相同延在方向，且與TMR元件23連接。在此’ TMR元件23採取所謂直立型配置。亦即，TMR元件23所包含的磁性記錄層24、磁化固著層25及隧道絕緣膜 19係形成於對半導體基板垂直方向者。此外，tmr元件23 和接點29係朝寫入字元線13的延在方向延在，且橫跨多個單儿。再者，疊層結構係以相鄰的TMR元件23之間為邊界 ’而呈線對稱；而該疊層結構包含用來構成Tmr元件23的磁性記錄層24、磁化固著層25及隧道絕緣膜19。此外’在與第一實施形態有關之半導體記憶裝置上， TMR兀件23的寫入動作，係在寫入字元線13和寫入位元線 11的父又部伤上’且分別在極靠近寫入字元線丨3和位元線 11的部份來進行。因此，在寫入字元線13的方向上，即使 TMR兀件23的上下電極（磁性記錄層24、磁化固著層25)、隧运絕緣膜19、位元線接點29處於連接狀態，也可以充分讀取寫入訊號的變化。圖3為與本發明之各實施形態有關之1重隧道接合結構之 -10- 本紙張尺度適A4規格(21GX297公爱）-- 裝訂

k. 543086 A7 B7 五、發明説明（8 ) TMR元件之剖面圖。以下針對具有1重隧道接合結構之TMR 元件23的結構進行說明。如圖3所示，具有1重隧道接合結構之TMR元件23包含磁性記錄層24、磁化固著層25及隧道絕緣膜19。其中，磁性記錄層24可包含如15 nm的保護層17及5 nm的強磁性層18。另一方面，磁化固著層25可包含如3 nm的強磁性層20、12 nm的反強磁性層21及5 nm的底層22。而隧道絕緣膜19可以為 1,2 nm 〇如圖3所示，上述TMR元件23的材料為譬如：保護層17使用Ni-Fe、強磁性層18使用Co-Fe、隧道絕緣膜19使用Al2〇3 、強磁性層20使用Co-Fe、反強磁性層21使用Ir-Mn、底層 22使用 Ni-Fe。再者，TMR元件23的材料並不限於上述材料，亦可採用如下所舉出者：磁性記錄層24、磁化固著層25的材料可使用如Fe、Co、 Ni或其合金，或迴轉分極率大的磁性礦物，如Cr〇2、 RXMn〇3_y (R為希土類、X為Ca、Ba、Sr)等氧化物，或 NiMnSb、PtMnSb等帶電磁波合金。此外，上述磁性體，在不失去強磁性的情況下，也可包含若干Ag、Cu、Au、A1、 Mg、Si、Bi、Ta、B、C、〇、N、Pd、Pt、Zr、Ir、W、Mo 、Nb等非磁性元素。構成磁化固著層25 —部份之反磁性層21的材料亦可使用 Fe-Mn、Pt-Μη、Pt-Cr-Mn、Ni-Mn、NiO、Fe2〇3 等0 隧道絕緣膜19之材料可使用如下各種介電質，譬如， -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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543086 A7 _____B7 五、發明説明（9 ) ~- —

Si02、MgO、AIN、Bi2〇3、MgF2、CaF2、SrTi02、AlLa〇3等。在上述介電質中即使有氧、氮、氟欠缺的現象亦無妨。再者’第一實施形態係採用具有1重隧道接合結構之 TMR元件23以作為記憶元件，但也可採用具有2重隧道接合結構之TMR元件以作為記憶元件。圖4為與本發明之各實施形態有關之2重隧道接合結構 TMRtl件之剖面圖。以下針對具有2重隧道接合結構之tmr 元件進行說明。如圖4所示，具有2重隧道接合結構之tmr元件23a包含：磁性記錄層24、第一、第二磁化固著層25a、^允及第一、第二隧迢絕緣膜19a、19b。其中，第一磁化固著層25a包含保護層17、強磁性層18，又，第二磁化固著層2元包含強磁性層20、反強磁性層21及底層22。如圖4所示，上述tmR元件23a的材料為譬如：保護層π 使用Ni-Fe、強磁性層18使用c〇-Fe、第一、第二隧道絕緣膜19a、19b使用ΑΙΑ;、強磁性層20使用Co-Fe、反強磁性層 21使用Ir-Mn、底層22使用Ni-Fe '磁性記錄層24使用Co-Fe。此外’ TMR元件23a的材料並不限定於上述所列舉者，採用在上述1重隧道接合結構部份所述者亦可。圖5至圖12為與本發明之第一實施形態有關之半導體記憶裝置之各製造工序之剖面圖。以下。針對與第一實施形態有關之半導體記憶裝置之製造方法進行說明。該製造方法，係以具有1重隧道接合結構之TMR元件為例來說明。首先，如圖5所示，在半導體基板（未圖示）上形成之絕 •12- 本紙張尺度it用中國國家標準(CNS) A4規格(210 X 297公羡) A7 B7

緣膜上（未圖tf)，將位元線用之金屬材料進行堆疊，當把該金屬材料圖案化後，則形成位元線丨i。 543086 1、發明説明（接著，如圖6所示，在位元線丨丨上形成第一絕緣膜12，並在該第一絕緣膜12上堆疊字元線用之金屬材料13&，然後在該金屬材料13a上利用掩模材料進行圖案化後，則形成寫入字元線13。如此一來，則在寫入字元線13之間形成第一、第二空間14、15。在此，第一空間14為間隔較廣的空間，而第二空間15則為比第一空間14窄的空間。再者，第一 2間14為用來形成後述之TMR元件23和接點29的空間。而第一 2間15則為單元之間的空間；該第二空間1 $的間隔可為最小之細微尺寸。接著，如圖7所示，在寫入字元線13和第一絕緣膜12上堆疊出第二絕緣膜16 ,且將該第二絕緣膜16進行平坦化。同時’把第二空間15進行埋入，並調整第二絕緣膜丨6的膜厚’以避免第一空間14被埋入。其結果為在第一空間14中形成第一凹槽14’。

接著，如圖8所示，在第一、第二絕緣膜12、16上堆疊出保護層17。然後，如圖9所示，以反應式離子蝕刻RIE (Reactive Ion Etching)將該保護層17除掉，使第一絕緣膜12 、第二絕緣膜16的表面露出，如此可使保護層17僅殘留在第一凹槽14’的兩側面上。接著，如圖10所示，反複實施前述圖8、圖9的工序來依序形成強磁性層18、隧道絕緣膜19、強磁性層20、反強磁

性層21及底層22，而且在第一凹槽14,的兩側面上形成TMR -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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五、發明説明（11 ) 元件23。在此，藉由保護層17、強磁性層18而形成磁性記錄層24，而且藉由強磁性層20、反強磁性層21及底層22來形成磁化固著層25。裝接著，如圖11所示，藉由進行整面蝕刻，把位於寫入字元線13上方之第二絕緣膜16的一部份除掉；而該部份係相當於後述讀取字元線30的膜厚。同時，把位於TMR元件23 之間底面之第一絕緣膜12進行除掉；其除掉的程度係到位元線11的表面露出為止。如此一來，分別形成第二凹槽26 和接觸孔27。再者，此時應注意勿把位於寫入字元線13上方之第二絕緣膜16完全除掉；應保留把寫入字元線13圖案化之後的掩模材料（未圖示）為佳。接著，在第二凹槽26内和TMR元件23上堆疊讀取字元線 30和接點29用的金屬材料（譬如，W ) 28。如此一來，藉由該金屬材料28可埋入第二凹槽26和接觸孔27。接著，如圖12所示，使用整面蝕刻或化學機械研磨法 (CMP，Chemical Mechanical Polish)，把 TMR 元件 23 當成緩衝器來除掉金屬材料28，使TMR元件23露出。其結果是，在接觸孔27中形成與TMR元件23及位元線11連接的接點29。最後，如圖2所示，利用平版印刷法及RIE法等，使第二凹槽26内的金屬材料28圖案化，並形成與TMR元件23連接的讀取字元線30。依據上述第一實施形態，TMR元件23採取所謂直立型配置的形態。亦即，TMR元件23所包含的磁性記錄層24、磁化固著層25及隧道絕緣膜19係形成於對半導體基板呈垂直 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 543086 A7 B7 五、發明説明（12 ) 方向者。因此在第一實施形態方面可具有以下的效果。首先，為了使TMR元件23呈直立型配置，在第一凹槽H 的側面，把構成丁MR元件23的層依序進行堆疊，因此形成了具有所預期圖案的TMR元件23。換言之，由於不必要按照先前的平版印刷法及RIE法等來對TMR元件23進行圖案化，因此TMR元件23的表面積不會受到平版印刷之加工界限的約束，因而提高了 TMR元件23的加工自由度。再者，如上所述，由於提高了 TMR元件23的加工自由度，故可使TMR元件23的表面積比最小尺寸更大。具體而言，亦即加大寫入字元線13的深寬比，並且在接點29的埋入用金屬材料28方面採用埋入性佳的材料（譬如，多晶矽等）即可。如此一來，由於可使TMR元件23的表面積比最小尺寸更大，故可使的磁區100所帶來的磁場不安定區域的比率變小；而該磁區100係於TMR元件23的端部所產生者。因此，隧道阻抗之變化量的差之檢測變得比先前更容易，進而避免了先前在切換時所需磁場變大及磁場產生時施加電流極端變大問題的發生。此外，因使TMR元件23呈直立型配置，故可使讀取字元線30與TMR元件23直接連接。亦即，省略了在先前方式上用來連接TMR元件23和讀取字元線30的配線，故其單元可比先前者更細微化。其結果為，使每1單元之單元面積之最小加工尺寸為6F2，亦即比先前者更加細微化。此外，在把第二空間15進行埋入時，寫入字元線13和 TMR元件23之間的第二絕緣膜16會在寫入字元線13的側壁 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

裝 543086 A7 ______ B7 五、發明説明（13 ) 上進行自我整合性的堆疊。基於此原因，第二絕緣膜16的膜厚16a (其係決定寫入字元線13和tmr元件23之間的距離 X)與堆瑩膜厚大約相等，不會受到其他誤差要因的影響。因此，與先前者相較，膜厚16a更容易控制得更薄。亦即，與先前者相較，可使寫入字元線13和TMR元件23之間的距離X ’交得更短’故可提升動作邊界。此外，在2個tmR元件 23之間的接點29上可以吸收如下的誤差：寫入字元線13之尺寸的誤差、寫入字元線13和TMR元件23之間的第二絕緣膜16之膜厚16a的誤差、構成TMR元件23之各層之膜厚的誤差等。再者’在第一實施形態中採用具有2重隧道接合結構之 TMR元件23a和採用具有1重隨道接合結構之元件23的情形相較，施加相同外部偏壓時之MR (磁抗）比（”丨”狀態和”0”狀態時阻抗的變化率）之特性的劣化程度低，可在更高偏壓的狀態下動作。亦即，因採用具有2重隨道接合結構之TMR元件23a，敌在把單元内的資料進行外部讀取時更為有利。 [第二實施形態] 在本發明之第二實施形態中，TMR元件係呈直立型配置，並將該TMR元件和接點依照各單元進行劃分。圖13為與本發明之第二實施形態有關之半導體記憶裝置之平面圖。而沿圖13之II-II線之剖面圖，係與圖2所示之與第一實施形態有關半導體記憶裝置的剖面圖相同。又，在第二實施形態方面，如與第一實施形態具有相同結構者則 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 543086 A7 B7 五、發明説明（14 ) 省略其說明，僅針對結構不同的部份進行說明。如圖13所示，在與第二實施形態有關之半導體記憶裝置中，TMR元件23f及接點29\其係與TMR元件23’和位元線11連接）並未朝寫入字元線13的方向連結，而是被每個單元所細分者。又，如在TMR元件23f及接點2W中，只有一方被單元所細分亦無妨。再者，在第二實施形態中，如圖3所示之1重隧道接合結構，或如圖4所示之2重隧道接合結構亦適用。接著，簡單說明與本發明之第二實施形態有關之半導體記憶裝置的製造方法。又，在第二實施形態方面，如與第一實施形態具有相同工序者則省略其說明，僅針對工序不同的部份進行說明。首先，如圖5至圖12所示，與第一實施形態一樣，形成 TMR元件23。接著，如圖2所示，當進行讀取字元線30的平版印刷時，TMR元件23及位元線接點29被圖案化為如圖13所示的形狀。此一情況下，因把TMR元件23及接點29的部份在比讀取字元線30更深的階差上進行蝕刻，故有必要進一步加工使之不產生蝕刻殘留。因此，必須採取合乎如下要求的蝕刻條件：可取得與讀取字元線30下之第二絕緣膜16間之充足的蝕刻選擇比。如此一來，則可形成被每個單元所細分的TMR元件23’及接點29’。依據上述第二實施形態，可獲得與第一實施形態相同的效果。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

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543086 A7 B7 五發明説明（15 ) 再者，在第二實施形態中，TMR元件23’係依照單元而呈細分狀態，如此可防止磁場不安定區域的不良影響遍及所有單元；而上述磁場不安定區域係因寄生電流與反轉磁場的誤差所導致者。此外，在上述各實施形態中，記憶元件係採用TMR元件 ;但亦可採用巨磁電阻（GMR，Giant Magneto Resistive)元件來取代TMR元件；而上述GMR元件包含·· 2個磁性層及導體層，其係夾於該2磁性層之間。精通此技藝的人士可輕易進行額外的好處與修改，因此，在廣義來說本發明並未受限於此處所顯示與說明的特定細節與代表領域，因此，在不悖離申請專利範圍及其同等項所定義的一般發明領域之精神與領域下可進行許多修改。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X297公釐）

Claims

A BCD 543086 申請專利範圍 1 · 一種半導體記憶裝置，其係包含：半導體基板；第一磁抗效果元件，其係被配置成離開前述半導體基板，且包含第一磁性層及第一非磁性層，而前述第一磁性層及第一非磁性層係形成於對前述半導體基板垂直方向者。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中丽述第一磁抗效果元件係橫跨多個單元而相連者。 3 ·如申請專利範圍第1項之半導體記憶裝置，其中雨述第一磁抗效果元件係依照各單元被細分者。 4.如申請專利範圍第1項之半導體記憶裝置，其中進一步包含：第一配線’其係被配置成離開前述半導體基板，且朝第一方向延伸者；第二配線’其係被配置成離開前述第一配線，且朝與刖述第一方向不同之第二方向延伸者；前述第一磁抗效果元件係分別離開前述第一、第二配線而配置者。 5 ·如申凊專利範圍第4項之半導體記憶裝置，其中前述第一磁抗效果元件係橫跨多個單元而相連者。 6 ·如申凊專利範圍第4項之半導體記憶裝置，其中七述第一磁抗效果元件係依照各單元而被細分者。 7 ·如申請專利範圍第4項之半導體記憶裝置，其中進一步包含：

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申清專利祀圍第三配線’其係被配置成離開前述第二配線，且朝前述第二方向延伸者，並與前述第一磁抗效果元件連接。 8 ·如申請專利範圍第一項之半導體記憶裝置，其中進一步包含：第一配線’其係被配置成離開前述半導體基板，且朝弟一方向延伸者；第一配線，其係被配置成離開前述第一配線，且朝與前述第一方向不同之第二方向延伸者；第四配線’其係被配置成與前述第二配線之間設有第一空間，且被配置成離開前述第一配線，朝前述第二方向延伸者；及前述第一磁抗效果元件，其係分別離開前述第一、第二及第四配線，並被配置於前述第一空間。 9 ·如申請專利範圍第8項之半導體記憶裝置，其中前述第一磁抗效果元件係橫跨多個單元而相連者。 10·如申請專利範圍第8項之半導體記憶裝置，其中前述第一磁抗效果元件係依照各單元被細分者。 11 ·如申請專利範圍第8項之半導體記憶裝置，其中進一步包含：第三配線，其係被配置成離開前述第二配線，且朝前述第一方向延伸者，並與前述第一磁抗效果元件連接。 12·如申請專利範圍第1項之半導體記憶裝置，其中進一步包含：第一配線，其係被配置成離開前述半導體基板，且朝 -20- 本纸張尺度適财S @家標準(CNS) A4規格(21G X297公釐) " ------ 六、申請專利範圍第一方向延伸者； “第二配線，其係被配置成離開前述第一配線，且朝與削述第一方向不同之第二方向延伸者；第四配線，其係被配置成與前述第二配線之間設有第一空間，且被配置成離開前述第一配線，朝前述第二方 2延㈣；前豸第-磁抗效果元件其係分㈣開前述第一、第二及第四配線，並被配置於前述第一空間中；第二磁抗效果元件，其係離開前述第一、第二、第四配、’泉及糾述弟一磁抗效果元件而被配置於前述第一空間且含有第二磁性層及第二非磁性層；及前述第二磁性層及別述第二非磁性層，係形成於對前述半導體基板垂直方向者。 13. 如申請專利範圍第12項之半導體記憶裝置，其中 d述第一及第二磁抗效果元件係橫跨多個單元而相連者。 14. 如申請專利範圍第項之半導體記憶裝置，其中别述第一及弟一磁抗效果元件係依照各單元被細分者。 15·如申請專利範圍第12項之半導體記憶裝置，其中第一疊層結構，其係包含前述第一磁性層及前述第一非磁性層；第二疊層結構，其係包含前述第二磁性層及可述第二非磁性層；而前述兩疊層結構係以前述第一及第二磁抗效果元件之間為界限，而呈線性對稱。 16·如申請專利範圍第丨2項之半導體記憶裝置，其中造一步 -21 - 本纸張尺度適用中國國家標準(CNS) A#規格(21〇X297公釐）包含：第二配線，其係被配置成離開前述第二配線，且朝前迷第二方向延伸者，且與前述第一磁抗效果元件連接。 17·如申凊專利範圍第12項之半導體記憶裝置，其中進一步包含：接點’其係配置於前述第一及第二磁抗效果元件之間 ’並與前述第一、第二磁抗效果元件及前述第一配線連接。 18·如申請專利範圍第17項之半導體記憶裝置，其中月’J述第一及第二磁抗效果元件、前述接點的至少一方係橫跨多個單元而相連者。 19.如申請專利範圍第17項之半導體記憶裝置，其中 i t弟及弟一磁抗效果元件、前述接點的至少一方係依照各單元被細分者。 2〇.如申請專利範圍第丨項之半導體記憶裝置，其中進一步包含：第一配線，其係被配置成離開前述半導體基板，且朝第一方向延伸者； .第一配線，其係在前述第一配線上方被配置成離開前述第一配線，且朝與前述第一方向不同之第二方向延伸者；第四配、、泉，其係被配置成與前述第二配線之間設有第一芝間，並在前述第一配線上方被配置成離開前述第一 •22- 543086 A8 B8 C8

配線，JL|月前述第=方向延伸纟；前述第件，其係分別離開前述第一置於前述第一空間中者；一磁抗效果元第二及第四配線，並被配第二磁抗效果元件，其係離開前述第一、第二、第四配線及前述第一磁抗效果元件而被配置於前述第一空間 ’在前述H線上方含有第二磁性層及第二非磁性層 ’且前述第二磁性層及前述k非磁性層形成於對前述半導體基板垂直之方向者；第五配線’其係和前述第四配線之間設置比前述第一空間更窄的第二空間，且在前逑第一配線上方被配置成離開前述第一配線，且朝前述第二方向延伸者。 21.如申請專利範圍第20項之半導體記憶裝置，其中丽述第一及第二磁抗效果元件係橫跨多個單元而相連者。 22·如申請專利範圍第2〇項之半導體記憶裝置，其中刖述第一及第二磁抗效果元件係依照各單元被細分者。 23·如申請專利範圍第20項之半導體記憶裝置，其中進一步包含：第三配線，其係被配置成離開前述第二配線，且朝前述第二方向延伸者，且與前述第一磁抗效果元件連接。 24·如申請專利範圍第2〇項之半導體記憶裝置，其中第一疊層結構，其係包含前述第一磁性層及前述第一非磁性層；第二疊層結構，其係包含前述第二磁性層及 -23- 543086

則述罘二非磁性層；而前述兩疊層結構係以前述第一及第二磁抗效果元件之間為界限，而呈線性對稱。 .如申α專利範圍第2〇項之半導體記憶裝置，其中進一步包含：接點，其係被配置於前述第一及第二磁抗效果元件之間，並與前述第一、第二磁抗效果元件及前述第一配線連接。 26·如申請專利範圍第25項之半導體記憶裝置，其中觔述第一及第二磁抗效果元件、前述接點的至少一方係橫跨多個單元而相連者。 27·如申請專利範圍第μ項之半導體記憶裝置，其中前述第一及第二磁抗效果元件、前述接點的至少一方係依照各單元被細分者。 28.如申請專利範圍第2〇項之半導體記憶裝置，其中前述第一及第二空間係在同一位準交互同時存在。 29·如申請專利範圍第1項之半導體記憶裝置，其中前述第一磁抗效果元件為前述第一非磁性層為隧道接合層的TMR元件。 3 0 ·如申請專利範圍第1項之半導體記憶裝置，其中前述第一磁抗效果元件為其前述第一非磁性層屬於隧道接合層的TMR元件；而前述TMR元件為包含一層隧道接合層的一層隨道接合結構，此外，亦為包含二層隨道接合層的二層隧道接 -24- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 543086 A8 B8 C8

合結構。 31. —種半導體記憶裝置的製造方法，其係包含：第一配線之形成，其係將第一配線於半導體基板上方形成；罘一絕緣膜之形成，其係在前述第一配線上形成第一絕緣膜；第二及第四配線之形成，其係在前述第一絕緣膜上形成第二及第四配線’前述第四配線係形成和前述第二配線之間設有第一空間之狀態者；第二絕緣膜部份之形成，其係在前述第一絕緣膜、前述第二及第四配線上部份形成第二絕緣膜；第一凹槽之形成，其係在前述第一空間形成第一凹槽；第一及第二磁抗效果元件之形成，其係在前述第一凹槽之兩側面分別形成第一及第二磁抗效果元件；前述第一磁抗效果元件包含第一磁性層和第一非磁性層，前述第一磁性層和前述第一非磁性層係形成於對前述半導體基板呈垂直方向者；前述第二磁抗效果元件包含第二磁 f生層和第一非磁性層，前述第二磁性層和第二非磁性層係形成於對前述半導體基板呈垂直方向者；接觸孔足形成，其係把前述第一絕緣膜除掉，並使前述第一配線的一部份露出，前述第一絕緣膜係位於前述第一及第二磁抗效果元件之間之前述第一凹槽之底面；第一及第二凹槽之形成，其係把前述第二絕緣膜之—部 -25- 本紙張尺度適财關家鮮(CNS)城格(咖χ 29ϋ

.裝玎 •線 A B c D 543086 六、申請專利範圍份除掉而分別形成第二凹槽及第三凹槽；前述第二絕緣膜係位於前述第二及第四配線之上方；接點之形成，其係在前述接觸孔形成接點；前述接點係與前述第一配線及前述第一及第二磁抗效果元件連接；第三及第六配線之形成，其係在前述第二及第三凹槽中分別形成第三及第六配線；前述第三配線係與前述第一磁抗效果元件連接，前述第六配線係與前述第二磁抗效果元件連接。 32·如申請專利範圍第31項之半導體記憶裝置之製造方法，其中前述第一及第二磁抗效果元件之形成係包含·· 磁性層材料之形成，其係於前述第一凹槽之前述底部、前述兩側面及箾述弟·一 '乡巴緣膜上形成磁性層材料；磁性層足形成，其係把位於前述第一凹槽之前述底部及前述第二絕緣膜上之前述磁性層材料除去，然後在前述第一凹槽之前述兩側面分別形成前述第一及第二磁性層；非磁性層材料之形成，其係在前述第一凹槽之前述底部、前述第一及第二磁性層之側面及前述第二絕緣膜上形成非磁性層材料；非磁性層之形&，其係把位於前述第一π槽之前述底部及前述第二絕緣 -26- 本紙張尺度適用中国國务標準(CNS) A4規格(210 X 297公釐：） 543086 AS B8 C8 — ______D8______ 六、申請專利範圍膜上之前述非磁性層材料除去，然後在前述第一及第二磁性層之前述側面分別形成第一及第二非磁性層。 33·如申請專利範圍第31項之半導體記憶裝置之製造方法，其中進一步包含：將前述第一及第二磁抗效果元件、前述接點的至少一方依照各單元進行細分者。 34·如申請專利範圍第31項之半導體記憶裝置之製造方法，其中進一步包含：第三及第六配線形狀之形成，其係將前述第三及第六配線形成預定的形狀，同時將前述第一及第二磁抗效果元件、前述接點的至少一方依照各單元進行細分者。 35·如申請專利範圍第31項之半導體記憶裝置之製造方法，其中進一步包含：前述第二及第四配線之形成；及第五配線之形成，其係在與前述第二或第四配線間設置比前述第一空間更有的第二空間而形成者。 36.如申請專利範圍第35項之半導體記憶裝置之製造方法，其中進一步包含：丽述第二、第四及第五配線之形成；及第七及第八配線之形成，第七配線之配置’其係在與前述第五配線之間設置第一空間而配置者；及第八配線之配置，其係在與前述第七配線之間設置前述第二空間而配置者。 37·如申請專利範圍第35項之半導體記憶裝置之製造方法， -27-

543086 8 8 8 8 A B c D 申請專利範圍其中前述第一及第二磁抗效果元件為其前述第一及第二非磁性層屬於隧道接合層的TMR元件。 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）