RU2464654C2 - Конструктивное исполнение матрицы битовых ячеек магниторезистивной оперативной памяти (mram) - Google Patents

Конструктивное исполнение матрицы битовых ячеек магниторезистивной оперативной памяти (mram) Download PDF

Info

Publication number
RU2464654C2
RU2464654C2 RU2010145133/08A RU2010145133A RU2464654C2 RU 2464654 C2 RU2464654 C2 RU 2464654C2 RU 2010145133/08 A RU2010145133/08 A RU 2010145133/08A RU 2010145133 A RU2010145133 A RU 2010145133A RU 2464654 C2 RU2464654 C2 RU 2464654C2
Authority
RU
Russia
Prior art keywords
metal layer
stt
bit cell
mram
longitudinal axis
Prior art date
Application number
RU2010145133/08A
Other languages
English (en)
Other versions
RU2010145133A (ru
Inventor
Вилльям Х. СЯ (US)
Вилльям Х. СЯ
Original Assignee
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед
Publication of RU2010145133A publication Critical patent/RU2010145133A/ru
Application granted granted Critical
Publication of RU2464654C2 publication Critical patent/RU2464654C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933—Spintronics or quantum computing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

Изобретение относится к битовым ячейкам магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM). Технический результат - уменьшение площади полупроводниковой подложки, занимаемой ячейкой STT-MRAM. Данные битовые ячейки включают линию истока, сформированную в первой плоскости, и битовую шину, сформированную во второй плоскости. Битовая шина имеет продольную ось, параллельную продольной оси данной линии истока, и линия истока накладывается на по меньшей мере участок битовой шины. 3 н. и 20 з.п. ф-лы, 10 ил.

Description

ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ
[0001] Иллюстративные варианты осуществления данного изобретения направлены на конструктивные исполнения матрицы битовых ячеек магниторезистивной оперативной памяти (MRAM). Более конкретно, варианты осуществления настоящего изобретения относятся к конструктивным исполнениям матрицы магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM).
ПРЕДШЕСТВУЮЩИЙ УРОВЕНЬ ТЕХНИКИ
[0002] Магниторезистивная оперативная память (MRAM) представляет собой технологию энергонезависимой памяти, использующей магнитные элементы. Например, магниторезистивная оперативная память с переносом спинового момента (STT-MRAM) использует электроны, которые становятся поляризованными по спину, когда электроны проходят через тонкую пленку (спиновый фильтр). STT-MRAM также известна как RAM с переносом спинового момента (STT-RAM), RAM переключения намагниченности с переносом спинового момента (спиновая-RAM), и перенос спинового момента (SMT-RAM).
[0003] Касательно фиг.1, проиллюстрирована диаграмма обычной ячейки 100 STT-MRAM. Данная битовая ячейка 100 STT-MRAM включает элемент 105 памяти магнитного туннельного перехода (MTJ), транзистор 110, битовую шину 120 и числовую шину 130. Элемент памяти MTJ формируется, например, из связанного слоя и свободного слоя, каждый из которых может удерживать магнитное поле, отделенное посредством изолирующего слоя (слоя туннельного барьера), как проиллюстрировано на фиг.1. Битовая ячейка 100 STT-MRAM также включает линию 140 истока, усилитель 150 считывания, схему 160 считывания/записи и опорное напряжение 170 битовой шины. Специалисты в области техники в полной мере поймут, что работа и конструкция ячейки 100 памяти известна из области техники. Дополнительные детали обеспечиваются, например, в работе M. Hosomi, et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, материалы конференции IEDM (2005), полностью включенной в настоящий документ по ссылке.
[0004] Касательно фиг.2, в обычных исполнениях линии истока (SL) матриц битовых ячеек магнитного туннельного перехода (MTJ) выполнены с возможностью быть параллельными либо битовой шине (BL), либо числовой шине. Однако в обычных исполнениях не существует непосредственного и параллельного наложения между линией истока (SL) и битовой шиной (BL) по причине правил пространственного распределения переходного отверстия и металла. Таким образом, минимальный размер битовой ячейки в обычных исполнениях не может быть уменьшен или минимизирован как результат правил пространственного распределения металла и переходного отверстия.
[0005] Фиг.3 представляет собой вид сверху сетки обычной матрицы битовой ячейки магнитного туннельного перехода (MTJ), имеющей линии истока (SL), выполненные параллельно к битовым шинам (BL). Как продемонстрировано на фиг.3, данные линии истока (SL) не накладываются на битовые шины (BL), и, таким образом, размер битовой ячейки является ограниченным правилами пространственного распределения между линиями истока (SL) и битовыми шинами (BL).
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
[0006] Иллюстративные варианты осуществления настоящего изобретения направлены на конструктивные исполнения битовых ячеек магниторезистивной оперативной памяти (MRAM). Более конкретно, варианты осуществления настоящего изобретения относятся к конструктивным исполнениям матрицы магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM). Соответственно один иллюстративный вариант осуществления настоящего изобретения может включать битовую ячейку магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), включающую линию истока, сформированную в первой плоскости, и битовую шину, сформированную во второй плоскости и имеющую продольную ось, параллельную продольной оси данной линии истока, причем данная линия истока накладывается на по меньшей мере один участок битовой шины.
[0007] Другой иллюстративный вариант осуществления настоящего изобретения может включать битовую ячейку магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), включающую первый металлический слой, формирующий битовую шину, имеющую продольную ось в первой плоскости, и второй металлический слой, формирующий линию истока, имеющую продольную ось во второй плоскости, причем данная продольная ось первого металлического слоя является параллельной данной продольной оси второго металлического слоя, и причем первый металлический слой накладывается на по меньшей мере один участок второго металлического слоя.
[0008] Другой иллюстративный вариант осуществления настоящего изобретения может включать матрицу битовых ячеек магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), включающую множество битовых ячеек. Каждая битовая ячейка может включать линию истока, сформированную в первой плоскости, и битовую шину, сформированную во второй плоскости и имеющую продольную ось, параллельную продольной оси данной линии истока, причем данная линия истока накладывается на по меньшей мере один участок битовой шины.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
[0009] Сопроводительные чертежи представлены с целью обеспечения поддержки в описании вариантов осуществления изобретения и обеспечиваются только для иллюстрации вариантов осуществления, а не их ограничения.
[0010] Фиг.1 иллюстрирует обычную ячейку магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM).
[0011] Фиг.2 представляет собой иллюстрацию обычной матрицы битовых ячеек MRAM.
[0012] Фиг.3 представляет собой вид сверху обычной матрицы битовых ячеек MRAM.
[0013] Фиг.4 представляет собой схему одного варианта осуществления матрицы битовых ячеек MRAM.
[0014] Фиг.5 представляет собой иллюстрацию сверху одного варианта осуществления матрицы битовых ячеек MRAM.
[0015] Фиг.6 представляет собой вид сверху одного варианта осуществления матрицы битовых ячеек MRAM.
[0016] Фиг.7 представляет собой другой вид сверху одного варианта осуществления матрицы битовых ячеек MRAM.
[0017] Фиг.8 представляет собой иллюстрацию в поперечном разрезе варианта осуществления матрицы битовых ячеек MRAM согласно фиг.5 по сечению А8-А8.
[0018] Фиг.9 представляет собой иллюстрацию в поперечном разрезе варианта осуществления матрицы битовых ячеек MRAM согласно фиг.5 по сечению А9-А9.
[0019] Фиг.10 представляет собой иллюстрацию в перспективе одного варианта осуществления матрицы битовых ячеек MRAM.
ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ
[0020] Аспекты настоящего изобретения раскрываются в нижеследующем описании и сопутствующих чертежах относительно специфических вариантов осуществления изобретения. Иные варианты осуществления могут быть разработаны, не выходя из объема настоящего изобретения. Дополнительно, хорошо известные элементы данного изобретения не будут описаны в деталях или будут опущены, с тем чтобы не затенять значимые детали изобретения.
[0021] Термин «иллюстративный» используется в настоящем документе для обозначения «служащий в качестве примера, варианта или иллюстрации». Любой вариант осуществления, описанный в настоящем документе как «иллюстративный», не должен обязательно интерпретироваться как предпочтительный или более выгодный по отношению к другим вариантам осуществления. Аналогичным образом, термин «варианты осуществления данного изобретения» не требует того, чтобы все варианты осуществления данного изобретения включали описанный признак, преимущество или принцип действия.
[0022] Терминология, используемая в настоящем документе, применяется только в целях описания конкретных вариантов осуществления и не предназначена быть ограничивающей по отношению к вариантам осуществления данного изобретения. Как использовано в настоящем документе, формы единственного числа элемента предназначены включать также и формы множественного числа, если только контекст ясно не указывает на иное. Будет дополнительно понятным, что термины «содержит», «содержащий», «включает» и/или «включающий», при использовании в настоящем документе, специфицируют наличие заявленных признаков, целых чисел, этапов, действий, элементов и/или компонентов, но не исключают наличия или добавления одного или более других признаков, целых чисел, этапов, действий, элементов, компонентов, и/или их групп.
[0023] Варианты осуществления настоящего изобретения могут обеспечивать матрицу битовых ячеек MRAM, которая может уменьшить размер битовых ячеек. Например, вариант осуществления матрицы битовых ячеек STT-MRAM может уменьшить размер битовых ячеек посредством размещения по меньшей мере участка линии истока (SL) сверху битовой шины (BL), так чтобы можно было преодолеть ограничения, накладываемые обычными правилами пространственного распределения металла и межсоединения посредством переходного отверстия.
[0024] Варианты осуществления настоящего изобретения могут решать проблемы обычных матриц битовых ячеек MRAM. Варианты осуществления настоящего изобретения могут уменьшить размеры битовых ячеек MTJ посредством добавления межсоединений посредством переходного отверстия к линии истока (SL) и добавления верхнего тонкого металлического слоя (например, М7), так чтобы линия истока (SL) была сконфигурирована с возможностью находиться непосредственно сверху или над (например, накладываясь и параллельно к) битовой шине (BL) с целью преодоления обычных основных ограничений согласно правилам пространственного распределения металла и межсоединения посредством переходного отверстия, тем самым экономя пространство кремниевой подложки.
[0025] Касательно фиг.4-10, варианты осуществления настоящего изобретения могут обеспечивать матрицу битовых ячеек MRAM, которая уменьшает или минимизирует размер битовых ячеек. Например, фиг.4 схематически иллюстрирует вариант осуществления матрицы битовых ячеек MRAM. Вариант осуществления матрицы битовых ячеек STT-MRAM может уменьшать средний размер битовых ячеек посредством размещения линии истока (SL), накладывающейся на и параллельной к (например, располагающейся над) битовой шине (BL) с целью решения и преодоления ограничений, вытекающих из обычных правил пространственного распределения металла и межсоединения посредством переходного отверстия.
Как продемонстрировано на фиг.5, иллюстративная битовая ячейка 500 STT-MRAM включает линию истока (SL), сформированную в первой плоскости, и битовую шину (BL), сформированную во второй плоскости. Данная битовая шина (BL) имеет продольную ось, параллельную продольной оси линии истока (SL). В соответствии с иллюстративными вариантами осуществления, данная линия истока (SL) накладывается на по меньшей мере один участок ширины битовой шины (BL), тем самым уменьшая размер битовой ячейки. В одном варианте осуществления линия истока (SL) может по существу накладываться на ширину битовой шины (BL), тем самым дополнительно уменьшая размер битовой ячейки. В качестве другого примера, как показано в иллюстративном варианте осуществления по фиг.5, линия истока (SL) может полностью накладываться на битовую шину (BL), тем самым дополнительно уменьшая размер битовой ячейки.
[0026] В иллюстративном варианте осуществления, проиллюстрированном на фиг.5, размер битовой ячейки MTJ уменьшается посредством добавления верхнего тонкого металлического слоя (М7) с целью формирования линии истока (SL) непосредственно сверху или над (например, накладываясь на и параллельно к) битовой шине (BL). Данные металлические слои М5 и М7 продлеваются в направлении, перпендикулярном продольным осям линии истока (SL) и битовой шины (BL), и в той же плоскости, что и соответствующие металлические слои М5 и М7, так чтобы по меньшей мере один участок металлического слоя М5 и один участок металлического слоя М7 не накладывались на битовую шину (BL). Межсоединение посредством переходного отверстия соединяет (например, электрически соединяет) данные участки металлических слоев М5 и М7, не накладывающиеся на битовую шину (BL), друг с другом.
[0027] Например, в одном варианте осуществления один участок металлического слоя М5 и один участок металлического слоя М7 продлеваются в направлении, перпендикулярном продольным осям линии истока (SL) и битовой шины (BL), и в той же плоскости, что и соответствующие металлические слои М5 и М7 с целью формирования боковых выступов (например, первого и второго боковых выступов). Межсоединение посредством переходного отверстия соединяет (например, электрически соединяет) данные участки боковых выступов друг с другом.
[0028] В одном варианте осуществления металлический слой М6 формируется в области боковых выступов между металлическими слоями М5 и М7. Данный иллюстративный вариант осуществления, продемонстрированный на фиг.5, включает межсоединение V5 посредством переходного отверстия для соединения металлического слоя М5 с металлическим слоем М6 и межсоединение V6 посредством переходного отверстия для соединения металлического слоя М6 с боковым выступом металлического слоя М7. Таким образом, данный вариант осуществления может избегать перемыкания или межсоединения линии истока (например, М7) и битовой шины (BL), которое в ином случае могло бы происходить в результате параллельного наложения линии истока (SL) и битовой шины (BL). Иллюстрации в поперечном разрезе варианта осуществления матрицы битовых ячеек MRAM по фиг.5 описываются ниже со ссылкой на фиг.8 и 9.
[0029] В другом иллюстративном варианте осуществления настоящего изобретения ячейка MTJ может быть сдвинута на один металлический слой вниз, так чтобы существующий верхний тонкий металл (например, М6) мог быть использован в качестве линии истока (SL). Соответственно в данном иллюстративном варианте осуществления дополнительный металлический слой (например, М7) не включается в битовую ячейку.
[0030] Фиг.6 представляет собой вид сверху одного варианта осуществления матрицы 600 битовых ячеек MRAM, в общем соответствующую варианту осуществления, проиллюстрированному на фиг.5, со схожими элементами, обозначающимися так же. Фиг.7 представляет собой другой вид сверху одного варианта осуществления матрицы 700 битовых ячеек MRAM, иллюстрирующего более масштабную интеграцию битовых ячеек.
[0031] Фиг.8 представляет собой иллюстрацию в поперечном разрезе варианта осуществления стока 800 матрицы битовых ячеек MRAM согласно фиг.5, по сечению А8-А8. Как продемонстрировано на фиг.8, металлические слои М1, М2, М3, М4, М5 и М6 (BL) соединяются друг с другом с помощью межсоединений посредством переходных отверстий V1, V2, V3, V4 и V5 соответственно. Линия истока М7 сконфигурирована с возможностью быть параллельной к и накладываться на металлический слой М6 (BL), но не межсоединяться.
[0032] Фиг.9 представляет собой иллюстрацию в поперечном разрезе варианта осуществления истока 900 матрицы битовых ячеек MRAM согласно фиг.5, по сечению А9-А9. Как продемонстрировано на фиг.9, металлические слои М1, М2, М3, М4 и М5 соединяются друг с другом с помощью межсоединений посредством переходных отверстий V1, V2, V3 и V4 соответственно. Металлические слои М5 и М7 продлеваются в направлении, перпендикулярном продольным осям линии истока (SL) и битовой шины (BL), и в той же плоскости, что и соответствующие металлические слои М5 и М7 с целью формирования боковых выступов (например, первый боковой выступ 910 и второй боковой выступ 920). Металлический слой (например, М6 на фиг.9) формируется в области боковых выступов между металлическими слоями М5 и М7, Например, как продемонстрировано в варианте осуществления по фиг.9, данный металлический слой (например, М6) может быть сформирован в той же плоскости, что и битовая шина (BL), но электрически изолирован от данной битовой шины (BL). Вариант осуществления включает межсоединения V5 и V6 посредством переходного отверстия для соединения бокового выступа 920 металлического слоя М5 с металлическим слоем М6, и металлического слоя М6 с боковым выступом 910 металлического слоя М7 соответственно.
[0033] Как продемонстрировано на фиг.10, представляющей собой иллюстрацию в перспективе одного варианта осуществления истока 900 матрицы битовых ячеек MRAM, линия истока (SL) (например, М7) сконфигурирована с возможностью быть параллельной к и накладывающейся на битовую шину (BL), но не межсоединенной (например, электрически межсоединенной). Таким образом, иллюстративные варианты осуществления могут избегать перемыкания линии истока (например, М7) и битовой шины (BL), которое в ином случае могло бы происходить в результате параллельного наложения линии истока (SL) и битовой шины (BL), одновременно минимизируя или уменьшая средний размер битовой ячейки по сравнению с обычным исполнением битовой ячейки.
[0034] В соответствии с одним вариантом осуществления настоящего изобретения одно или более межсоединений посредством переходного отверстия (например, V5 и V6) и верхний металлический слой (М7) могут быть выполнены с возможностью соединения линии истока (SL) транзистора доступа в битовой ячейке MTJ, так чтобы линия истока (SL) могла быть размещена непосредственно сверху или над (например, накладываясь на и параллельно к) битовой шиной (BL), без перемыкания или межсоединения линии истока (SL) (например, М7) и битовой шины (BL), тем самым уменьшая обычную область битовой ячейки.
[0035] Соответственно один вариант осуществления настоящего изобретения может представлять собой битовую ячейку магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), включающую линию истока (SL), сформированную в первой плоскости, и битовую шину (BL), сформированную во второй плоскости и имеющую продольную ось, параллельную продольной оси данной линии истока (SL), причем данная линия истока (SL) накладывается на по меньшей мере один участок битовой шины (BL). В одном варианте осуществления линия истока (SL) может по существу накладываться на битовую шину (BL).
[0036] В одном варианте осуществления линия истока (SL) включает первый боковой выступ 910, продлевающийся в первой плоскости в направлении, перпендикулярном продольной оси линии истока (SL), так чтобы участок первого бокового выступа 910 не накладывался на битовую шину (BL).
[0037] В другом варианте осуществления линия истока представляет собой первый металлический слой (например, М7 (SL)), и битовая шина представляет собой второй металлический слой (например, BL). Битовая ячейка также может включать третий металлический слой (например, М5), сформированный в третьей плоскости и имеющий продольную ось, параллельную продольной оси первого металлического слоя (например, М7), причем второй металлический слой (например, BL) помещается между первым металлическим слоем (например, М7) и третьим металлическим слоем (например, М5). Первый металлический слой (например, М7) и/или второй металлический слой (например, BL) могут накладываться на по меньшей мере один участок третьего металлического слоя (например, М5).
[0038] Третий металлический слой (например, М5) может включать второй боковой выступ 920, продлевающийся в третьей плоскости в направлении, перпендикулярном продольной оси третьего бокового выступа (например, М5). Первый боковой выступ 910 может накладываться на второй боковой выступ 920, и может быть электрически соединен со вторым боковым выступом 920.
[0039] В одном варианте осуществления по меньшей мере одно межсоединение посредством переходного отверстия (например, V5, V6 и так далее) соединяет первый боковой выступ 910 со вторым боковым выступом 920. В другом варианте осуществления четвертый металлический слой (например, М6) помещается между первым боковым выступом 910 и вторым боковым выступом 920. Первое межсоединение посредством переходного отверстия (например, V6) соединяет первый боковой выступ 910 с четвертым металлическим слоем (например, М6), а второе межсоединение посредством переходного отверстия (например, V5) соединяет четвертый металлический слой (например, М6) со вторым боковым выступом 920. В одном варианте осуществления четвертый металлический слой (например, М6) формируется во второй плоскости и может быть электрически изолирован от второго металлического слоя (например, BL).
[0040] В других вариантах осуществления битовая ячейка STT-MRAM может включать числовую шину, элемент памяти и транзистор числовой шины, соединенный с элементом памяти. Данный элемент памяти может представлять собой магнитный туннельный переход (MTJ), как проиллюстрировано, например, на фиг.9, и данный транзистор числовой шины может быть соединен в ряды с MTJ.
[0041] В другом варианте осуществления битовая ячейка магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM) может включать первый металлический слой (например, М7), формирующий линию истока, имеющую продольную ось, в первой плоскости, и второй металлический слой (например, BL), формирующий битовую линию, имеющую продольную ось, во второй плоскости, причем данная продольная ось первого металлического слоя (например, М7) является параллельной продольной оси второго металлического слоя (например, BL).
[0042] В другом варианте осуществления матрица битовых ячеек магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM) включает множество битовых ячеек. Каждая битовая ячейка включает линию истока, сформированную в первой плоскости, и битовую шину, сформированную во второй плоскости и имеющую продольную ось, параллельную продольной оси данной линии истока, причем данная линия истока накладывается (например, сверху или снизу) по меньшей мере на один участок битовой шины. Иллюстративные варианты осуществления матрицы битовых ячеек STT-MRAM могут уменьшить средний размер битовых ячеек посредством размещения линии истока (SL) с наложением на и в общем параллельно к битовой шине (BL) с целью уменьшения области, используемой в обычных конфигурациях металла и межсоединений посредством переходного отверстия. Варианты осуществления матрицы битовых ячеек MRAM могут уменьшать размеры битовых ячеек путем добавления межсоединений посредством переходного отверстия к линии истока (SL) и добавления верхнего тонкого металлического слоя (например, М7), так чтобы линия истока (SL) была сконфигурирована с возможностью находиться непосредственно сверху или над битовой шиной (BL) с целью преодоления обычных основных ограничений по правилам пространственного распределения металла и межсоединения посредством переходного отверстия, экономя тем самым пространство.
[0043] В то время как вышеизложенное раскрытие демонстрирует иллюстративные варианты осуществления изобретения, следует отметить, что различные изменения и модификации могут быть сделаны в настоящем документе, не выходя из объема данного изобретения, как определено посредством прилагаемой формулы изобретения. Функции, этапы и/или действия по заявке в соответствии с вариантами осуществления данного изобретения, описанными в настоящем документе, не нуждаются быть выполненными в каком-либо конкретном порядке. Более того, хотя элементы данного изобретения могут быть описаны или заявлены в форме единственного числа, предполагается и форма множественного числа, если только ограничение до единственного числа не является четко обозначенным.

Claims (23)

1. Битовая ячейка магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), содержащая:
линию истока, сформированную в первой плоскости; и
битовую шину, сформированную во второй плоскости и имеющую продольную ось, параллельную продольной оси данной линии истока,
причем данная линия истока накладывается на по меньшей мере участок битовой шины.
2. Битовая ячейка STT-MRAM по п.1, в которой линия истока включает в себя первый боковой выступ, продолжающийся в первой плоскости и в направлении, перпендикулярном продольной оси линии истока, так, чтобы участок первого бокового выступа не накладывался на битовую шину.
3. Битовая ячейка STT-MRAM по п.2, в которой линия истока представляет собой первый металлический слой и битовая шина представляет собой второй металлический слой,
причем битовая ячейка дополнительно содержит:
третий металлический слой, сформированный в третьей плоскости и имеющий продольную ось, параллельную продольной оси первого металлического слоя,
причем второй металлический слой помещается между первым металлическим слоем и третьим металлическим слоем.
4. Битовая ячейка STT-MRAM по п.3, в которой первый металлический слой и/или второй металлический слой накладываются на по меньшей мере участок третьего металлического слоя.
5. Битовая ячейка STT-MRAM по п.3, в которой третий металлический слой включает в себя второй боковой выступ, продолжающийся в третьей плоскости и в направлении, перпендикулярном продольной оси третьего металлического слоя, и
в которой первый боковой выступ накладывается на второй боковой выступ и электрически соединен со вторым боковым выступом.
6. Битовая ячейка STT-MRAM по п.5, дополнительно содержащая:
по меньшей мере одно межсоединение посредством сквозного отверстия, которое соединяет первый боковой выступ со вторым боковым выступом.
7. Битовая ячейка STT-MRAM по п.5, дополнительно содержащая:
четвертый металлический слой, помещающийся между первым боковым выступом и вторым боковым выступом;
первое межсоединение посредством сквозного отверстия, соединяющее первый боковой выступ с четвертым металлическим слоем;
и второе межсоединение посредством сквозного отверстия, соединяющее четвертый металлический слой со вторым боковым выступом.
8. Битовая ячейка STT-MRAM по п.7, в которой четвертый металлический слой формируется во второй плоскости и электрически изолирован от второго металлического слоя.
9. Битовая ячейка STT-MRAM по п.1, в которой линия истока, по существу, накладывается на битовую шину.
10. Битовая ячейка STT-MRAM по п.1, дополнительно содержащая:
числовую шину;
элемент памяти и
транзистор числовой шины, соединенный с элементом памяти.
11. Битовая ячейка STT-MRAM по п.10, в которой данный элемент памяти представляет собой магнитный туннельный переход (MTJ) и в которой данный транзистор числовой шины соединен последовательно с MTJ.
12. Битовая ячейка магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), содержащая:
первый металлический слой, формирующий линию истока, имеющую продольную ось в первой плоскости; и
второй металлический слой, формирующий битовую линию, имеющую продольную ось во второй плоскости,
причем данная продольная ось первого металлического слоя параллельна продольной оси второго металлического слоя и
причем первый металлический слой накладывается на по меньшей мере участок второго металлического слоя.
13. Битовая ячейка STT-MRAM по п.12, в которой первый металлический слой включает в себя первый боковой выступ, продолжающийся в направлении, перпендикулярном продольной оси первого металлического слоя, так, чтобы участок первого бокового выступа не накладывался на второй металлический слой.
14. Битовая ячейка STT-MRAM по п.13, дополнительно содержащая:
третий металлический слой, сформированный в третьей плоскости и имеющий продольную ось, параллельную продольной оси первого металлического слоя,
причем второй металлический слой помещается между первым металлическим слоем и третьим металлическим слоем.
15. Битовая ячейка STT-MRAM по п.14, в которой первый металлический слой и/или второй металлический слой накладываются на по меньшей мере участок третьего металлического слоя.
16. Битовая ячейка STT-MRAM по п.14, в которой третий металлический слой включает в себя второй боковой выступ, продолжающийся в направлении, перпендикулярном продольной оси третьего металлического слоя, и
в которой первый боковой выступ накладывается на второй боковой выступ и электрически соединен со вторым боковым выступом.
17. Битовая ячейка STT-MRAM по п.16, дополнительно содержащая:
по меньшей мере одно межсоединение посредством сквозного отверстия, которое соединяет первый боковой выступ со вторым боковым выступом.
18. Битовая ячейка STT-MRAM по п.16, дополнительно содержащая:
четвертый металлический слой, помещающийся между первым боковым выступом и вторым боковым выступом;
первое межсоединение посредством сквозного отверстия, соединяющее первый боковой выступ с четвертым металлическим слоем;
и второе межсоединение посредством сквозного отверстия, соединяющее четвертый металлический слой со вторым боковым выступом.
19. Битовая ячейка STT-MRAM по п.18, в которой четвертый металлический слой формируется во второй плоскости и электрически изолирован от второго металлического слоя.
20. Битовая ячейка STT-MRAM по п.12, в которой первый металлический слой, по существу, накладывается на второй металлический слой.
21. Битовая ячейка STT-MRAM по п.12, дополнительно содержащая:
числовую шину;
элемент памяти и
транзистор числовой шины, соединенный с элементом памяти.
22. Битовая ячейка STT-MRAM по п.21, в которой данный элемент памяти представляет собой магнитный туннельный переход (MTJ) и в которой данный транзистор числовой шины соединен последовательно с MTJ.
23. Матрица битовой ячейки магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM), содержащая:
множество битовых ячеек, причем каждая битовая ячейка включает в себя:
линию истока, сформированную в первой плоскости; и
битовую шину, сформированную во второй плоскости и имеющую продольную ось, параллельную продольной оси данной линии истока,
причем линия истока накладывается на по меньшей мере участок битовой шины.
RU2010145133/08A 2008-04-04 2009-03-23 Конструктивное исполнение матрицы битовых ячеек магниторезистивной оперативной памяти (mram) RU2464654C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/098,017 2008-04-04
US12/098,017 US8159870B2 (en) 2008-04-04 2008-04-04 Array structural design of magnetoresistive random access memory (MRAM) bit cells

Publications (2)

Publication Number Publication Date
RU2010145133A RU2010145133A (ru) 2012-05-20
RU2464654C2 true RU2464654C2 (ru) 2012-10-20

Family

ID=40940420

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010145133/08A RU2464654C2 (ru) 2008-04-04 2009-03-23 Конструктивное исполнение матрицы битовых ячеек магниторезистивной оперативной памяти (mram)

Country Status (12)

Country Link
US (2) US8159870B2 (ru)
EP (1) EP2269192B1 (ru)
JP (1) JP5575745B2 (ru)
KR (1) KR101227675B1 (ru)
CN (2) CN103956180B (ru)
BR (1) BRPI0911090B1 (ru)
CA (1) CA2719700C (ru)
ES (1) ES2401142T3 (ru)
MX (1) MX2010010909A (ru)
RU (1) RU2464654C2 (ru)
TW (1) TWI409814B (ru)
WO (1) WO2009123874A1 (ru)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5088465B2 (ja) * 2006-07-12 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリ
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
US8704319B2 (en) * 2010-12-31 2014-04-22 Samsung Electronics Co., Ltd. Method and system for providing magnetic layers having insertion layers for use in spin transfer torque memories
US8710602B2 (en) * 2011-12-20 2014-04-29 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having improved characteristics
KR101929983B1 (ko) * 2012-07-18 2018-12-17 삼성전자주식회사 저항성 메모리 셀을 갖는 반도체 메모리 장치 및 그 테스트 방법
US9620188B2 (en) 2013-06-21 2017-04-11 Intel Corporation MTJ spin hall MRAM bit-cell and array
KR102074943B1 (ko) 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
KR102098244B1 (ko) 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
US10263036B2 (en) * 2014-09-25 2019-04-16 Intel Corporation Strain assisted spin torque switching spin transfer torque memory
US20160254318A1 (en) * 2015-02-27 2016-09-01 Qualcomm Incorporated MAGNETIC RANDOM ACCESS MEMORY (MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSED IN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE
US9721634B2 (en) 2015-04-27 2017-08-01 Qualcomm Incorporated Decoupling of source line layout from access transistor contact placement in a magnetic tunnel junction (MTJ) memory bit cell to facilitate reduced contact resistance
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
WO2017052561A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Memory with high overlay tolerance
WO2017052622A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Spin hall effect mram with thin-film selector
US10580970B2 (en) 2015-09-25 2020-03-03 Intel Corporation PSTTM device with free magnetic layers coupled through a metal layer having high temperature stability
WO2017052631A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Psttm device with multi-layered filter stack
US10340445B2 (en) 2015-09-25 2019-07-02 Intel Corporation PSTTM device with bottom electrode interface material
WO2017052586A1 (en) * 2015-09-25 2017-03-30 Intel Corporation High density memory array with self-aligned via
KR20170064052A (ko) 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치
US9715916B1 (en) * 2016-03-24 2017-07-25 Intel Corporation Supply-switched dual cell memory bitcell
KR102379706B1 (ko) 2017-10-25 2022-03-28 삼성전자주식회사 가변 저항 메모리 소자
KR20190122421A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 소자
US11151296B2 (en) * 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US11444237B2 (en) 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
JP2020035976A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 磁気記憶装置
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11244983B2 (en) * 2019-06-25 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM memory cell layout for minimizing bitcell area
CN112837723A (zh) * 2019-11-22 2021-05-25 上海磁宇信息科技有限公司 错层式金属位线走线的磁性随机存储器存储阵列
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1321941A1 (en) * 2001-12-21 2003-06-25 Kabushiki Kaisha Toshiba Magnetic random access memory with stacked memory cells
RU2310928C2 (ru) * 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117169A (ja) * 1988-10-27 1990-05-01 Sony Corp メモリ装置
JPH04125962A (ja) * 1990-09-18 1992-04-27 Sony Corp メモリ装置
TW411471B (en) 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
JP4731041B2 (ja) * 2001-05-16 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3527230B2 (ja) * 2001-06-19 2004-05-17 松下電器産業株式会社 磁気メモリの駆動方法
JP3887272B2 (ja) * 2001-12-21 2007-02-28 株式会社東芝 磁気ランダムアクセスメモリの読み出し方法
KR100590563B1 (ko) * 2004-10-27 2006-06-19 삼성전자주식회사 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법
JP2007081161A (ja) * 2005-09-14 2007-03-29 Fujitsu Ltd 磁気抵抗素子メモリとその製造方法
JP4799218B2 (ja) 2006-03-03 2011-10-26 株式会社東芝 スピン注入書き込み型磁気記憶装置
DE602006013948D1 (de) * 2006-05-04 2010-06-10 Hitachi Ltd Magnetspeichervorrichtung
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1321941A1 (en) * 2001-12-21 2003-06-25 Kabushiki Kaisha Toshiba Magnetic random access memory with stacked memory cells
RU2310928C2 (ru) * 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
М.HOSOMI et al. A NOVEL NONVOLATILE MEMORY WITH SPIN TORQUE TRANSFER MAGNETIZATION SWITCHING: SPIN-RAM [онлайн] 2005, [найдено 15.09.2011], Найдено в Интернете: <URL: http://www.mendeley.com/research/a-novel-nonvolatile-memory-with-spin-torque-transfer-magnetization-switching-spinram/>, стр.1-2, рис.2а. *

Also Published As

Publication number Publication date
BRPI0911090A2 (pt) 2018-03-20
US20090251949A1 (en) 2009-10-08
CN103956180B (zh) 2017-09-12
JP2011519476A (ja) 2011-07-07
BRPI0911090B1 (pt) 2019-12-10
CA2719700C (en) 2014-01-28
US8625341B2 (en) 2014-01-07
EP2269192A1 (en) 2011-01-05
RU2010145133A (ru) 2012-05-20
WO2009123874A1 (en) 2009-10-08
CA2719700A1 (en) 2009-10-08
CN102017004A (zh) 2011-04-13
EP2269192B1 (en) 2013-02-13
TWI409814B (zh) 2013-09-21
US8159870B2 (en) 2012-04-17
MX2010010909A (es) 2010-11-04
CN102017004B (zh) 2014-06-25
TW201003652A (en) 2010-01-16
KR20100125478A (ko) 2010-11-30
US20130100732A1 (en) 2013-04-25
KR101227675B1 (ko) 2013-01-29
JP5575745B2 (ja) 2014-08-20
CN103956180A (zh) 2014-07-30
ES2401142T3 (es) 2013-04-17

Similar Documents

Publication Publication Date Title
RU2464654C2 (ru) Конструктивное исполнение матрицы битовых ячеек магниторезистивной оперативной памяти (mram)
JP4570328B2 (ja) 直列ｍｒａｍ素子
JP5019681B2 (ja) 薄膜磁性体記憶装置
TW582032B (en) Magnetic random access memory
JP6076940B2 (ja) 対称なｓｔｔ−ｍｒａｍビットセルデザイン
US6424563B2 (en) MRAM memory cell
JP2011155222A (ja) 磁気ランダムアクセスメモリ
US7529113B2 (en) Magnetic storage device
JP2002359355A (ja) 多層構造の不揮発性磁気メモリ・セル及びそれを用いた記憶回路ブロック
JP2005191523A (ja) マグネチックラム
US20090290406A1 (en) Low loading pad design for STT MRAM or other short pulse signal transmission
US20140284533A1 (en) Semiconductor memory device
US7505306B2 (en) Magnetic memory device
JP2004526294A (ja) 大きいチャネル幅の選択トランジスタを備えるｍｒａｍ構成
JP4068337B2 (ja) 磁気ランダムアクセスメモリ
US20060268600A1 (en) MRAM cell with split conductive lines
JP2008085349A (ja) 磁気ランダムアクセスメモリ