CN103956180B - 磁阻随机存取存储器(mram)位单元的阵列结构设计 - Google Patents

磁阻随机存取存储器(mram)位单元的阵列结构设计 Download PDF

Info

Publication number
CN103956180B
CN103956180B CN201410208924.0A CN201410208924A CN103956180B CN 103956180 B CN103956180 B CN 103956180B CN 201410208924 A CN201410208924 A CN 201410208924A CN 103956180 B CN103956180 B CN 103956180B
Authority
CN
China
Prior art keywords
lateral extensions
metal layer
stt
metal level
bit cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410208924.0A
Other languages
English (en)
Other versions
CN103956180A (zh
Inventor
威廉·H·夏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN103956180A publication Critical patent/CN103956180A/zh
Application granted granted Critical
Publication of CN103956180B publication Critical patent/CN103956180B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933—Spintronics or quantum computing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及磁阻随机存取存储器(MRAM)位单元的阵列结构设计。本发明揭示自旋转移力矩磁阻随机存取存储器(STT‑MRAM)位单元。所述位单元包括形成于第一平面中的源极线和形成于第二平面中的位线。所述位线具有与所述源极线的纵轴平行的纵轴，且所述源极线与所述位线的至少一部分重叠。

Description

磁阻随机存取存储器(MRAM)位单元的阵列结构设计
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2009年3月23日、申请号为200980116359.2、发明名称为“磁阻随机存取存储器(MRAM)位单元的阵列结构设计”的发明专利申请案。
技术领域
本发明的示范性实施例针对于磁阻随机存取存储器(MRAM)位单元的阵列结构设计。更特定来说，本发明的实施例涉及自旋转移力矩磁阻随机存取存储器(STT-MRAM)的阵列结构设计。
背景技术
磁阻随机存取存储器(MRAM)为一种使用磁性元件的非易失性存储器技术。举例来说，自旋转移力矩磁阻随机存取存储器(STT-MRAM)使用在电子穿过薄膜(自旋过滤器)时变得自旋极化的电子。STT-MRAM还被称为自旋转移力矩RAM(STT-RAM)、自旋力矩转移磁化切换RAM(自旋RAM)和自旋动量转移RAM(SMT-RAM)。
参看图1，说明常规STT-MRAM单元100的图。STT-MRAM位单元100包括磁性隧道结(MTJ)存储元件105、晶体管110、位线120和字线130。举例来说，MTJ存储元件由钉扎层和自由层形成，所述钉扎层和所述自由层中的每一者可保持磁场，所述钉扎层和所述自由层由绝缘(隧道障壁)层分离(如图1中所说明)。STT-MRAM位单元100还包括源极线140、读出放大器150、读取/写入电路160和位线参考170。所属领域的技术人员将了解，存储器单元100的操作和构造在此项技术中为已知的。举例来说，在IEDM会议录(2005)的M.Hosomi等人的“具有自旋转移力矩磁阻磁化切换的新颖非易失性存储器：自旋RAM(A Novel NonvolatileMemory with Spin Transfer Torque Magnetoresistive Magnetization Switching：Spin-RAM)”中提供额外细节，所述会议录以全文引用的方式并入本文中。
参看图2，在常规设计中，磁性隧道结(MTJ)位单元阵列的源极线(SL)布置成与位线(BL)或字线平行。然而，在常规设计中，归因于通孔与金属间距规则，在源极线(SL)与位线(BL)之间不存在直接且平行的重叠。因此，由于金属与通孔间距规则，不可减小或最小化常规设计的最小位单元大小。
图3为具有布置成与位线(BL)平行的源极线(SL)的常规磁性隧道结(MTJ)位单元阵列的俯视网图。如图3中所展示，源极线(SL)并不与位线(BL)重叠，且因此位单元大小由源极线(SL)与位线(BL)之间的间距规则限制。
发明内容
本发明的示范性实施例涉及磁阻随机存取存储器(MRAM)位单元的阵列结构设计。更特定来说，本发明的实施例涉及自旋转移力矩磁阻随机存取存储器(STT-MRAM)的阵列结构设计。因此，本发明的示范性实施例可包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元，所述自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元包括：源极线，其形成于第一平面中；以及位线，其形成于第二平面中且具有与所述源极线的纵轴平行的纵轴，其中所述源极线与所述位线的至少一部分重叠。
本发明的另一示范性实施例可包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元，所述STT-MRAM位单元包括：第一金属层，其在第一平面中形成具有纵轴的位线；以及第二金属层，其在第二平面中形成具有纵轴的源极线，其中所述第一金属层的纵轴与所述第二金属层的纵轴平行，且其中所述第一金属层与所述第二金属层的至少一部分重叠。
本发明的另一示范性实施例可包括自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元阵列，所述STT-MRAM位单元阵列包括多个位单元。每一位单元可包括：源极线，其形成于第一平面中；以及位线，其形成于第二平面中且具有与所述源极线的纵轴平行的纵轴，其中所述源极线与所述位线的至少一部分重叠。
附图说明
呈现附图以辅助描述本发明的实施例，且提供所述附图仅用于说明所述实施例而不限制所述实施例。
图1说明常规自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。
图2为常规MRAM位单元阵列的说明。
图3为常规MRAM位单元阵列的俯视网图。
图4为MRAM位单元阵列的实施例的示意图。
图5为MRAM位单元阵列的实施例的俯视说明。
图6为MRAM位单元阵列的实施例的俯视网图。
图7为MRAM位单元阵列的实施例的另一俯视网图。
图8为沿A8-A8的图5的MRAM位单元阵列的实施例的横截面说明。
图9为沿A9-A9的图5的MRAM位单元阵列的实施例的横截面说明。
图10为MRAM位单元阵列的实施例的透视说明。
具体实施方式
本发明的方面揭示于针对于本发明的特定实施例的以下描述和相关图式中。可在不脱离本发明的范围的情况下设计出替代实施例。此外，本发明的众所周知的元件将不会详细描述或将被省略以免混淆本发明的相关细节。
词“示范性”在本文中用以指“充当一实例、例子或说明”。本文中被描述为“示范性”的任何实施例没有必要理解为比其它实施例优选或有利。同样，术语“本发明的实施例”并非要求本发明的所有实施例包括所论述的特征、优点或操作模式。
本文中所使用的术语仅出于描述特定实施例的目的，且无意限制本发明的实施例。如本文中所使用，除非上下文明确地另外指示，否则单数形式“一”和“所述”还意欲包括复数形式。应进一步理解，术语“包含”和/或“包括”在本文中使用时指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件，和/或其群组的存在或添加。
本发明的实施例可提供可减小位单元大小的MRAM位单元阵列。举例来说，STT-MRAM位单元阵列的实施例可通过将源极线(SL)的至少一部分放置于位线(BL)顶部上以使得其可克服由常规金属与通孔互连间距规则强加的限制来减小平均位单元大小。
实施例可解决常规MRAM位单元阵列的问题。实施例可通过添加与源极线(SL)的通孔互连且添加顶部薄金属层(例如，M7)，使得源极线(SL)经配置成直接在位线(BL)顶部上或上方(例如，与位线(BL)重叠且平行)以克服常规主要金属与通孔设计规则限制来减小MTJ位单元大小，借此节省硅空间。
参看图4到图10，本发明的实施例可提供减小或最小化位单元大小的MRAM位单元阵列。举例来说，图4示意性地说明MRAM位单元阵列的实施例。STT-MRAM位单元阵列的实施例可通过将源极线(SL)放置成与位线(BL)重叠且平行(例如，在位线上方)以解决或克服由常规金属与通孔互连间距规则导致的限制来减小平均位单元大小。
如图5中所展示，示范性STT-MRAM位单元500包括形成于第一平面中的源极线(SL)和形成于第二平面中的位线(BL)。位线(BL)具有与源极线(SL)的纵轴平行的纵轴。根据示范性实施例，源极线(SL)与位线(BL)的宽度的至少一部分重叠，借此减小位单元大小。在一个实施例中，源极线(SL)可大体上与位线(BL)的宽度重叠，借此进一步减小位单元大小。作为另一实施例，如图5的示范性实施例中所展示，源极线(SL)可与位线(BL)完全重叠，借此进一步减小位单元大小。
在图5中所说明的示范性实施例中，通过添加顶部薄金属层(M7)以使源极线(SL)直接形成于位线(BL)顶部上或上方(例如，与位线(BL)重叠且平行)来减小MTJ位单元大小。金属层M5和M7在与源极线(SL)和位线(BL)的纵轴垂直的方向上且在与相应金属层M5和M7相同的平面中延伸，使得金属层M5和M7的至少一部分不与位线(BL)重叠。通孔互连使金属层M5和M7的不与位线(BL)重叠的部分彼此连接(例如，电连接)。
举例来说，在一实施例中，金属层M5和M7的一部分在与源极线(SL)和位线(BL)的纵轴垂直的方向上且在与相应金属层M5和M7相同的平面中延伸，以形成横向延伸部(例如，第一和第二横向延伸部)。通孔互连使所述横向延伸部彼此连接(例如，电连接)。
在一实施例中，金属层M6形成于金属层M5与金属层M7之间的横向延伸部的区域中。图5中所展示的说明性实施例包括用以将金属层M5的横向延伸部连接到金属层M6的通孔互连V5和用以将金属层M6连接到金属层M7的横向延伸部的通孔互连V6。因此，所述实施例可避免原本将由源极线(SL)与位线(BL)的平行重叠导致的源极线(例如，M7)到位线(BL)的短接或互连。在下文参看图8和图9而描述图5的MRAM位单元阵列的实施例的横截面说明。
在另一示范性实施例中，可将MTJ单元向下移动一个金属层，以使得现有顶部薄金属(例如，M6)可用作源极线(SL)。因此，在此说明性实施例中，在位单元中不包括额外金属层(例如，M7)。
图6为大体对应于图5中所说明的实施例的MRAM位单元阵列600的实施例的俯视网图，其中类似元件被相同地标记。图7为说明位单元的较大规模集成的MRAM位单元阵列700的实施例的另一俯视网图。
图8为沿A8-A8截取的图5的MRAM位单元阵列的漏极800的实施例的横截面说明。如图8中所展示，金属层M1、M2、M3、M4、M5和M6(BL)分别通过通孔互连V1、V2、V3、V4和V5而彼此连接。源极线M7经配置以与金属层M6(BL)平行且重叠但未互连。
图9为沿A9-A9的图5的MRAM位单元阵列的源极900的实施例的横截面说明。如图9中所展示，金属层M1、M2、M3、M4、和M5分别通过通孔互连V1、V2、V3和V4而彼此连接。金属层M5和M7在与源极线(SL)和位线(BL)的纵轴垂直的方向上且在与相应金属层M5和M7相同的平面中延伸，以形成横向延伸部(例如，第一横向延伸部910和第二横向延伸部920)。金属层(例如，图9中的M6)形成于金属层M5与M7之间的横向延伸部的区域中。举例来说，如图9的实施例中所展示，金属层(例如，M6)可形成于与位线(BL)相同的平面中，但与位线(BL)电隔离。所述实施例包括用以分别将金属层M5的横向延伸部920连接到金属层M6且将金属层M6连接到金属层M7的横向延伸部910的通孔互连V5和V6。
如图10(其为MRAM位单元阵列的源极900的实施例的透视说明)中所展示，源极线(SL)(例如，M7)配置成与位线(BL)平行且重叠但不互连(例如，不电互连)。因此，所述示范性实施例可避免原本将由源极线(SL)与位线(BL)的平行重叠导致的源极线(SL)(例如，M7)到位线(BL)的短接，同时最小化或减小平均位单元大小(与常规位单元设计相比)。
根据一实施例，一个或一个以上通孔互连(例如，V5和V6)和顶部薄金属层(M7)可经设计成连接MTJ位单元中的存取晶体管的源极线(SL)，以使得源极线(SL)可直接放置于位线(BL)顶部上或上方(例如，与位线(BL)重叠且平行)而不存在源极线(SL)(例如，M7)到位线(BL)的短接或互连，借此减小平均位单元面积。
因此，本发明的实施例可为自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元，所述STT-MRAM位单元包括：源极线(SL)，其形成于第一平面中；以及位线(BL)，其形成于第二平面中且具有与所述源极线(SL)的纵轴平行的纵轴，其中所述源极线(SL)与所述位线(BL)的至少一部分重叠。在一实施例中，源极线(SL)可大体上与位线(BL)重叠。
在一实施例中，源极线(SL)包括第一横向延伸部910，所述第一横向延伸部910在第一平面中且在与源极线(SL)的纵轴垂直的方向上延伸，以使得第一横向延伸部910的一部分不与位线(BL)重叠。
在另一实施例中，源极线为第一金属层(例如，M7(SL))，且位线为第二金属层(例如，BL)。位单元还可包括第三金属层(例如，M5)，所述第三金属层形成于第三平面中且具有与第一金属层(例如，M7)的纵轴平行的纵轴，其中第二金属层(例如，BL)介于第一金属层(例如，M7)与第三金属层(例如，M5)之间。第一金属层(例如，M7)和/或第二金属层(例如，BL)可与第三金属层(例如，M5)的至少一部分重叠。
第三金属层(例如，M5)可包括第二横向延伸部920，所述第二横向延伸部920在第三平面中且在与所述第三金属层(例如，M5)的纵轴垂直的方向上延伸。第一横向延伸部910可与第二横向延伸部920重叠且可电连接到所述第二横向延伸部920。
在一实施例中，至少一个通孔互连(例如，V5、V6等)将第一横向延伸部910连接到第二横向延伸部920。在另一实施例中，第四金属层(例如，M6)介于第一横向延伸部910与第二横向延伸部920之间。第一通孔互连(例如，V6)将第一横向延伸部910连接到第四金属层(例如，M6)，且第二通孔互连(例如，V5)将所述第四金属层(例如，M6)连接到第二横向延伸部920。在一实施例中，第四金属层(例如，M6)形成于第二平面中且可与第二金属层(例如，BL)电隔离。
在其它实施例中，STT-MRAM位单元可包括字线、存储元件和耦合到所述存储元件的字线晶体管。举例来说，如图9中所说明，存储元件可为磁性隧道结(MTJ)，且字线晶体管可与所述MTJ串联耦合。
在另一实施例中，自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元可包括：第一金属层(例如，M7)，其在第一平面中形成具有纵轴的源极线；以及第二金属层(例如，BL)，其在第二平面中形成具有纵轴的位线，其中所述第一金属层(例如，M7)的纵轴与所述第二金属层(例如，BL)的纵轴平行，且其中所述第一金属层(例如，M7)与所述第二金属层(例如，BL)的至少一部分重叠。
在另一实施例中，自旋转移力矩磁阻随机存取存储器(STT-MRAM)位单元阵列包括多个位单元。每一位单元包括：源极线，其形成于第一平面中；以及位线，其形成于第二平面中且具有与所述源极线的纵轴平行的纵轴，其中所述源极线与所述位线的至少一部分重叠(例如，在顶部上或下方)。STT-MRAM位单元阵列的示范性实施例可通过将源极线(SL)放置成与位线(BL)重叠且大体上平行以减小常规金属与通孔互连配置中所使用的面积来减小平均位单元大小。MRAM位单元阵列的实施例且可通过添加与源极线(SL)的通孔互连且添加顶部薄金属层(例如，M7)以使得源极线(SL)经配置成直接在位线(BL)顶部上或上方以克服常规主要金属与通孔设计规则限制来减小位单元大小，借此节省空间。
虽然前述揭示内容展示本发明的说明性实施例，但应注意，可在不脱离如由所附权利要求书界定的本发明的范围的情况下，在本文中作出各种改变和修改。无需以任何特定次序执行根据本文中所描述的本发明的实施例的方法项的功能、步骤和/或动作。此外，虽然可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则涵盖复数形式。

Claims (40)

1.一种自旋转移力矩磁阻随机存取存储器STT-MRAM位单元，其包含：
用于导电的第一装置，其形成于第一平面中；以及
用于导电的第二装置，其形成于第二平面中，且具有与所述用于导电的第一装置的纵轴平行的纵轴，其中所述用于导电的第一装置与所述用于导电的第二装置的至少一部分重叠；
其中所述用于导电的第一装置包括第一横向延伸部，所述第一横向延伸部在所述第一平面中且在与所述用于导电的第一装置的所述纵轴垂直的方向上延伸，使得所述第一横向延伸部的一部分不与所述用于导电的第二装置重叠。
2.根据权利要求1所述的STT-MRAM位单元，其中所述用于导电的第一装置为第一金属层，且所述用于导电的第二装置为第二金属层，所述位单元进一步包含：
第三金属层，其形成于第三平面中，且具有与所述第一金属层的所述纵轴平行的纵轴，
其中所述第二金属层介于所述第一金属层与所述第三金属层之间。
3.根据权利要求2所述的STT-MRAM位单元，其中所述第一金属层和/或所述第二金属层与所述第三金属层的至少一部分重叠。
4.根据权利要求2所述的STT-MRAM位单元，其中所述第三金属层包括第二横向延伸部，所述第二横向延伸部在所述第三平面中且在与所述第三金属层的所述纵轴垂直的方向上延伸，且其中所述第一横向延伸部与所述第二横向延伸部重叠且电连接到所述第二横向延伸部。
5.根据权利要求4所述的STT-MRAM位单元，其进一步包含：
至少一个用于互连的装置，其将所述第一横向延伸部连接到所述第二横向延伸部。
6.根据权利要求4所述的STT-MRAM位单元，其进一步包含：
第四金属层，其介于所述第一横向延伸部与所述第二横向延伸部之间；
用于互连的第一装置，其将所述第一横向延伸部连接到所述第四金属层；以及
用于互连的第二装置，其将所述第四金属层连接到所述第二横向延伸部。
7.根据权利要求6所述的STT-MRAM位单元，其中所述第四金属层形成于所述第二平面中且与所述第二金属层电隔离。
8.根据权利要求1所述的STT-MRAM位单元，其中所述用于导电的第一装置与所述用于导电的第二装置重叠。
9.根据权利要求1所述的STT-MRAM位单元，其进一步包含：
字线；
用于存储的装置；以及
字线晶体管，其耦合到所述用于存储的装置。
10.根据权利要求9所述的STT-MRAM位单元，其中所述用于存储的装置为磁性隧道结MTJ，且其中所述字线晶体管与所述MTJ串联耦合。
11.一种自旋转移力矩磁阻随机存取存储器STT-MRAM位单元，其包含：
第一金属层，其在第一平面中形成具有纵轴的用于导电的第一装置；以及
第二金属层，其在第二平面中形成具有纵轴的用于导电的第二装置，其中所述第一金属层的所述纵轴与所述第二金属层的所述纵轴平行，且
其中所述第一金属层与所述第二金属层的至少一部分重叠，且
其中所述第一金属层包括第一横向延伸部，所述第一横向延伸部在与所述第一金属层的所述纵轴垂直的方向上延伸，使得所述第一横向延伸部的一部分不与所述第二金属层重叠。
12.根据权利要求11所述的STT-MRAM位单元，其进一步包含：
第三金属层，其形成于第三平面中，且具有与所述第一金属层的所述纵轴平行的纵轴，
其中所述第二金属层介于所述第一金属层与所述第三金属层之间。
13.根据权利要求12所述的STT-MRAM位单元，其中所述第一金属层和/或所述第二金属层与所述第三金属层的至少一部分重叠。
14.根据权利要求12所述的STT-MRAM位单元，其中所述第三金属层包括第二横向延伸部，所述第二横向延伸部在与所述第三金属层的所述纵轴垂直的方向上延伸，且
其中所述第一横向延伸部与所述第二横向延伸部重叠，且电连接到所述第二横向延伸部。
15.根据权利要求14所述的STT-MRAM位单元，其进一步包含：
至少一个用于互连的装置，其将所述第一横向延伸部连接到所述第二横向延伸部。
16.根据权利要求14所述的STT-MRAM位单元，其进一步包含：
第四金属层，其介于所述第一横向延伸部与所述第二横向延伸部之间；
用于互连的第一装置，其将所述第一横向延伸部连接到所述第四金属层；以及
用于互连的第二装置，其将所述第四金属层连接到所述第二横向延伸部。
17.根据权利要求16所述的STT-MRAM位单元，其中所述第四金属层形成于所述第二平面中且与所述第二金属层电隔离。
18.根据权利要求11所述的STT-MRAM位单元，其中所述第一金属层与所述第二金属层重叠。
19.根据权利要求11所述的STT-MRAM位单元，其进一步包含：
字线；
用于存储的装置；以及
字线晶体管，其耦合到所述用于存储的装置。
20.根据权利要求19所述的STT-MRAM位单元，其中所述用于存储的装置为磁性隧道结MTJ，且其中所述字线晶体管与所述MTJ串联耦合。
21.一种自旋转移力矩磁阻随机存取存储器STT-MRAM位单元阵列，其包含：
多个位单元，每一位单元包括：
用于导电的第一装置，其形成于第一平面中；以及
用于导电的第二装置，其形成于第二平面中，且具有与所述用于导电的第一装置的纵轴平行的纵轴，
其中所述用于导电的第一装置与所述用于导电的第二装置的至少一部分重叠，且
其中所述用于导电的第一装置包括第一横向延伸部，所述第一横向延伸部在所述第一平面中且在与所述用于导电的第一装置的所述纵轴垂直的方向上延伸，使得所述第一横向延伸部的一部分不与所述用于导电的第二装置重叠。
22.一种用于形成自旋转移力矩磁阻随机存取存储器STT-MRAM位单元的方法，其包含：
在第一平面中形成源极线；及
形成在第二平面中的且具有与所述源极线的纵轴平行的纵轴的位线，其中所述源极线与所述位线的至少一部分重叠，且
其中所述源极线包括第一横向延伸部，所述第一横向延伸部在所述第一平面中且在与所述源极线的所述纵轴垂直的方向上延伸，使得所述第一横向延伸部的一部分不与所述位线重叠。
23.根据权利要求22所述的方法，其中形成所述源极线包括：
形成第一横向延伸部，所述第一横向延伸部在所述第一平面中且在与所述源极线的所述纵轴垂直的方向上延伸，使得所述第一横向延伸部的一部分不与所述位线重叠。
24.根据权利要求23所述的方法，其中所述源极线是第一金属层且所述位线是第二金属层，所述方法进一步包括：
形成第三金属层，所述第三金属层在第三平面中且具有与所述第一金属层的所述纵轴平行的纵轴，
其中所述第二金属层介于所述第一金属层与所述第三金属层之间。
25.根据权利要求24所述的方法，其中所述第一金属层和/或所述第二金属层与所述第三金属层的至少一部分重叠。
26.根据权利要求24所述的方法，其中所述第三金属层包括第二横向延伸部，所述第二横向延伸部在所述第三平面中且在与所述第三金属层的所述纵轴垂直的方向上延伸，且其中所述第一横向延伸部与所述第二横向延伸部重叠且电连接到所述第二横向延伸部。
27.根据权利要求26所述的方法，其进一步包括：
提供至少一个通孔互连，所述至少一个通孔互连将所述第一横向延伸部连接到所述第二横向延伸部。
28.根据权利要求26所述的方法，其进一步包括：
提供第四金属层，所述第四金属层介于所述第一横向延伸部与所述第二横向延伸部之间；
提供第一通孔互连，所述第一通孔互连将所述第一横向延伸部连接到所述第四金属层；以及
提供第二通孔互连，所述第二通孔互连将所述第四金属层连接到所述第二横向延伸部。
29.根据权利要求28所述的方法，其中所述第四金属层形成于所述第二平面中且与所述第二金属层电隔离。
30.根据权利要求22所述的方法，其中所述源极线与所述位线重叠。
31.根据权利要求22所述的方法，其进一步包含：
形成字线；
形成存储元件；
形成字线晶体管；以及
将所述字线耦合到所述字线晶体管，且将所述字线晶体管耦合到所述存储元件。
32.根据权利要求31所述的方法，其中所述存储元件为磁性隧道结MTJ，且其中所述字线晶体管与所述MTJ串联耦合。
33.一种自旋转移力矩磁阻随机存取存储器STT-MRAM位单元，其包含：
第一金属层，其在第一平面中形成源极线，所述第一金属层包括第一横向延伸部，所述第一横向延伸部在所述第一平面中且在与所述源极线的纵轴垂直的方向上延伸，使得所述第一横向延伸部的一部分不与第二金属层重叠，所述第二金属层形成位线，以及
所述第二金属层，其形成在第二平面中且具有与所述第一金属层的所述纵轴平行的纵轴，
其中所述第一金属层与所述第二金属层的至少一部分重叠，所述位单元进一步包括：
第三金属层，其形成在第三平面中且具有与所述第一金属层的所述纵轴平行的纵轴，所述第三金属层包括第二横向延伸部，所述第二横向延伸部在所述第三平面中且在与所述第三金属层的所述纵轴垂直的方向上延伸，
其中所述第二金属层介于所述第一金属层和所述第三金属层之间，
其中所述第一横向延伸部与所述第二横向延伸部重叠且通过在所述位单元的源极处的至少一个通孔互连电连接到所述第二横向延伸部，
进一步包括：
在所述位单元的漏极处的、在所述第二金属层和所述第三金属层之间的又一通孔互连；以及
存储元件，其电连接到所述位线以及所述第三金属层；
其中所述源极线电连接到晶体管的源极且所述存储元件电连接到所述晶体管的漏极。
34.根据权利要求33所述的STT-MRAM位单元，其中所述第一金属层和/或所述第二金属层与所述第三金属层的至少一部分重叠。
35.根据权利要求33所述的STT-MRAM位单元，其进一步包括：
第四金属层，其介于所述第一横向延伸部与所述第二横向延伸部之间；
第一通孔互连，其将所述第一横向延伸部连接到所述第四金属层；以及
第二通孔互连，其将所述第四金属层连接到所述第二横向延伸部。
36.根据权利要求35所述的STT-MRAM位单元，其中所述第四金属层形成于所述第二平面中且与所述第二金属层电隔离。
37.根据权利要求33所述的STT-MRAM位单元，其中所述源极线与所述位线重叠。
38.根据权利要求33所述的STT-MRAM位单元，其进一步包含：
字线；
存储元件；以及
字线晶体管，其耦合到所述存储元件。
39.根据权利要求38所述的STT-MRAM位单元，其中所述存储元件为磁性隧道结MTJ，且其中所述字线晶体管与所述MTJ串联耦合。
40.一种STT-MRAM位单元阵列，其包括：多个如权利要求33所述的位单元。
CN201410208924.0A 2008-04-04 2009-03-23 磁阻随机存取存储器(mram)位单元的阵列结构设计 Active CN103956180B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/098,017 2008-04-04
US12/098,017 US8159870B2 (en) 2008-04-04 2008-04-04 Array structural design of magnetoresistive random access memory (MRAM) bit cells
CN200980116359.2A CN102017004B (zh) 2008-04-04 2009-03-23 磁阻随机存取存储器(mram)位单元的阵列结构设计

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200980116359.2A Division CN102017004B (zh) 2008-04-04 2009-03-23 磁阻随机存取存储器(mram)位单元的阵列结构设计

Publications (2)

Publication Number Publication Date
CN103956180A CN103956180A (zh) 2014-07-30
CN103956180B true CN103956180B (zh) 2017-09-12

Family

ID=40940420

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410208924.0A Active CN103956180B (zh) 2008-04-04 2009-03-23 磁阻随机存取存储器(mram)位单元的阵列结构设计
CN200980116359.2A Active CN102017004B (zh) 2008-04-04 2009-03-23 磁阻随机存取存储器(mram)位单元的阵列结构设计

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN200980116359.2A Active CN102017004B (zh) 2008-04-04 2009-03-23 磁阻随机存取存储器(mram)位单元的阵列结构设计

Country Status (12)

Country Link
US (2) US8159870B2 (zh)
EP (1) EP2269192B1 (zh)
JP (1) JP5575745B2 (zh)
KR (1) KR101227675B1 (zh)
CN (2) CN103956180B (zh)
BR (1) BRPI0911090B1 (zh)
CA (1) CA2719700C (zh)
ES (1) ES2401142T3 (zh)
MX (1) MX2010010909A (zh)
RU (1) RU2464654C2 (zh)
TW (1) TWI409814B (zh)
WO (1) WO2009123874A1 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5088465B2 (ja) * 2006-07-12 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリ
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
US8704319B2 (en) * 2010-12-31 2014-04-22 Samsung Electronics Co., Ltd. Method and system for providing magnetic layers having insertion layers for use in spin transfer torque memories
US8710602B2 (en) * 2011-12-20 2014-04-29 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having improved characteristics
KR101929983B1 (ko) * 2012-07-18 2018-12-17 삼성전자주식회사 저항성 메모리 셀을 갖는 반도체 메모리 장치 및 그 테스트 방법
KR20160022809A (ko) * 2013-06-21 2016-03-02 인텔 코포레이션 Mtj 스핀 홀 mram 비트-셀 및 어레이
KR102074943B1 (ko) 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
KR102098244B1 (ko) 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
US10263036B2 (en) * 2014-09-25 2019-04-16 Intel Corporation Strain assisted spin torque switching spin transfer torque memory
US20160254318A1 (en) * 2015-02-27 2016-09-01 Qualcomm Incorporated MAGNETIC RANDOM ACCESS MEMORY (MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSED IN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE
US9721634B2 (en) 2015-04-27 2017-08-01 Qualcomm Incorporated Decoupling of source line layout from access transistor contact placement in a magnetic tunnel junction (MTJ) memory bit cell to facilitate reduced contact resistance
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
WO2017052561A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Memory with high overlay tolerance
WO2017052586A1 (en) * 2015-09-25 2017-03-30 Intel Corporation High density memory array with self-aligned via
EP3353825A4 (en) 2015-09-25 2019-05-22 INTEL Corporation PSTTM DEVICE WITH FREE MAGNETIC LAYERS COUPLED BY A METAL LAYER HAVING HIGH TEMPERATURE STABILITY
EP3353826A4 (en) 2015-09-25 2019-07-03 INTEL Corporation PSTTM DEVICE WITH FLOOR ELECTRODE LIMIT MATERIAL
WO2017052622A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Spin hall effect mram with thin-film selector
WO2017052631A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Psttm device with multi-layered filter stack
KR20170064052A (ko) 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치
US9715916B1 (en) * 2016-03-24 2017-07-25 Intel Corporation Supply-switched dual cell memory bitcell
KR102379706B1 (ko) 2017-10-25 2022-03-28 삼성전자주식회사 가변 저항 메모리 소자
KR20190122421A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 소자
US11151296B2 (en) * 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US11444237B2 (en) 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
JP2020035976A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 磁気記憶装置
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11244983B2 (en) 2019-06-25 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM memory cell layout for minimizing bitcell area
CN112837723A (zh) * 2019-11-22 2021-05-25 上海磁宇信息科技有限公司 错层式金属位线走线的磁性随机存储器存储阵列
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1428785A (zh) * 2001-12-21 2003-07-09 株式会社东芝 磁随机存取存储器及其读出方法、制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117169A (ja) * 1988-10-27 1990-05-01 Sony Corp メモリ装置
JPH04125962A (ja) * 1990-09-18 1992-04-27 Sony Corp メモリ装置
TW411471B (en) 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
JP4731041B2 (ja) * 2001-05-16 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3527230B2 (ja) * 2001-06-19 2004-05-17 松下電器産業株式会社 磁気メモリの駆動方法
JP3887272B2 (ja) * 2001-12-21 2007-02-28 株式会社東芝 磁気ランダムアクセスメモリの読み出し方法
KR100590563B1 (ko) * 2004-10-27 2006-06-19 삼성전자주식회사 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법
RU2310928C2 (ru) 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства
JP2007081161A (ja) * 2005-09-14 2007-03-29 Fujitsu Ltd 磁気抵抗素子メモリとその製造方法
JP4799218B2 (ja) * 2006-03-03 2011-10-26 株式会社東芝 スピン注入書き込み型磁気記憶装置
EP1852874B1 (en) * 2006-05-04 2010-04-28 Hitachi Ltd. Magnetic memory device
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1428785A (zh) * 2001-12-21 2003-07-09 株式会社东芝 磁随机存取存储器及其读出方法、制造方法

Also Published As

Publication number Publication date
MX2010010909A (es) 2010-11-04
BRPI0911090B1 (pt) 2019-12-10
CA2719700A1 (en) 2009-10-08
CN102017004A (zh) 2011-04-13
KR101227675B1 (ko) 2013-01-29
JP5575745B2 (ja) 2014-08-20
ES2401142T3 (es) 2013-04-17
KR20100125478A (ko) 2010-11-30
CN102017004B (zh) 2014-06-25
RU2010145133A (ru) 2012-05-20
US20090251949A1 (en) 2009-10-08
BRPI0911090A2 (pt) 2018-03-20
EP2269192B1 (en) 2013-02-13
CA2719700C (en) 2014-01-28
WO2009123874A1 (en) 2009-10-08
US8625341B2 (en) 2014-01-07
CN103956180A (zh) 2014-07-30
US20130100732A1 (en) 2013-04-25
TWI409814B (zh) 2013-09-21
US8159870B2 (en) 2012-04-17
EP2269192A1 (en) 2011-01-05
JP2011519476A (ja) 2011-07-07
TW201003652A (en) 2010-01-16
RU2464654C2 (ru) 2012-10-20

Similar Documents

Publication Publication Date Title
CN103956180B (zh) 磁阻随机存取存储器(mram)位单元的阵列结构设计
JP5019681B2 (ja) 薄膜磁性体記憶装置
CN100442385C (zh) 具有不平行的主磁阻和参考磁阻的磁随机存取存储器器件
JP5233234B2 (ja) 半導体装置およびその製造方法
US7349234B2 (en) Magnetic memory array
KR20020015971A (ko) Ｍｒａｍ 장치
KR20140095792A (ko) 스핀 홀 효과를 이용한 메모리 소자와 그 제조 및 동작방법
EP2332145B1 (en) Symmetric stt-mram bit cell design
JP2002118238A (ja) Ｍｒａｍメモリーセル
JP2011155222A (ja) 磁気ランダムアクセスメモリ
KR100546177B1 (ko) 자기저항 램
US20040165427A1 (en) Magnetic memories having magnetic tunnel junctions in recessed bit lines and/or digit lines and methods of fabricating the same
US9093139B2 (en) Counterbalanced-switch MRAM
JP4068337B2 (ja) 磁気ランダムアクセスメモリ
KR20040091834A (ko) 자기 랜덤 엑세스 메모리
US7272028B2 (en) MRAM cell with split conductive lines
JP2008085349A (ja) 磁気ランダムアクセスメモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant