JP2007081161A - 磁気抵抗素子メモリとその製造方法 - Google Patents
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Abstract
【課題】 磁気抵抗素子に近接して磁界を印加する上部電極および下部電極に流す電流が小さくても、大きな磁界が印加できる磁気抵抗素子メモリを実現する。
【解決手段】 複数の磁気抵抗素子2を書き込み用電極20、21によって書き込みを行う磁気抵抗素子メモリ200において、該書き込み用電極は、電気的に絶縁された複数本の配線束10からなり、該配線束10は、1本の配線がループ状に複数回巡って束ねられたものであるように磁気抵抗素子メモリ200を構成する。
【選択図】 図1
【解決手段】 複数の磁気抵抗素子2を書き込み用電極20、21によって書き込みを行う磁気抵抗素子メモリ200において、該書き込み用電極は、電気的に絶縁された複数本の配線束10からなり、該配線束10は、1本の配線がループ状に複数回巡って束ねられたものであるように磁気抵抗素子メモリ200を構成する。
【選択図】 図1
Description
本発明は、磁気抵抗素子メモリに係わり、特に、書き込み電流を低減した配線の構成とその製造方法に関する。
不揮発性メモリは、情報通信機器の小形化に呼応して、従来の可動部分が存在するディスク型のメモリに代替するものとしてますます注目されている。すでに、半導体を用いたフラッシュメモリや強誘電体を用いたFRAMなどがよく知られている。しかし、書き込み速度や書き換え可能回数、高集積化などの諸特性に一長一短があり、更なる高性能メモリが望まれている。
一方、磁気抵抗素子メモリ(MRAM)は、近年、強磁性体のトンネル磁気抵抗効果(TMR)を示す磁気抵抗素子(Magnetic Tonneling Junction)が互いに直交する金属電極の交点に挟まれ、トンネル接合層を挟んだ上下2層の磁気抵抗素子の磁化方向の違いによる抵抗値の高低を「0」と「1」に対応させたメモリで、読み出し・書き込みが共に高速な上に書き換え回数が大きく、しかも、構造が簡単で高集積化が容易であるため、不揮発性メモリとして期待されている。
磁気抵抗素子メモリの形式には、大別して二つあり、その一つは、図25に回路図の一例を示し、図26にメモリセル300の立体的な模式図の一例で示した1T1MTJ型の形式である。他の一つは、図27に回路図の一例を示し、図28にメモリセル301の立体的な模式図の一例で示した2T2MTJ型の形式である。図中、2は磁気抵抗素子、21は下部電極、5はビットライン、6はライトワードライン、62はグランドライン、63はワードラインである
1T1MTJ型の磁気抵抗素子メモリでは、通常2本のリファレンスビットラインに接続された二つのリファレンスメモリセルの抵抗の平均をH/L(High/Low)の基準の抵抗(リファレンス抵抗)とする。例えば、磁気抵抗素子の抵抗の狙い値がHで16kΩ、Lで10kΩの場合は、リファレンス抵抗は13kΩとなる。従って、リファレンスが通常のセルの磁気抵抗素子の抵抗をリファレンス抵抗と比較して高ければ「1」、低ければ「0」のように判定する。この場合、Hで13kΩ以上、Lで13kΩ以下であれば正しく読み出しできる。読み出しにおける抵抗のマージンは3kΩとなる。
1T1MTJ型の磁気抵抗素子メモリでは、通常2本のリファレンスビットラインに接続された二つのリファレンスメモリセルの抵抗の平均をH/L(High/Low)の基準の抵抗(リファレンス抵抗)とする。例えば、磁気抵抗素子の抵抗の狙い値がHで16kΩ、Lで10kΩの場合は、リファレンス抵抗は13kΩとなる。従って、リファレンスが通常のセルの磁気抵抗素子の抵抗をリファレンス抵抗と比較して高ければ「1」、低ければ「0」のように判定する。この場合、Hで13kΩ以上、Lで13kΩ以下であれば正しく読み出しできる。読み出しにおける抵抗のマージンは3kΩとなる。
1T1MTJ型の磁気抵抗素子メモリセル300の構造は、図26に示した通りで、磁気抵抗素子2が書き込みワードライン6に近接した構成になっており、高集積化が可能で、最も一般的な磁気抵抗素子メモリである。
図28に構造を示した2T2MTJ型は、一つの磁気抵抗素子メモリセル301が並列した二つの磁気抵抗素子2からなり、その上側がビットライン5に近接した構成になっている。つまり、一つのセル内の二つの磁気抵抗素子の抵抗を比較する。そのため、例えば、1T1MTJ型と同じく抵抗の狙い値がHで16kΩ、Lで10kΩの場合には、読み出しにおける抵抗のマージンが6kΩとなる。
つまり、2T2MTJ型の磁気抵抗素子メモリの方が、1T1MTJ型よりもばらつきやノイズに対して強く、動作マージンが広い。反面、1個のメモリセルが2個の磁気抵抗素子で構成されているので、高集積化には不利である。
ところで、磁気抵抗素子メモリは、磁気抵抗素子の自由磁化層の状態によって生じる高抵抗と低抵抗の二つの抵抗を持つ現象を利用したメモリである。図29には磁気抵抗素子の積層構造の一例を示す断面図を示す。
図29に示した磁気抵抗素子2において、図示してない上から見ると互いに直交している下部電極21と上部(キャップ)電極20との間に、トンネル接合層23が挟まれた構造である。下部電極21の側は、ピンド層(強磁性層)221と反強磁性層222とからなる固定磁化層22、上部電極20の側は、フリー層(強磁性層)とも呼ばれる自由磁化層24となっている。そして、ピンド層221は、1方向の矢印で示したように磁化の方向がかわらないが、上部電極20に流す電流の方向によって自由磁化層24は磁化の方向が2方向の矢印で示したように変化する。
つまり、固定磁化層22の固定した一定の磁化の方向に対して、トンネル接合層23を介した自由磁化層24において磁化方向を同一方向/反対方向の二つの異なる磁化の方向の状態を形成し、この二方向のそれぞれをメモリの「0」と「1」に対応させている。
構成要素のそれぞれについて見ると、例えば、上部電極20と下部電極21にはTa膜が用いられ、トンネル接合層23には、AlOx(アルミニウムの酸化物)やMgOなどの1nmの超薄膜が用いられる。また、例えば、固定磁化層22にはPtMnからなる反強磁性体層の上にCoFeやCoFeBなどの強磁性体層(ピンド層)を積層した複合層が用いられ、自由磁化層24にはNiFeやCoFeBなどの強磁性層が用いられる。
上部と下部の電極の呼称は逆であってもよく、図29の場合には、上部電極20が、例えば、ビットラインと呼ばれて、自由磁化層24の磁化容易軸に書き込みを行い、読み出しにも用いられる。下部電極21は、例えば、ライトワードラインと呼ばれる。
固定磁化層と自由磁化層との磁化方向の回転による二つの状態の抵抗の比をMR(磁気抵抗)比と呼ぶ。MR比は、MgOをトンネル接合層に用いることによって230%程度が得られており、読み出しは比較的容易になりつつある。ところが、書き込みに必要な電流が数〜数十mAと大きく、実用化を阻んでいる。
そこで、書き込み時の電流、消費電力を減らすために、電流当たりの磁気抵抗素子に掛かる磁界を増加させる方法がいろいろ提案されている。
まず、通常のヨーク構造をもつ配線を書き込み用電極として用いる方法の提案の一つは、配線の導体を高透磁率の磁性材料で覆って磁界を効率よく磁気抵抗素子に作用させるものである。図30は配線の断面図で、図30(A)は磁気抵抗素子2の上側に近接して配置された上部電極20の断面図、図30(B)は磁気抵抗素子2の下側に近接して配置された下部電極21の断面図を示す(例えば、非特許文献1参照)。
図30に示した模式図においては、配線1が磁性材料4によって覆われてヨーク構造になっており、電極から生じた磁界が散逸しないで効率よく磁気抵抗素子2に印加されるようになっている。
また、書き込み用電極と磁気抵抗素子との距離を100nm〜30nmと非常に接近させる提案もなされている(例えば、非特許文献2参照)。
また、非特許文献1の構造として、ヨーク構造の書き込み用電極に高透磁率の磁性材料を用い、磁気抵抗素子の近傍のみに突起を持たせる方法が提案されている(例えば、特許文献1参照)。
また、書き込み用電極の配線を磁気抵抗素子の周囲を半回転あるいはコイル状に多数回転させることによる方法が提案されている(例えば、特許文献2、特許文献3参照)。
これらの提案では、磁気抵抗素子の周囲の書き込み電流配線を工夫することによって、電流当たりの磁界を増加させることができる技術として類似している。しかし、構造上メモリセルの大きさが増大してしまう不具合が生じる。
「1-Mbit MRAM Based on 1T1MTJ Bit Cell Integrated With Copper Interconnects 」Motorola 2003 IEEE Journal of Solid-State Circuits Volume 38,Issue 5,May 2003 p.769-773. 「A 0.18μm Logic-Based MRAM Technology for High Performance Nonvolatile Memory Applications 」IBM/Infineon Technologies 2003 Symposium on VLSI Technology Digest of Technical Papers 10-12 June 2003 p.15-16. 特開2004−235512号公報(〔0021〕、図6(2))
特開2004−133957号公報(〔0017〕、図2)
特開2004−235512号公報(〔0007〕、図1)
「1-Mbit MRAM Based on 1T1MTJ Bit Cell Integrated With Copper Interconnects 」Motorola 2003 IEEE Journal of Solid-State Circuits Volume 38,Issue 5,May 2003 p.769-773. 「A 0.18μm Logic-Based MRAM Technology for High Performance Nonvolatile Memory Applications 」IBM/Infineon Technologies 2003 Symposium on VLSI Technology Digest of Technical Papers 10-12 June 2003 p.15-16.
このように、電流当たりの磁界を増加させることによって、書き込み時の電流、消費電力を減らすための提案がなされている。しかし、依然として電流が数mAと大きい。しかも、書き込み配線をコイル状にすることは、配線をヨーク状にしたり、高透磁率材料を用いて磁気抵抗素子の近傍のみに突起を持たせたりする技術と組み合わせ難く、メモリセルの面積が大きくなってしまう不具合が生じる。
ところが、磁気抵抗素子においては、メモリセルの大きさを増大させることなく、書き込み時の電流、消費電力を減らすことが求められており、磁気抵抗素子メモリにおいては、書き込みに必要な電流を減らすことが最大の課題となっている。
そこで、本発明では、磁気抵抗素子を磁化するのに用いる上下電極の配線をループ状に複数回巡らしてそれぞれの電極内を複数の導体が通る配線束にし、さらに、磁性材料で覆ってヨーク構造にし、電流当たり発生する磁界を大きくした磁気抵抗素子メモリとその製造方法を提供することを目的としている。
上で述べた課題は、請求項1において、複数の磁気抵抗素子を書き込み用電極によって書き込みを行う磁気抵抗素子メモリにおいて、該書き込み用電極は、電気的に絶縁された複数本の配線束からなり、該配線束は、1本の配線がループ状に複数回巡って束ねられたものであるように構成された磁気抵抗素子メモリによって解決される。
つまり、磁気抵抗素子の書き込みに要する配線をループ状に複数回巡らし、少なくとも書き込み用電極の部位で積み上がる方向に配線束になるようにしている。そして、その配線束の配線のそれぞれを電気的に絶縁させて、書き込み用電極が電磁コイルの構成になるようにしている。
そうすると、配線に小さい電流を流しても電流当たりに生じる磁界が大きくなり、磁気抵抗素子に大きな書き込み用の磁界を印加することができる。
次に、請求項2において、該配線束は、該複数の磁気抵抗素子の両端の外側でコンタクトホールを介して配線間が接続されているように構成された請求項1記載の磁気抵抗素子メモリによって解決される。
つまり、配線束が上下に重なる束になるようにしている。そして、連設された磁気抵抗素子の両端の外側で隣接する上下の配線を交互にコンタクトホールで接続するようにしている。
そうすると、配線束は1本の配線をループ状にした構造となり、配線束からなる書き込み電極の部位に磁気抵抗素子を連設した構成になる。
次に、請求項3において、該配線束は、磁性材料で覆われており、少なくとも該磁気抵抗素子に対向する側面が開口しているように構成された請求項1記載の磁気抵抗素子メモリによって解決される。
つまり、配線束は、生じる磁界が放逸しないように磁性材料で4側面を覆って、いわゆる、ヨーク構造にしている。ただし、少なくとも該磁気抵抗素子に近接する部位では該磁気抵抗素子に対向する側面、いわゆる書き込み電極の部位は開口するようにしている。
そうすると、配線束全体としては生じた磁界を効率よく閉じ込めることができる。しかも、書き込み電極に近接して連設された磁気抵抗素子に対しては、効率よく磁界を印加することができる。
次に、請求項4において、該配線束が、カーボンナノチューブの配線からなるように構成された請求項1記載の磁気抵抗素子メモリによって解決される。
つまり、配線束を構成する配線は複数層に積層するので、単一の導体層はできるだけ細いほうがよい。カーボンナノチュープは、断面が円形であり、流せる電流密度は、CuやAlなどの千倍程度といわれている。従って、配線の導体材料として用いれば、超細線で導体を構成することが可能となる。
次に、請求項5において、磁気抵抗素子メモリの製造方法であって、書き込み電極となる配線束が磁気抵抗素子と近接する部位において、絶縁膜を堆積し、電極形成部位以外に第1のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第1の穴を開けたあと、該第1のレジスト膜を除去し、該第1の穴に配線用導体を堆積したあとCMP(化学的機械的研磨)によって配線を平坦にする第1の配線形成工程と、次いで、該第1の配線形成工程をn(n≧2)回繰り返して、該配線を該絶縁膜を介在させて順次積層するn層の配線束形成工程と、次いで、第2のレジスト膜を形成してパターニングし、エッチングを行って積層された該配線の外側面が露出する第2の穴を開けたあと、該第2のレジスト膜を除去し、該第2の穴に第1の磁性体を堆積する第1の磁性体形成工程と、次いで、第3のレジスト膜を形成してパターニングし、エッチングを行って該配線が形成された部位以外の該第1の磁性体を除去したあと、該第3のレジスト膜を除去する工程と、次いで、該絶縁膜を堆積し、CMPによって該絶縁膜の表面を平坦にする仕上げ工程とからなる第一の磁気抵抗素子の製造工程を含むように構成された磁気抵抗素子メモリの製造方法によって解決される。
つまり、磁気抵抗素子の書き込み電極を複数本の配線束になるように製造する工程は、絶縁膜とその上に配線用導体を堆積してCMPで平坦にする。この成膜工程を配線束の所要回数繰り返すようにしている。そして、導体が複数本の配線束となっている書き込み電極から生じる磁界が外部に放散しないように、配線束の回りを磁性体で覆ってヨーク構造になるようにしている。
このように、書き込み電極を配線束にする工程は、半導体装置の製造プロセスにおいて適用される技術、すなわち、CVDなどの薄膜形成技術やホトリソグラフィによる微細パターニング形成技術、CMPの研磨技術などを駆使して製造することができる。
その結果、配線束からなる書き込み電極で生じた磁界は効率よく磁気抵抗素子に印加されるようになり、書き込みに要する電流をより小さくすることが可能となる。
本発明になる磁気抵抗素子メモリとその製造方法によれば、書き込み電極となる1本の配線を複数回巡らしてループ状にし、少なくとも書き込み電極となる部位の導体が配線束になるようにする。そうすれば、磁気抵抗素子に対して、小さい書き込み電流でより大きな磁界を印加させることができるようになる。
その結果、本発明は、磁気抵抗素子の書き込み電流が大きいために実用化が阻害されていた従来からの課題を解決する展望が開くものであり、磁気抵抗素子メモリの実用化に向けて大きく前進することができるようになった。
図1は本発明の第一の実施例の上側配線の模式的断面図、図2は本発明の第一の実施例の下側配線の模式的断面図、図3はヨーク構造を用いたときの配線束の模式的断面図、図4はヨーク構造に高抵抗高透磁率材料を用いたときの模式的断面図、図5は本発明の第一の実施例の全ての書き込み用配線の模式的断面図、図6は本発明の第一の実施例の電流の流れる平面の上側配線の模式的断面図、図7は本発明の第一の実施例の電流の流れる平面の下側配線の模式的断面図、図8は本発明の第一の実施例のメモリセルの模式的立体図、図9は本発明の第一の実施例の回路図である。
図10は本発明の第二の実施例の全ての書き込み用配線の模式的断面図、図11は本発明の第二の実施例の上側配線の模式図、図12は本発明の第二の実施例の下側配線の模式図、図13は本発明の第二の実施例のメモリセルの模式的立体図、図14は本発明の第二の実施例の回路図、図15はカーボンナノチューブを用いたときの配線の模式的断面図、図16は本発明の構造に突起を設けた構造の模式図、図17は本発明の第一の製造方法(その1)、図18は本発明の第一の製造方法(その2)、図19は本発明の第一の製造方法(その3)、図20は本発明の第一の製造方法(その4)、図21は本発明の第二の製造方法(その1)、図22は本発明の第二の製造方法(その2)、図23は本発明の第二の製造方法(その3)、図24は本発明の第二の製造方法(その4)である。
〔実施例1〕
実施例1に示す磁気抵抗素子メモリの構成は1T1MTJ型で、磁気抵抗素子の上側の配線をビットラインとし、このビットラインは、磁気抵抗素子の磁気容易軸方向への書き込みおよび読み出しを行う。また、磁気抵抗素子の下側の配線をライトワードラインとし、このライトワードラインは、磁気抵抗素子の磁化困難軸方向への書き込みを行う。
〔実施例1〕
実施例1に示す磁気抵抗素子メモリの構成は1T1MTJ型で、磁気抵抗素子の上側の配線をビットラインとし、このビットラインは、磁気抵抗素子の磁気容易軸方向への書き込みおよび読み出しを行う。また、磁気抵抗素子の下側の配線をライトワードラインとし、このライトワードラインは、磁気抵抗素子の磁化困難軸方向への書き込みを行う。
ビットラインのそれぞれには、M個の磁気抵抗素子が接続されている。また、ライトワードラインのそれぞれは、N個の磁気抵抗素子の近傍を通過する。ビットラインとライトワードラインは書き込みを行う磁気抵抗素子の近傍を3回通過する。MとNの値は、例えば、数百〜1万数千である。本発明になる磁気抵抗素子メモリの実施例1の配線の具体的な経路を以下に説明する。
図1は本発明の第一の実施例の上側配線の模式的断面図で、図1(A)は配線のうちの上側配線が磁気抵抗素子の上側をどのような経路で巡っているかを模式的に示したものであり、図1(B)は上側配線が磁気抵抗素子の直上の近傍でどのような配線束となって上部電極を構成しているかを模式的断面図に示したものである。
図1(A)においては、上側配線11は、先ず第1の導体101となって磁気抵抗素子2の上側の最近傍を通過し、ループを描いて第2の導体102を経由する。次いで、第3の導体103となって第1の導体101の上側を通過し、ループを描いて第4の導体104を経由し、第5の導体105となって第3の導体103の上側を通過する。
つまり、上側配線11は、磁気抵抗素子2の上側を三たび通過し、図1(B)に示したような配線束10となる。従って、上側配線11は磁気抵抗素子2の直上に近接して、第1の導体101と第3の導体103と第5の導体105とが層間に絶縁膜3を挟んで上下方向に積み上げるように積層された3本の配線束10となって、上部電極20を構成している。
なお、図示してないが、手前の導体から次の導体へ順番にループ状に連なるように巡らしていく全ての部位は、製造工程的にはビアあるいはコンタクトホールによって層状に積層された導体間を立体配線によって形成している。
次いで、図2は本発明の第一の実施例の下側配線の模式図で、図2(A)は配線のうちの下側配線が磁気抵抗素子の下側をどのような経路で巡っているかを模式的に示したものであり、図2(B)は、下側配線が磁気抵抗素子の直下の近傍でどのような配線束となって下部電極を構成しているかを模式的に示したものである。
図2(A)においては、下側配線12は、先ず第6の導体106となって磁気抵抗素子2の下側の最近傍を通過し、ループを描いて第7の導体107を経由する。次いで、第8の導体108となって第6の導体106の下側を通過し、ループを描いて第9の導体109を経由し、第10の導体110となって第8の導体108の下側を通過する。
つまり、下側配線12は、磁気抵抗素子2の下側を三たび通過し、図2(B)に示したような配線束10となる。従って、下側配線12は磁気抵抗素子2の直下に近接して、第6の導体106と第8の導体108と第10の導体110とが層間に絶縁膜3を挟んで上下方向に積み上げるように積層された3本の配線束10となって、下部電極21を構成している。
なお、図示してないが、手前の導体から次の導体へ順番にループ状に連なるように巡らしていく全ての部位は、製造工程的にはビアあるいはコンタクトホールによって層状に積層された導体間を立体配線によって形成している。
図1と図2において、上側配線11と下側配線12は、例えば、厚さが300μm程度のAlやCuなどの導電性のよい金属膜が適し、配線束10の層間を絶縁する絶縁膜3には、例えば、SiO2 が適している。
こうして、本発明になる上部電極20と下部電極21は、どちらも図1と図2に示したように、配線1がループを描いて複数回巡って上下方向に積み上げるように積層された配線束10となっている。その結果、配線1に流す書き込み電流によって発生する磁界が電極部位でコイルの効果によって増強されることになり、小さな書き込み電流によって磁気抵抗素子2の磁化容易軸を容易に反転させることができる。
図3はヨーク構造を用いたときの配線束の一例の模式的断面図である。図3(A)は配線束の上部電極部位の3側面を磁性材料で覆ったヨーク構造を示し、図3(B)は配線束の下部電極部位の3側面を磁性材料で覆ったヨーク構造を示し、図3(C)は配線束の4側面を磁性材料で覆ったヨーク構造を示す。
図3(A)において、配線束10のうちの上部電極20の部位は、図示してない磁気抵抗素子の直上に近接しているので、磁気抵抗素子に対向する下側面が開口するように、3側面を磁性材料4で覆ったヨーク構造になっている。
上部電極20の断面は、ループ状に3回巡る配線の第1の導体101と第3の導体103と第5の導体105との間が絶縁膜3に覆われた構成になっており、導体相互間の絶縁と、導体と磁性材料4からなるヨーク構造との間の絶縁を保つようにしている。
ただし、層構成で最上となる第5の導体105は、他の導体と絶縁されていれば磁性材料4と接触していても不具合は起らず、製造工程的にも有利となる。
図3(B)において、配線束10のうちの下部電極21の部位は、図示してない磁気抵抗素子の直下に近接しているので、磁気抵抗素子に対向する上側面が開口するように、3側面を磁性材料4で覆ったヨーク構造になっている。
下部電極21の断面は、ループ状に3回巡る配線の第6の導体106と第8の導体108と第10の導体110との間が絶縁膜3に覆われた構成になっており、導体相互間の絶縁と、導体と磁性材料4からなるヨーク構造との間の絶縁を保つようにしている。
ただし、層構成で最上となる第10の導体110は、他の導体と絶縁されていれば磁性材料4と接触していても不具合は起らず、製造工程的にも有利となる。
図3(C)において、配線束10の上部電極以外の上側配線11の経路は磁界が外部に漏れないように、4側面を磁性材料4で覆った断面構造になっている。つまり、ループ状に巡る第2の導体102と第4の導体104との間が絶縁膜3に覆われた構成になっており、導体相互間の絶縁と、導体と磁性材料4からなるヨーク構造との間の絶縁を保つようにしている。
ただし、層構成で最上となる第4の導体104は、他の導体と絶縁されていれば磁性材料4と接触していても不具合は起らず、製造工程的にも有利となる。
なお、図示してないが、下側配線の下部電極以外の配線束になっている下側配線の経路も、図3(C)に示した断面構成と全く同様の構成にすれば、導体相互間の絶縁と、導体とヨーク構造との間の絶縁を保つことができる。
絶縁膜3は、絶縁性や成膜の容易さなどから、例えば、SiO2が適している。磁性材料4には、いろいろな磁性材料を用いることができる。しかし、生じた磁界を閉じ込める効果や製造工程の容易さから、例えば、Ni−FeやCo−Fe、Fe−Alなどの300μm程度の厚さの高透磁率磁性合金が適している。
図3においては、ヨーク構造を構成する磁性材料4に磁性合金を用いているので、ヨーク構造が導電性を有する。従って、導体間も、導体と磁性材料4を構成するヨーク構造との間も電気的に絶縁する必要がある。そのため、複数本の導体を絶縁膜3で覆う製造工程に難しさが残る。
図4はヨーク構造を用いたときの配線束の他の例の模式的断面図である。図4の断面構造の例は、図3に示した配線束を覆うヨーク構造で用いる磁性材料を高抵抗高透磁率磁性材料に置き換えたものである。
すなわち、図4(A)は配線束の上部電極の部位の3側面を高抵抗高透磁率磁性材料で覆ったヨーク構造を示し、図4(B)は配線束の下部電極部位の3側面を高抵抗高透磁率磁性材料で覆ったヨーク構造を示し、図4(C)は配線束の4側面を高抵抗高透磁率磁性材料で包んだヨーク構造を示す。
図4(A)において、上部電極20は図示してない磁気抵抗素子の直上に近接しているので、磁気抵抗素子に対向する下側面が開口するように、3側面を高抵抗高透磁率磁性材料41で覆ったヨーク構造になっている。上部電極20の断面は、ループ状に複数回巡る配線の第1の導体101と第3の導体103と第5の導体105とのそれぞれの導体間が絶縁膜3を介して互いに絶縁された構成になっている。しかし、ヨーク構造の高抵抗高透磁率磁性材料41に接触している導体101、103、105のそれぞれの側端面を絶縁膜3によって覆って絶縁する必要はない。
図4(B)において、下部電極21は図示してない磁気抵抗素子の直下に近接しているので、磁気抵抗素子に対向する下側面が開口するように3側面を、高抵抗高透磁率磁性材料41で覆ったヨーク構造になっている。下部電極21の断面は、ループ状に複数回巡る配線の第6の導体106と第8の導体108と第10の導体110とのそれぞれの導体間が絶縁膜3を介して互いに絶縁された構成になっている。しかし、ヨーク構造の高抵抗高透磁率磁性材料41に接触している導体106、108、110のそれぞれの側端面を絶縁膜3によって覆って絶縁する必要はない。
図4(C)において、配線束10の上部電極以外の部位は磁界が外部に漏れないように4側面を高抵抗高透磁率磁性材料41で包んだ断面構造になっている。つまり、上側配線11を例にすれば、ループ状に巡る第2の導体102と第4の導体104との導体間が絶縁膜3を介して互いに絶縁された構造になっている。しかし、ヨーク構造の高抵抗高透磁率磁性材料41に接触している導体102、104のそれぞれの側端面を絶縁膜3によって覆って絶縁する必要はない。
なお、図示してないが、下側配線の下部電極以外の配線束になっている下側配線の経路も、図4(C)に示した断面構成と全く同様の構成にすれば、導体相互間を絶縁するだけで、側端面を絶縁する必要はない。
高抵抗高透磁率磁性材料41には、例えば、Ni−Znフェライトを用いることができ、抵抗率は103 Ω・m〜107 Ω・mと高い。また、導体間の絶縁膜3には、例えば、SiO2 などの絶縁薄膜を用いることができる。
このように、ヨークを構成する材料に高抵抗高透磁率磁性材料41を用れば、配線間の絶縁のみを行って、ヨークを接触する配線の導体側端面を絶縁処理する必要がない。従って、導体の断面積を大きくすることが可能で、書き込み電流を流すことが容易になるばかりでなく、導体の製造工程も容易にすることができる。
図5は本発明の第一の実施例の全ての書き込み用配線の模式的断面図で、上側配線11とその経路にある上部電極20、下側配線12とその経路にある下部電極21、および上/下側配線11、12間に近接して挟まれた磁気抵抗素子2の全ての配置を模式的に示す一断面図である。
なお、図5においては、上/下側配線11、12のそれぞれは、交点に磁気抵抗素子2を挟んで直交して配置されているが、断面構成がよく分かるように上側配線11は90°回転して紙面に平行に並べて示している。
図5において、上側配線11は、磁気抵抗素子2の上側に近接した部位が上部電極20となっている。その断面構成は、磁気抵抗素子2の上側に最近接の第1の導体101がループ状に巡って第2の導体102に電気的に連なり、さらにループ状に巡って第1の導体101の上に絶縁膜3を介して第3の導体103となって積層される。さらに、第3の導体103はループ状に巡って第4の導体104に電気的に連なり、第2の導体102とは絶縁膜3を介して積層される。さらに第4の導体104はループ状に巡って第3の導体103の上に絶縁膜3を介して第5の導体105となって積層される。
こうして、層間に絶縁膜3を介した3本の導体101、103、105は、断面視で配線束となって上部電極20を形成している。そして、磁気抵抗素子2と対向する下側面以外の3側面を図4で示したように高抵抗高透磁率磁性材料41で覆ってヨーク構造にし、上部電極20から発生した磁界磁界が効率よく磁気抵抗素子2に印加されるようにしている。
また、2本の導体102、104は、断面視で配線束となって上側配線11の経路を形成している。そして、4側面を図4で示したように高抵抗高透磁磁性材料41で包んで配線束から発生する磁界の散逸を防いでいる。
下側配線12は、磁気抵抗素子2の直下に近接した部位が下部電極21となっている。その断面構成は、磁気抵抗素子2の下側に最近接の第6の導体106がループ状に巡って第7の導体107に電気的に連なり、さらにループ状に巡って第6の導体106の下に絶縁膜3を介して積層される。さらに、第8の導体108はループ状に巡って第9の導体109に電気的に連なり、第7の導体107とは絶縁膜3を介して積層される。さらに第9の導体109はループ状に巡って第8の導体108の上に絶縁膜3を介して第10の導体110となって積層される。
こうして、層間に絶縁膜3を介した3本の導体106、108、110は、断面視で配線束となって下部電極21を形成している。そして、磁気抵抗素子2と対向する上側面以外の3側面を高抵抗高透磁率磁性材料41で覆ってヨーク構造にし、下部電極21から発生した磁界が効率よく磁気抵抗素子2に印加されるようにしている。
また、2本の導体107、109は、断面視で配線束となってした配線21を形成している。そして、4側面を高抵抗高透磁磁性材料41で包んで配線束から発生する磁界の散逸を防いでいる。
なお、ヨーク構造をなす上部電極20と上側配線11の経路との間隙、および下部電極21と下側配線12の経路との隙間に絶縁膜3を図示しているのは、それぞれの両者が立体配線を介して上下方向に重なるようにループ状を描いて巡っている構成になっているからである。
上部電極20となる配線束の導体101、103、105と、ループ状に巡って接続される上側配線11の導体102、104とがどのようにループ状に連なって電流が流れるかについては図6によって説明する。また、下部電極21となる配線束の導体106、108、110と、ループ状に巡って接続される下側配線12の導体107、109とがどのようにループ状に連なって電流が流れるかについては図7によって説明する。
図6は本発明の第一の実施例の電流の流れる平面の上側配線の模式的断面図である。図6において、上側配線11は、例えば、数百〜1万数千個も列設された磁気抵抗素子2の上側に配設されている。
磁気抵抗素子2の直上に最近接して第1の導体101が設けられている。図面上では第1の導体101の右端部から複数層を介して上方にループを描いて第2の導体102の右端部へ斜線で陰影を入れた立体配線131によって接続される。矢印は電流の流れる方向を示す。また、立体配線131は、例えば、ビアあるいはコンタクトホールによって形成されたものである。
引き続き、第2の導体102の左端部から第3の導体103の左端部へ立体配線132によって接続され、第3の導体103の右端部から第4の導体104の右端部へ立体配線133によって接続され、第4の導体104の左端部から第5の導体105の左端部へ立体配線134によって接続された構成になっている。
なお、上部電極20となる配線束の最上層の第5の導体105の上側面と、上側配線11となる配線束の第2の導体102の上側面と第4の導体104の下側面とは、ヨーク構造を構成する磁性材料4で覆っているが、導体間を絶縁する絶縁膜と両側面を覆う磁性材料4とは省略している。
こうして、断面図で見ると、上部電極20を構成している導体101〜105がループを描いて接続されており、電流がそのループを通って矢印で示したように流れる様子がよく分かる。
図7は本発明の第一の実施例の電流の流れる平面の下側の模式的断面図である。図7に示した磁気抵抗素子2は、図6に示した磁気抵抗素子2と同一のもので、下側配線12は、列設された磁気抵抗素子2の下側に配設されている。
磁気抵抗素子2の直下に最近接して第6の導体106が設けられている。図面上では第6の導体106の右端部から複数層を介して下方にループを描いて第7の導体107の右端部へ斜線で陰影を入れた立体配線135によって接続される。矢印は電流の流れる方向を示す。また、立体配線135は、図6と同様に、例えば、ビアあるいはコンタクトホールによって形成されたものである。
引き続き、第7の導体107の左端部から第8の導体108の左端部へ立体配線136によって接続され、第8の導体108の右端部から第9の導体109の右端部へ立体配線137によって接続され、第9の導体109の左端部から第10の導体110の左端部へ立体配線138によって接続された構成になっている。
なお、下部電極21となる配線束の最下層の第10の導体110の下側面と、下側配線12となる配線束の第7の導体107の下側面と第9の導体109の上側面とは、ヨーク構造を構成する磁性材料4で覆っているが、導体間を絶縁する絶縁膜と両側面を覆う磁性材料4とは省略している。
こうして、断面図で見ると、下部電極21を構成している導体106〜110がループを描いて接続されており、電流がそのループに従って矢印で示したように流れる様子がよく分かる。
図8は本発明の第一の実施例のメモリセルの模式的立体図である。一つのメモリセル300は、一つのトランジスタ9と一つの磁気抵抗素子2とから構成される。
磁気抵抗素子2にデータを書き込むには、配線のループの中に上部電極20を含むビットライン5と、配線のループの中に下部電極21を含むライトワードライン6とに電流を流す。ビットライン5に電流を流すことによって磁気抵抗素子2の容易軸に磁界が印加され、ライトワードライン6に流す電流によって磁気抵抗素子2の困難軸に磁界が印加される。磁気抵抗素子2に「1」を書き込む場合と「0」を書き込む場合とで、ビットライン5に流す電流の方向が逆になる。
ポリシリコンあるいはシリサイド層であるワードライン63は、選択トランジスタのゲートとなり、読み込み時にはHレベルとなる。読み込み時には、VSSが接続されているグランドライン7が選択トランジスタを通じ、多数のビアあるいはコンタクトホールなどの立体配線130を経由し、磁気抵抗素子2を通じ、ビットライン5と接続される。
磁気抵抗素子2の大きさは、例えば、0.1μm×0.2μmとする。配線幅は、例えば、0.2μm程度とする。グランドライン7の厚さは、例えば、0.4μmとする。メモリセル300の大きさは、例えば、0.6μm×0.8μmとする。
図9は本発明の第一の実施例の回路図である。ビットライン5はM個のメモリセル300を通り、M個の磁気抵抗素子2の近傍を通り、M個の磁気抵抗素子2が接続される。ビットライン5の端部には、ビットライン5に流す電流を制御するために、一方には第1のビットライン書き込み電流制御回路511、他方には第2のビットライン書き込み電流制御回路512が接続される。このビットライン書き込み電流制御回路511、512は、必要に応じてビットライン5の両端部とVDDあるいはVSSを接続することによってビットライン5をどちらの方向にも電流を流すことができる。また、ビットライン5に電流を流さないようにすることもできる。
磁気抵抗素子2の抵抗の違いを検出して増幅するセンスアンプ52がビットラインセレクタ53を介して接続される。このビットラインセレクタ53は、N本のビットライン5から1本のビットライン5のみを選択し、センスアンプ52と接続する。センスアンプ52は、ビットライン5を流れる電流と2本あるリファレンスビットラインを流れる電流の平均を比較した結果を、論理回路で扱うことのできるVDDあるいはVSSと同じ電位の信号として出力する。
ライトワードライン6は、N個のメモリセル300を通り、N個の磁気抵抗素子2の近傍を通る。図中のライトワードライン6の左端にはライトワードライン書き込み電流制御回路61が、右端にはVDDが接続される。ワードラインドライバ64は必要に応じてライトワードライン6の左端部とVSSを接続することによって、ライトワードライン6を図中の右端から左端へ電流を流したり、流さなかったりできる。
こうして、配線をループ状に複数回巡らすことによって磁気抵抗素子の書き込み電極を配線束にし、少ない書き込み電流で大きな磁界を発生させることができる。その結果、小さい書き込み電流を流しても安定な記憶動作が可能な1T1MTJ方式の磁気抵抗素子メモリを実現できる。
〔実施例2〕
実施例2に示す磁気抵抗素子メモリの構成は2T2MTJ型で、一つのセル内の二つの磁気抵抗素子の抵抗を比較する方式である。従って、一つのセルが並列に配置された対をなす磁気抵抗素子から構成されており、二つの磁気抵抗素子のそれぞれの上側に近接する二つの上部電極となるビットラインには逆方向の電流が流れて二つの磁気抵抗素子が互いに逆方向に、つまり相補的に磁化されるようになっている。図10以降で配線の具体的な経路を説明する。
〔実施例2〕
実施例2に示す磁気抵抗素子メモリの構成は2T2MTJ型で、一つのセル内の二つの磁気抵抗素子の抵抗を比較する方式である。従って、一つのセルが並列に配置された対をなす磁気抵抗素子から構成されており、二つの磁気抵抗素子のそれぞれの上側に近接する二つの上部電極となるビットラインには逆方向の電流が流れて二つの磁気抵抗素子が互いに逆方向に、つまり相補的に磁化されるようになっている。図10以降で配線の具体的な経路を説明する。
図10は本発明の第二の実施例の全ての書き込み用配線の模式的断面図である。図10において、2T2MTJ型の磁気抵抗素子メモリ200では、一つのセル内の二つの磁気抵抗素子2の抵抗を比較するため、複数の磁気抵抗素子2が並列に2列に列設された構成になっている。そして、第1の磁気抵抗素子群2001と第2の磁気抵抗素子群2002とに配設された対をなす1組の磁気抵抗素子2のそれぞれが、相補的に磁化されるようになっている。
磁気抵抗素子2の上側では、第1の磁気抵抗素子群2001に磁界を印加する第1の上部電極201と、第2の磁気抵抗素子群2002に磁界を印加する第2の上部電極202とに分かれている。そして、第1の上部電極201と第2の上部電極202とを構成している配線の間が複数回のループを描いて接続され、上部電極201、202が配線束となるようになっている。
磁気抵抗素子2の下側では、下部電極21が並設された第1の磁気抵抗素子群2001と第2の磁気抵抗素子群2002に列設された対をなす磁気抵抗素子2のそれぞれの直下に近接して上部電極201、202の配線束と直交するように横切って配置された構成になっている。
つまり、上部電極201、201と下部電極21とが直交差する二つの交点に対をなす1組の磁気抵抗素子2が挟まれた構成になっている。ただし、図10においては、下側と直交している上側の断面構成が分かり易いように90°回転して紙面に平行に並べて示している。
図10において、第1の磁気抵抗素子群2001を磁気的に制御する第1の上部電極201の断面図は、第1の磁気抵抗素子群2001に列設された磁気抵抗素子2の上側に直近の第13の導体113と、その上に絶縁膜3を挟んで積層された第11の導体111と、さらに、その上に絶縁膜3を挟んで積層された第15の導体115とから構成される。
また、第2の磁気抵抗素子群2002を磁気的に制御する第2の上部電極202の断面図は、第2の磁気抵抗素子群2002に列設された磁気抵抗素子2の上側に直近の第14の導体114と、その上に絶縁膜3を挟んで積層された第12の導体112と、さらに、その上に絶縁膜3を挟んで積層された第16の導体116とから構成される。
第1の上部電極201と第2の上部電極202とを構成している6本の導体111〜116は、導体111→導体112→〜→導体116の符号順にループ状に連なっている。従って、第1の上部電極201と第2の上部電極202とでは、導体中を流れる電流の方向が逆になっている。上部電極201、202のそれぞれによって制御される対をなす二つの磁気抵抗素子2が相補的になっている所以である。
こうして、層間に絶縁膜3を介した3本の導体113−111−115、および3本の導体114−112−116のそれぞれは、断面視で配線束となって上部電極201、および202を形成している。そして、磁気抵抗素子2と対向する下側面以外の3側面を高抵抗高透磁率磁性材料41で覆ってヨーク構造にし、上部電極201および202から発生した磁界が効率よく磁気抵抗素子2に印加されるようにしている。
下部電極21は、磁気抵抗素子2の直下に近接した部位る配置される。その断面構成は、磁気抵抗素子2の直下に近接した第17の導体117がループ状に巡って第18の導体118に電気的に連なり、さらにループ状に巡って第17の導体117の下側に絶縁膜3を介して積層された第19の導体119に連なる。さらに、第19の導体119はループ状に巡って第18の導体118の上側に絶縁膜3を介して積層された第20の導体120に連なる。さらに、第20の導体120はループ状に巡って第19の導体119の下側に絶縁膜3を介して積層された第21の導体121に連なる。
こうして、5本の導体117〜121は、導体117→118→〜→121の符号順にループ状に連なり、層間に絶縁膜3を介した導体117−119−121の配線束が下部電極21を形成し、導体118−120の配線束が下側の配線経路となっている。そして、磁気抵抗素子2と対向する上側面以外の3側面を高抵抗高透磁率磁性材料41で覆ってヨーク構造にし、下部電極21から発生した磁界磁界が効率よく磁気抵抗素子2に印加されるようにしている。
また、断面視で配線束となっている2本の導体118−120は、下側の配線経路として4側面を高抵抗高透磁磁性材料41で包み、配線から発生する磁界が散逸しないようにしている。
なお、第1の上部電極201となる配線束の導体113〜111−115と、第2の上部電極202となる配線束の導体114〜112−116とが、ループ状に巡って接続される配線経路は図11で説明する。また、下部電極21となる配線束の導体117、119、121とループ状に巡って接続される下側配線12の導体118、120とがどのようにループ状に連なっているかは図12によって説明する。
図11は本発明の第二の実施例の上側配線の模式図である。2T2MTJ型の磁気抵抗素子メモリ200は、例えば、M組2M個の磁気抵抗素子2が相補的に2分されており、一方が第1の磁気抵抗素子群2001として、他方が第2の磁気抵抗素子群2002として配設されている。そして、二つの磁気抵抗素子群2001、2002のそれぞれの磁気抵抗素子2の直上に近接した上側配線11のそれぞれは、第1のビットライン501と第2のビットライン502とになって配線されている。
つまり、図11において、第1の磁気抵抗素子群2001の左端部から導入された第11の導体111は、M個が列設された第1の磁気抵抗素子群2001の磁気抵抗素子2の上に近接して右端部に達し、ループを描いて第12の導体112となり、第2の磁気抵抗素子群2002の右端部からM個の第2の磁気抵抗素子群2002の磁気抵抗素子2の上側に近接して左端部へ達する。次いで、再びループを描いて第1の磁気抵抗素子群2001の左端部から導入された第13の導体113は、第11の導体111の下側のM個が列設された第1の磁気抵抗素子群2001の磁気抵抗素子2の直上に最近接して右端部に達する。
第13の導体113とループを描いて連なる第14の導体114は同じ階層であるが、ループを描く部位でトランジスタを介するために下の層を通過する。このトランジスタは、第1のビットライン書き込み電流制御回路511と呼ばれる。このビットライン書き込み電流制御回路511を経由してループを描いて第14の導体114となり、第2の磁気抵抗素子群2002の右端部から第12の導体112の下側のM個の第2の磁気抵抗素子群2002の磁気抵抗素子2の直上に最近接して左端部へ達する。
さらに、再びループを描いて第1の磁気抵抗素子群2001の左端部から第11の導体111の上側に導入された第15の導体115としてM個が列設された磁気抵抗素子2の上に近接して右端部に達し、ループを描いて第16の導体116となり、第2の磁気抵抗素子群2002の右端部から第14の導体114の上側のM個の磁気抵抗素子2の上に近接して左端部へ達する。図示してないが、第11の導体111と第16の導体116の図面上の左側には電流を制御するためのトランジスタ群が接続される。これらのトランジスタ群は第2のビットライン書き込み電流制御回路と呼ばれる。
つまり、6本の導体111〜116は、磁気抵抗素子2の上側に近接している側から3本の導体113−111−115が配線束となって第1の磁気抵抗素子群2001の第1の上部電極201になっている。また、第1の上部電極201とループを描いて連なっている3本の導体114−112−116が配線束となって第2の磁気抵抗素子群2002の第2の上部電極202を構成している。
第1の上部電極201と第2の上部電極202とは、図11から分かるように、ループを描いて連なっている。その結果、第1の磁気抵抗素子群2001と第2の磁気抵抗素子群2002とのそれぞれにM個ずつ列設されている磁気抵抗素子2に対しては、互いに流れる電流の方向が逆になっており、従って、第1の磁気抵抗素子群2001と第2の磁気抵抗素子群2002とは、逆方向に磁化される。
つまり、第1の磁気抵抗素子群2001に列設されたM個の磁気抵抗素子2と第2の磁気抵抗素子群2002に列設されたM個の磁気抵抗素子2とは、互いに相補的に磁化されることになり、2T2MTJ型の磁気抵抗素子メモリを構成する所以である。
なお、図示してないが、手前の導体から次の導体へ順番にループ状に連なるように巡らしていく全ての部位は、製造工程的にはビアあるいはコンタクトホールによって層状に積層された導体間を立体配線によって形成している。
図12は本発明の第二の実施例の下側配線の模式図である。下側配線12は、2T2MTJ型の磁気抵抗素子メモリではライトワードラインであり、図10の図面上では奥行き方向に対になっている第1の上部電極201と第2の上部電極202とに直交するように下部電極21が構成されている。
下部電極21は、下側配線12と、対をなす二つの上部電極との交点部位に挟まれた対をなす磁気抵抗素子2の下側に近接するように設けられる。先ず第17の導体117が通り、ループを描いて下側配線12の第18の導体118に連なり、再びループを描いて第19の導体119となって第17の導体117の下側に重なり、さらにループを描いて第20の導体120となり、三たび第21の導体121となって第19の導体119の下側に重なった構成になっている。
つまり、ループを描いて3回巡る下側配線12のうち、磁気抵抗素子2の下側に近接している3本の導体117−119−121が配線束となって下部電極21を構成している。そして、下部電極21の配線束に連なる2本の導体118−120が配線束となってループを形成している。
なお、図示してないが、手前の導体から次の導体へ順番にループ状に連なるように巡らしていく全ての部位は、製造工程的にはビアあるいはコンタクトホールによって層状に積層された導体間を立体配線によって形成している。
図13は本発明の第二の実施例のメモリセルの模式的立体図である。図において、一つのメモリセル301は、二つの磁気抵抗素子2と二つのトランジスタとから構成されている。ただし、磁気抵抗素子2の一つは隠れて見えない。
第1の上部電極201と第2の上部電極202とからなるビットライン5が対をなす二つの磁気抵抗素子2の上側に近接して2列に並設されており、直交した下部電極21がライトワードライン6として磁気抵抗素子2の下側に近接して設けられている。
第1の上部電極201は、3本の導体113−111−115が配線束になっており、第2の上部電極202は、3本の導体114−112−116が配線束になってループ状に連なっている。また、下部電極21は、3本の導体117−119−121が配線束になっており、2本の導体118−120がループ状に連なっている。
上部電極201、202からなるビットライン5と、下部電極21からなるライトワードライン6とに電流を流すと磁気抵抗素子2にデータが書き込まれる。ビットライン5に流す電流によって磁気抵抗素子2の容易軸方向に磁界が印加され、ライトワードライン6に流す電流によって磁気抵抗素子2の困難軸方向に磁界が印加される。
ビットライン5に電流を流すと第1の上部電極201と第2の上部電極202とに流れる電流が常に逆方向になる。従って、対をなす二つの磁気抵抗素子2には、常に互いに反対のデータが相補的に書き込まれる。例えば、ビットライン5で第1の上部電極201が図中で左から右方向に電流を流すと、第2の上部電極202が図中で右から左方向に電流が流れ、状態「0」が書き込まれ、ビットライン5で第1の上部電極201が図中で右から左方向に電流を流すと、第2の上部電極202が図中で左から右方向に電流が流れ、状態「1」が書き込まれる。
ポリシリコンあるいはポリサイド層であるワードライン63は、選択トランジスタのゲートとなり、読み出し時にはH(ハイレベル)となる。読み出し時には、VSSが接続されているグランドライン62が選択トランジスタを通じ、多数のビアあるいはコンタクトホールなどの立体配線130を経由して、磁気抵抗素子2を通してビットライン5に接続される。
磁気抵抗素子2の大きさは、例えば、0.1μm×0.2μmとする。配線の幅は、例えば、0.2μmとする。さらに、グランドライン62の厚さは、例えば、0.4μmとする。メモリセル300の大きさは、例えば、0.6μm×0.8μmとする。
図14は本発明の第二の実施例の回路図である。図において、ビットライン5は、片道でM個のメモリセル301を通り、M個の磁気抵抗素子2の近傍を通り、M個の磁気抵抗素子2が接続される。結局、往復でM個のメモリセル301のそれぞれを2回通り、2M個の磁気抵抗素子2の近傍を通り、2M個の磁気抵抗素子2が接続される。
ビットライン5の両端部には、ビットライン5に流す電流を制御するために第2のビットライン書き込み電流制御回路512が接続される。ビットライン5の両端に接続された第2のビットライン書き込み電流制御回路512は、必要に応じてビットライン5の両端部とVDDあるいはVSSと接続することによって、ビットライン5のどちらの方向にも電流を流すことができ、またビットライン5に電流を流さないようにすることもできる。
また、ビットライン5の抵抗の違いを検出して増幅するセンスアンプ52が、ビットラインセレクタ53を介して接続される。ビットラインセレクタ53は、N組のビットライン5から1組のビットライン5のみを選択し、センスアンプ52と接続する。センスアンプ52は、1組2本のビットライン5に流れる電流を比較した結果を、論理回路で扱うことができるVDDあるいはVSSと同じ電位の信号として出力する。センスアンプ52の近くには、書き込み時のみ電流を流す経路を作るビットライン書き込み電流制御回路51が置かれる。
ライトワードライン6は、N個のメモリセル301を通り、2N個の磁気抵抗素子2の近傍を通る。図中のライトワードライン6の左端には、ライトワードライン書き込み電流制御回路61が、右端にはVDDが接続される。ライトワードライン書き込み電流制御回路61は、必要に応じてライトワードライン6の左端部とVSSとを接続することによって、ライトワードライン6に図中の右端から左端に電流を流すことができ、また流さないようにすることもできる。
〔実施例3〕
図15はカーボンナノチューブを用いたときの配線の模式的断面図で、図15(A)は図3(A)に対応する上部電極の模式的断面図、図15(B)は図3(B)に対応する下部電極の模式的断面図である。
〔実施例3〕
図15はカーボンナノチューブを用いたときの配線の模式的断面図で、図15(A)は図3(A)に対応する上部電極の模式的断面図、図15(B)は図3(B)に対応する下部電極の模式的断面図である。
図15(A)において、3本の第1の導体101と第3の導体103と第5の導体105とがループを描きながら絶縁膜3に囲まれて3回巡って配線束となって上部電極20を構成している。そして、第1の導体101が図示してない磁気抵抗素子と近接して対向する下側面以外の3側面が磁性材料4によってヨーク構造になっている。
図15(B)において、3本の第6の導体106と第8の導体108と第10の導体110とがループを描きながら絶縁膜3に囲まれて3回巡って配線束となって下部電極21を構成している。そして、第6の導体106が図示してない磁気抵抗素子と近接して対向する上側面以外の3側面が磁性材料4によってヨーク構造になっている。
上部電極20の3本の導体101、103、105 および下部電極21の3本の導体106、108、110がカーボンナノチューブ製となっている。
カーボンナノチューブは、断面円形であり、数nmφになるように製造できる。しかも、CuやAlなどの良導電性金属に比べて数桁高い電流密度が得られる。従って、例えば、20本といった複数本のカーボンナノチューブを縦横に並べることによって小さい断面に大きな電流を流せることと等価になる。このことによって、電流当たりの磁界が飛躍的に向上できる。
〔実施例4〕
図16は本発明の構造に突起を設けた構造の模式図である。図16において、図4(A)に示したヨーク構造の上部電極20の磁性材料4や図4(B)に示したヨーク構造の下部電極21の磁性材料4の磁気抵抗素子に近接して開口した磁性材料4の上または下の側端面に突起42を設けた構成にする。
〔実施例4〕
図16は本発明の構造に突起を設けた構造の模式図である。図16において、図4(A)に示したヨーク構造の上部電極20の磁性材料4や図4(B)に示したヨーク構造の下部電極21の磁性材料4の磁気抵抗素子に近接して開口した磁性材料4の上または下の側端面に突起42を設けた構成にする。
磁性材料4に設けた突起42は、磁性材料4からなるヨーク構造に囲まれた配線束10を流れる電流の方向に沿って磁界分布を作る。もちろん、磁性材料4が、図16で示したように高抵抗高透磁率磁性材料41から構成されていてもよい。その結果、電極20、21を構成する配線束10に流す電流当たりの磁界をさらに強めることができる。突起42の高さは、例えば、20〜50nmが適する。
〔実施例5〕
図17は本発明の第一の製造方法(その1)、図18は本発明の第一の製造方法(その2)、図19は本発明の第一の製造方法(その3)、図20は本発明の第一の製造方法(その4)である。なお、実施例5は、請求項5に記載した第一の磁気抵抗素子の製造方法に関わるもので、n=3なので、レジスト膜や穴の追番は異なっている。
〔実施例5〕
図17は本発明の第一の製造方法(その1)、図18は本発明の第一の製造方法(その2)、図19は本発明の第一の製造方法(その3)、図20は本発明の第一の製造方法(その4)である。なお、実施例5は、請求項5に記載した第一の磁気抵抗素子の製造方法に関わるもので、n=3なので、レジスト膜や穴の追番は異なっている。
図17〜図20の第一の製造方法は、図4(A)および図5に模式的に示した磁気抵抗素子の直上に近接して配置される上側配線の経路のうち、上部電極の製造工程を示したものである。
図17〜図20の第一の製造方法は、本発明になる図4(A)に模式的に示した磁気抵抗素子の直上に近接した上側配線の経路のうちの上部電極の部位の製造工程を示したものである。
図17(A)において、絶縁膜3は、例えば、SiO2 の薄膜で、図示してないが磁気抵抗素子の直上にCVD法などによって堆積したもので、絶縁膜3の表面は平坦面になっている。
図17(B)において、絶縁膜3の上に第1のレジスト膜71を塗布し、露光、現像してパターニングしたあと、絶縁膜3をエッチングして第1の穴81を開ける。そして、アッシャによって第1のレジスト膜71を除去する。
図17(C)において、めっきなどによって、研磨加工後に第1の導体101となる、例えば、Cuなどの導体金属を堆積させて第1の穴81を埋める。
図17(D)において、第1の導体101となる余分に堆積した表面を化学的機械的研磨(CMP)によって平坦になるように絶縁膜3の平坦面まで研磨して削り取ると第1の導体101が完成する。CMPで研磨に用いるガスには、例えば、CF4 とCFH3 との混合ガスやCl2 ガスなどを用いる。
図17(E)〜図17(L)は、図17(A)〜図17(D)の第1の導体101を製造する工程と同じ製造工程を2回繰り返して3本の配線束を形成するものである。
すなわち、図17(E)において、CMPによって面一になった第1の導体101と絶縁膜3の上にCVDによって絶縁膜3を積み増して全面を覆う。
図17(F)において、絶縁膜3の上に第2のレジスト膜72を塗布し、露光、現像してパターニングしたあと、絶縁膜3をエッチングして第2の穴82を開けたあと、アッシャによって第2のレジスト膜72を除去する。
図17(G)において、めっきなどによって、研磨加工後に第3の導体103となる、例えば、Cuなどの導体金属を堆積させて第2の穴82を埋める。
図18(H)において、第3の導体103となる余分に堆積した表面をCMPによって絶縁膜3の平坦面まで研磨加工によって削り取ると第3の導体103が完成する。
図18(I)において、CMPによって面一になった第3の導体103と絶縁膜3の上にCVDによって絶縁膜3を積み増して全面を覆う。
図18(J)において、絶縁膜3の上に第3のレジスト膜73を塗布し、露光、現像してパターニングしたあと、絶縁膜3をエッチングして第3の穴83を開ける。そして、アッシャによって第3のレジスト膜73を除去する。
図18(K)において、めっきなどによって、研磨加工後に第5の導体105となる、例えば、Cuなどの導体金属を堆積させて第3の穴83を埋める。
図19(L)において、第5の導体105となる余分に堆積した表面をCMPによって絶縁膜3の平坦面まで研磨加工によって削り取ると第5の導体105が完成する。こうして、第1の導体101−第3の導体103−第5の導体105の3本の導体が絶縁膜3を挟んで配線束となる原形ができあがる。
図19(M)において、面一に研磨加工した第5の導体105と絶縁膜3との全面に第4のレジスト膜74を塗布し、露光、現像してパターニングしたあと、導体105、103、101の両側端面を断ち切るように絶縁膜3をエッチングして第4の穴84を開ける。そして、アッシャによって第4のレジスト膜74を除去する。
図19(N)において、第4の穴84を埋め尽くして第5の導体105と絶縁膜3の上にも積もるようにスパッタなどによって磁性材料4を堆積する。磁性材料4の密着性をよくするためには、磁性材料4をスパッタする前に予めTaなどの下地薄膜を付着させるとよい。また、図19(M)における第4の穴84の内壁に導体105−103−101の側端面が露出している場合には、配線束となる3本の導体間の絶縁を保つために磁性材料4には高抵抗高透磁率磁性材料41を用いる。
図20(O)において、磁性材料4の全面に第5のレジスト膜75を塗布し、露光、現像してパターニングしたあと、磁性材料4の表面の不要部位をエッチングによって除去する。第5のレジスト膜75をアッシャによって除去すれば、磁性材料4によって配線束を囲んだヨーク構造ができあがる。
図20(P)において、エッチングによって露出した絶縁膜3と磁性材料4との表面に絶縁膜3をCVDによって積み増す。
図20(Q)において、盛り上がった絶縁膜3の上をCMPによって削り落とし平坦にする。
こうしてできあがった図20(Q)に示したものは、図5に模式的に示した上側配線の経路のうちの磁気抵抗素子の直上に近接して配置される上部電極20である。
〔実施例6〕
図21は本発明の第二の製造方法(その1)、図22は本発明の第二の製造方法(その2)、図23は本発明の第二の製造方法(その3)、図24は本発明の第二の製造方法(その4)である。なお、実施例6は、付記6に記載した第二の磁気抵抗素子の製造方法に関わるもので、m=3なので、レジスト膜や穴の追番は異なっている。
〔実施例6〕
図21は本発明の第二の製造方法(その1)、図22は本発明の第二の製造方法(その2)、図23は本発明の第二の製造方法(その3)、図24は本発明の第二の製造方法(その4)である。なお、実施例6は、付記6に記載した第二の磁気抵抗素子の製造方法に関わるもので、m=3なので、レジスト膜や穴の追番は異なっている。
図21〜図24の第二の製造方法は、図4(B)および図5に模式的に示した磁気抵抗素子の直下に近接して配置される下側配線の経路のうち、下部電極の製造工程を示したものである。
図21(A)において、絶縁膜3は、例えば、SiO2 の薄膜で、図示してないが磁気抵抗素子の直下にCVD法などによって堆積したもので、絶縁膜3の表面は平坦面になっている。
図21(B)において、絶縁膜3の上に第6のレジスト膜76を塗布し、露光、現像してパターニングしたあと、絶縁膜3をエッチングして第5の穴85を開ける。そして、アッシャによって第6のレジスト膜76を除去する。
図21(C)において、スパッタなどによって下部電極を囲むヨーク構造の底部位となる磁性材料4を堆積させて第5の穴85を埋める。
図21(D)において、磁性材料4の余分に堆積した表面を化学的機械的研磨(CMP)によって平坦になるように絶縁膜3の平坦面まで研磨して削り取るとヨーク構造の底部位となる磁性材料4が完成する。
図21(E)において、表面を研磨して平滑にした磁性材料4と絶縁膜3との平滑面上に絶縁膜3を堆積する。
図21(F)において、絶縁膜3の上に第7のレジスト膜77を塗布し、磁性材料4の表面が露出し、両端部が残るよう第6の穴86を開ける。そして、アッシャによって第7のレジスト膜77を除去する。
図21(G)において、めっきなどによって、研磨加工後に第10の導体110となる、例えば、Cuなどの導体金属を堆積させて第6の穴86を埋める。
図22(H)において、第10の導体110となる余分に堆積した表面をCMPによって平坦になるように絶縁膜3の平坦面まで研磨して削り取ると第10の導体110が完成する。CMPで研磨に用いるガスには、例えば、CF4 とCFH3 との混合ガスやCl2 ガスなどを用いる。
図22(I)〜図23(P)は、図21(E)〜図22(H)の第10の導体110を製造する工程と同じ製造工程をさらに2回繰り返して合計3本の配線束を形成するものである。
すなわち、図22(I)において、CMP加工によって面一になった第10の導体110と絶縁膜3の上にCVDによって絶縁膜3を積み増して全面を覆う。
図22(J)において、絶縁膜3の上に第8のレジスト膜78を塗布し、露光、現像してパターニングしたあと、絶縁膜3をエッチングして第7の穴87を開けたあと、アッシャによって第8のレジスト膜78を除去する。
図22(K)において、めっきなどによって、研磨加工後に第8の導体108となる、例えば、Cuなどの導体金属を堆積させて第7の穴87を埋める。
図22(L)において、第8の導体108となる余分に堆積した表面をCMPによって絶縁膜3の平坦面まで研磨加工によって削り取ると第8の導体108が完成する。
図23(M)において、CMPによって面一になった第3の導体103と絶縁膜3の上にCVDによって絶縁膜3を積み増して全面を覆う。
図23(N)において、絶縁膜3の上に第9のレジスト膜79を塗布し、露光、現像してパターニングしたあと、絶縁膜3をエッチングして第8の穴88を開ける。そして、アッシャによって第9のレジスト膜79を除去する。
図23(O)において、めっきなどによって、研磨加工後に第6の導体106となる、例えば、Cuなどの導体金属を堆積させて第8の穴88を埋める。
図23(P)において、第6の導体106の余分に堆積した表面をCMPによって絶縁膜3の平坦面まで研磨加工によって削り取ると第6の導体106が完成する。こうして、下部電極を囲むヨーク構造の底部位となる磁性材料4から順次第10の導体110−第8の導体108−第6の導体106の3本の導体が絶縁膜3を挟んで配線束となる原形ができあがる。
図24(Q)において、面一に研磨した第6の導体106と絶縁膜3との全面に第10のレジスト膜710を塗布し、露光、現像してパターニングしたあと、導体106、108、110の両側端面を断ち切るように絶縁膜3をエッチングし、磁性材料4の両端部が露出するように第9の穴89を開ける。そして、アッシャによって第10のレジスト膜710を除去する。
図24(R)において、第9の穴89を埋め尽くして第6の導体106と絶縁膜3の上にも積もるようにスパッタなどによって磁性材料4を堆積する。磁性材料4の密着性をよくするためには、磁性材料4をスパッタする前に予めTaなどの下地薄膜を付着させるとよい。また、第9の穴89の内壁に導体106−108−110の側端面が露出している場合には、配線束となる3本の導体間の絶縁を保つために磁性材料4には高抵抗高透磁率磁性材料41を用いる。
図24(S)において、第6の導体106と絶縁膜3の全面に余分に堆積した磁性材料4をCMPによる研磨加工によって削り取り、磁性材料4の研磨面が第6の導体106と絶縁膜3と面一になればヨーク構造ができ上がる。
こうしてでき上がった図24(S)に示したものは、図5に模式的に示した下側配線の経路のうちの磁気抵抗素子の直下に近接して配置される下部電極21である。
なお、図5に模式的に示した上、下側配線の配線束を磁性材料によって4側面が覆われたヨーク構造の製造方法は、本発明になる第1の製造方法と第2の製造工方法とを組み合わせることによって製造することができる。
また、本発明になる第一の製造方法で2T2MTJ型の磁気抵抗素子メモリの上部電極の製造方法を例示し、第二の製造方法で2T2MTJ型の磁気抵抗素子メモリの下部電極の製造方法を例示した。しかし、両製造方法はこれに限定されるものではなく、1T1MTJ型の磁気抵抗素子メモリの上・下電極の製造にも適用できる。
さらに、上部電極や下部電極の複数本の導体からなる配線束と、上側配線や下側配線とからなる配線束とは幾重にもループを描いて接続される。このループを描いて巡る部位には、適宜、従来から用いられるビアあるいはコンタクトホールによる立体配線を適用することができ、種々の変形が可能である。
さらに、上部電極や下部電極、上側配線や下側配線の複数層をなす配線束の構成は、垂直方向に層状に束ねても、水平方向に並べて束ねても、磁気的な効果は変わらず、種々の変形が可能である。ただし、できるだけ小形に構成するためには、スペースファクタを考慮して、層状に上下方向に積み上げるようにした方がよい。
さらに、配線や絶縁層、ヨーク構造を構成する磁性材料には、例示した材料に限定するものだけでなく、種々の変形が可能である。
さらに、配線束のループの描き方は、ループの途中で接続される電流制御回路などの外部回路との結線に便利なように階層が入れ代わる結線もあり、層間を上下して立体配線した例示の構成に限定されるものではなく、種々の変形が可能である。
(付記1) 複数の磁気抵抗素子を書き込み用電極によって書き込みを行う磁気抵抗素子メモリにおいて、
該書き込み用電極は、電気的に絶縁された複数本の配線束からなり、
該配線束は、1本の配線がループ状に複数回束ねられたものである
ことを特徴とする磁気抵抗素子メモリ。
該書き込み用電極は、電気的に絶縁された複数本の配線束からなり、
該配線束は、1本の配線がループ状に複数回束ねられたものである
ことを特徴とする磁気抵抗素子メモリ。
(付記2) 該配線束は、該複数の磁気抵抗素子の両端の外側でコンタクトホールを介して配線間が接続されている
ことを特徴とする付記1記載の磁気抵抗素子メモリ。
ことを特徴とする付記1記載の磁気抵抗素子メモリ。
(付記3) 該配線束は、磁性材料で覆われており、少なくとも該磁気抵抗素子に近接する部位に対向する側面が開口している
ことを特徴とする付記1記載の磁気抵抗素子メモリ。
ことを特徴とする付記1記載の磁気抵抗素子メモリ。
(付記4) 該磁性材料が、少なくとも高透磁率で高抵抗の磁性材料からなる
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
(付記5) 該配線束が、カーボンナノチューブの配線からなる
ことを特徴とする請求項1記載の磁気抵抗素子メモリ。
ことを特徴とする請求項1記載の磁気抵抗素子メモリ。
(付記6) 磁気抵抗素子メモリの製造方法であって、書き込み用電極となる配線束が磁気抵抗素子の下側に近接する部位において、
絶縁膜を堆積し、電極形成部位以外に第1のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第1の穴を開けたあと、該第1のレジスト膜を除去し、該第1の穴に配線用導体を堆積したあとCMP(化学的機械的研磨)によって配線を平坦にする第1の配線形成工程と、
次いで、該第1の配線形成工程をn(n≧2)回繰り返して、該配線を該絶縁膜を介在させて順次積層するn層の配線束形成工程と、
次いで、第2のレジスト膜を形成してパターニングし、エッチングを行って積層された該配線の外側面が露出する第2の穴を開けたあと、該第2のレジスト膜を除去し、該第2の穴に第1の磁性体を堆積する第1の磁性体形成工程と、
次いで、第3のレジスト膜を形成してパターニングし、エッチングを行って該配線が形成された部位以外の該第1の磁性体を除去したあと、該第3のレジスト膜を除去する工程と、
次いで、該絶縁膜を堆積し、CMPによって該絶縁膜の表面を平坦にする仕上げ工程とからなる第一の磁気抵抗素子の製造工程
を含むことを特徴とする磁気抵抗素子メモリの製造方法。
絶縁膜を堆積し、電極形成部位以外に第1のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第1の穴を開けたあと、該第1のレジスト膜を除去し、該第1の穴に配線用導体を堆積したあとCMP(化学的機械的研磨)によって配線を平坦にする第1の配線形成工程と、
次いで、該第1の配線形成工程をn(n≧2)回繰り返して、該配線を該絶縁膜を介在させて順次積層するn層の配線束形成工程と、
次いで、第2のレジスト膜を形成してパターニングし、エッチングを行って積層された該配線の外側面が露出する第2の穴を開けたあと、該第2のレジスト膜を除去し、該第2の穴に第1の磁性体を堆積する第1の磁性体形成工程と、
次いで、第3のレジスト膜を形成してパターニングし、エッチングを行って該配線が形成された部位以外の該第1の磁性体を除去したあと、該第3のレジスト膜を除去する工程と、
次いで、該絶縁膜を堆積し、CMPによって該絶縁膜の表面を平坦にする仕上げ工程とからなる第一の磁気抵抗素子の製造工程
を含むことを特徴とする磁気抵抗素子メモリの製造方法。
(付記7) 磁気抵抗素子メモリの製造方法であって、書き込み用電極となる配線束が磁気抵抗素子の下側に近接する部位において、
絶縁膜を堆積し、電極形成部位以外に第4のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第3の穴を開けたあと、該第4のレジスト膜を除去し、該第3の穴に第2の磁性体を堆積したあとCMP(化学的機械的研磨)によって表面を平坦にする第2の磁性体形成工程と、
次いで、絶縁膜を堆積し、電極形成部位以外に第5のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第4の穴を開けたあと、該第5のレジスト膜を除去し、該第4の穴に配線用導体を堆積したあとCMPによって配線を平坦にする第2の配線形成工程と、
次いで、該第2の配線形成工程をm(m≧2)回繰り返して、該配線を該絶縁膜を介在させて順次積層するm層の配線束形成工程と、
次いで、第6のレジスト膜を形成してパターニングし、エッチングを行って積層された該配線の外側面が露出する第5の穴を開けたあと、該第6のレジスト膜を除去し、該第5の穴に第3の磁性体を堆積したあとCMPによって該第3の磁性体の表面を平坦にする仕上げ工程とからなる第二の磁気抵抗素子の製造工程
を含むことを特徴とする磁気抵抗素子メモリの製造方法。
絶縁膜を堆積し、電極形成部位以外に第4のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第3の穴を開けたあと、該第4のレジスト膜を除去し、該第3の穴に第2の磁性体を堆積したあとCMP(化学的機械的研磨)によって表面を平坦にする第2の磁性体形成工程と、
次いで、絶縁膜を堆積し、電極形成部位以外に第5のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第4の穴を開けたあと、該第5のレジスト膜を除去し、該第4の穴に配線用導体を堆積したあとCMPによって配線を平坦にする第2の配線形成工程と、
次いで、該第2の配線形成工程をm(m≧2)回繰り返して、該配線を該絶縁膜を介在させて順次積層するm層の配線束形成工程と、
次いで、第6のレジスト膜を形成してパターニングし、エッチングを行って積層された該配線の外側面が露出する第5の穴を開けたあと、該第6のレジスト膜を除去し、該第5の穴に第3の磁性体を堆積したあとCMPによって該第3の磁性体の表面を平坦にする仕上げ工程とからなる第二の磁気抵抗素子の製造工程
を含むことを特徴とする磁気抵抗素子メモリの製造方法。
(付記8) 磁気抵抗素子の直上の配線束からなる書き込み電極は、該配線束の下部以外の上部と両側面の3側面が高透磁率磁性材料によって覆われており、
該配線束が折り返えす部位においては、該配線束の下部以外の上側面と両側面の3側面か、あるいは上下側面と両側面との4側面が高透磁率磁性材料によって覆われており、
該磁気抵抗素子の直下の配線束からなる下部電極は、該配線束の上部以外の下部と両側面の3側面が高透磁率磁性材料によって覆われており、
該配線束が折り返えす部位においては、該配線束の下部以外の上部と両側面の3側面か、あるいは上下部と両側面との4側面が高透磁率磁性材料によって覆われている
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
該配線束が折り返えす部位においては、該配線束の下部以外の上側面と両側面の3側面か、あるいは上下側面と両側面との4側面が高透磁率磁性材料によって覆われており、
該磁気抵抗素子の直下の配線束からなる下部電極は、該配線束の上部以外の下部と両側面の3側面が高透磁率磁性材料によって覆われており、
該配線束が折り返えす部位においては、該配線束の下部以外の上部と両側面の3側面か、あるいは上下部と両側面との4側面が高透磁率磁性材料によって覆われている
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
(付記9) 連設された複数の磁気抵抗素子の少なくとも対をなす磁気抵抗素子の磁化状態を相補的に記憶する磁気抵抗素子メモリにおいて、
該磁気抵抗素子の自由層の容易軸方向を書き換える側の配線束からなる電極が、一端から第1の磁気抵抗素子群の直上または直下を通り、他端で折り返して該第1の磁気抵抗素子群と反対の磁化状態に書き込まれる第2の磁気抵抗素子群の直上または直下を通る水平方向の複数回のループをなしており、
該配線束は、該第1の磁気抵抗素子群と第2の磁気抵抗素子群のなす該磁気抵抗素子の最両端の外側でビアあるいはコンタクトホールによって上下に隣接する配線間が順次接続されており、
第1の磁気抵抗素子群と第2の磁気抵抗素子群とは、直上または直下の電極を流れる電流が互いに逆方向になっている
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
該磁気抵抗素子の自由層の容易軸方向を書き換える側の配線束からなる電極が、一端から第1の磁気抵抗素子群の直上または直下を通り、他端で折り返して該第1の磁気抵抗素子群と反対の磁化状態に書き込まれる第2の磁気抵抗素子群の直上または直下を通る水平方向の複数回のループをなしており、
該配線束は、該第1の磁気抵抗素子群と第2の磁気抵抗素子群のなす該磁気抵抗素子の最両端の外側でビアあるいはコンタクトホールによって上下に隣接する配線間が順次接続されており、
第1の磁気抵抗素子群と第2の磁気抵抗素子群とは、直上または直下の電極を流れる電流が互いに逆方向になっている
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
(付記10) 該配線束を覆う該磁性材料が、少なくとも該磁気抵抗素子に近接する部位で突出している
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
ことを特徴とする付記3記載の磁気抵抗素子メモリ。
1 配線
10 配線束 11 上側配線 12 下側配線
101〜120 第1の導体〜第20の導体
131〜138 立体配線
2 磁気抵抗素子
20 上部電極 21 下部電極
201 第1の上部電極
202 第2の上部電極
2001 第1の磁気抵抗素子群
2002 第2の磁気抵抗素子群
3 絶縁膜
4 磁性材料
41 高抵抗高透磁率磁性材料
42 突起
5 ビットライン
501 第1のビットライン
502 第2のビットライン
511 第1のビットライン書き込み電流制御回路
512 第2のビットライン書き込み電流制御回路
52 センスアンプ
53 ビットラインセレクタ
6 ライトワードライン
61 書き込み電流制御回路
62 グランドライン
63 ワードライン
64 ワードラインドライバ
71〜710 第1のレジスト層〜第10のレジスト層
81〜89 第1の穴〜第9の穴
9 選択トランジスタ
200 磁気抵抗素子メモリ
300、301 メモリセル
10 配線束 11 上側配線 12 下側配線
101〜120 第1の導体〜第20の導体
131〜138 立体配線
2 磁気抵抗素子
20 上部電極 21 下部電極
201 第1の上部電極
202 第2の上部電極
2001 第1の磁気抵抗素子群
2002 第2の磁気抵抗素子群
3 絶縁膜
4 磁性材料
41 高抵抗高透磁率磁性材料
42 突起
5 ビットライン
501 第1のビットライン
502 第2のビットライン
511 第1のビットライン書き込み電流制御回路
512 第2のビットライン書き込み電流制御回路
52 センスアンプ
53 ビットラインセレクタ
6 ライトワードライン
61 書き込み電流制御回路
62 グランドライン
63 ワードライン
64 ワードラインドライバ
71〜710 第1のレジスト層〜第10のレジスト層
81〜89 第1の穴〜第9の穴
9 選択トランジスタ
200 磁気抵抗素子メモリ
300、301 メモリセル
Claims (5)
- 複数の磁気抵抗素子を書き込み用電極によって書き込みを行う磁気抵抗素子メモリにおいて、
該書き込み用電極は、電気的に絶縁された複数本の配線束からなり、
該配線束は、1本の配線がループ状に複数回巡って束ねられたものである
ことを特徴とする磁気抵抗素子メモリ。 - 該配線束は、該複数の磁気抵抗素子の両端の外側でコンタクトホールを介して配線間が接続されている
ことを特徴とする請求項1記載の磁気抵抗素子メモリ。 - 該配線束は、磁性材料で覆われており、少なくとも該磁気抵抗素子に近接する部位では該磁気抵抗素子に対向する側面が開口している
ことを特徴とする請求項1記載の磁気抵抗素子メモリ。 - 該配線束が、カーボンナノチューブの配線からなる
ことを特徴とする請求項1記載の磁気抵抗素子メモリ。 - 磁気抵抗素子メモリの製造方法であって、書き込み用電極となる配線束が磁気抵抗素子の上側に近接する部位において、
絶縁膜を堆積し、電極形成部位以外に第1のレジスト膜を形成してパターニングし、エッチングを行って該絶縁膜に第1の穴を開けたあと、該第1のレジスト膜を除去し、該第1の穴に配線用導体を堆積したあとCMP(化学的機械的研磨)によって配線を平坦にする第1の配線形成工程と、
次いで、該第1の配線形成工程をn(n≧2)回繰り返して、該配線を該絶縁膜を介在させて順次積層するn層の配線束形成工程と、
次いで、第2のレジスト膜を形成してパターニングし、エッチングを行って積層された該配線の外側面が露出する第2の穴を開けたあと、該第2のレジスト膜を除去し、該第2の穴に第1の磁性体を堆積する第1の磁性体形成工程と、
次いで、第3のレジスト膜を形成してパターニングし、エッチングを行って該配線が形成された部位以外の該第1の磁性体を除去したあと、該第3のレジスト膜を除去する工程と、
次いで、該絶縁膜を堆積し、CMPによって該絶縁膜の表面を平坦にする仕上げ工程とからなる第一の磁気抵抗素子の製造工程
を含むことを特徴とする磁気抵抗素子メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005267564A JP2007081161A (ja) | 2005-09-14 | 2005-09-14 | 磁気抵抗素子メモリとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005267564A JP2007081161A (ja) | 2005-09-14 | 2005-09-14 | 磁気抵抗素子メモリとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007081161A true JP2007081161A (ja) | 2007-03-29 |
Family
ID=37941132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005267564A Withdrawn JP2007081161A (ja) | 2005-09-14 | 2005-09-14 | 磁気抵抗素子メモリとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007081161A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011519476A (ja) * | 2008-04-04 | 2011-07-07 | クゥアルコム・インコーポレイテッド | 磁気抵抗ランダムアクセスメモリ(MagnetoresistiveRandomAccessMemory:MRAM)ビットセルのアレイ・ストラクチャル・デザイン(arraystructuraldesign) |
-
2005
- 2005-09-14 JP JP2005267564A patent/JP2007081161A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011519476A (ja) * | 2008-04-04 | 2011-07-07 | クゥアルコム・インコーポレイテッド | 磁気抵抗ランダムアクセスメモリ(MagnetoresistiveRandomAccessMemory:MRAM)ビットセルのアレイ・ストラクチャル・デザイン(arraystructuraldesign) |
US8625341B2 (en) | 2008-04-04 | 2014-01-07 | Qualcomm Incorporated | Array structural design of Magnetoresistive Random Access Memory (MRAM) bit cells |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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