KR20100125478A - 자기저항 랜덤 액세스 메모리(ｍｒａｍ) 비트 셀들의 어레이 구조 설계 - Google Patents

자기저항 랜덤 액세스 메모리(ｍｒａｍ) 비트 셀들의 어레이 구조 설계 Download PDF

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Abstract

스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀이 개시된다. 비트 셀들은 제 1 평면에 형성된 소스 라인 및 제 2 평면에 형성된 비트 라인을 포함한다. 비트 라인은 소스 라인의 세로축에 평행한 세로축을 가지며, 소스 라인은 비트 라인의 적어도 일부분과 중첩한다.

Description

자기저항 랜덤 액세스 메모리(ＭＲＡＭ) 비트 셀들의 어레이 구조 설계{ARRAY STRUCTURAL DESIGN OF MAGNETORESISTIVE RANDOM ACCESS MEMORY(MRAM) BIT CELLS}
본 발명의 예시적인 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 비트 셀들의 어레이 구조 설계들에 관한 것이다. 특히, 본 발명의 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)의 어레이 구조 설계들에 관한 것이다.
자기저항 랜덤 액세스 메모리(MRAM)는 자기 엘리먼트들을 사용하는 비휘발성 메모리 기술이다. 예컨대, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)은 전자들이 박막(thin film)(스핀 필터)을 통과할때 스핀-편극되는(spin-polarized) 전자들을 사용한다. STT-MRAM은 또한 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(스핀-RAM) 및 스핀 모멘텀(spin momentum) 전달(SMT-RAM)로서 알려져 있다.
도 1을 참조하면, 종래의 STT-MRAM 셀(100)의 다이어그램이 예시된다. STT-MRAM 비트 셀(100)은 자기 터널 접합(MTJ) 저장 엘리먼트(105), 트랜지스터(110), 비트 라인(120) 및 워드 라인(130)을 포함한다. MTJ 저장 엘리먼트는 예컨대 도 1에 예시된 바와같이 절연(터널 배리어) 층에 의하여 분리되는 핀형 층(pinned layer) 및 프리 층(free layer)으로 형성되며, 이들의 각각은 자기장을 유지(hold)할 수 있다. STT-MRAM 비트 셀(100)은 또한 소스 라인(140), 센스 증폭기(150), 판독/기록 회로소자(160) 및 비트 라인 레퍼런스(reference)(170)를 포함한다. 당업자는 메모리 셀(100)의 동작 및 구성이 공지되어 있다는 것을 인식할 것이다. 추가적인 세부사항들은 예컨대 M. Hosomi, et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference(2005)에 제공되며, 이러한 참조문헌은 여기에 참조로 통합된다.
도 2를 참조하면, 종래의 설계들에서, 자기 터널 접합(MTJ) 비트 셀 어레이들의 소스 라인들(SL)은 비트 라인(BL) 또는 워드 라인 중 하나에 평행하도록 배열된다. 그러나, 종래의 설계들에서는 비아 및 금속 간격 규칙(via and metal spacing rule)들로 인하여 소스 라인(SL) 및 비트 라인(BL)간에 직렬 및 병렬 중첩(direct and parallel overlap)이 존재하지 않는다. 따라서, 종래의 설계들의 최소 비트 셀 크기는 금속 및 비아 간격 규칙들로 인해 감소되거나 또는 최소화될 수 없다.
도 3은 비트 라인들(BL)에 평행하게 배열된 소스 라인들(SL)을 가진 종래의 자기 터널 접합(MTJ) 비트 셀 어레이의 하향식 스크린 뷰(top down screen view)이다. 도 3에 도시된 바와같이, 소스 라인들(SL)은 비트 라인들(BL)과 중첩하지 않으며, 따라서 비트 셀 크기는 소스 라인들(SL) 및 비트 라인들(BL)간의 간격 규칙들에 의하여 제한된다.
본 발명의 예시적인 실시예들은 자기저항 랜덤 액세스 메모리(MRAM) 비트 셀들의 어레이 구조 설계들에 관한 것이다. 특히, 본 발명의 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)의 어레이 구조 설계들에 관한 것이다. 따라서, 본 발명의 예시적인 실시예는 제 1 평면에 형성된 소스 라인; 및 제 2 평면에 형성되고 소스 라인의 세로축에 평행한 세로축을 가진 비트 라인을 포함하는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀을 포함할 수 있으며, 소스 라인은 비트 라인의 적어도 일부분과 중첩한다.
본 발명의 다른 예시적인 실시예는 제 1 평면에서 세로축을 가진 비트 라인을 형성하는 제 1 금속층; 및 제 2 평면에서 세로축을 가진 소스 라인을 형성하는 제 2 금속층을 포함하는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀을 포함할 수 있으며, 제 1 금속층의 세로축은 제 2 금속층의 세로축에 평행하며; 제 1 금속층은 제 2 금속층의 적어도 일부분과 중첩한다.
본 발명의 또 다른 예시적인 실시예는 다수의 비트 셀들을 포함하는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이를 포함할 수 있다. 각각의 비트 셀은 제 1 평면에 형성된 소스 라인, 및 제 2 평면에 형성되고 소스 라인의 세로축에 평행한 세로축을 가진 비트 라인을 포함할 수 있으며, 소스 라인은 비트 라인의 적어도 일부분과 중첩한다.
첨부 도면들은 본 발명의 실시예들의 설명을 보조하기 위하여 제공되며, 실시예들을 제한하는 것이 아니라 단지 실시예들을 예시하기 위하여 제공된다.
도 1은 종래의 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀을 예시한다.
도 2는 종래의 MRAM 비트 셀 어레이의 예시이다.
도 3은 종래의 MRAM 비트 셀 어레이의 하향식 스크린 뷰이다.
도 4는 MRAM 비트 셀 어레이의 일 실시예에 대한 개략도이다.
도 5는 MRAM 비트 셀 어레이의 일 실시예에 대한 하향식 예시이다.
도 6은 MRAM 비트 셀 어레이의 일 실시예에 대한 하향식 스크린 뷰이다.
도 7은 MRAM 비트 셀 어레이의 일 실시예에 대한 다른 하향식 스크린 뷰이다.
도 8은 A8-A8을 따라 취해진 도 5의 MRAM 비트 셀 어레이의 실시예에 대한 단면도 예시이다.
도 9는 A9-A9를 따라 취해진 도 5의 MRAM 비트 셀 어레이의 실시예에 대한 단면도 예시이다.
도 10은 MRAM 비트 셀 어레이의 일 실시예에 대한 사시도 예시이다.
본 발명의 양상들은 본 발명의 특정 실시예들과 관련한 이하의 상세한 설명 및 관련 도면들에 개시된다. 대안적인 실시예들은 본 발명의 범위로부터 벗어나지 않고 고안될 수 있다. 부가적으로, 본 발명의 관련 세부사항들을 불명료하게 하지 않도록 하기 위하여 본 발명의 공지된 엘리먼트들은 상세히 기술되지 않거나 또는 생략될 것이다.
용어 “예시적인”은 여기서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하는 것으로 이용된다. “예시적인” 것으로서 여기에서 기재되는 임의의 실시예가 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함하는 것을 요구하지 않는다.
여기에서 사용되는 용어는 단지 특정 실시예들을 기술하기 위함이며, 본 발명의 실시예들을 제한하는 것으로 의도되지 않는다. 여기에서 사용되는 바와같이, 단수 형식은 달리 문맥이 명확하게 표시하지 않는 한 복수 형식들을 포함하는 것으로 의도된다. 용어들 "포함하다", "포함하는", "갖는다" 및 "갖는"은 여기에서 사용될때 언급된 특징들, 정수(integer)들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하나 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가가 이해될 것이다.
본 발명의 실시예들은 비트 셀 크기를 감소시킬 수 있는 MRAM 비트 셀 어레이를 제공할 수 있다. 예컨대, STT-MRAM 비트 셀 어레이의 일 실시예는 종래 금속 및 비아 인터커넥트 간격 규칙들에 의하여 부가된 제한들을 극복할 수 있도록 비트 라인(BL)의 위에 소스 라인(SL)의 적어도 일부분을 배치함으로써 평균 비트 셀 크기를 감소시킬 수 있다.
실시예들은 종래의 MRAM 비트 셀 어레이들의 문제점들을 해결할 수 있다. 실시예들은 종래의 메인(main) 금속 및 비아 설계 규칙 제한들을 극복하기 위하여 소스 라인(SL)에 비아 인터커넥트들을 추가하고 상부 박막 금속층(예컨대, M7)을 추가하여 비트 라인(BL) 위에 또는 이 비트 라인(BL) 바로 위에(예컨대, 비트 라인(BL)과 중첩하면서 평행하게) 소스 라인(SL)이 배치되도록 구성함으로써 MTJ 비트 셀 크기들을 감소시킬 수 있으며, 결과적으로 실리콘 공간을 절약한다.
도 4-10을 참조하면, 본 발명의 실시예들은 비트 셀 크기를 감소시키거나 또는 최소화하는 MRAM 비트 셀 어레이를 제공할 수 있다. 예컨대, 도 4는 MRAM 비트 셀 어레이의 일 실시예를 개략적으로 예시한다. STT-MRAM 비트 셀 어레이의 일 실시예는 종래의 금속 및 비아 인터커넥트 간격 규칙들로 인해 발생하는 제한들을 해결하거나 또는 극복하기 위하여 비트 라인(BL)과 중첩하면서 비트 라인(BL)에 평행하게 소스 라인(SL)을 배치함으로써 평균 비트 셀 크기를 감소시킬 수 있다.
도 5에 도시된 바와같이, 예시적인 STT-MRAM 비트 셀(500)은 제 1 평면에 형성된 소스 라인(SL) 및 제 2 평면에 형성된 비트 라인(BL)을 포함한다. 비트 라인(BL)은 소스 라인(SL)의 세로축에 평행한 세로축을 가진다. 예시적인 실시예들에 따르면, 소스 라인(SL)은 비트 라인(BL)의 폭의 적어도 일부분과 중첩하여 비트 셀 크기를 감소시킨다. 일 양상에서, 소스 라인(SL)은 비트 라인(BL)의 폭과 실질적으로 중첩하여 비트 셀 크기를 추가로 감소시킨다. 다른 예로서, 도 5의 예시적인 실시예에서 제시된 바와같이, 소스 라인(SL)은 비트 라인(BL)과 완전하게 중첩할 수 있어서 비트 셀 크기를 추가로 감소시킨다.
도 5에 예시된 예시적인 실시예에서, MTJ 비트 셀 크기는 상부 박막 금속 층(M7)을 추가하여 비트 라인(BL) 위에 또는 바로 위에(예컨대, 비트 라인(BL)과 중첩하면서 비트 라인(BL)에 평행하게) 소스 라인(SL)을 형성함으로써 감소된다. 금속층들(M5, M7)은 금속층들(M5, M7)의 적어도 일부분이 비트 라인(BL)과 중첩하지 않도록 각각의 금속 층들(M5, M7)과 동일한 평면에서 소스 라인(SL) 및 비트 라인(BL)의 세로축에 수직한 방향으로 연장된다. 비아 인터커넥트는 비트 라인(BL)과 중첩하지 않는 금속층들(M5, M7)의 부분들을 서로 연결시킨다(예컨대, 전기적으로 연결시킨다).
예컨대, 일 실시예에서, 금속층들(M5, M7)의 일부분은 측면 연장부들(예컨대, 제 1 및 제 2 측면 연장부들)을 형성하기 위하여 각각의 금속층들(M5, M7)과 동일한 평면에서 소스 라인(SL) 및 비트 라인(BL)의 세로축에 수직한 방향으로 연장된다. 비아 인터커넥트는 측면 연장부들을 서로 연결시킨다(예컨대, 전기적으로 연결시킨다).
일 실시예에서, 금속층(M6)은 금속층들(M5, M7)사이의 측면 연장부들의 영역에 형성된다. 도 5에 도시된 예시적인 실시예는 금속층(M6)에 금속층(M5)의 측면 연장부를 연결시키기 위한 비아 인터커넥트(V5) 및 금속층(M7)의 측면 연장부에 금속층(M6)을 연결시키기 위한 비아 인터커넥트(V6)를 포함한다. 따라서, 실시예는 비트 라인(BL)과 소스 라인(예컨대, M7)의 단락 또는 상호연결을 방지할 수 있으며, 이러한 단락 또는 상호연결은 소스 라인(SL) 및 비트 라인(BL)의 평행 중첩으로 인해 발생할 것이다. 도 5의 MRAM 비트 셀 어레이의 실시예의 단면도 예시들은 도 8 및 도 9를 참조로 하여 이하에서 기술된다.
다른 예시적인 실시예에서, MTJ 셀은 기존의 상부 박막 금속(예컨대, M6)이 소스 라인(SL)으로서 사용될 수 있도록 하나의 금속층이 아래방향으로 이동될 수 있다. 따라서, 이러한 예시적인 실시예에서, 추가 금속층(예컨대, M7)은 비트 셀에 포함되지 않는다.
도 6은 도 5에 예시된 실시예에 일반적으로 대응하는 MRAM 비트 셀 어레이(600)의 실시예에 대한 하향식 스크린 뷰이며, 도면들에서 유사한 엘리먼트들은 유사한 도면부호를 가진다. 도 7은 비트 셀들의 대규모 집적을 예시하는, MRAM 비트 셀 어레이(700)의 일 실시예에 대한 하향식 스크린 뷰이다.
도 8은 A8-A8을 따라 취해진 도 5의 MRAM 비트 셀 어레이의 드레인(800)의 실시예에 대한 단면도 예시이다. 도 8에 도시된 바와같이, 금속층들(M1, M2, M3, M4, M5 및 M6)(BL)은 각각 비아 인터커넥트들(V1, V2, V3, V4, 및 V5)에 의하여 서로 연결된다. 소스 라인(M7)은 금속층(M6)(BL)에 평행하면서 이 금속층(M6)(BL)과 중첩하나 상호 연결되지 않도록 구성된다.
도 9는 A9-A9를 따라 취해진 도 5의 MRAM 비트 셀 어레이의 소스(900)의 실시예에 대한 단면도 예시이다. 도 9에 도시된 바와같이, 금속층들(M1, M2, M3, M4, M5)은 각각 비아 인터커넥트들(V1, V2, V3, V4)에 의하여 서로 연결된다. 금속층들(M5, M7)은 측면 연장부들(예컨대, 제 1 측면 연장부(910) 및 제 2 측면 연장부(920))을 형성하기 위하여 각각의 금속층들(M5, M7)과 동일한 평면에서 소스 라인(SL) 및 비트 라인(BL)의 세로축에 수직한 방향으로 연장한다. 금속층(예컨대, 도 9의 M6)은 금속층들(M5, M7)사이의 측면 연장부들의 영역에 형성된다. 예컨대, 도 9의 실시예에 도시된 바와같이, 금속층(예컨대, M6)은 비트 라인(BL)과 동일한 평면에 형성될 수 있으나, 비트 라인(BL)로부터 전기적으로 분리된다. 실시예는 각각 금속층(M6)에 금속층(M5)의 측면 연장부(920)를 연결하고 금속층(M7)의 측면 연장부(910)에 금속층(M6)을 연결하기 위한 비아 인터커넥트들(V5, V6)을 포함한다.
MRAM 비트 셀 어레이의 소스(900)의 일 실시예에 대한 사사도 예시인 도 10에 도시된 바와같이, 소스 라인(SL)(예컨대, M7)은 비트 라인(BL)에 평행하면서 이 비트 라인(BL)과 중첩하나 상호 연결되지 않도록(예컨대, 전기적으로 상호 연결되지 않도록) 구성된다. 따라서, 예시적인 실시예들은, 종래의 비트 셀 설계와 비교하여 평균 비트 셀 크기를 최소화시키거나 또는 감소시키면서, 소스 라인(SL) 및 비트 라인(BL)의 평행한 중첩으로 인해 발생하는, 비트 라인(BL)과 소스 라인(예컨대, M7)의 단락을 방지할 수 있다.
일 실시예에 따르면, 하나 이상의 비아 인터커넥트들(예컨대, V5 및 V6) 및 상부 박막층(M7)은 비트 라인(BL)과 소스 라인(SL)(예컨대, M7)의 상호 연결 또는 단락없이 소스 라인(SL)이 비트 라인(BL) 위에 또는 비트 라인(BL) 바로 위에 배치될 수 있도록 MTJ 비트 셀에서 액세스 트랜지스터의 소스 라인(SL)을 연결시키도록 설계될 수 있어서, 평균 비트 셀 영역을 감소시킨다.
따라서, 본 발명의 일 실시예는 제 1 평면에 형성된 소스 라인(SL) 및 제 2 평면에 형성되고 소스 라인(SL)의 세로축에 평행한 세로축을 가진 비트 라인(BL)을 포함하는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀일 수 있으며, 소스 라인(SL)은 비트 라인(BL)의 적어도 일부분과 중첩한다. 일 실시예에서, 소스 라인(SL)은 비트 라인(BL)과 실질적으로 중첩(overlap)할 수 있다.
일 실시예에서, 소스 라인(SL)은 제 1 측면 연장부(lateral extension)(910)를 포함하며, 제 1 측면 연장부(910)는 제 1 측면 연장부(910)의 일부분이 비트 라인(BL)과 중첩하지 않도록 제 1 평면에서 소스 라인(SL)의 세로축에 수직인 방향으로 연장한다.
다른 실시예에서, 소스 라인은 제 1 금속층(예컨대, M7(SL))이며, 비트 라인은 제 2 금속층(예컨대, BL)이다. 비트 셀은 또한 제 3 평면에 형성되며 제 1 금속층(예컨대, M7)의 세로축에 평행한 세로축을 가진 제 3 금속층(예컨대, M5)을 포함할 수 있으며, 제 2 금속층(예컨대, BL)은 제 1 금속층(예컨대, M7) 및 제 3 금속층(예컨대, M5) 사이에 위치한다. 제 1 금속층(예컨대, M7) 및/또는 제 2 금속층(예컨대, BL)은 제 3 금속층(예컨대, M5)의 적어도 일부분과 중첩될 수 있다.
제 3 금속층(예컨대, M5)은 제 3 평면에서 제 3 금속층(예컨대, M5)의 세로축에 수직한 방향으로 연장하는 제 2 측면 연장부(920)를 포함할 수 있다. 제 1 측면 연장부(910)는 2 측면 연장부(920)와 중첩할 수 있으며, 제 2 측면 연장부(920)에 전기적으로 연결될 수 있다.
일 실시예에서, 적어도 하나의 비아 인터커넥트(예컨대, V5, V6 등)는 제 1 측면 연장부(910)를 제 2 측면 연장부(920)에 연결한다. 다른 실시예에서, 제 4 금속층(예컨대, M6)은 제 1 측면 연장부(910) 및 제 2 측면 연장부(920)사이에 위치한다. 제 1 비아 인터커넥트(예컨대, V6)는 제 1 측면 연장부(910)를 제 4 금속층(예컨대, M6)에 연결하며, 제 2 비아 인터커넥트(예컨대, V5)는 제 4 금속층(예컨대, M6)을 제 2 측면 연장부(920)에 연결한다. 일 실시예에서, 제 4 금속층(예컨대, M6)은 제 2 평면에 형성되며, 제 2 금속층(예컨대, BL)으로부터 전기적으로 분리될 수 있다.
다른 실시예들에서, STT-MRAM 비트 셀은 워드 라인; 저장 엘리먼트; 및 저장 엘리먼트에 결합된 워드 라인 트랜지스터를 포함할 수 있다. 저장 엘리먼트는 도 9에서 예로서 예시된 자기 터널 접합(MTJ: Magnetic Tunnel Junction)일 수 있으며, 워드 라인 트랜지스터는 MTJ와 직렬로 결합될 수 있다.
다른 실시예에서, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀은 제 1 평면에서 세로축을 가진 소스 라인을 형성하는 제 1 금속층(예컨대, M7); 및 제 2 평면에서 세로축을 가진 비트 라인을 형성하는 제 2 금속층(예컨대, BL)을 포함할 수 있으며, 제 1 금속층(예컨대, M7)의 세로축은 제 2 금속층(예컨대, BL)의 세로축에 평행하며, 제 1 금속층(예컨대, M7)은 제 2 금속층(예컨대, BL)의 적어도 일부분과 중첩한다.
다른 실시예에서, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이는 다수의 비트 셀들을 포함한다. 각각의 비트 셀은 제 1 평면에 형성된 소스 라인, 및 제 2 평면에 형성되고 소스 라인의 세로축에 평행한 세로축을 가진 비트 라인을 포함하며, 소스 라인은 비트 라인의 적어도 일부분과 (상부에서 또는 하부에서) 중첩한다. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이의 예시적인 실시예는 종래의 금속 및 비아 인터커넥트 구성들에서 사용되는 영역을 감소시키기 위하여 비트 라인(BL)과 중첩하면서 일반적으로 평행하게 소스 라인(SL)을 배치함으로써 평균 비트 셀 크기를 감소시킬 수 있다. MRAM 비트 셀 어레이들의 실시예들은 종래의 메인 금속 및 비아 설계 규칙 제한들을 극복하기 위하여 소스 라인(SL)에 비아 인터커넥트들을 추가하고 상부 박막 금속층(예컨대, M7)을 추가하여 비트 라인(BL) 위에 또는 이 비트 라인(BL) 바로 위에 소스 라인(SL)이 배치되도록 구성함으로써 비트 셀 크기들을 감소시킬 수 있으며, 결과적으로 공간을 절약한다.
전술한 설명이 본 발명의 예시적인 실시예들을 제시하는 반면에, 첨부된 청구항들에 의하여 한정된 본 발명의 범위로부터 벗어나지 않고 다양한 변화들 및 수정들이 여기에서 이루어질 수 있다는 것에 유의해야 한다. 여기에서 기술된 본 발명의 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정 순서로 수행될 필요가 없다. 게다가, 비록 본 발명의 엘리먼트들이 단수로 기술되거나 또는 청구될 수 있을지라도, 단수에 대한 제한이 명백하게 언급되지 않는한 복수도 고려되어야 한다.

Claims (23)

  1. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀로서,
    제 1 평면(plane)에 형성된 소스 라인; 및
    제 2 평면에 형성되고 상기 소스 라인의 세로축에 평행한 세로축을 가진 비트 라인을 포함하며;
    상기 소스 라인은 상기 비트 라인의 적어도 일부분과 중첩(overlap)하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  2. 제 1항에 있어서, 상기 소스 라인은 제 1 측면 연장부(lateral extension)를 포함하며, 상기 제 1 측면 연장부는 상기 제 1 측면 연장부의 일부분이 상기 비트 라인과 중첩하지 않도록 상기 제 1 평면에서 상기 소스 라인의 세로축에 수직인 방향으로 연장하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  3. 제 2항에 있어서, 상기 소스 라인은 제 1 금속층이며, 상기 비트 라인은 제 2 금속층이며;
    상기 비트 셀은 제 3 평면에 형성되며 상기 제 1 금속층의 세로축에 평행한 세로축을 가진 제 3 금속층을 추가로 포함하며;
    상기 제 2 금속층은 상기 제 1 금속층 및 상기 제 3 금속층 사이에 위치하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  4. 제 3항에 있어서, 상기 제 1 금속층 및/또는 상기 제 2 금속층은 상기 제 3 금속층의 적어도 일부분과 중첩하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  5. 제 3항에 있어서, 상기 제 3 금속층은 상기 제 3 평면에서 상기 제 3 금속층의 세로축에 수직한 방향으로 연장하는 제 2 측면 연장부를 포함하며;
    상기 제 1 측면 연장부는 상기 제 2 측면 연장부와 중첩하며 상기 제 2 측면 연장부에 전기적으로 연결되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  6. 제 5항에 있어서, 상기 제 1 측면 연장부를 상기 제 2 측면 연장부에 연결하는 적어도 하나의 비아 인터커넥트(via interconnect)들을 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  7. 제 5항에 있어서, 상기 제 1 측면 연장부 및 상기 제 2 측면 연장부사이에 위치하는 제 4 금속층;
    상기 제 1 측면 연장부를 상기 제 4 금속층에 연결하는 제 1 비아 인터커넥트; 및
    상기 제 4 금속층을 상기 제 2 측면 연장부에 연결하는 제 2 비아 인터커넥트를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  8. 제 7항에 있어서, 상기 제 4 금속층은 상기 제 2 평면에 형성되며, 상기 제 2 금속층으로부터 전기적으로 분리되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  9. 제 1항에 있어서, 상기 소스 라인은 상기 비트 라인과 실질적으로 중첩하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  10. 제 1항에 있어서, 워드 라인;
    저장 엘리먼트; 및
    상기 저장 엘리먼트에 결합된 워드 라인 트랜지스터를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  11. 제 10항에 있어서, 상기 저장 엘리먼트는 자기 터널 접합(MTJ: Magnetic Tunnel Junction)이며, 상기 워드 라인 트랜지스터는 상기 MTJ와 직렬로 결합되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  12. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀로서,
    제 1 평면에서 세로축을 가진 소스 라인을 형성하는 제 1 금속층; 및
    제 2 평면에서 세로축을 가진 비트 라인을 형성하는 제 2 금속층을 포함하며,
    상기 제 1 금속층의 세로축은 상기 제 2 금속층의 세로축에 평행하며;
    상기 제 1 금속층은 상기 제 2 금속층의 적어도 일부분과 중첩하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  13. 제 12항에 있어서, 상기 제 1 금속층은 제 1 측면 연장부를 포함하며, 상기 제 1 측면 연장부는 상기 제 1 측면 연장부의 일부분이 상기 제 2 금속층과 중첩(overlap)하지 않도록 상기 제 1 금속층의 세로축에 수직인 방향으로 연장하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  14. 제 13항에 있어서, 제 3 평면에 형성되며 상기 제 1 금속층의 세로축에 평행한 세로축을 가진 제 3 금속층을 더 포함하며;
    상기 제 2 금속층은 상기 제 1 금속층 및 상기 제 3 금속층 사이에 위치하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  15. 제 14항에 있어서, 상기 제 1 금속층 및/또는 상기 제 2 금속층은 상기 제 3 금속층의 적어도 일부분과 중첩하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  16. 제 14항에 있어서, 상기 제 3 금속층은 상기 제 3 금속층의 세로축에 수직한 방향으로 연장하는 제 2 측면 연장부를 포함하며;
    상기 제 1 측면 연장부는 상기 제 2 측면 연장부와 중첩하며 상기 제 2 측면 연장부에 전기적으로 연결되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  17. 제 16항에 있어서, 상기 제 1 측면 연장부를 상기 제 2 측면 연장부에 연결하는 적어도 하나의 비아 인터커넥트를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  18. 제 16항에 있어서, 상기 제 1 측면 연장부 및 상기 제 2 측면 연장부사이에 위치하는 제 4 금속층;
    상기 제 1 측면 연장부를 상기 제 4 금속층에 연결하는 제 1 비아 인터커넥트; 및
    상기 제 4 금속층을 상기 제 2 측면 연장부에 연결하는 제 2 비아 인터커넥트를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  19. 제 18항에 있어서, 상기 제 4 금속층은 상기 제 2 평면에 형성되며, 상기 제 2 금속층으로부터 전기적으로 분리되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  20. 제 12항에 있어서, 상기 제 1 금속 층은 상기 제 2 금속층과 실질적으로 중첩하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  21. 제 12항에 있어서, 워드 라인;
    저장 엘리먼트; 및
    상기 저장 엘리먼트에 결합된 워드 라인 트랜지스터를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  22. 제 21항에 있어서, 상기 저장 엘리먼트는 자기 터널 접합(MTJ)이며, 상기 워드 라인 트랜지스터는 상기 MTJ와 직렬로 결합되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀.
  23. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이로서,
    다수의 비트 셀들을 포함하며;
    각각의 비트 셀은,
    제 1 평면에 형성된 소스 라인, 및
    제 2 평면에 형성되고 상기 소스 라인의 세로축에 평행한 세로축을 가진 비트 라인을 포함하며,
    상기 소스 라인은 상기 비트 라인의 적어도 일부분과 중첩하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이.

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