JPH02117169A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は互いに平行且つ近接して配置されたビット線対
に差動増幅手段が接続される所謂折り返しビット線構造
のメモリ装置に関し、特にそのワード線の構造に特徴を
有する。

〔発明の１既要） 本発明は、互いに平行且つ近接して配置されて対をなす
ビット線とそのビット線に直交するワード線の交点にメ
モリセルが形成され、そのビット線の対に差動増幅手段
が接続されるメモリ装置において、上記ワード線は２層
構造とされ、上層のワード線で対の一方のピッ目星に接
続されるメモリセルが選択され、下層のワード線で対の
他方のビット線に接続されるメモリセルが選択される構
成とすることにより、そのメモリセルの高密度化を図る
ものである。

〔従来の技術〕

ＤＲＡＭ等の半導体メモリ装置の構造として、電気的特
性が略等しく、互いに平行に且つ近接した配置されたビ
ット線の対を利用して、メモリセルのデータを読み出し
書き込む所謂折り返しビット線構造（フォールディトピ
ットライン構造）のメモリ装置が知られている。また、
このようなメモリ装置の技術の一例として、特公昭５５
−３９０７３号公報に記載される技術がある。

第１２図は、従来の半導体メモリ装置の一例の模式的な
平面図であり、ワード線ＷＬ、−ＷＬ。

は、略互いに平行に形成されている。これらワード線Ｗ
Ｌ、−ＷＬＳと直交するようにビット線ＢＬ１〜ＢＬ、
が形成されており、例えばビット線り、とビット線ＢＬ
ｇが同じセンスアンプに接続する。また、図中、領域Ｍ
Ｃは一対のメモリセルが形成される領域であり、各ビッ
ト線ＢＬ、〜ＢＬ１とはコンタクト領域Ｃｏで接続する
。領域ＭＣを通過するワード線の中、領域ＭＣの中心寄
りの２本はスイッチングトランジスタのゲートとして機
能するが、端部寄りの２木はワード線方向に隣接するセ
ルのゲートとして機能する。

〔発明が解決しようとする課題］ ところが、第１２図の平面図からも明らかなように、従
来の半導体メモリ装置では、間隔Ｓで示す領域が設けら
れることになり、その領域を設けた分だけ素子の高密度
な配置が妨げられることになる。

すなわち、第１２図の間隔Ｓは、ビット線方向のメモリ
セル同士の間の領域であり、本来、素子を分離するだけ
の間隔があれば十分にその機能を果たすことができる。

しかしながら、各領域ＭＣの端部では、ワード線方向に
隣接するメモリセルのゲートとして機能するワード線が
通過し、そのワード線をバターニングする必要性から、
上記間隔Ｓを詰めることが困難である。

そこで、本発明は上述の技術的な課題に鑑み、メモリセ
ルの高密度な配置を可能にするようなメモリ装置を提供
することを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するため、本発明のメモリ装置は、互
いに平行且つ近接して配置されたビット線の対からなる
少なくとも１つのビット線対と、該ビット線対と直交し
２層構造で形成された複数のワード線と、該ワード線と
上記ビット線の交点に形成されたメモリセルと、上記ビ
ット線対に接続された差動増幅手段とを有している。そ
して、上記ビット線対のうち一方のビット線に接続され
たメモリセルは、上記２層構造のワード線のうち上層の
ワード線で選択され、上記ビット線対のうチ他方のビッ
ト線に接続されたメモリセルは、上記２Ｎ構造のワード
線のうちの下層のワード線で選択されることを特徴とし
ている。

ここで、上下２Ｎのワード線を択一的にメモリセルの選
択用に用いる構成としては、下層のワード線に選択的に
不純物を導入する手段や、下層のワード線の一部を選択
的に除去する手段や、上下の層をずらせて形成すると共
にそのチャンネルの位置もずらせる手段等が挙げられる
。

〔作用〕

ワード線を２層構造とすることにより、メモリセルの端
部では、リソグラフィーの限界等に影響されず、そのピ
ッチを詰めることができる。また、成るメモリセルにお
いては、２＠のり一ド線の一方のみが選択されるため、
そのメモリセルにががる差動増幅手段を作動させて、デ
ータの読み出しや書き込みが可能となる。

［実施例〕 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、ワード線を２層構造としたＤＲＡＭであり
、下層のワード綿への選択的な不純物のイオン注入によ
り、折り返しビット線構造を採るものである。

第１図はそのＤＲＡＭの一部の平面図である。

−点鎖線で示すビット線ＢＬ、−ＢＬ、は、図中Ｂ方向
を延長される方向としてそれぞれ形成されており、コン
タクＮＩ域０１〜Ｃ３を介して一対のメモリセルからな
る素子形成領域１１〜１３に接続する。なお、図示を省
略しているが、素子形成領域１１〜１３には、それぞれ
ソース・ドレイン領域を形成するための不純物が導入さ
れ、積層型のキャパシタ（スタックドキャパシタ）も形
成される。また、ビット線ＢＬ、とビット線ＢＬ。

は互いに平行且つ近接して配置されていて、ビット線対
を構成する。他のビット線についても同様である。これ
らビット線ＢＬ、とビット線ＢＬ。

はその端部に設けられた１つの差動増幅手段であるセン
スアンプに両者の間で差動増幅されるように接続される
。

ワード線は、図中Ｗ方向を延長方向として形成され、上
層ワード線ＷＬＵ、〜ＷＬＵ、と下層ワード線ＷＬＤ、
〜ＷＬＤ、からなる。すなわち、下層ワード線ＷＬＤ、
〜ＷＬＤ、上には、それぞれ絶縁膜を介して同じパター
ンで上層ワードｙＡＷＬＵ、−ＷＬＵ３が形成されてお
り、２層構造となっている。これらワード線ＷＬＵ、〜
ＷＬＵ、。

ＷＬＤ、〜ＷＬＤ、と上記ビット線ＢＬ、−ＢＬ、との
交点はスイッチングトランジスタとキャパシタからなる
メモリセルとされる。そして、特に各ワード線ＷＬＵ、
　〜ＷＬＵ、、ＷＬＤ、　〜ＷＬＤ、は、それぞれメモ
リセルのスイッチングトランジスタのゲート電極として
機能し、２層構造のため、下層ワード線ＷＬＤ、−ＷＬ
Ｄ、には選択的に不純物が導入された構造とされている
。第１図中、ビット線対の一方のビット線ＢＬｚに接続
するメモリセル１２上に形成された下層ワード線ＷＬＤ
、、ＷＬＤ、は、スイッチングトランジスタのチャンネ
ルを横断するようにそれぞれピュアポリシリコン領域ｌ
を有している。このようなピュアポリシリコン領域ｌに
より上層のワード線ＷＬＵ３．ＷＬＵｚをその領域にお
いて当ａ亥メモリセルのゲート電極として機能させるこ
とができる。

ここで、上記ビット線対のうち一方のビット線に接続さ
れたメモリセルと、上記ビット線対のうち他方のビット
線に接続されたメモリセルを第２図及び第３図を参照し
ながら比較する。まず、第２図は、上層ワード線ＷＬＵ
、により選択されるメモリセルを示しており、特に上記
ピュアポリシリコン領域ｌが下層ワード線ＷＬＤ、に形
成されているために、その下層ワードＷＬＤ、はスイッ
チングトランジスタのゲート電極として機能しない。

このセルでの実質的なゲート電極は上層ワード線ＷＬＵ
、であり、例えば上層ワード線ＷＬＵ、の電位が上昇す
ると、基板２に形成されたソースドレイン領域３，３の
間にチャンネルが形成され、その結果、電流が流れる。

下層ワードＷＬＤ、の側壁には、隣接するメモリセルを
ワード線によって選択するための導電部４が形成されて
おり、チャンネルを横断するようなピュアポリシリコン
領域ｌが設けられていても、下層ワード線ＷＬＤ＋は電
気的に連続していることになる。これら各ワード線ＷＬ
Ｕ、、ＷＬＤ、は、シリコン酸化膜５に被覆されており
、特に上層ワード線ＷＬＵ、と下層ワード線ＷＬＤ、の
間の酸化膜の膜厚１．は薄い膜厚となっている。なお、
シリコン酸化膜５上には、キャパシタ下部電極１４が形
成され、そのキャパシタ下部電極１４上には誘電体膜１
５を介してキャパシタ上部電極１５が形成される。また
、ビット線は図示を省略している。

次に、第３図は下層ワード線ＷＬＤ、により選択される
メモリセルを示しており、第２図のメモリセルのように
ピュアポリシリコン領域１は形成されていない。このた
め下層ワード線ＷＬＤ、の電位上昇によって、ソース・
トレイン領域３，３の間にチャンネルが形成され、当該
下層ワード線ＷＬＤ、は、スイッチングトランジスタの
ゲート電極として機能する。この第３図のメモリセルで
は、上層ワード線ＷＬＵ、　　と下層ワード線ＷＬＤの
間の酸化膜の膜厚し２は、上記膜厚ｔ、に比較して厚く
される。これは下層ワード線ＷＬＤに不純物が含有され
ているためであり、酸化を行った場合には上層ワード線
ＷＬＵ、　　と下層ワード線Ｗ　Ｌ　Ｄ　、の間の酸化
膜の膜厚は厚くなる。膜厚ｔ２が厚いため、上層ワード
線ＷＬＵ、の電位は、トランジスタのオン・オフに影響
しない。

ここで、このように下層ワード線ＷＬＤ、−ＷＬＤ、に
ピュアポリシリコン領域１が形成されるＤＲＡＭの製造
方法について説明する。

まず、シリコン基板に選択酸化によりフィールド酸化膜
を形成し、基板表面にゲート酸化膜を形成する。次に、
第１層目のポリシリコン層を形成する。この第１層目の
ポリシリコン層は、不純物を含有しないピュアポリシリ
コン層であり、例えば５００人程ヒナ薄膜とされる。こ
の第１層目のポリシリコン層はイオン注入やＰＳＧ等を
利用して選択的に不純物が導入される。この不純物が導
入される領域は、ゲート電極としてａ能させるべき領域
であり、例えば第１図のメモリセルＣ５゜Ｃ１上のよう
に、１つおきのメモリセルの領域に対して選択的に不純
物が導入される。

次に、上記第１層目のポリシリコン層の酸化を行う。こ
のときピュアポリシリコンのままにされた領域では、酸
化膜の膜厚は薄い膜厚Ｌ１になり、選択的に不純物の導
入された領域は、酸化膜の膜厚は厚い膜厚ｔ２になる。

次に、上層ワード線として用いられるｎ１型のＤＯＰＯ
３（ドープトポリシリコン）層を形成し、さらにシリコ
ン酸化膜を被着させる。

次に、第１層目のポリシリコン層、酸化膜、Ｄｏｐｏｓ
ｉを同じマスクで一斉に切断する。これで２層構造のワ
ード線が得られる。次に、垂直にイオン注入を行ってソ
ース・ドレイン領域を形成し、斜めにイオン注入を行っ
て、下層ワード線の側壁に導電部４を形成する。この導
電部４の形成によって、ピュアポリシリコン領域１以外
の下層ワード線に導電性が付与されたことになり、下層
ワード線が電気的に連続する。下層ワード線に対しての
配線を施すために、上記ＤＯＰＯ３層はそのワード線の
端部で、窓明けにより部分的に除去されるようにするこ
ともできる。

次に、ＣＶ［）シリコン酸化膜を形成し、エッチバック
する。次に、キャパシタ下部電極となる第３層目のポリ
シリコン層を形成し、不純物を拡散させる。そして、誘
電体膜を形成し、キャパシタ下部電極を形成する。次に
、層間絶縁膜の形成、コンタクトホールの形成、アルミ
配線層の形成を行い、シンタリングにより素子を完成す
る。

このような構造を有する本実施例のメモリ装置では、第
１図中、ビット線の延長方向に隣接するメモリセルとの
間の間隔Ｓ、を小さくすることができる。すなわち、ワ
ード線が上層ワード線と下層ワード線の２層構造とされ
るために、ワード線を素子分離領域上で引き回す必要が
なくなり、本来の素子分離領域のみの間隔だけで良いこ
とになる。従って、ビット線方向にメモリセルを詰めて
配置することができるようになり、メモリセルを高密度
に配列させることができる。

また、導電部４を形成する目的で斜めイオン注入を行う
ことで、スイッチングトランジスタのドレインとチャン
ネルの間に低濃度不純物領域を形成することができ、ト
ランジスタを所謂ＬＤＤ構造とすることができる。

なお、キャパシタはスタソクトキャパシタに限定されず
、トレンチキャパシタであっても良い。

第２の実施例 第２の実施例は、そのワード線を２層構造のワード線と
し、下層ワード線がゲート電極として機能しないメモリ
セルにおいては、下層ワード線に窓部が形成される例で
ある。また、本実施例は折り返しビット線構造を有する
ＤＲＡＭであって、隣接するビット線はビット線対を構
成してセンスアンプに接続される。

まず、第４図は本実施例の一部を示す平面図である。一
対のメモリセルからなる領ＪＡ２　］　、　　２２゜２
３が図中Ｗ方向に素子分離領域を挟んで並べて形成され
、これら領域のメモリセルのスイッチングトランジスタ
を選択するためのワード線が図中Ｗ方向を延長方向とし
て形成される。なお、ビット線等については、簡単のた
め図示を省略している。

ワード線は、上層ワード線ＷＬＵ、、、ＷＬＵ、□と下
層ワード線ＷＬＤ、、、ＷＬＤ、２のそれぞれ２層構造
からなる。上層ワード線Ｗ　Ｌ　Ｕ　ＩＩｔ　Ｗ　ｌ、
ＵＩ２は、ビット線対のうち一方のビット線に接続され
且つ領域２２にかかるメモリセルを選択し、下層ワード
線ＷＬＤ、、、ＷＬＤ、ｔは、上記ビット線対のうち他
方のビット線に接続され且つ領域２１゜２３にかかるメ
モリセルを選択する。すなわち、下層ワード線ＷＬＤ、
、、ｗＬｐ＋ｚには、領域２２上でそれぞれ窓部２０が
形成されており、上層ワード線ＷＬＵｚ、ＷＬＵ＋ｚは
その窓部２０内に形成されて、当該上層ワード線ＷＬＵ
、、、ＷＬＵ、。

がゲート電極として機能する。その窓部２０は、図示を
省略しているが１つおきのメモリセル上の下層ワード線
に形成される。また、隣接するビット線間にはセンスア
ンプ等の差動増幅手段が形成されることは第１の実施例
と同様である。

第５図は第４図の■−■線断面であり、下層ワード線Ｗ
ＬＤ、、は、そのパターン幅の中央部に窓部２０が形成
されている。この下層ワード線ＷＬＤ　Ｉ　１は、眉間
絶縁膜２４に被覆されており、その層間絶縁膜２４上に
は上層ワード線ＷＬＵ１１が形成されている。上層ワー
ド線ＷＬＵ＋＋は上記窓部２０の側壁に形成された眉間
絶縁膜２４の傾斜に沿って設けられ、更にゲート絶縁膜
２５を介してシリコン基板２６の表面に臨む。このため
上層ワード線ＷＬＵ、、の電位が上昇した時には、ソー
ス・ドレイン領域２７．２７の間にチャンネルが形成さ
れ、スイッチングトランジスタがオンすることになる。

上層ワード線ＷＬＵ、、上には、層間絶縁膜２８を介し
てキャパシタ下部電極２９．誘電体膜３０．キャパシタ
下部電極３１が積層されて形成されており、これらがキ
ャパシタとして機能する。

第６図は第４図のＶｌ−Ｖｌ線断面であり、この断面で
は、下層ワード線ＷＬＤ、、には窓部が形成されず、下
層ワード線ＷＬＤ、、のみがゲート電極として機能する
。例えば、下層ワード線ＷＬＤ、、の電位が上昇した時
にチャンネルが形成され、上層ワード線ＷＬＵｚの電位
の変化はスイッチングトランジスタのオン・オフに影響
しない。

第５図に示した窓部２０の位置は、第７図のようにずら
せることもできる。第７図はその変形例を示しており、
下層ワード線ＷＬＤｘに形成される窓部２０ａはワード
線のパターン幅の略中央部ではなく端部に至る位置に形
成されており、トランジスタのチャンネル長の方向に残
された下層ワード線ＷＬＤｘを以てワード線を電気的に
連続なものにしている。上層ワード線ＷＬＵｘは眉間絶
縁膜２４上からゲート酸化膜２５に延在されており、窓
部２０ａが形成されて下層ワード線ＷＬＤＸのない領域
でゲート電極として機能する。このようにワード線のパ
ターン幅の端部に至る位置に窓部２０ａを形成すること
も可能である。

次に、このような構造のＤＲＡＭの製造方法について説
明すると、初めにシリコン基板を選択酸化してフィール
ド酸化膜を形成し、ゲート酸化膜を形成した後に、第１
層目のポリシリコン層（ＤＯＰＯ５）をその表面に形成
して下層ワード線のパターンにパターニングする。この
時、窓部２０（若しくは２０ａ）をビット線対の一方の
ビット線にかかるメモリセル上に形成する。なお、窓部
の形成は、第１層目のポリシリコン層のパターニングと
同時でなくとも良い。

次に、下層ワード線を被覆するように絶縁膜が形成され
る。そして、この絶縁膜は少なくとも上記窓部で露出さ
れるようにエツチングされる。このエツチングは、レジ
ストマスクを用いたものであっても良く、セルファライ
ンで行うものでも良い。次に、窓部におけるゲート酸化
膜の形成後、その下層ワード線と重なるように上層ワー
ド線となる第２層目のポリシリコンｉ　（ＤＯＰＯ３）
を形成してパターニングする。この第２Ｎ目のポリシリ
コン層の被着時には、上記窓部で第２層目のポリシリコ
ン層がゲート酸化膜上に形成され、それがゲート電極と
して機能することになる。続いて、ソース・ドレイン領
域を形成するためのイオン注入を行い、アニールする。

このとき不純物を十分に拡散させたり、或いは２重拡散
等の方法を用いるようにすることができる。そして、上
記第２層目のポリシリコン層をシリコン酸化膜等の絶縁
膜で被覆し、その絶縁膜をセルファライン若しくはパタ
ーニングによってキャパシタを形成すべき領域で露出さ
せる。

キャパシタ下部電極、誘電体膜、キャパシタ上部電極の
形成後、眉間絶縁膜が形成され、コンタクトホールの形
成、アルミ配線層の形成を行い、シンタリングにより素
子を完成する。

このような構造を有する本実施例のメモリ装置では、第
１の実施例のメモリ装置と同様に、ビット線の延長方向
に隣接するメモリセルとの間の間隔を小さくすることが
でき、その間隔は本来の素子分離領域のみの間隔だけで
良いことになる。従フて、ビット線方向にメモリセルを
詰めて配置することができるようになり、メモリセルを
高密度に配列させることができる。

第３の実施例 本実施例のメモリ装置は、２層構造とされるワード線を
上層ワードと下層ワード線で予めずらせる構造とした例
であり、折り返しビット線構造を有したＤＲＡＭである
。図示しないビット線は隣接する該ビット線同士でビッ
ト線対を構成し、センスアンプによって差動増幅される
。

まず、第８図は本実施例の一部を示す平面図である。一
対のメモリセルからなる領域４１．４２が図中Ｗ方向に
素子骨ＩＩＩ　ｆｆＩ域を介して並べて形成され、これ
ら領域のメモリセルのスイッチングトランジスタを選択
するためのワード線が図中Ｗ方向を延長方向として形成
される。なお、ビット線やセンスアンプについては、簡
単のため図示を省略し、領域４１と領域４２にががるビ
ット線がビット線対を構成するものとする。

ワード線は、上層ワード線ＷＬＵ、、、ＷＬＵ、。

と下層ワード線ＷＬＤ！□　ＷＬＤ２□のそれぞれ２層
構造からなる。これら上層ワード線Ｗ　Ｌ　Ｕ　ｚ　＋
ｗ　ｔ、　ｕ、ト下層ワード線ＷＬ　ＤｚＩ、　　ＷＬ
　Ｄｇｚノ位置関係は、下層ワード線ＷＬＤｚ＋、ＷＬ
Ｄｚｚ上真っ直ぐに上層ワード線Ｗ　Ｌ　Ｕ　ｔ　＋　
、　Ｗ　Ｌ　Ｕ　２□が重なる関係ではなく、下層ワー
ド線ＷＬＤｇ＋、ＷＬＤ２：が上層ワード線ＷＬＵ、、
、ＷＬＵ、、よりもパターン幅の半分程度図中Ｂ方向に
ずれた形状にされている。そして、領域４１と領域４２
では、そのソース・ドレイン領域の位置がずれて形成さ
れているために、上層ワード線ＷＬＵｚ３．ＷＬＵｚｚ
は、ビット線対のうち一方のビット線に接続され且つ領
域４１にかかるメモリセルを選択し、下層ワード線Ｗ　
Ｌ　Ｄ　ｚ　１．　Ｗ　Ｌ　Ｄ　２□は、上記ビット線
対のうち他方のビット線に接続される領域４２にかがる
メモリセルを選択する。これらを第９図及び第１０図を
参照しながら説明すると、まず、領域４２では、第９図
に示すように、シリコン基板４４上にゲート絶縁膜４５
が形成され、そのゲート絶縁膜４５上に下層ワード線Ｗ
ＬＤ２１が形成されている。ｎ゛型のソース・ドレイン
領域４６．４６は、この下層ワード線ＷＬＤｚ＋と整合
的に形成されており、従って、下層ワード線ＷＬＤ！ｌ
の電位が上昇した時にはチャンネルが形成されて、スイ
ッチングトランジスタがオン状態となる。この第９図の
断面では、上層ワード線Ｗ　Ｌ　Ｕ　ｚ＋は、絶縁膜を
介して上記下層ワード線ＷＬＤｚ＋とパターン幅の半分
程ずれて重なっているが、上層ワード線ＷＬＵ２１が基
板の臨む領域はｎ°型のソース・ドレイン領域４６にな
っており、当該上層ワード線ＷＬＵＺ＋の電位によって
スイッチングトランジスタが制御されることはない。

次に、第１０図に示すように、領域４１では、シリコン
基板４４上にゲート絶縁膜４５が形成され、その上部に
下層ワード、％１ＷＬＤｚ＋が形成され、さらに絶縁膜
を介して上層ワード線Ｗ　Ｌ　Ｕ　ｚ　＋が形成されて
いる。そして、ｎ゛型のソース・ドレイン領域４７．４
７は、上層ワード線ｗＬＵ２Ｉと整合的に形成されてお
り、上層ワード線ＷＬｔＪ２．が基板表面に臨む部分で
はｎゝ型のソース・ドレイン領域４７が形成されていな
いことがら、当該上層ワード線ＷＬＵ、、は領域４１に
おいてゲート電極として機能することになる。

ここで、このようなメモリ装置の製造方法について第１
１図ａ〜第１１図Ｃを参照しながら説明する。

まず、シリコン基板５１上に素子分離領域となるフィー
ルド酸化膜を形成した後、ゲート絶８ｉ膜５２を形成し
、下層ワード線ＷＬＤｐを形成する。

この下層ワード線ＷＬＤＰのパターンは略直線状のパタ
ーンである１次に、第１１図ａに示すように、下層ワー
ド線ＷＬＤｐをゲート電極として機能させるべき領域５
３には、レジスト層を形成せず、下層ワード線ＷＬＤＰ
をゲート電極として機能させない領域５４には、レジス
ト層５５をマスクとして形成する１次に、イオン注入に
よりｎ型の不純物を導入する。このイオン注入によって
、レジスト層５５がマスクとされた領域５４では不純物
が打ち込まれず、レジスト層５５のない領域５３では上
記下層ワード線ＷＬＤＰとセルファラインで不純物が打
ち込まれ、領域５３にはソース・ドレイン領域５６．５
６が形成される。

次に、レジスト層５５が除去され、下層ワード線ＷＬＤ
Ｐを被覆する絶縁膜上に上層ワード線ＷＬＵＰが形成さ
れる。第１１図すに示すように、この上層ワード線ＷＬ
Ｕｐの位置は下層ワード線ＷＬＤｐとずれたものとされ
、上層ワード線ＷＬＵｐのパターンはその一端側が基板
に絶縁膜を介して臨むようなパターンとされる。

次に、第１１図Ｃに示すように、既に下層ワード線ＷＬ
ＤＰとセルファラインでソース・ドレイン領域５６．５
６が形成された領域５３にはレジスト層５７がマスクと
して形成され、一方、領域５４にはレジスト層を形成し
ない。そして、イオン注入を行って領域５４にかかるソ
ース・ドレイン領域５８．５８を形成する。このイオン
注入は、上層ワード線ＷＬＵｐとセルファラインで不純
物を導入するように行われ、一部では下層ワード線ＷＬ
Ｄ、を貫通して不純物が打ち込まれる。このような上層
ワード線ＬｔＪｐとセルファラインで不純物を打ち込む
ことで、上層ワード線ＷＬｔＪｐの下部の基板表面には
、チャンネル形成領域が形成されることになり、当該上
層ワード線ＷＬＬＩＰでのスイッチングトランジスタの
制御が可能となる。

以下、通常のＤＲＡＭのプロセスを経て素子が完成する
。

このような構造のメモリ装置においても、第１及び第２
の実施例のメモリ装置と同様に、ワード線が２重構造と
なることから、ビット線方向の素子分離領域を詰めるこ
とができ、従って、素子の高密度な配置が可能となる。

なお、上記実施例において、下層ワード線のどちら側で
上層ワード線が基板に臨むように構成されるかは、特に
限定されるものではなく、ワード線の延長方向で途中で
替わるようなものであっても良い。また、ソース・ドレ
イン領域４６，４７゜５６．５８は、単に高濃度不純物
領域のみからなる構成ではな（、高濃度不純物領域の周
囲に低濃度不純物領域を設けた２重拡散構造であっても
良い。また、上層ワード線をゲート電極とするメモリセ
ルにおいて下層ワード線の下部のソース・ドレイン領域
のオフセットを解消するためには、十分な拡散を行うこ
とが好ましい。また、上層ワード線を用いたセルファラ
インでのイオン注入の際には、上部に酸化膜を形成しな
がら行うこともでき、これにより上層ワード線の下部の
みを不純物が入らないようにすることができる。

〔発明の効果］ 本発明のメモリ装置は、上述のように、ワード線が２重
構造となることから、メモリセルの端部では、リソグラ
フィーの限界等に影響されず、そのピンチを詰めること
ができる。従って、メモリセルの高密度な配置が可能と
なり、メモリ装置の高集積化が実現される。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例の要部平面図、第２
図はその第１図の■−■線にかかる断面図、第３図はそ
の第１図の■−■線にかかる断面図、第４図は本発明の
メモリ装置の他の一例の要部平面図、第５図はその第４
図のｖ−Ｖ線にかかる断面図、第６図はその第４図のＶ
＋−■線にかがる断面図、第７図はその他の一例の変形
例を示す断面図、第８図は本発明のメモリ装置のさらに
他の一例の要部平面図、第９図はその第８図の■■線に
かかる断面図、第１０図はその第８図のＸ−Ｘ線にかか
る断面図、第１１図ａ〜第１１図Ｃは第８図にかかる一
例の製造方法を説明するためのそれぞれ工程断面図、第
１２図は従来のメモリ装置の一例を示す要部平面図であ
る。 ＷＬＵ、〜１１．１□＝　ｔｌ＋　２□・・・上層ワー
ド線Ｗ　Ｌ　Ｄ　＋〜３＋Ｉｌ＋１１．！＋＋２□・・
・下層ワード線Ｌ 〜、・・・ビット線 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） ＩＩ−ＩＩ線を面 第２図 ｌｌｌ−、［顛ｌ昨胎 第３図 第１ 第４図 第５図 ■−■課町面 第６図 第７図 第１１図ａ 第１１図ｂ ５＋） 第１１図Ｃ 第８図 匡−ＩＸ課断面 第９図 Ｘ−Ｘ！’ｌ１％’Ｉ面 第１０図 従張例 第１２図

Claims (1)

1. 【特許請求の範囲】 互いに平行且つ近接して配置されたビット線の対からな
   る少なくとも１つのビット線対と、該ビット線対と直交
   し２層構造で形成された複数のワード線と、 該ワード線と上記ビット線の交点に形成されたメモリセ
   ルと、 上記ビット線対に接続された差動増幅手段とを有し、 上記ビット線対のうち一方のビット線に接続されたメモ
   リセルは、上記２層構造のワード線のうち上層のワード
   線で選択され、 上記ビット線対のうち他方のビット線に接続されたメモ
   リセルは、上記２層構造のワード線のうちの下層のワー
   ド線で選択されるメモリ装置。