JP6076940B2

JP6076940B2 - 対称なｓｔｔ−ｍｒａｍビットセルデザイン

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Publication number: JP6076940B2
Application number: JP2014099589A
Authority: JP
Inventors: ウィリアム・シャ
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2008-08-28
Filing date: 2014-05-13
Publication date: 2017-02-08
Anticipated expiration: 2029-08-24
Also published as: JP2014195100A; TW201017661A; TW201342373A; EP2332145B1; CN102119422A; CN102119422B; JP2012501547A; KR101263241B1; KR20110048561A; WO2010025106A1; US8264052B2; US20100054027A1; EP2332145A1; TWI409812B

Description

開示の分野

発明の典型的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルおよびＭＲＡＭビットセルアレイの構造デザインを対象にする。特に、発明の実施形態は、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルおよびＳＴＴ−ＭＲＡＭビットセルアレイの構造デザイン、ＳＴＴ−ＭＲＡＭビットセルおよびＳＴＴ−ＭＲＡＭビットセルアレイを形成する方法と関係がある。

背景

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気素子を使用する不揮発性メモリ技術である。例えば、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、電子が薄膜（スピンフィルタ）を通り抜けるときにスピン分極されるようになる電子を使用する。ＳＴＴ−ＭＲＡＭは、また、スピントランスファトルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルクトランスファ磁化スイッチングＲＡＭ（Ｓｐｉｎ−ＲＡＭ））およびスピンモーメントトランスファ（ＳＭＴ−ＲＡＭ）として知られている。

図１を参照して、従来のＳＴＴ−ＭＲＡＭセル１００のダイヤグラムが例証される。ＳＴＴ−ＭＲＡＭビットセル１００は、磁気トンネル接合（ＭＴＪ）記憶素子１０５、トランジスタ１１０、ビット線１２０およびワード線１３０を含んでいる。ＭＴＪ記憶素子は、例えば、図１の中で例証されるような絶縁（トンネル障壁）層によって分離された固定層および自由層から形成される。それらの各々は、例において磁界を保持する。ＳＴＴ−ＭＲＡＭビットセル１００は、ソース線１４０、センス増幅器１５０、読み出し／書き込み回路１６０およびビット線参照１７０をさらに含んでいる。当業者は、動作を理解するだろう。また、メモリセル１００の構造は、技術で知られている。追加の詳細は、例えば、その全体が参照によってここに組込まれる、M. Hosomi, et al.におけるA Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference (2005)で提供される。

従来の磁気トンネル接合（ＭＴＪ）ビットセルデザインは、非対称である。すなわち、ＭＴＪおよび八角形のボトム電極（ＢＥ）プレートは、ポリシリコンの中心線に沿って対称ではない。ＭＴＪシード、コンタクトおよびビアも中心となっていない。例において、従来のＭＴＪビットセルの非対称なデザインは、ＭＴＪアレイ構造および／またはより少ない効率的なエリアをデザインすることをより困難にする。例において、従来のＭＴＪビットセルの非対称なデザインは、ビットセルサイズを縮小する際に制限要因である。例において、特にソース線（ＳＬ）がビット線と平行な場合、従来のＭＴＪビットセルの非対称なデザインは、さらにＭＴＪペア中のミスマッチを潜在的に増加させる。

概要

発明の典型的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルおよびＭＲＡＭビットセルアレイの構造デザインを対象にする。特に、発明の実施形態は、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルおよびＳＴＴ−ＭＲＡＭビットセルアレイの構造デザインと関係がある。

典型的な実施形態は、ＭＴＪビットセルの対称なデザインを作成するためのシステムおよび方法を対象にする。すなわち、ＭＴＪおよび八角形のＢＥプレートは、ポリシリコンの中心線に沿って対称である。ＭＴＪシード、コンタクトおよびビアの中心は、一致する。

例えば、典型的な実施形態では、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルは、ポリシリコン層、記憶素子およびボトム電極（ＢＥ）プレートを含んでいる。記憶素子およびボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称である。

別の典型的な実施形態では、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイは、ソース線、ソース線の長手方向軸（longitudinal axis）に垂直な長手方向軸上およびソース線の対向面上に配置された複数のＳＴＴ−ＭＲＡＭビットセルを含んでいる。複数のＳＴＴ−ＭＲＡＭビットセルは、ソース線に対して対称的に配置される。ＳＴＴ−ＭＲＡＭビットセルの各々は、ポリシリコン層、磁気トンネル接合（ＭＴＪ）記憶素子およびボトム電極（ＢＥ）プレートを含んでいる。記憶素子およびボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称である。

さらに別の典型的な実施形態では、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイを形成する方法は、複数のＳＴＴ−ＭＲＡＭビットセルがソース線に対して対称的に配置されるように、ソース線の長手方向軸に垂直な長手方向軸上およびソース線の対向面上に配置された複数のＳＴＴ−ＭＲＡＭビットセルを形成することを含んでいる。ＳＴＴ−ＭＲＡＭビットセルの各々は、ポリシリコン層、磁気トンネル接合（ＭＴＪ）記憶素子およびボトム電極（ＢＥ）プレートを含んでいる。記憶素子およびボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称である。

別の典型的な実施形態では、対称なＭＴＪビットセルデザインは、例えば、対称のために、より容易なＳＴＴ−ＭＲＡＭビットセルアレイ（例えば、ＭＴＪアレイ）構造のデザインを作る。その中で、ＭＴＪ記憶素子および八角形のボトム電極（ＢＥ）プレートは、ポリシリコンの中心線に沿って対称であり、ＭＴＪシード、コンタクトおよびビアの中心は、一致する。別の例において、典型的な対称なＭＴＪビットセルデザインは、より効率的なエリアであり、および／または平均的なＭＴＪセルサイズを縮小するために使用される。別の例において、典型的な対称なデザインは、さらに一対のＭＴＪビットセルミスマッチを減少する。したがって、ＭＴＪ抵抗分布は、例において改善される。

別の例において、少なくとも１つの典型的な実施形態は、さらに大きなアレイ、容易な、および／またはより効率的なエリア、および／または平均的なＭＴＪセルサイズの縮小に有効であるような、ＭＴＪアレイ構造のデザインを作る。別の例において、典型的な対称なＭＴＪビットセルデザインは、さらにＭＴＪペア中のミスマッチを減少し、また特にソース線（ＳＬ）がビット線と平行なアレイデザインで、ＭＴＪ抵抗分布を改善する。

添付の図面は、実施形態の説明を補助するために示され、それに制限されず、単に実施形態の実例のために提供される。
図１は、従来のスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルアレイを例証する。図２は、対称なＳＴＴ−ＭＲＡＭビットセルデザインのトップの部分的な図である。図３は、対称なＳＴＴ−ＭＲＡＭビットセルアレイデザインのトップダウン図である。図４は、対称なＳＴＴ−ＭＲＡＭビットセルアレイデザインの実例である。図５は、対称なＳＴＴ−ＭＲＡＭビットセルデザインの部分的なトップダウン図である。図６は、対称なＳＴＴ−ＭＲＡＭビットセルアレイの部分的なトップダウン図である。図７は、対称なＳＴＴ−ＭＲＡＭビットセルデザインを形成する方法を示すフローチャートである。

詳細な説明

発明の態様は、発明の特定の実施形態が対象とされた次の説明および関連する図面で示される。代わりの実施形態は、発明の範囲から逸脱することなく考案されてもよい。さらに、発明のよく知られた要素は、詳細に説明されないだろう、または発明の適切な詳細を不明瞭にしないように省略されるだろう。

「典型的な（exemplary）」というワードは、「例（example）、事例（instance）または実例（illustration）として役立つ」ことを意味するためにここに使用される。「典型的な」とここに記載されたどんな実施形態も、他の実施形態より好ましくまたは有利であるように、必ずしも解釈することができない。同様に、「発明の実施形態」という用語は、発明の全ての実施形態が、議論された特徴、利点または動作モードを含むことを必要としない。

図２−７に関して、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルおよびＳＴＴ−ＭＲＡＭビットセルアレイの典型的な実施形態、およびそれを形成する方法が、記述されるだろう。当業者は、図２−７の中で例証された要素のいくつかを、意味を明らかにする目的のみのために隠し、任意の特別のマテリアルなどに要素を制限するようには意図されないことを認識するだろう。

図２は、発明の実例となる実施形態による対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセル２００を示す。例えば、典型的なＳＴＴ−ＭＲＡＭビットセル２００は、ポリシリコン層２４０、記憶素子２２０およびボトム電極（ＢＥ）プレート２３０を含んでいる。記憶素子２２０およびボトム電極（ＢＥ）プレート２３０は、ポリシリコン層２４０の中心線２８０に沿って対称である。

例えば、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルの実施形態は、ポリシリコン層、記憶素子およびボトム電極（ＢＥ）プレートを含んでいる。記憶素子およびボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称である。

典型的な実施形態では、ボトム電極２３０は、八角形のボトム電極である。また、記憶素子２２０は、磁気トンネル接合（ＭＴＪ）記憶素子である。典型的なＳＴＴ−ＭＲＡＭビットセル２００は、長手方向軸２７０および記憶素子シードを有するソース線２５０、コンタクト、およびビア相互接続２１０／２１２／２１４を含んでいる。典型的なＳＴＴ−ＭＲＡＭビットセル２００は、さらに、ワード線（示されない）、および記憶素子につながれたワード線トランジスタ（示されない）を含んでいる。例において、ワード線トランジスタ（示されない）は、ＭＴＪ記憶素子２２０と直列につながれる。

図３は、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイ３００の典型的な実施形態を示す。図４は、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイ３００のスクリーンショットである。

説明の目的のために、図３は、ソース線２５０に対して対称的に配置される、１対のＳＴＴ−ＭＲＡＭビットセル２００を示す。ＳＴＴ−ＭＲＡＭビットセルアレイ３００は、ソース線２５０および複数のＳＴＴ−ＭＲＡＭビットセル２００を含んでいる。図３に示されるように、ＳＴＴ−ＭＲＡＭビットセル２００の各々は、ソース線２５０の長手方向軸２７０に垂直な長手方向軸２６０上およびソース線２５０の対向面上に配置される。複数のＳＴＴ−ＭＲＡＭビットセル２００は、ソース線２５０に対して対称的に配置される。ＳＴＴ−ＭＲＡＭビットセルは、記憶素子シード、コンタクト、ビア相互接続２１０／２１２／２１４を含んでいる。別の典型的な実施形態では、記憶素子シード、コンタクトおよびビア相互接続２１０／２１２／２１４の各々の中心点は、さらに一致する。

例えば、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイの実施形態は、ソース線、およびソース線の長手方向軸に垂直な長手方向軸上およびソース線の対向面上に配置された複数のＳＴＴ−ＭＲＡＭビットセルを含んでいる。複数のＳＴＴ−ＭＲＡＭビットセルは、ソース線に対して対称的に配置される。ＳＴＴ−ＭＲＡＭビットセルの各々は、ポリシリコン層、磁気トンネル接合（ＭＴＪ）記憶素子およびボトム電極（ＢＥ）プレートを含んでいる。記憶素子およびボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称である。

図２−４に示された典型的な実施形態による、単一セルＳＴＴ−ＭＲＡＭビットセル２００およびＳＴＴ−ＭＲＡＭビットセルアレイ３００の対称性は、図５および６でさらに例証される。

図５は、記憶素子２２０およびボトム電極（ＢＥ）プレート２３０がポリシリコン層２４０の中心線２８０に沿って対称である、典型的な単一セルＳＴＴ−ＭＲＡＭビットセル２００の部分的なトップダウン図を例証する。例において、記憶素子２２０およびボトム電極（ＢＥ）プレート２３０は、さらにポリシリコン層２４０の中心線２８０に垂直な長手方向軸２６０に沿って対称である。

図６は、典型的なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイ３００（例えば、２セルＳＴＴ−ＭＲＡＭビットセルアレイ）の部分的なトップダウン図を例証し、その中で、ＳＴＴ−ＭＲＡＭビットセル２００の各々は、ポリシリコン層２４０のそれぞれの中心線２８０に沿って対称である。ＳＴＴ−ＭＲＡＭビットセル２００は、さらにソース線２５０の長手方向軸２７０に垂直な長手方向軸２６０上およびソース線２５０の対向面上に配置される。図６に示されるように、ＳＴＴ−ＭＲＡＭビットセル２００は、ソース線２５０の長手方向軸２７０に対して対称的に配置される。
図６でさらに例証されるように、ＳＴＴ−ＭＲＡＭビットセル２００は、記憶素子シード、コンタクトおよびビア相互接続２１０／２１２／２１４を含んでいる。別の実施形態では、記憶素子シード、コンタクトおよびビア相互接続２１０／２１２／２１４の各々の中心点は、追加の対称性を提供するように一致する。

図７に関して、対称なＳＴＴ−ＭＲＡＭビットセルアレイを形成する方法は、複数のＳＴＴ−ＭＲＡＭビットセル２００がソース線に対して対称的に配置されるように、ソース線の長手方向軸に垂直な長手方向軸上およびソース線の対向面上に配置された複数の対称なＳＴＴ−ＭＲＡＭビットセルを形成すること（ステップ７１０）を含んでいる。対称なＳＴＴ−ＭＲＡＭビットセルの各々は、ポリシリコン層、磁気トンネル接合（ＭＴＪ）記憶素子およびボトム電極（ＢＥ）プレートの提供により形成される。記憶素子およびボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称的に形成される。

図２−７の中で例証された典型的な実施形態によって、対称なＳＴＴ−ＭＲＡＭビットセルデザインは、次のように提供される。

１．ＭＴＪ記憶素子および八角形のボトム電極（ＢＥ）プレートは、ポリシリコンの中心線に沿って対称である、および／または、
２．ＭＴＪシード、コンタクトおよびビアの中心は、一致する。

例において、この対称なＳＴＴ−ＭＲＡＭビットセルデザインは、対称のためにＳＴＴ−ＭＲＡＭビットセルアレイ構造のデザインを改善する。その中で、ＭＴＪ記憶素子および八角形のボトム電極（ＢＥ）プレートは、ポリシリコンの中心線に沿って対称で、および／またはＭＴＪシード、コンタクトおよびビアの中心は、一致する。例において、対称なＳＴＴ−ＭＲＡＭビットセルデザインは、より効率的なエリアで、および／または平均的なＳＴＴ−ＭＲＡＭビットセルサイズを縮小する。例において、対称なＳＴＴ−ＭＲＡＭビットセルデザインは、一対のＳＴＴ−ＭＲＡＭビットセルのミスマッチを減少する。例において、対称なＳＴＴ−ＭＲＡＭビットセルデザインは、さらにＭＴＪ抵抗分布を改善する。

別の実施形態では、対称なＳＴＴ−ＭＲＡＭビットセルアレイデザインが、提供される。その中で、全面的な配置は、さらにソース線に対称である。図２−７の中で例証された典型的な実施形態によって、対称なＳＴＴ−ＭＲＡＭビットセルアレイデザインは、次のように提供される。

１．ＭＴＪ記憶素子および八角形のボトム電極（ＢＥ）プレートは、ポリシリコンの中心線に沿って対称である、および／または、
２．ＭＴＪ記憶素子および八角形のボトム電極（ＢＥ）プレートは、ポリシリコン層の中心線に沿って対称である、および／または、
３．ＭＴＪシード、コンタクトおよびビアの中心は、一致する。

例において、対称なＳＴＴ−ＭＲＡＭビットセルアレイデザインは、大きなアレイ、容易な、および／またはより効率的なエリア、および／または平均的なＭＴＪセルサイズの縮小に有効であるような、ＭＴＪアレイ構造のデザインを作る。例において、対称なＳＴＴ−ＭＲＡＭビットセルデザインは、さらに一対のＳＴＴ−ＭＲＡＭビットセル中のミスマッチを縮小し、および／または特にソース線（ＳＬ）がビット線と平行なアレイデザインで、ＭＴＪ抵抗分布を改善する。
先の開示は、発明の実例となる実施形態を示しているが、添付された請求項によって定義されるような発明の範囲から逸脱せずに、様々な変更および改良をここで行なうことができることが注目されるべきである。ここに記述された発明の実施形態に従う方法請求項の機能、ステップおよび／またはアクションは、いくつかの特定の順で行う必要はない。さらに、発明の要素は、単数で記述または要求されるかもしれないが、もし単数への限定が明示的に述べられていなければ、複数は意図される。
（付記１）
ポリシリコン層と、
記憶素子と、
ボトム電極（ＢＥ）プレートと、
を具備し、
前記記憶素子および前記ボトム電極（ＢＥ）プレートは、前記ポリシリコン層の中心線に沿って対称である、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセル。
（付記２）
前記ボトム電極は、六角形のボトム電極である、付記１のＳＴＴ−ＭＲＡＭビットセル。
（付記３）
前記記憶素子は、磁気トンネル接合（ＭＴＪ）記憶素子である、付記１のＳＴＴ−ＭＲＡＭビットセル。
（付記４）
ワード線と、
前記記憶素子につなげられたワード線トランジスタと、
をさらに具備する、付記１のＳＴＴ−ＭＲＡＭビットセル。
（付記５）
前記ワード線トランジスタは、前記記憶素子と直列につなげられる、付記４のＳＴＴ−ＭＲＡＭビットセル。
（付記６）
記憶素子シードと、
コンタクトと、
ビア相互接続と、
をさらに具備し、
前記記憶素子シード、前記コンタクトおよび前記ビア相互接続の各々の中心点は、一致する、付記１のＳＴＴ−ＭＲＡＭビットセル。
（付記７）
ソース線と、
前記ソース線の長手方向軸に垂直な長手方向軸上および前記ソース線の対向面上に配置された複数のＳＴＴ−ＭＲＡＭビットセルと、
を具備し、
前記複数のＳＴＴ−ＭＲＡＭビットセルは、前記ソース線に対して対称的に配置され、
前記ＳＴＴ−ＭＲＡＭビットセルの各々は、
ポリシリコン層と、
磁気トンネル接合（ＭＴＪ）記憶素子と、
ボトム電極（ＢＥ）プレートと、
を含み、
前記記憶素子および前記ボトム電極（ＢＥ）プレートは、前記ポリシリコン層の中心線に沿って対称である、対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイ。
（付記８）
前記ボトム電極は、六角形のボトム電極である、付記７のＳＴＴ−ＭＲＡＭビットセルアレイ。
（付記９）
前記ＳＴＴ−ＭＲＡＭビットセルの各々は、
ワード線と、
前記記憶素子につなげられたワード線トランジスタと、
をさらに具備する、付記７のＳＴＴ−ＭＲＡＭビットセルアレイ。
（付記１０）
前記ワード線トランジスタは、前記記憶素子と直列につなげられる、付記９のＳＴＴ−ＭＲＡＭビットセルアレイ。
（付記１１）
記憶素子シードと、
コンタクトと、
ビア相互接続と、
をさらに具備し、
前記記憶素子シード、前記コンタクトおよび前記ビア相互接続の各々の中心点は、一致する、付記７のＳＴＴ−ＭＲＡＭビットセルアレイ。
（付記１２）
対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイを形成する方法であって、
複数のＳＴＴ−ＭＲＡＭビットセルがソース線に対して対称的に配置されるように、前記ソース線の長手方向軸に垂直な長手方向軸上および前記ソース線の対向面上に配置された前記複数のＳＴＴ−ＭＲＡＭビットセルを形成すること、
を具備し、
前記ＳＴＴ−ＭＲＡＭビットセルの各々は、
ポリシリコン層と、
磁気トンネル接合（ＭＴＪ）記憶素子と、
ボトム電極（ＢＥ）プレートと、
を含み、
前記記憶素子および前記ボトム電極（ＢＥ）プレートは、前記ポリシリコン層の中心線に沿って対称である、方法。
（付記１３）
記憶素子シード、コンタクトおよびビア相互接続の各々の中心点が一致するように、前記記憶素子シード、前記コンタクトおよび前記ビア相互接続を形成すること、
をさらに具備する付記１２の方法。

Claims

対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイにおいて、
長手方向軸に沿って伸びるソース線と、
前記長手方向軸に垂直な軸上、および前記ソース線の対向面上に配置され、前記長手方向軸に対して対称的に配置された２つのＳＴＴ−ＭＲＡＭビットセルを含む複数のＳＴＴ−ＭＲＡＭビットセルと、
を具備し、前記２つの対称なＳＴＴ−ＭＲＡＭビットセルの各々は、
前記ソース線の前記長手方向軸に平行な中心線に沿って伸びるポリシリコンビット線と、
前記ポリシリコンビット線の下部に配置され前記ポリシリコンビット線に接続された記憶素子と、
前記記憶素子の下部に配置され前記記憶素子に接続されたボトム電極（ＢＥ）プレートと、
前記ソース線に含まれる記憶素子シードと、
コンタクトと、
ビア相互接続と、
ワード線と、
前記記憶素子と直列に接続されたワード線トランジスタと、
を含み、
前記記憶素子と前記ボトム電極（ＢＥ）プレートとは、平面図において、前記ポリシリコンビット線の前記中心線に沿って、および前記中心線に垂直な軸に沿って対称であり、
平面図において、前記記憶素子シード、前記コンタクト、および前記ビア相互接続の各々の中心点は一致し、
前記軸は、平面図において、前記ソース線の前記長手方向軸に垂直である、ＳＴＴ−ＭＲＡＭビットセルアレイ。
前記記憶素子シード、前記コンタクトおよび前記ビア相互接続は、平面図において、前記長手方向軸と対称的に一致する、請求項１に記載のＳＴＴ−ＭＲＡＭビットセルアレイ。
前記ボトム電極プレートは、八角形のボトム電極プレートである、請求項１または２に記載のＳＴＴ−ＭＲＡＭビットセルアレイ。
前記記憶素子は、磁気トンネル接合、ＭＴＪ、記憶素子である、請求項１または２に記載のＳＴＴ−ＭＲＡＭビットセルアレイ。
対称なスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイを形成する方法であって、前記方法は、
長手方向軸に沿って伸びるソース線に垂直な方向に、および前記ソース線の対向面上に配置され、前記長手方向軸に対して対称的に配置された２つのＳＴＴ−ＭＲＡＭビットセルを含む複数のＳＴＴ−ＭＲＡＭビットセルを形成することと、
前記ソース線に平行にポリシリコンビット線を配置することと、
を具備し、前記２つのＳＴＴ−ＭＲＡＭビットセルの各々は、
前記ソース線の前記長手方向軸に平行な中心線に沿って伸びるポリシリコンビット線と、
前記ポリシリコンビット線の下部に配置され前記ポリシリコンビット線に接続された記憶素子と、
前記記憶素子の下部に配置され前記記憶素子に接続されたボトム電極（ＢＥ）プレートと、
前記ソース線に含まれる記憶素子シードと、
コンタクトと、
ビア相互接続と、
ワード線と、
前記記憶素子と直列に接続されたワード線トランジスタと、
を含み、
前記記憶素子と前記ボトム電極（ＢＥ）プレートとは、平面図において、前記ポリシリコンビット線の前記中心線に沿って、および前記中心線に垂直な軸に沿って対称であり、
平面図において、前記記憶素子シード、前記コンタクト、および前記ビア相互接続の各々の中心点は一致し、
前記軸は、平面図において、前記ソース線の前記長手方向軸に垂直である、ＳＴＴ−ＭＲＡＭビットセルアレイを形成する方法。
平面図において、前記長手方向軸と対称的に一致するように、前記記憶素子シード、前記コンタクトおよび前記ビア相互接続を形成することをさらに備える、請求項５に記載の方法。
八角形のボトム電極プレートであるように、前記ボトム電極プレートを形成することをさらに備える、請求項５または６に記載の方法。
コンピュータに、請求項５〜７のうちの１つにしたがった前記方法を実行させる、プログラム。
プログラムを記録されたコンピュータ可読記憶媒体であって、前記プログラムは、コンピュータに、請求項５〜７のうちの１つにしたがった前記方法を実行させる、コンピュータ可読記憶媒体。