JP2001101859A

JP2001101859A - 磁気記憶装置

Info

Publication number: JP2001101859A
Application number: JP27745899A
Authority: JP
Inventors: Kentaro Nakajima; 健太郎中島; Yoshiaki Saito; 好昭斉藤; Koichiro Inomata; 浩一郎猪俣
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-29
Filing date: 1999-09-29
Publication date: 2001-04-13
Anticipated expiration: 2019-09-29
Also published as: JP3810048B2

Abstract

(57)【要約】【課題】高密度で、かつ低消費電力な磁気記憶装置を
提供する。【解決手段】第１の強磁性電極と、第２の強磁性電極
と、第１及び第２の強磁性電極間に第１及び第２の誘電
体層を介して挿入されたゲート電極とを具備するスピン
依存トンネル効果素子を備える複数のメモリセルと；複
数のスピン依存トンネル効果素子の第１または第２の強
磁性電極が共通に接続されるデータ線と；それぞれ異な
るメモリセルのゲート電極と容量結合する複数のワード
線とを具備し、データ線に共通に接続された複数のメモ
リセルの１つを記憶情報読み出し時に選択するセル選択
が、ワード線の１つを選択して電位を変化させ、選択し
たワード線と容量結合するメモリセルの抵抗値を変える
ことにより行われることを特徴とする磁気記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スピン依存トンネ
ル効果素子を用いた磁気記憶装置に関する。

【０００２】

【従来の技術】磁気ランダムアクセスメモリ（以下ＭＲ
ＡＭと略記）とは、情報の記録担体として強磁性体の磁
化方向を利用した、記録情報を随時、書き換え、保持、
読み出すことができる固体メモリの総称である。ＭＲＡ
Ｍは、一般に薄膜状の強磁性体、非磁性導電体、絶縁
体、若しくはそれらの複合構造からなる複数のメモリセ
ルと、それに付随した複数の書き込み、読み出し線及び
駆動回路によって構成される。

【０００３】ＭＲＡＭにおける情報の記録は、メモリセ
ルを構成する強磁性体の磁化方向を、書き込み線に電流
を流して生じる電流磁界によって反転させ、反転後の磁
化方向がある基準方向に対して平行か、反平行であるか
を２進法の情報“１”、“０”に対応させて行われる。
ＭＲＡＭにおいては、記録保持時の消費電力は原理的に
ゼロであり、また電源を切っても長期間にわたって記録
保持が行われる不揮発性メモリである。

【０００４】一方、ＭＲＡＭでの記録情報の読み出し
は、メモリセルの電気抵抗が、メモリセルを構成する強
磁性体の磁化方向とセンス電流との相対角、または複数
の強磁性層間の磁化の相対角によって変化する現象、い
わゆる磁気抵抗効果を利用して行う。磁気抵抗効果とし
ては、電流と磁化の相対角が平行か、垂直かによって電
気抵抗が変化する異方性磁気抵抗効果（以下ＡＭＲ効果
と略記）、非磁性導電体を挟んだ複数の強磁性層の磁化
配列が平行か、反平行かによって電気抵抗が変化する巨
大磁気抵抗効果（以下ＧＭＲ効果と略記）、さらに絶縁
体を挟んだ複数の強磁性層の磁化配列が平行か、反平行
かによって強磁性層間のトンネル抵抗が変化するスピン
依存トンネル効果（以下ＴＭＲ効果と略記）が主に用い
られている。

【０００５】ＡＭＲ効果、ＧＭＲ効果を示すメモリセル
（以下ＡＭＲセル、ＧＭＲセルと略記）では、一般にセ
ンス電流の方向は強磁性体の膜面に平行である。現在実
用化されているＡＭＲ効果、ＧＭＲ効果を示す材料のほ
とんどは良伝導体であり、そのシート抵抗率は約数Ω／
μｍ^２〜約数１０Ω／μｍ^２程度の値である。従って、
メモリセルの抵抗値を約１００Ω、磁気抵抗効果による
抵抗変化率を約５％とし、メモリセルに接続されたセン
スアンプの最小検出感度を約５０ｍＶと仮定した場合、
必要なセル出力電圧を得るためには、約１０ｍＡのセン
ス電流が必要となる。現在、実用化されているＭＯＳ型
電界効果トランジスタでは、ソース-ドレイン間電流Ｉ
_ｓの値はチャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）
に比例しており、Ｗ＝約３．３μｍ、Ｌ＝約１μｍでの
Ｉ_ｓの値は約０．１ｍＡである。従って約１０ｍＡいう
センス電流の値は、サブミクロンルールの加工寸法で作
成されるトランジスタに対しては非常に過大である。

【０００６】この点を解決するため、例えば、ＩＥＥＥ
Ｔｒａｎｓ．Ｃｏｍｐ．Ｐａｃ．Ｍａｎｕ．Ｔｅｃ
ｈ．ｐｔ．Ａ，１７，３７３（１９９４）．には、Ａ
ＭＲ効果、ＧＭＲ効果を用いたＭＲＡＭセルにおいて、
複数のＡＭＲ、ＧＭＲセルを直列に接続し、データ線を
構成する方法が開示されている。この方法では複数のメ
モリセルで一つのデータ線駆動用トランジスタを共有す
るため、セル面積を増大させることなく、トランジスタ
の面積を増大し、チャネル幅を増加させることが可能と
なる。例えば、前述の文献では、８個のメモリセルを直
列に接続し、Ｗ／Ｌ＝約５０／１のトランジスタにより
約２．５ｍＡのセンス電流を供給する。

【０００７】しかしながら、メモリセルを直列接続した
場合、電力消費効率が大きく低下する問題を抱えてい
る。すなわち、前述の文献の方法では、ある一つのメモ
リセルの記録情報を読み出す場合の消費効率ηはη＝１
／８＝０．１２５となる。このような電力消費の非効率
性は、モバイルＰＣのような特に低消費電力が求められ
る用途では大きな問題となる。

【０００８】これらの問題点を解決するため、ＡＭＲ効
果、ＧＭＲ効果に代わり、ＴＭＲ効果を応用しようとす
る提案がなされている。ＴＭＲ効果を示すメモリセル
（以下ＴＭＲセルと略記）は、主として強磁性層１／絶
縁層／強磁性層２からなる三層膜で構成され、電流は絶
縁層をトンネルして流れる。トンネル抵抗値は、両強磁
性金属層の磁化の相対角の余弦に比例して変化し、両磁
化が反平行の場合に極大値をとる。例えばＩＥＥＥＴ
ｒａｎｓ．Ｍａｇ．，３３，３５５３（１９９７）．で
は、ＮｉＦｅ／Ｃｏ／Ａｌ_２Ｏ_３／Ｃｏ／ＮｉＦｅトン
ネル接合において、約５０Ｏｅ以下の低磁界において約
２５％を越える抵抗変化率が見いだされることが開示さ
れている。ＴＭＲ効果に基づく抵抗変化率は、強磁性層
１、２の伝導電子のスピン偏極率Ｐ_１、Ｐ_２の積に比例
する。例えばハーフメタルのように１００％スピン偏極
した材料を用いれば、約５０％以上の抵抗変化率を得る
ことも可能である。さらにＴＭＲセルでは、ＡＭＲセ
ル、ＧＭＲセルに比べ高い抵抗値が得られる。典型的な
セル抵抗値は、接合面積μｍ^２当たりで約１０^４〜約１
０^６Ωである。したがって仮に約１μｍ^２セルにおいて
抵抗値約１０ｋΩ、抵抗変化率約５０％を仮定すると、
約１０μＡのセンス電流で約５０ｍＶのセル読み出し信
号が得られる。

【０００９】ＴＭＲセルでは、センス電流は強磁性体の
膜面に垂直に流れる。従ってセルを直列接続することが
難しく、そのセル配列は、ＡＭＲセル、ＧＭＲセルとは
大きく異なる。ＴＭＲセルを用いたＭＲＡＭでは、デー
タ線上に複数のＴＭＲセルを並列接続する。その詳細構
造としては、複数のＴＭＲ素子をマトリックス状に配置
し、（１）各々のＴＭＲセルに選択トランジスタを配置
したもの、（２）データ線毎に選択トランジスタを配置
したもの、（３）行データ線、列データ線毎に選択トラ
ンジスタを配置したもの（例えばＪ．Ａｐｐｌ．Ｐｈｙ
ｓ．，８１，３７５８（１９９７）．参照）が提案され
ている。これらの構造は、それぞれ利点と欠点を有して
いる。

【００１０】（１）の方式では、個々のセルに選択トラ
ンジスタが配置されているため、読み出し時の電力消費
効率ηが高い。しかしながら、各セルにトランジスタを
配置するため、セル面積を低減することが難しいという
欠点を有している。例えばデータ線幅をＦとした場合、
セル面積は〜１２Ｆ^２程度と見積もられ、この方式での
セル面積の縮小限界はＤＲＡＭと同程度の約８Ｆ^２であ
ると考えられる。一方、（２）、（３）の方式では、個
々のセルには選択トランジスタが不要であり、セル面積
は約６Ｆ^２〜約９Ｆ^２と見積もられる。この方式では、
セル面積の縮小限界は行データ線、列データ線を間隔Ｆ
で配置したときに得られ、その値は約４Ｆ^２となり、
（１）に比べ大幅な高集積化が可能である。しかしこの
方式では、センス電流は同一のデータ線に配置された他
のセルにも分流して流れる。データ線に接続したセル数
をＮとした場合、データ線駆動トランジスタから見た見
かけの抵抗値は単一のセル抵抗値の１／Ｎであり、した
がってセンス電流を低減させることが難しくなり、消費
電力効率ηは（１）に比べ大幅に低くなる。また、セン
スアンプに出力される信号は、セル出力信号の１／Ｎと
なるため、（１）に比べ読み出し時の信号−ノイズ比が
低くなる。これを解決するためにはセンスアンプの読み
出し時間を長くせざるを得ず、高速読み出し性を損なう
結果となる。

【００１１】（２）、（３）の欠点を改良すべく、
（３）の構造に加えて、各ＴＭＲ素子に直列に半導体ダ
イオードを接続した構造が、例えば米国特許５，６４
０，３４３号並びに米国特許５，８３８，６０８号に提
案されている。この構造では、ＴＭＲ素子に直列にｐｎ
ダイオードまたはショットキーダイオードが接続されて
おり、ＴＭＲ素子は一方の列データ線に、ダイオードは
行データ線に接続されている。ダイオードはセンス電流
方向に対して順方向に配置されており、ダイオードの順
方向電圧降下と列データ線と行データ線間の電位差との
大小関係を制御することにより、セル選択を行ってい
る。

【００１２】

【発明が解決しようとする課題】上述のように、ＴＭＲ
素子をメモリセルに応用することにより、読み出し時の
センス電流の低減とセル出力信号の増大を同時に実現す
ることができ、従来用いられているＡＭＲ効果、ＧＭＲ
効果を用いたＭＲＡＭに比べより高密度のＭＲＡＭを提
供することが可能である。

【００１３】しかしながら、ＴＭＲ素子をメモリセルに
応用するためには、ＴＭＲセルをマトリックス状に配置
し、複数のセルで一つのデータ線駆動トランジスタを共
有することが望ましいが、ＴＭＲセルではセンス電流を
素子に垂直に流すため、セルの直列接続が難しいという
本質的な問題を有している。そして、現在提案されてい
るＴＭＲセルを用いた高集積メモリ構造では、データ線
に対してセルを並列接続するため、センス電流が分流
し、結果として消費電力効率の減少、さらには十分な信
号−ノイズ比を得られないことによる読み出し時間の増
加を生じるという問題を有している。

【００１４】本発明はこのような問題に鑑みなされたも
のであり、高密度で、かつ低消費電力な磁気記憶装置を
提供することを目的とする。

【００１５】

【課題を解決するための手段】そこで本発明の第１は、
第１の強磁性電極と、第２の強磁性電極と、第１及び第
２の強磁性電極間に第１及び第２の誘電体層を介して挿
入されたゲート電極とを具備するスピン依存トンネル効
果素子を備える複数のメモリセルと；複数のスピン依存
トンネル効果素子の第１または第２の強磁性電極が共通
に接続されるデータ線と；それぞれ異なるメモリセルの
ゲート電極と容量結合する複数のワード線とを具備し、
データ線に共通に接続された複数のメモリセルの１つを
記憶情報読み出し時に選択するセル選択が、ワード線の
１つを選択して電位を変化させ、選択したワード線と容
量結合するメモリセルの抵抗値を変えることにより行わ
れることを特徴とする磁気記憶装置を提供する。

【００１６】本発明の第１では、ワード線とデータ線が
交差しても良い。

【００１７】また本発明の第１では、第１の強磁性電
極、第１の誘電体層、ゲート電極、第２の誘電体層、及
び第２の強磁性電極はこの順に積層形成され、第２の誘
電体層は、第２の強磁性電極が形成される第１領域と、
第２の強磁性電極が形成されない第２領域を備え、複数
のメモリセルの第２領域に沿って、ワード線が配設され
てもよい。

【００１８】本発明の第１では、ワード線の電位を変化
させる事により、スピン依存トンネル効果素子が２種類
のトンネル抵抗値を示し、２種類のトンネル抵抗値の比
が、少なくとも１０００倍であっても良い。

【００１９】また本発明の第１では、ゲート電極が、誘
電体マトリックス中に分散された保持力を持つ強磁性体
微粒子を有するグラニュラー磁性膜であっても良い。

【００２０】また本発明の第１では、ゲート電極が、誘
電体マトリックス中に分散された非磁性体粒子または半
導体微粒子を有し、かつ非磁性体粒子または半導体微粒
子のスピン緩和時間が第１または第２の強磁性電極から
誘電体層をトンネルしてゲート電極に至るまでのトンネ
ル時間よりも長いグラニュラー膜であっても良い。

【００２１】さらに本発明の第１では、ゲート電極が、
量子化された共鳴準位を有する金属または半導体微粒子
であっても良い。

【００２２】

【発明の実施の形態】以下、本発明の磁気記憶装置につ
いて、さらに詳細に説明する。

【００２３】本発明は前記のように高集積度、低消費電
力、高速読み出しを兼ね備えた磁気記憶装置に係わり、
特に外部電圧によってその電気抵抗が変化する機能を有
したスピン依存トンネル効果素子の磁気記憶装置への応
用に関するものである。

【００２４】スピン依存トンネル効果素子を用いた磁気
記憶装置において、メモリセルの高密度配列を実現する
ためには、図１に模式的に示すように、個々のメモリセ
ル１１〜１３から選択トランジスタを廃し、かつデータ
線１４に対してメモリセル１１〜１３を並列に配置する
方法が最適である。

【００２５】しかしながらデータ線１４に対してメモリ
セル１１〜１３を並列に配置したのみでは、センス電流
が各メモリセル１１〜１３に分流するため、センスアン
プ１５に出力される信号はセル出力信号の１／Ｎ（Ｎは
メモリセルの数）となり、十分な信号−ノイズ比を得る
ことが難しい。この点を解決するためには、各メモリセ
ルを構成するスピン依存トンネル効果素子が、各ワード
線ＷＬにより印加される外部電圧によって、そのトンネ
ル抵抗値を変化する機能を有していればよい。ここで、
データ線駆動用トランジスタ１６は、定電流源１８に接
続される。情報の読み出しは、ワード線１７を高電圧と
して、データ線駆動用トランジスタ１６を導通させ、定
電流源１８からデータ線１４に、センス電流を流す事で
行われる。

【００２６】スピン依存トンネル効果素子のトンネル抵
抗値が、各ワード線ＷＬにより外部電圧を印加した場合
（オン状態）にＲ_０、印加しない場合（オフ状態）にＦ
Ｒ_０であるとする。ここでＦは１以上の正の定数であ
る。またこのスピン依存トンネル効果素子の磁気抵抗変
化量はΔＲ_０であるとする。理想的に、同一の特性を有
するスピン依存トンネル効果素子がＮ個並列に同一デー
タ線上に接続している場合を考える。今、一つのメモリ
セルをオン状態、他のメモリセルをオフ状態とした場
合、センスアンプから見た見かけの磁気抵抗変化量Δ
Ｒ、接合抵抗値Ｒは、Ｎ／Ｆの関数として与えられる。

【００２７】図２には、ΔＲ／ΔＲ_０及びＲ／Ｒ_０をＮ
／Ｆの関数として示した。Ｎ／Ｆ＝１０、例えばオン、
オフ時の抵抗変化が無く（Ｆ＝１）かつ１０個のセルを
並列に接続した場合、ΔＲ／ΔＲ_０、Ｒ／Ｒ_０共に約
０．１以下となる。一方、Ｎ／Ｆ＜１０^−１では、ΔＲ
／ΔＲ_０、Ｒ／Ｒ_０共に約０．８以上の値が得られる。

【００２８】図３にはノイズ源としてＪｏｈｎｓｏｎ
ｎｏｉｓｅを仮定した場合に得られる信号−ノイズ比Ｓ
／ＮをＮ／Ｆの関数として示した。ここではＲ_０＝約１
０^５Ω、ΔＲ_０／Ｒ_０＝約０．５、バンド幅＝約１００
ＭＨｚを仮定した。現在公知の半導体メモリでのＳ／Ｎ
の値は概ね３００程度である。

【００２９】Ｎ／Ｆ＝１０でのＳ／Ｎは約５０以下であ
り、この条件で記憶情報の読み出しを行うためには、セ
ンスアンプの構成を多段化し、かつ読み出し時間を長く
する必要がある。

【００３０】一方、Ｎ／Ｆ＜１０^−１では、約３００を
越えるＳ／Ｎが得られており、従来の半導体メモリ技術
を用いて高速な読み出しを実現することが可能である。
さらにＮ／Ｆ＜１０^−２では約３５０以上のＳ／Ｎが得
られより好ましい。Ｎ／Ｆ＜１０^−２は、１０個のセル
を並列に接続した場合でオン、オフ時の抵抗変化が約１
０^３以上であれば実現できる。

【００３１】導電層/絶縁層/導電層からなる単一トンネ
ル接合において、その電流−電圧特性は一般に非線形性
を示すが、室温に於いて約数１００ｍＶ以下の電圧領域
での、バイアス電圧による電気抵抗の差はたかだか数倍
程度である。しかしながら、導電層/絶縁層の積層数を
増やした多重トンネル接合、または前記絶縁体中に導電
性微粒子を層状に分散させたナノ構造多重トンネル接
合、またゲート層に半導体を用いたトンネル接合では、
外部電圧を変化させることによって室温においても接合
抵抗の値を約１０^３倍以上変化させることが可能であ
る。

【００３２】以下、強磁性電極１／絶縁層１／ゲート層
／絶縁層２／強磁性電極２からなる二重トンネル接合を
例にとって、トンネル接合にスイッチング機能を付与す
る手段について説明する。前記構造に於いて、強磁性電
極１からゲート層へのトンネリングを考える。今、一つ
の電子がゲート層へトンネルすると、ゲート層の静電エ
ネルギーはＥ_ｃ＝ｅ^２／２Ｃだけ増加する。ここでＣは
ゲート層の静電容量である。Ｃが十分に小さくＥ_ｃの値
が測定温度ｋ_ＢＴより大きい場合には、電子はトンネリ
ングに必要なエネルギーを格子振動から受け取ることが
できず、トンネリングは生じずいわゆるクーロンギャッ
プが生じる。絶縁体１のトンネル抵抗をＲ_１、絶縁体２
のトンネル抵抗をＲ_２とすると、トンネリング可能なと
き（オン状態）の接合抵抗はＲ_１＋Ｒ_２であり、一方ト
ンネリングが不可能なとき（オフ状態）の接合抵抗は高
次のトンネリング過程を含めても、Ｒ_１Ｒ_２となる。ゲ
ート層の静電エネルギーＥ_ｃは、ゲート層に容量結合し
た第３のゲート電極の電位Ｖ_ｇまた強磁性電極１、２間
の電位差Ｖにより制御することが可能である。従って外
部電圧によりトンネル接合の電気抵抗を約１０^３倍以上
変化させることができる。上述のようないわゆるクーロ
ンブロッケード効果を室温で生じさせるためには、ゲー
ト層の静電容量を少なくても約２×１０^−１８Ｆ以下に
する必要がある。このように小さな静電容量を得るため
にはゲート層を、絶縁体中に導電性微粒子を層状に分散
させた構造とすればよい。前記静電容量を得るために
は、前記導電性微粒子の粒子径を概ね２ｎｍ以下とする
必要がある。この粒子径でのクーロンギャップの大きさ
はおよそ９０ｍＶである。

【００３３】前記の絶縁体中に導電性微粒子を層状に分
散させた構造において、導電性微粒子は一般には強磁性
体であるが、非磁性体を用いることもできる。非磁性体
中のスピン緩和時間τ_ｓｆが接合抵抗と接合容量の積で
決まるトンネル時間τ_ｔより長ければ、非磁性体微粒子
中にスピン方向に依存した化学ポテンシャルシフトΔμ
が生じる。これがいわゆるスピン蓄積効果である。この
ため強磁性電極１から非磁性体にトンネルした電子は、
スピンを保ったまま強磁性電極２にトンネルすることが
でき、これにより強磁性電極１、２の磁化配列に依存し
た磁気抵抗変化が生じる。静電容量を小さくする目的で
粒子径を小さくした場合、強磁性体微粒子では異方性エ
ネルギーの減少により熱的擾乱による磁化方向の乱れが
次第に顕著になる。磁化方向が乱れると、トンネルした
電子のスピンが散乱を受け、磁気抵抗変化量の減少が生
じる。スピン蓄積効果を用いた場合にはこのような問題
は生じない。

【００３４】導電性微粒子には半導体を用いることもで
きる。半導体の場合、スピン緩和時間τ_ｓｆが金属に比
べ長いため、スピン蓄積効果が生じやすい。また粒子形
状とした場合に含まれる電子数が同じ大きさの金属に比
べ非常に少ないため、スピン蓄積効果により生じるスピ
ンに依存した化学ポテンシャルのシフト量Δμが、金属
の場合に比べ大きくなる。従ってより大きな磁気抵抗変
化量を得ることができる。

【００３５】半導体にはバンドギャップが存在するた
め、前記のクーロンブロッケード効果を用いずにトンネ
ル接合にスイッチング機能を付与させることが可能であ
る。すなわち、強磁性電極１、２間の電位差が小さく、
強磁性電極１のフェルミ準位が半導体のバンドギャップ
内にある場合、トンネル電流は流れない（オフ状態）。
ここで第３のゲート電極から絶縁体中の半導体微粒子に
電圧を与え、半導体の伝導帯が強磁性電極１のフェルミ
準位に一致するようにするとトンネル電流が流れる（オ
ン状態）。オン状態では、強磁性電極１から半導体へス
ピン偏極した電子がトンネルするので、島状半導体にス
ピン蓄積効果が生じる。半導体のバンドギャップの大き
さは一般に約１〜約２ｅＶであり、クーロンブロッケー
ド効果による生じるクーロンギャップに比べ、数十倍大
きな値である。したがって、本機能をスイッチング機能
に利用した場合にはバイアス電圧に対するオフ領域の幅
を広く取ることができ、動作マージンを得る意味で好ま
しい形態であるといえる。

【００３６】前述のように絶縁体中に導電性微粒子を層
状に分散させた構造では、ここの粒子に含まれる電子数
が少ないため、量子閉じこめ効果によって共鳴準位が生
じるさせることができる。これを用いていわゆる共鳴ト
ンネル効果によってスイッチング機能を付与させること
も可能である。特に半導体微粒子では、金属に比べ単位
体積当たりの電子数が少ないため、共鳴準位の間隔がよ
り大きくなり、オフ領域の幅を広く取ることが可能であ
る。

【００３７】

【実施例】以下、本発明の実施例を詳細に説明するが、
本発明はこれらの実施例に限定されるものではない。

【００３８】（実施例１）図４（ａ）は本発明の第１の
実施例であるスイッチ機能を有するスピン依存トンネル
効果素子を利用した磁気記憶装置を説明するためのメモ
リセル断面図である。また図４（ｂ）は互いに隣接した
複数のメモリセルの配置を示した平面図である。なお、
メモリセルに接続される周辺半導体回路部（電流、電圧
源、センスアンプ、アドレスデコーダ等）については、
従来公知の技術を用いて実現可能でありその詳細な説明
は省略する。

【００３９】本実施例では、半導体基板４１上にビット
線４２、ワード線４３、データ線４４が立体的に交叉し
て形成されており、各々は層間絶縁膜４５によって電気
的に絶縁されている。スピン依存トンネル効果素子４６
は、ビット線４２とデータ線４４が交叉する領域に形成
され、下端はビット線４２に上端はコンタクトホール４
７を介してデータ線４４に接続している。本実施例で
は、１メモリセル当たりのセル面積は、ビット線４２、
データ線４４の線幅と最小間隔をＦと表記した場合約６
Ｆ^２となる。比較としては、半導体ＭＯＳ型ＦＥＴから
なる選択トランジスタを各メモリセルに付与した場合の
１メモリセル当たりのセル面積は約１２Ｆ ^２である。こ
こから明らかなように、本実施例によりメモリセルの集
積度を大幅に向上させることが可能となる。

【００４０】スピン依存トンネル効果素子４６は、上部
強磁性電極４６１、上部絶縁層４６２、ゲート層４６
３、下部絶縁層４６４、下部強磁性電極４６５が積層さ
れた構造をもち、強磁性二重トンネル接合を形成してい
る。ゲート層４６３は、上部絶縁層４６２および層間絶
縁膜４５を介して、ワード線４３と容量結合しており、
ゲート層４６３の電位はワード線４３の電位により制御
可能である。

【００４１】本実施例におけるスピン依存トンネル効果
素子４６の各層の構成としては、例えば、上部強磁性電
極４６１と下部強磁性電極４６５とにＮｉＦｅ等の軟磁
性体とＣｏ、ＣｏＦｅ等の伝導電子のスピン偏極度の高
い強磁性体とを積層した膜を用い、上部絶縁層４６２と
下部絶縁層４６４にＡｌ_２Ｏ_３を、ゲート層４６３にＡ
ｌ_２Ｏ_３マトリックス中に分散したＣｏＰｔ等の強磁性
微粒子を用いた強磁性ナノ構造トンネル接合を用いるこ
とができる。この場合のスイッチング機能は、ゲート層
４６３に生じるクーロンブロッケード効果または共鳴ト
ンネル効果を利用してなされる。

【００４２】本実施例においてスピン依存トンネル効果
素子４６に求められる最低限の要件は、（１）スピン依存トンネル効果素子４６中に少なくとも
２層以上の強磁性層を有し、該強磁性層の磁化の相対角
によってスピン依存トンネル効果素子のトンネル抵抗値
が変化すること。

【００４３】（２）スピン依存トンネル効果素子４６の
トンネル抵抗値がゲート層４６３の電位によって変化す
ること。

【００４４】の二点であり、このような要件を満たす範
囲で各種の構成が利用可能である。他の構成例として
は、例えばゲート層４６３として誘電体中に分散した非
磁性金属微粒子、若しくは半導体微粒子を用いた構成が
ある。また数ｎｍ以下程度の膜厚の強磁性金属超薄膜、
非磁性金属超薄膜、半導体超薄膜をゲート層４６３に用
いた構成も可能である。いずれの場合もスイッチング機
能は、ゲート層４６３に生じるクーロンブロッケード効
果または共鳴トンネル効果を利用してなされる。半導体
微粒子を用いた場合には、半導体微粒子のバンドギャッ
プをスイッチング機能に利用することも可能である。

【００４５】本実施例における記録情報の読み出しは、
選択するスピン依存トンネル効果素子４６が接続するビ
ット線４２、データ線４４とを周辺半導体回路部に接続
した後に、該スピン依存トンネル効果素子４６と結合す
るワード線４３にスピン依存トンネル効果素子４６の構
成によって決まる限界電圧Ｖ_ｇを与え、スピン依存トン
ネル効果素子４６をオン状態とすることによってなされ
る。本実施例ではデータ線４４とワード線４３とが交叉
して形成されているため、上述の方法により当該データ
線４４とワード線４３の交叉部分にあるスピン依存トン
ネル効果素子４６の記録情報のみが読み出される。

【００４６】上記のように、スイッチング機能を有する
スピン依存トンネル効果素子をメモリセルに用いると、
個々のセルにはトランジスタ、ダイオード等の選択用半
導体素子が不要となり、そのメリットは非常に大きい。

【００４７】すなわちＴＭＲ素子に直列に選択用半導体
素子を接続した構造では、センス電流により選択用半導
体素子に電圧降下が生じることが避けられない。この電
圧降下の大きさは、例えば０．２５ｍｍルールで作成し
たＭＯＳトランジスタ、ｐｎダイオードでは約数１００
ｍＶに達する。従って選択用半導体素子の特性に約１０
％のばらつきが生じると、それにより約数１０ｍＶの雑
音が生じる。この雑音レベルはＴＭＲ素子の出力電圧に
匹敵する大きさであり、信号−雑音比を大きく劣化させ
る原因となる。

【００４８】また金属から構成されるＴＭＲ素子と選択
用半導体素子を特性を保って接続するためには、その接
続部の製造に格段の注意が必要である。

【００４９】各ＴＭＲ素子に直列に半導体ダイオードを
接続する構造では、半導体ダイオード上へのＴＭＲ素子
形成が困難であること、また半導体ダイオードの抵抗値
がＴＭＲ素子と同程度であり、かつその抵抗値のばらつ
きが大きいことから、信号−ノイズ比の向上が困難であ
ることといった問題を有している。

【００５０】しかしながら本発明のメモリセルアレイで
は、メモリセル内にダイオード等の別個の半導体素子を
用いていないため、半導体素子の特性ばらつきにかかる
問題を排除することが可能となるだけでなく、メモリセ
ルアレイの製造方法が容易になるという利点も有してい
る。

【００５１】クーロンブロッケード効果をスイッチング
機能に利用した場合、スピン依存トンネル効果素子４６
のオン状態、オフ状態は、上部強磁性電極４６１と下部
強磁性電極４６５間の電位差Ｖとゲート層４６３の電位
Ｖ_ｇの両方に依存する。図５（ａ）にはスピン依存トン
ネル効果素子４６の電気的な模式図を示した。また図５
（ｂ）は、スピン依存トンネル効果素子４６のオン状
態、オフ状態の状態図を模式的に示した図である。ここ
で合成容量Ｃ_Σ＝Ｃ_１＋Ｃ_２＋Ｃ_ｇ、チャージングエネ
ルギーＥ_ｃ＝ｅ^２／２Ｃ_Σである。

【００５２】すなわちスピン依存トンネル効果素子４６
をオン状態にするのに必要なゲート層４６３の電位_ｇの
値は、上部強磁性電極４６１と下部強磁性電極４６５間
に電位差Ｖに依存して変化する。さらに電位差ＶがｅＶ
＞Ｅ_ｃとなると、Ｖ_ｇに関係なく素子はオン状態に転移
する。共鳴トンネル効果または半導体のバンドギャップ
をスイッチング機能に利用した場合には、離散準位の間
隔をＥ_Ｌまた半導体のフェルミ準位と伝導帯の底までの
間隔をＥ_ｇ’とすればそれぞれｅＶ＜Ｅ_Ｌ、ｅＶ＜
Ｅ_ｇ’を満たす必要がある。

【００５３】したがって本実施例においてワード線電位
Ｖ_ｇを用いてセル選択を確実に行うためには、読み出し
時に非選択のスピン依存トンネル効果素子４６が接続し
たビット線４２とデータ線４４との電位差ＶがｅＶ＜Ｅ
_ｃの条件を満たしている必要がある。この条件を満たす
ためには、（１）センス電流値を制御してスピン依存ト
ンネル効果素子４６での電圧降下Ｖ_ｓをｅＶ_ｓ＜Ｅ_ｃと
する。（２）非選択のスピン依存トンネル効果素子４６
が接続したデータ線４４の電位を独立に制御して、ビッ
ト線４２とデータ線４４の電位差ＶをｅＶ＜Ｅ_ｃとす
る、等の方法を用いればよい。

【００５４】なお、上記記録情報の読み出し方法の詳
細、また記録情報の書き込み方法については、従来公知
であるところの電流センス技術、また電流磁界を利用し
た磁化反転技術を用いればよい。本実施例は、その特徴
であるメモリセルのスイッチング機能以外は、従来の磁
気メモリ技術、半導体メモリ技術をそのまま適用して実
現することが可能であり、従来技術との整合性の面から
その価値は大きい。

【００５５】（実施例２）次に本発明の第２の実施例に
ついて説明する。図６（ａ）はスイッチ機能を有するス
ピン依存トンネル効果素子を利用した、第２の実施例の
磁気記憶装置を説明するメモリセル断面図である。また
図６（ｂ）は互いに隣接した複数のメモリセルの配置を
示した平面図である。本実施例については、特に第１の
実施例と異なる部分について、詳細に説明する。

【００５６】本実施例では、第１の実施例と異なり、同
一のビット線４２上の隣接したスピン依存トンネル効果
素子４６のゲート層４６３が、異なるワード線４３に容
量結合している。従って、公知の折り返しデータ線構造
と、差動センスアンプによる読み出しが可能となり、信
号−ノイズ比の高い動作が実現可能となる。また、本実
施例での１メモリセルあたりのセル面積は約６．２５Ｆ
^２となり、本実施例においても集積度の向上が可能とな
る。

【００５７】（第３の実施例）次に本発明の第３の実施
例について説明する。図７（ａ）はスイッチ機能を有す
るスピン依存トンネル効果素子を利用した、第３の実施
例の磁気記憶装置を説明するメモリセル断面図である。
また図７（ｂ）は互いに隣接した複数のメモリセルの配
置を示した平面図である。本実施例については、特に第
１の実施例と異なる部分について、詳細に説明する。

【００５８】本実施例では、第１の実施例とは、スピン
依存トンネル効果素子４６の構造が異なる。本実施例に
おいては、スピン依存トンネル効果素子４６は、異なる
２つの上部強磁性電極４６１１、４６１２を備えてお
り、それぞれ異なるコンタクトホール４７を経て異なる
データ線４４に接続されている。２つの上部強磁性電極
４６１１、４６１２はそれぞれ、異なる記憶ノードとし
て機能する。記録情報の読み出し時のセル選択は、デー
タ線４４とそれに交差するワード線４３との組合せで行
われる。

【００５９】本実施例は読み出しの際に電流磁界を利用
する形態に適している。すなわち、読み出し時に磁化反
転層として働く下部強磁性電極４６５が、２つの上部強
磁性電極４６１１、４６１２によって共有されているた
め、二つのメモリセルの書き込み線４８を一本に統合す
ることが可能となる。さらに書き込み線４８の線幅を太
くすることができるため、電流磁界発生時における電力
消費を軽減させることが出来る。なお、記録情報の書き
込み時には、データ線４４、ビット線４２に生じる電流
磁界を併せて用いることでセル選択は実現できる。

【００６０】また、本実施例での１メモリセルあたりの
セル面積は約５．７５Ｆ^２となり、本実施例においても
集積度の向上が可能となる。

【００６１】（実施例４）次に本発明の第４の実施例に
ついて説明する。図８（ａ）はスイッチ機能を有するス
ピン依存トンネル効果素子を利用した、第４の実施例の
磁気記憶装置を説明するメモリセル断面図である。また
図８（ｂ）は互いに隣接した複数のメモリセルの配置を
示した平面図である。本実施例については、特に第１の
実施例と異なる部分について、詳細に説明する。

【００６２】本実施例では、第１の実施例と異なり、ワ
ード線４３を下部強磁性電極４６５より下に設けてい
る。この場合、ワード線４３とスピン依存トンネル効果
素子４６との図８（ａ）中の横方向の間隔を約Ｆ／２未
満とする事が可能であり、大幅なセル面積の低減が実現
出来る。本実施例での１メモリセルあたりのセル面積は
約４Ｆ^２となる。

【００６３】

【発明の効果】以上詳述したように、本発明の磁気記憶
装置では、スイッチング機能を有するスピン依存トンネ
ル効果素子をメモリセルに用いる事で、素子選択用トラ
ンジスタを用いた場合と同程度の信号−ノイズ比を保っ
たまま、セル面積を大幅に低減する事が可能となる。即
ち、高集積度、低消費電力、高速読み出しを兼ね備えた
磁気記憶装置を提供する事が可能となる。

【図面の簡単な説明】

【図１】本発明の磁気記憶装置を説明する図。

【図２】磁気記憶装置の抵抗変化量、抵抗値を、セル
数とオン、オフ時の抵抗変化率の関数として表した説明
図。

【図３】磁気記憶装置の信号−ノイズ比をセル数とオ
ン、オフ時の抵抗変化率の関数として表した説明図。

【図４】本発明の第１の実施例の磁気記憶装置を模式
的に示した断面図（ａ）と、平面図（ｂ）。

【図５】（ａ）、（ｂ）とも、本発明の磁気記憶装置
の動作を説明する図。

【図６】本発明の第２の実施例の磁気記憶装置を模式
的に示した断面図（ａ）と、平面図（ｂ）。

【図７】本発明の第３の実施例の磁気記憶装置を模式
的に示した断面図（ａ）と、平面図（ｂ）。

【図８】本発明の第４の実施例の磁気記憶装置を模式
的に示した断面図（ａ）と、平面図（ｂ）。

【符号の説明】

１１、１２、１３…メモリセル１４…データ線１５…センスアンプ１６…データ線駆動用トランジスタ１７…ワード線１８…定電流源４１…半導体基板４２…ビット線４３…ワード線４４…データ線４５…層間絶縁膜４６…スピン依存トンネル効果素子４７…コンタクトホール４８…書き込み線４６１、４６１１、４６１２…上部強磁性電極４６２…上部絶縁層４６３…ゲート層４６４…下部絶縁層４６５…下部強磁性電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者猪俣浩一郎神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5F083 EP32 FZ10 GA05 GA09 LA12 LA16

Claims

【特許請求の範囲】

【請求項１】第１の強磁性電極と、第２の強磁性電極
と、前記第１及び第２の強磁性電極間に第１及び第２の
誘電体層を介して挿入されたゲート電極とを具備するス
ピン依存トンネル効果素子を備える複数のメモリセル
と、前記複数のスピン依存トンネル効果素子の前記第１
または第２の強磁性電極が共通に接続されるデータ線
と、それぞれ異なる前記メモリセルの前記ゲート電極と
容量結合する複数のワード線とを具備し、前記データ線
に共通に接続された複数の前記メモリセルの１つを記憶
情報読み出し時に選択するセル選択が、前記ワード線の
１つを選択して電位を変化させ、選択した前記ワード線
と容量結合するメモリセルの抵抗値を変えることにより
行われることを特徴とする磁気記憶装置。
【請求項２】前記ワード線と前記データ線が交差する
事を特徴とする請求項１記載の磁気記憶装置。
【請求項３】前記第１の強磁性電極、前記第１の誘電
体層、前記ゲート電極、前記第２の誘電体層、及び前記
第２の強磁性電極はこの順に積層形成され、前記第２の
誘電体層は、前記第２の強磁性電極が形成される第１領
域と、前記第２の強磁性電極が形成されない第２領域を
備え、複数の前記メモリセルの第２領域に沿って、前記
ワード線が配設されていることを特徴とする請求項１記
載の磁気記憶装置。
【請求項４】前記ワード線の電位を変化させる事によ
り、前記スピン依存トンネル効果素子が２種類のトンネ
ル抵抗値を示し、前記２種類のトンネル抵抗値の比が、
少なくとも１０００倍であることを特徴とする請求項１
記載の磁気記憶装置。
【請求項５】前記ゲート電極が、誘電体マトリックス
中に分散された保磁力を持つ強磁性体微粒子を有するグ
ラニュラー磁性膜である事を特徴とする請求項１、２、
３または４記載の磁気記憶装置。
【請求項６】前記ゲート電極が、誘電体マトリックス
中に分散された非磁性体粒子または半導体微粒子を有
し、かつ前記非磁性体粒子または前記半導体微粒子のス
ピン緩和時間が前記第１または第２の強磁性電極から前
記誘電体層をトンネルして前記ゲート電極に至るまでの
トンネル時間よりも長いグラニュラー膜である事を特徴
とする請求項１、２、３または４記載の磁気記憶装置。
【請求項７】前記ゲート電極が、量子化された共鳴準
位を有する金属または半導体微粒子である事を特徴とす
る請求項１、２、３または４記載の磁気記憶装置。