JP2023035644A - 磁気抵抗効果素子及び磁気メモリ装置 - Google Patents

磁気抵抗効果素子及び磁気メモリ装置 Download PDF

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Abstract

【課題】低消費電力で、高速読み出しが可能な磁気抵抗効果素子を提供する。【解決手段】磁気抵抗効果素子１００は、積層された参照層１４と障壁層１３と記録層１２とチャネル層１１と、参照層１４に接続され第１の端子Ｔ１と、チャネル層１１に接続された第２と第３の端子Ｔ２，Ｔ３を備える。チャネル層１１は第１のチャネル層１１Aと第２のチャネル層１１Bとを備える。第１のチャネル層１１Aの電気抵抗ＲAは第２のチャネル層１１Bの電気抵抗ＲBより大きい。第２の端子Ｔ２は第１のチャネル層１１Aに接続され、第３の端子Ｔ３は第２のチャネル層１１Bに接続される。書込電流は第２の端子Ｔ２と第３の端子Ｔ３との間に、第１のチャネル層１１A及び第２のチャネル層１１Bを介して流れる。読出電流は第１の端子Ｔ１と第３の端子Ｔ３との間に、参照層１４と障壁層１３と記録層１２とチャネル層１１とを介して流れる。【選択図】図３

Description

この発明は、磁気抵抗効果素子及び磁気メモリ装置に関する。
磁気抵抗効果素子を利用した不揮発性の記憶装置（ＭＲＡＭ）は、次世代の論理集積回路として注目されている。ＭＲＡＭの中で、３端子型ＳＯＴ－ＭＲＡＭ（スピン軌道トルク磁気メモリ）は、書き込みに高速性が要求される不揮発性メモリに適していることが知られている。例えば、特許文献１には、チャネル層と記録層と障壁層と参照層との積層体から構成された３端子型のＳＯＴ（Spin Orbit Torque）－ＭＲＡＭ（Magnetic Random Access Memory）が開示されている。
図１９に、特許文献１に開示されているＳＯＴ－ＭＲＡＭの基本構成を示す。
図示するように、このＳＯＴ－ＭＲＡＭ１０００は、チャネル層１１１１と記録層１１１２と障壁層１１１３と参照層１１１４との積層体から構成され、３つの端子Ｔ１１、Ｔ１２、Ｔ１３を備える。
チャネル層１１１１は、重金属等から構成された導電層であり、書込電流が流れると、スピン起動トルクを発生する領域である。
記録層１１１２は、磁性体から構成され、その磁化Ｍ１１１２は、チャネル層１１１１を流れる書込電流により生成されるスピン起動トルクにより、＋Ｘ軸方向と－Ｘ軸方向の間で可変な磁性層である。
障壁層１１１３は、トンネル絶縁層から構成される非磁性層である。
参照層１１１４は、磁性体から構成され、その磁化Ｍ１１１４の方向は固定されている。
ＳＯＴ－ＭＲＡＭ１０００にデータを書き込む際には、端子Ｔ１２と端子Ｔ１３との間に書き込むデータに対応する電圧を印加し、チャネル層１１１１に書込電流を流す。すると、スピン軌道トルクが作用し、記録層１１１２の磁化Ｍ１１１２の方向が、書込電流の向きに応じて、変化する。
記録層１１１２の磁化Ｍ１１１２と参照層１１１４の磁化Ｍ１１１４の向きが等しい場合（平行状態）には、参照層１１１４と記録層１１１２の間の抵抗が小さくなる。一方、記録層１１１２の磁化Ｍ１１１２と参照層１１１４の磁化Ｍ１１１４の向きが反対の場合（反平行状態）には、参照層１１１４と記録層１１１２の間の抵抗が相対的に大きくなる。変化する抵抗値にデータが割り当てられる。
ＳＯＴ－ＭＲＡＭ１０００からデータを読み出す際には、端子Ｔ１１とＴ１２又はＴ１３（ここでは、Ｔ１３とする）との間に読出電圧を印加し、流れる読出電流ＩＲの大きさに対応するデータを出力する。
特開２０１８－１５７１０８号公報
チャネル層１１１１は導体である重金属から構成されている。このため、データを書き込む際に、チャネル層１１１１を流れる書込電流が大きく、消費電力が大きい。
書込電流を小さくするため、チャネル層１１１１の抵抗を大きくすることが考えられる。
しかし、読み出しの際に、読出電流ＩRがチャネル層１１１１の一部領域を流れるため、チャネル層１１１１の抵抗値を大きくすると、その一部領域の抵抗成分が負荷抵抗となり、読出電流が小さくなってしまう。このため、ＴＭＲ比（トンネル磁気抵抗比）が小さくなり、読み出し速度が遅くなる。この問題は、ＳＯＴ－ＭＲＡＭの集積度が高まるに従って顕著となる。
平行状態における参照層１１１４から記録層１１１２までの抵抗をＲP、反平行状態における参照層１１１４から記録層１１１２までの抵抗をＲAP、記録層１１１２とチャネル層１１１１との接触面から端子Ｔ１３までの負荷抵抗をＲLとすると、ＴＭＲ比は次式で表される。
ＴＭＲ＝［（ＲAP＋ＲL）－（ＲP＋ＲL）］／（ＲP＋ＲL）
＝（ＲAP－ＲP）／（ＲP＋ＲL）
この式から明らかなように、負荷抵抗ＲLが大きくなるに従って、ＴＭＲ比が小さくなる。また、ＴＭＲ比の低下に伴い、読出時間（読み出しに要する時間）も長くなる。このため、高速な読出し動作が困難となる。
本発明は、上記実情に鑑みてなされたものであり、低消費電力で、高速読み出しが可能な磁気抵抗効果素子とそれを用いた磁気メモリ装置を提供することを目的とする。
上記目的を達成するために、本発明の磁気抵抗効果素子は、
積層された参照層と障壁層と記録層とチャネル層と、
前記参照層に接続され第１の端子と、前記チャネル層に接続された第２と第３の端子と、
を備え、
前記チャネル層は第１のチャネル層と第２のチャネル層とを備え、
前記第１のチャネル層の電気抵抗は前記第２のチャネル層の電気抵抗より大きく、
前記第２の端子は前記第１のチャネル層に接続され、前記第３の端子は前記第２のチャネル層に接続され、
書込電流は前記第２の端子と前記第３の端子との間に、前記第１のチャネル層及び前記第２のチャネル層を介して流れ、
読出電流は前記第１の端子と前記第３の端子との間に流れる。
例えば、前記参照層は磁化の方向が固定された強磁性層から構成され、前記障壁層はトンネル絶縁膜から構成され、前記記録層は、前記チャネル層を流れる書込電流により発生するスピン軌道トルクにより、磁化の方向が可変する強磁性層から構成され、前記チャネル層は、重金属を含み、前記第２の端子は、前記チャネル層の一端部に接続され、前記第３の端子は、前記チャネル層の他端部に接続され、前記第１のチャネル層は、前記チャネル層のうち、前記チャネル層と前記記録層との接合面から前記第２の端子の接続点に至る領域を含み、前記第２のチャネル層は、前記チャネル層のうち、前記接合面から前記第３の端子の接続点に至る領域を含む。
前記チャネル層は、例えば、Ｗ、Ｔａ、Ｐｔ、Ｐｄ、ＷＯｘ、ＴａＯｘ、ＰｔＯｘ、又はＰｄＯｘを含む。
前記第１のチャネル層は、例えば、第２のチャネル層より膜厚が薄い。
前記第１のチャネル層は、例えば、第２のチャネル層よりも長い。前記第１のチャネル層は螺旋状パターンに形成されてもよい。
前記第１のチャネル層は、例えば、第２のチャネル層より幅が狭い。
前記第１のチャネル層は、例えば、第２のチャネル層より抵抗率が高い。
前記第２の端子に接続された回路要素は、例えば、前記第３の端子に接続された回路要素よりも抵抗が高い。回路要素は、例えば、トランジスタであり、前記第２の端子に接続された回路要素を構成するトランジスタのオン抵抗は、前記第３の端子に接続された回路要素を構成するトランジスタのオン抵抗よりも高い。
本発明の磁気メモリ装置は、上述の磁気抵抗効果素子を記憶セルとして備える。
本発明によれば、チャネル層が、抵抗値が互いに異なる第１のチャネル層と第２のチャネル層を有する。これにより、チャネル層全体としての抵抗値は、第１のチャネル層と第２のチャネル層の合成抵抗により、消費電力を抑える適切な値に設定できる。一方、第１の端子と第３の端子の間に流れる読出電流の電流路の抵抗値は、第２のチャネル層の抵抗により抑えることができ、読み出し電流を相対的に大きくして、高速読み出しを可能にできる。
本発明の実施の形態に係る磁気抵抗効果素子の構造を示す図であり、（ａ）は正面図、（ｂ）は平面図である。 実施の形態に係る磁気抵抗効果素子の斜視図である。 実施の形態に係る磁気抵抗効果素子のチャネル層の構成を説明する図である。 “０”を記憶している実施の形態に係る磁気抵抗効果素子に、データ“１”を書き込む動作を説明するための図であり、（ａ）は書き込み動作を説明する図、（ｂ）は書込電流の波形図、（ｃ）は等価回路である。 “１”を記憶している実施の形態に係る磁気抵抗効果素子に、データ“０”を書き込む動作を説明するための図であり、（ａ）は書き込み動作を説明する図、（ｂ）は書込電流の波形図、（ｃ）は等価回路である。 実施の形態に係る磁気抵抗効果素子の磁気抵抗と書込電流との関係を示す図である。 実施の形態に係る磁気抵抗効果素子からデータを読み出す動作を説明するための図であり、（ａ）はデータ“０”を記憶した磁気抵抗効果素子からデータを読み出す動作を説明する図、（ｂ）は等価回路である。 実施の形態に係る磁気抵抗効果素子からデータを読み出す動作を説明するための図であり、（ａ）はデータ“１”を記憶した磁気抵抗効果素子からデータを読み出す動作を説明する図、（ｂ）は等価回路である。 （ａ）と（ｂ）は、比較例１と２に係る磁気抵抗効果素子を説明するための図である。 （ａ）と（ｂ）は、実施の形態に係る磁気抵抗効果素子を記憶セルとして用いるメモリセル回路の回路図である。 図１０に示すメモリセル回路を複数個配置した磁気メモリ装置のブロック図である。 図１１に示すメモリセル回路の配線駆動時間を説明する図である。 （ａ）、（ｂ）は、図３に示す第１チャネル層と第２チャネル層の第１の構成例を説明するための図である。 （ａ）、（ｂ）は、図３に示す第１チャネル層と第２チャネル層の第２の構成例を示す図である。 図３に示す第１チャネル層と第２チャネル層の第３の構成例を示す図である。 図３に示す第１チャネル層と第２チャネル層の第４の構成例を示す図である。 図３に示す第１チャネル層と第２チャネル層の第５の構成例を示す図である。 （ａ）と（ｂ）は、それぞれ、本発明の実施の形態に係る磁気抵抗効果素子の変形例の構造を示す図である。 従来の３端子型ＳＯＴ－ＭＲＡＭの構造図である。
本発明の実施の形態に係る磁気抵抗効果素子及び該磁気抵抗効果素子を記憶セルとして用いた磁気メモリを、図面を参照して説明する。
本実施の形態に係る磁気抵抗効果素子１００は、３端子型のＳＯＴ（Spin Orbit Torque）－ＭＲＡＭ（Magnetic Random Access Memory）であり、図１（ａ）に正面図、（ｂ）に平面図、図２に斜視図で示すように、チャネル層１１と記録層１２と障壁層１３と参照層１４とがこの順又はその逆順に積層された構成を有する。なお、この構成は、基本構成であり、層間に他の層が追加されてもよく、また、１つの層が複数の層から構成されていてもよい。さらに、他の部材を備えていてもよい。
以下の説明において、チャネル層１１の長手（延伸）方向をＸ軸方向、チャネル層１１の短手方向をＹ軸方向、各層が積層された高さ方向をＺ軸方向とするＸＹＺ直交座標系を設定し、適宜参照する。
チャネル層１１は、重金属を含み、Ｘ軸方向に長い平板形状を有する。チャネル層１１は、例えば、厚さ０．５ｎｍ～４０ｎｍ、Ｘ軸方向に長さ５０ｎｍ～３００ｎｍ、Ｙ軸方向に幅２０～１５０ｎｍ程度に形成された層である。
チャネル層１１の長手方向（±Ｘ軸方向）に書込電流を流して発生するスピン軌道トルクによって、記録層１２の磁化Ｍ１２の方向が書き換えられる。このため、チャネル層１１は、スピン軌道相互作用の大きい重金属又は重金属の酸化物、例えば、Ｗ、Ｔａ、Ｐｔ、Ｐｄ、ＷＯｘ、ＴａＯｘ、ＰｔＯｘ、又はＰｄＯｘを含む。その他、Ｈｆ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｂ、あるいは、これらの合金を含んでも良い。また、他の材料に、これらの重金属又は合金をドープしたものを使用してもよい。他の材料は導電性でも非導電性でもよい。チャネル層１１全体としては導電性である。また、所望の電気特性や構造を得るため、適宜、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｇａ、Ｇｅ等の材料を添加してもよい。
記録層１２は、チャネル層１１の上に積層された強磁性体から形成された強磁性層であり、ＣｏＦｅＢ、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ等の強磁性材料から形成される。記録層１２の磁化Ｍ１２は、チャネル層１１を流れる書込電流により発生するスピン軌道トルクにより、＋Ｘ軸方向と－Ｘ軸方向との間で可変である。
なお、本実施の形態では、記録層１２は、一例として、平面視で楕円形状に形成されており、長軸がＸ軸に対してθ傾いている。θは、例えば、±２°～±３５°程度である。このため、本実施形態には、外部磁場は不要である。ただし、θ＝０°とし、外部磁場を配置する等してもよい。
記録層１２は、例えば、アスペクト比が２．５～５．０、厚さ１．３０ｎｍ～１．６０ｎｍ程度に形成されている。アスペクト比は、図１（ｂ）に示すように、記録層１２の層面の長軸Ｌａ／短軸Ｌｂを意味する。記録層１２は、このアスペクト比が得られるように、短軸方向に幅１０～６０ｎｍ程度、長軸方向に４０～３００ｎｍ程度に形成されている。この程度のアスペクト比を有することにより、記録層１２は、単体では、磁化Ｍ１２が記録層１２の長軸方向を向く形状磁気異方性を有する。
障壁層１３は、トンネル絶縁材料、例えば、ＭｇとＯとを含む材料、特にＭｇＯから構成されたトンネル絶縁膜である。障壁層１３は、例えば、記録層１２と同一の平面形状を有し、厚さ０．１ｎｍ～５ｎｍに形成されている。
参照層１４は、障壁層１３の上に積層され、強磁性体から形成された強磁性層である。参照層１４の磁化Ｍ１４の方向は＋Ｘ軸方向に設定されている。参照層１４は、例えば、記録層１２と同様の材料により構成される。参照層１４と障壁層１３とは同一の外形形状に形成されている。
参照層１４上には、第１の端子（電極）Ｔ１が配置及び接続されている。また、チャネル層１１の延伸方向の一端部には、第２の端子（電極）Ｔ２が配置及び接続され、チャネル層１１の延伸方向の他端部には、第３の端子（電極）Ｔ３が配置及び接続されている。
本実施の形態では、第２の端子Ｔ２と第３の端子Ｔ３は、書き込み動作に使用され、第２の端子Ｔ２と第３の端子Ｔ３との間に、書込電圧が印加され、第２の端子Ｔ２と第３の端子Ｔ３との間に、チャネル層１１を介して書込電流が流れる。また、第１の端子Ｔ１と第３の端子Ｔ３は、読み出し動作に使用され、第１の端子Ｔ１と第３の端子Ｔ３との間に、読出電圧が印加され、第１の端子Ｔ１と第３の端子Ｔ３との間に、参照層１４、障壁層１３、記録層１２、チャネル層１１を介して読み出し電流が流れる。
チャネル層１１は、図３に示すように、記録層１２との楕円形状の接合面の重心ＣＧを基準に第１のチャネル層１１Aと第２のチャネル層１１Bに論理的又は物理的に区画されている。第１のチャネル層１１Aは、チャネル層１１のうち、書込電流は流れるが、読出電流は流れない領域である。第２のチャネル層１１Bは、チャネル層１１のうち、書込電流と読出電流が共に流れる領域である。
第１のチャネル層１１Aの電気抵抗の抵抗値、より正確には、第１のチャネル層１１Aと第２のチャネル層１１Bとの境界領域と第２の端子Ｔ２と第１のチャネル層１１Aとの接続点との間の抵抗値をＲAとする。また、第２のチャネル層１１Bの電気抵抗の抵抗値、より正確には、第１のチャネル層１１Aと第２のチャネル層１１Bとの境界領域と第３の端子Ｔ３と第２のチャネル層１１Bとの接続点との間の抵抗値をＲBとする。第１のチャネル層１１Aの抵抗値ＲAは、第２のチャネル層１１Bの抵抗ＲBよりも大きく、１より大きい実数であるα倍、例えば、２～１２倍程度に調整されている。
一般的には、第２の端子Ｔ２と第３の端子Ｔ３との間の抵抗値は、おおよそ２００～５００Ω程度、例えば４００Ωである。従って、抵抗値ＲAは１５０～４６０Ω、抵抗値ＲBは２０～２００Ω程度に設定される。ただし、限定されるものではない。
なお、第１のチャネル層１１Aの抵抗値ＲAと第２のチャネル層１１Bの抵抗値ＲBを異ならせる手法については、後述する。
次に、上記構成を有する磁気抵抗効果素子１００の動作を説明する。
まず、図４と図５を参照して書き込み動作を説明する。
まず、磁気抵抗効果素子１００の第２の端子Ｔ２と第３の端子Ｔ３を書込回路１１０に接続する。
ここでは、図４（ａ）に示すように、記録層１２の磁化Ｍ１２の向きと参照層１４の磁化Ｍ１４の向きとが同一の平行状態にあるとする。この場合、磁気抵抗効果素子１００は、データ“０”を記憶している状態にある。
書込回路１１０は、磁気抵抗効果素子１００にデータ“１”を書き込む際には、図４（ａ）に示すように、第２の端子Ｔ２と第３の端子Ｔ３との間に書込電圧＋ＶWをパルス幅ＴWだけ印加する。これにより、チャネル層１１の－Ｘ軸方向に、図４（ｂ）に示すようにパルス幅ＴWの書込電流ＩWが流れる。図４（ｃ）の等価回路で示されるように、書込電流ＩWは、抵抗ＲAとＲBの直列回路を流れ、その大きさは、ＩW＝ＶW／（ＲA＋ＲB）となる。書込電流ＩWは、図６に示す－Ｘ軸方向の書込電流ＩWの閾値ＩＣ１以上であり、パルス幅ＴWは書き換えに要する時間以上の時間に設定される。
図４（ａ）に示すように、書込電流ＩWが流れると、スピンホール効果によって、±Ｚ軸方向にスピン流（スピン角運動の流れ）ＪSが発生する。このため、スピンが偏在し、スピン軌道トルクが作用し、記録層１２の磁化Ｍ１２の向きが、図５（ａ）に示すように、参照層１４の磁化Ｍ１４と反対の－Ｘ軸方向を向いて反平行状態となる。これにより、参照層１４から記録層１２に至る回路の抵抗値は高抵抗ＲAPとなる。即ち、磁気抵抗効果素子１００にデータ“１”が書き込まれる。
図５（ａ）に示すように、反平行状態にありデータ“１”を記憶している磁気抵抗効果素子１００にデータ“０”を書き込む際には、第３の端子Ｔ３と第２の端子Ｔ２との間に書込電圧＋ＶWをパルス幅ＴWだけ印加する。これにより、チャネル層１１の＋Ｘ軸方向に、図５（ｂ）に示すようにパルス幅ＴWの書込電流ＩWが流れる。図５（ｃ）の等価回路で示されるように、書込電流ＩWは、抵抗ＲAとＲBの直列回路を流れ、その大きさは、ＩW＝ＶW／（ＲA＋ＲB）となる。書込電流ＩWは、図６に示す＋Ｘ軸方向の書込電流ＩWの閾値ＩＣ０以上であり、パルス幅ＴWは書き換えに要する時間以上の時間に設定される。
書込電流ＩWが流れると、スピンホール効果等によって、スピン流ＪSが発生し、記録層１２の磁化Ｍ１２の向きが反転し、図４（ａ）に示すように、参照層１４の磁化Ｍ１４と同一の＋Ｘ軸方向を向く。これにより、参照層１４から記録層１２に至る回路の抵抗値は低抵抗ＲPとなる。即ち、磁気抵抗効果素子１００にデータ“０”が書き込まれる。
次に、磁気抵抗効果素子１００からデータを読み出す動作を説明する。
まず、図７（ａ）、図８（ａ）に示すように、磁気抵抗効果素子１００の第１の端子Ｔ１と第３の端子Ｔ３を読出回路１２０に接続する。
まず、図７（ａ）に示すように、記録層１２の磁化Ｍ１２と参照層１４の磁化Ｍ１４とが共に＋Ｘ軸方向を向いている（平行状態）とする。この場合、記録層１２から参照層１４に至る回路（電流路）の抵抗は低抵抗ＲPであり、磁気抵抗効果素子１００は“０”を記憶した状態にある。
読出回路１２０は、第３の端子Ｔ３と第１の端子Ｔ１との間に、読出電圧ＶRを印加し、流れる読出電流ＩRを求める。図７（ｂ）の等価回路から明らかなように、読出電流ＩRは次式で表される。
ＩR＝ＶR／（ＲP＋ＲB）
一方、図８（ａ）の状態においては、記録層１２の磁化Ｍ１２は－Ｘ軸方向を向いており、参照層１４の磁化Ｍ１４は＋Ｘ軸方向を向いている（反平行状態）。このため、記録層１２から参照層１４に至る電流路の抵抗は高抵抗ＲAPであり、磁気抵抗効果素子１００は“１”を記憶した状態にある。
読出回路１２０は、第３の端子Ｔ３と第１の端子Ｔ１との間に、読出電圧ＶＲを印加し、流れる読出電流ＩRを求める。図８（ｂ）の等価回路から明らかなように、読出電流ＩRは次式で表される。
ＩR＝ＶR／（ＲAP＋ＲB）
読出回路１２０は、読出電流ＩRと予め設定されている基準電流ＩSとを比較し、
読出電流ＩR＞基準電流ＩS ならば、読み出しデータ＝０、
読出電流ＩR＜基準電流ＩS ならば、読み出しデータ＝１、と判別する。
ここで、比較のため、図９（ａ）、（ｂ）に示すように、第１のチャネル層１１Aと第２のチャネル層１１Bが共に高抵抗ＲAの比較例１のＭＲＡＭ１９１と、第１のチャネル層１１Aと第２のチャネル層１１Bが共に低抵抗ＲBの比較例２のＭＲＡＭ１９２を想定する。なお、抵抗ＲA＝α・ＲBであり、αは１より大きい実数である。
書込電流ＩWについて比較検討する
実施の形態では、書込電流ＩWは、（１）式で表される。
ＩW＝ＶW／（ＲA＋ＲB）＝ＶW／［（α＋１）ＲB］・・・（１）
比較例１では、書込電流ＩWは、（２）式で表される。
ＩW＝ＶW／（ＲA＋ＲA）＝ＶW／（２・α・ＲB） ・・・（２）
比較例２では、書込電流ＩWは、（３）式で表される。
ＩW＝ＶW／（ＲB＋ＲB）＝ＶW／（２・ＲB） ・・・（３）
（１）式から、実施の形態に係る磁気抵抗効果素子１００は、αを適当に設定することにより、書込電流ＩWを大きすぎず、小さすぎない適切な大きさに設定できることがわかる。このため、書込時間ＴWが長くなる事態も避けることができる。従って、消費電力を抑えつつ、高速書き込みが可能である。
一方、比較例１では、（２）式から、書込電流ＩWを抑えることはできるものの、書込電流ＩWが小さくなりすぎ、データの書き込みに失敗したり、書き込みに要する時間が長くなる恐れがあることが分かる。
また、比較例２では、（３）式から、書込電流ＩWが抑えることができず、省エネルー化が困難であることが分かる。
次に、読出電流ＩRについて比較検討する。
実施の形態では、読出電流ＩRは、（４）、（５）式で表される。
データが“１”のとき：ＩR＝ＶR／（ＲAP＋ＲB）・・・（４）
データが“０”のとき：ＩR＝ＶR／（ＲP＋ＲB）・・・（５）
比較例１では、読出電流ＩRは、（６）、（７）式で表される。
データが“１”のとき：ＩR＝ＶR／（ＲAP＋ＲA）＝ＶR／（ＲAP＋α・ＲB）・・・（６）
データが“０”のとき：ＩR＝ＶR／（ＲP＋ＲA）＝ＶR／（ＲP＋α・ＲB）・・・（７）
比較例２では、読出電流ＩRは、（８）、（９）式で表される。
データが“１”のとき：ＩR＝ＶR／（ＲAP＋ＲB）・・・（８）
データが“０”のとき：ＩR＝ＶR／（ＲP＋ＲB）・・・（９）
（４）～（９）式から、実施の形態と比較例２では、読出電流ＩRが相対的に大きく、高速読み出しが可能であることが分かる。これに対し、比較例１では、読出電流ＩRが小さく、従って、読出時間が長くなるおそれがあることが分かる。
次に、ＴＭＲ比について比較検討する。
実施の形態のＴＭＲ比は（１０）式で表される。
ＴＭＲ＝［（ＲAP＋ＲB）－（ＲP＋ＲB）］／（ＲP＋ＲB）
＝（ＲAP－ＲP）／（ＲP＋ＲB）・・・（１０）
比較例１のＴＭＲ比は（１１）式で表される。
ＴＭＲ＝［（ＲAP＋ＲA）－（ＲAP＋ＲA）］／（ＲP＋ＲA）
＝（ＲAP－ＲP）／（ＲP＋ＲA）＝（ＲAP－ＲP）／（ＲP＋α・ＲB）・・・（１１）
比較例２のＴＭＲ比は（１２）式で表される。
ＴＭＲ＝［（ＲAP＋ＲB）－（ＲP＋ＲB）］／（ＲP＋ＲB）
＝（ＲAP－ＲP）／（ＲP＋ＲB）・・・（１２）
（１０）～（１２）式から、実施の形態と比較例２では、ＴＭＲ比が相対的に大きく、データの判別が容易で、高速読み出しが可能であることが分かる。これに対し、比較例１では、ＴＭＲ比が相対的に小さく、データの判別が困難で、読み出しに時間がかかるおそれがあることが分かる。
これらの検討から、実施の形態に係る磁気抵抗効果素子１００は、第１のチャネル層１１Aの抵抗ＲAと第２のチャネル層１１Bの抵抗ＲBを適当に設定することにより、書込電流ＩWを抑えつつ高速な書き込みが可能で、また、高速読み出しが可能となることがわかる。
なお、この発明の磁気抵抗記憶素子は、上記実施の形態に限定されず、種々の変形及び応用が可能である。
例えば、上記実施の形態では、記録層１２とチャネル層１１との接合領域の重心ＣＧを基準に第１のチャネル層１１Aと第２のチャネル層１１Bとに区画したが、区画する位置は任意である。ポイントは、ｉ）チャネル層１１全体としては書込電流ＩWを抑えるために必要な抵抗値を確保しつつ、ｉｉ）チャネル層１１のうち、読出電流ＩRが流れる領域の抵抗値を読出電流ＩRが流れない領域の抵抗値をよりも小さく設定することである。
適切な書込電流ＩWを得るために必要なチャネル層１１の抵抗値（ＲA＋ＲB）は、実験或いはシミュレーションにより求めればよい。また、チャネル層１１のうち、読出電流ＩRが流れる領域の抵抗値については、適切な読出電流ＩR及びＴＭＲ比が得られるように、適切な抵抗値ＲBを実験或いはシミュレーションにより求めればよい。
上記実施の形態においては、データの読み出しのために、第１の端子Ｔ１と第３の端子Ｔ３とを使用したが、第２の端子Ｔ２を読み出しに使用することも可能である。さらに、第２の端子Ｔ２からの読み出しと第３の端子Ｔ３からの読み出しとを並行に実行可能とし、デュアルポートメモリとしてもよい。ただし、この場合、第２の端子Ｔ２からの読み出しは、第３の端子Ｔ３からの読み出しと比較して、読出電流ＩRが小さくなるため、適切な信号処理が必要となる。
次に、上記構成を有する磁気抵抗効果素子１００を、メモリセルとして使用する記憶回路の構成例を図１０（ａ）を参照して説明する。
図１０（ａ）は、１ビット分のメモリセル回路２００の構成を示す。
メモリセル回路２００は、１ビット分のメモリセルを構成する磁気抵抗効果素子１００と、一対のビット線ＢＬ１とＢＬ２と、ワード線ＷＬと、ソース線ＳＬと、第１の選択トランジスタＴｒ１と第２の選択トランジスタＴｒ２とを備える。
磁気抵抗効果素子１００の第１の端子Ｔ１はソース線ＳＬに接続されている。第２の端子Ｔ２は第１の選択トランジスタＴｒ１のドレインに接続され、第３の端子Ｔ３は第２の選択トランジスタＴｒ２のドレインに接続されている。第１の選択トランジスタＴｒ１と第２の選択トランジスタＴｒ２のゲート電極はワード線ＷＬに共通に接続されている。また、第１の選択トランジスタＴｒ１のソースは第１のビット線ＢＬ１に接続され、第２の選択トランジスタＴｒ２のソースは第２のビット線ＢＬ２に接続されている。
磁気抵抗効果素子１００にデータを書き込む際には、まず、磁気抵抗効果素子１００を選択するため、ワード線ＷＬに選択トランジスタＴｒ１，Ｔｒ２をオンさせるアクティブレベルの信号を印加する。ここでは、選択トランジスタＴｒ１とＴｒ２がＮチャネルＭＯＳトランジスタから構成されていることとし、ワード線ＷＬはＨｉｇｈレベルに設定される。これによって第１の選択トランジスタＴｒ１と第２の選択トランジスタＴｒ２はオン状態になる。一方、書き込み対象のデータに応じて、第１のビット線ＢＬ１と第２のビット線ＢＬ２の一方をＨｉｇｈレベルに設定し、他方をグランドレベルに設定する。
具体的には、データ“１”を書き込む場合は、第１のビット線ＢＬ１をＬｏｗレベルとし、第２のビット線ＢＬ２をＨｉｇｈレベルとする。これにより、図４（ａ）に示すように、書込電流ＩWが－Ｘ軸方向に流れ、データ“１”が書き込まれる。
一方、データ“０”を書き込む場合は、第１のビット線ＢＬ１をＨｉｇｈレベルとし、第２のビット線ＢＬ２をＬｏｗレベルとする。これにより、図５（ａ）に示すように、書込電流ＩWが流れ、データ“０”が書き込まれる。このようにして、磁気抵抗効果素子１００へのビットデータの書き込みが行われる。
一方、磁気抵抗効果素子１００に記憶されている情報を読み出す際には、ワード線ＷＬをアクティブレベルに設定し、第１の選択トランジスタＴｒ１と第２の選択トランジスタＴｒ２とをオン状態とする。また、ビット線ＢＬ１を開放状態に、ビット線ＢＬ２をロー（グランド）レベルに設定する。また、ソース線ＳＬに読出電圧ＶRを印加する。これにより、ソース線ＳＬ→第１の端子Ｔ１→参照層１４～チャネル層１１→第３の端子Ｔ３→第２の選択トランジスタＴｒ２→第２のビット線ＢＬ２と読出電流ＩRが流れる。図示せぬオペアンプ等により、読出電流ＩRと基準電流ＩSとを比較することにより、記憶データが求められる。
なお、以上の回路構成と動作は一例であって、適宜変更されうる。
例えば、磁気抵抗効果素子１００をデュアルポートメモリとして使用する場合には、図１０（ｂ）に示すように、第１の選択トランジスタＴｒ１のゲートを第１のワード線ＷＬ１に、第２の選択トランジスタＴｒ２のゲートを第２のワード線ＷＬ２に接続してもよい。この構成とすると、第１のワード線ＷＬ１と第２のワード線ＷＬ２を独立して駆動することにより、第２の端子Ｔ２を介したデータの読み出しと、第３の端子Ｔ３を介したデータの読み出しとを、個別に且つ並列して実行可能となる。この場合、第３の端子Ｔ３を介した読み出しについては、上述のように、大きい読出電流ＩRと大きいＴＭＲ比を得ることができる。
一方、第２の端子Ｔ２を介した読み出しについては、相対的に大きな負荷抵抗ＲAを介した読み出しとなる。ただし、デュアルポートメモリの場合、ポート毎に負荷抵抗が異なることは一般的であり、負荷抵抗に対応する回路構成を採用することが望ましい。
次に、図１０（ａ）、（ｂ）に示すメモリセル回路２００を複数備える磁気メモリ装置３００の構成を図１１を参照して説明する。
磁気メモリ装置３００は、図示するように、メモリセルアレイ３１１、Ｘドライバ３１２、Ｙドライバ３１３、コントローラ３１４を備えている。メモリセルアレイ３１１はＮ行Ｍ列のアレイ状に配置されたメモリセル回路２００を有している。各列のメモリセル回路２００は対応する列の第１のビット線ＢＬ１と第２のビット線ＢＬ２の対に接続されている。また、各行のメモリセル回路２００は、対応する行のワード線ＷＬとソース線ＳＬに接続されている。Ｘドライバ３１２とＹドライバ３１３はメモリセルを選択する選択回路である。
Ｘドライバ３１２は、複数のワード線ＷＬとソース線ＳＬに接続されており、ローアドレスをデコードして、アクセス対象の行のワード線ＷＬをアクティブレベルに駆動する。また、ソース線ＳＬの電圧を動作に応じて設定する。図面を見やすくするため、ワード線ＷＬを１本で表現しているが、図１０（ｂ）の構成の場合、２本のワード線が配置されている。
Ｙドライバ３１３は、複数の第１のビット線ＢＬ１と第２のビット線ＢＬ２に接続されており、カラムアドレスをデコードして、アクセス対象のメモリセル回路２００に接続されている第１のビット線ＢＬ１と第２のビット線ＢＬ２を所望のデータを書き込み状態或いは読み出し状態に設定する。さらに、メモリセル回路２００に記憶されているデータを読み出す際には、Ｙドライバ３１３は、第１のビット線ＢＬ１を開放状態に、第２のビット線ＢＬ２をＬＯＷレベルに設定し、ビット線ＢＬ１，ＢＬ２を流れる読出電流と基準電流とを比較して、各列のメモリセル回路２００の抵抗を判別し、これにより、記憶データを読み出す。
コントローラ３１４は、データ書き込み、あるいはデータ読み出しに応じて、Ｘドライバ３１２とＹドライバ３１３のそれぞれを制御する。
個々の磁気抵抗効果素子１００の読み出し時のビット線駆動能力は小さい。このため、図１１に示すように、１本のビット線ＢＬに複数の磁気抵抗効果素子１００を接続した場合、読み出し対象の１個の磁気抵抗効果素子１００がビット線ＢＬを駆動するのに要する時間（配線駆動時間）ｔｃｉｒが長くなって、アクセス速度に影響を与えるおそれがある。これは、１本のビット線ＢＬに接続される磁気抵抗効果素子１００の数が増加するに従って顕著になる。
図１２に１本のビット線に接続される磁気抵抗効果素子１００の数と、総容量と、配線駆動時間ｔｃｉｒと、磁気抵抗効果素子１００に流れる電流Ｉcellの典型的な関係を示す。
このグラフは、次式に基づく。
ｔｃｉｒ＝Ｃ×Ｖcell／Ｉcell
ここで、Ｃは１本のビット線の容量（配線容量）を表す。配線容量Ｃは、ビット線の単位長さあたりの配線容量×磁気抵抗効果素子１００を接続するために必要な長さ、から求めることができる。ここでは、一例として、ビット線の単位長さあたりの配線容量を２０８ａＦ（＝２０８×１０－１８Ｆ）／μｍとする。これは、"International Roadmap for Devices and Systems (IRDS) 2018 Update"に基づく値である。また、磁気抵抗効果素子１００のセルサイズを４Ｆ×４Ｆ＝１６Ｆ２、Ｆ＝４０ｎｍと仮定する。これは、１メモリセルあたり、Ｘ軸方向及びＹ軸方向にそれぞれ２本ずつ配線が通せる回路を示し、図１０に示す構成に合致している。ビット線の長さは、４Ｆ×接続メモリセル数で求められる。
Ｖcellは、反平行状態の磁気抵抗効果素子１００が設定するビット線ＢＬの電圧であり、Ｖcell＝０．８Ｖと仮定する。Ｉcellは磁気抵抗効果素子１００を流れる読出電流の値である。
図１２からわかるように、読出電流Ｉcell=１４μＡを達成できれば、ビット線１本当たりのメモリセル数がおおよそ５００個で、１Ｇビット級のビットサイズにおいても、０．５ｎｓ程度の配線駆動時間ｔｃｉｒを実現できることがわかる。
近時の平行状態での磁気抵抗効果素子の抵抗ＲPはおおよそ１４，０００Ω程度、反平行状態での磁気抵抗効果素子の抵抗ＲAPはおおよそ３４，０００Ω程度である。従って、０．８／３４，０００＝２３．５μＡの読出電流Ｉcellが得られる。従って、実施の形態によれば、配線駆動時間ｔｃｉｒが０．５ｎｓ以下の高速読み出しと低消費電力が実現できることがわかる。
次に、第１のチャネル層１１Aの抵抗値ＲAと第２のチャネル層１１Bの抵抗値ＲBとを異ならせるための具体的な構造の例について図１３から図１７を参照して説明する。なお、図１３から図１７では、記録層１２～参照層１４を単にＭＴＪと表示する。
構成例１：
薄膜の長さＬ、厚さｔ、幅Ｗを図１３（ａ）に示すように定義する。
この場合、薄膜の抵抗値Ｒは、Ｒ＝ρ・Ｌ／（ｔ・Ｗ）で表される。
ρ：抵抗率（Ω・ｍ）、Ｌ：薄膜の長さ（ｍ）、ｔ：薄膜の膜厚（ｍ）、Ｗ：薄膜の幅（ｍ）
これは、他の構成例にも共通である。
図１３（ｂ）に示すように、第１のチャネル層１１Aを薄く、第２のチャネル層１１Bを厚く形成することにより、厚さｔを異ならせて、抵抗値の異なる領域を有するチャネル層１１を実現できる。
第１のチャネル層１１Aと第２のチャネル層１１Bを異なる厚さに形成するためには、例えば、段差を有する下地層を形成し、この下地層の上に重金属をスパッタリングにより堆積し、堆積層の表面を平坦化処理した後、パターニングすればよい。
構成例２：
図１４（ａ）に示すように、第１のチャネル層１１Aを長く、第２のチャネル層１１Bを短く形成することにより、長さＬを異ならせて、抵抗値の異なる領域を有するチャネル層１１を実現できる。第１のチャネル層１１A及び第２のチャネル層１１Bを直線状に形成する必要はなく、図１４（ｂ）に示すように螺旋状に形成する等、必要な長さＬを確保できるならば、任意のパターン形状を採用可能である。
構成例３：
図１５に示すように、第１のチャネル層１１Aを狭く、第２のチャネル層１１Bを広く形成することにより、Ｗを異ならせて、チャネル層１１を実現できる。
構成例４：
図１６に模式的に示すように、第１のチャネル層１１Aと第２のチャネル層１１Bの外形形状を共通とする場合でも、第１のチャネル層１１Aを構成する材料と、第２のチャネル層１１Bを構成する材料を異ならせることにより、抵抗率ρを異ならせて、チャネル層１１を実現できる。この場合は、前述した様々な重金属及び添加物の配合を調整することにより、適切な抵抗率を求めることができる。製造方法としては、例えば、ｉ）抵抗率ρ１の第１の重金属層を形成し、これをパターニングして、第１のチャネル層１１Aを形成し、ｉｉ）続いて、第１のチャネル層１１Aをマスクし、ｉｉｉ）抵抗率ρ２の第２の重金属を堆積して重金属層を形成し、これをパターニングして、第２のチャネル層１１Bを形成し、ｉｖ）マスクを除去することにより、チャネル層１１を形成できる。
構成例５：
同一の第１のチャネル層１１Aと第２のチャネル層１１Bとを形成する場合でも、第２の端子Ｔ２に接続する回路要素の抵抗値を大きく、第３の端子Ｔ３に接続する回路要素の抵抗を小さく形成することにより、チャネル層１１を実現できる。図１７は、回路要素の例として、図１０（ａ）、（ｂ）に示す選択トランジスタＴｒ１とＴｒ２のオン抵抗を異ならせる例を示す。オン抵抗を異ならせる手法は、例えば、トランジスタのサイズ（チャネル幅またはチャネル長）を互いに異ならせる手法、チャネル領域に不純物をドープする手法等、任意の手法を採用できる。
なお、構成例１から５は、組みあわせて使用可能である。
以上の説明では、記録層１２の磁化Ｍ１２の向きと参照層１４の磁化Ｍ１４の向きとが、チャネル層１１の延伸方向（Ｘ軸方向）にほぼ平行（例えば、θ＝０～±３５°度程度）の構成の磁気抵抗効果素子１００を例にこの発明を説明した。この発明はこれに限定されない。例えば、図１８（ａ）に示すように、記録層１２の磁化Ｍ１２Ａの向きと参照層１４の磁化Ｍ１４Ａの向きとが、記録層１２と参照層１４の面にほぼ平行で且つチャネル層１１の延伸方向（Ｘ軸方向）にほぼ垂直な方向（±Ｙ軸方向）を向く構成の磁気抵抗効果素子１００Ａにもこの発明を適用可能である。また、図１８（ｂ）に示すように、記録層１２の磁化Ｍ１２Ｂの向きと参照層１４の磁化Ｍ１４Ｂの向きとが、記録層１２と参照層１４の面にほぼ垂直な方向（±Ｚ軸方向）を向く構成の磁気抵抗効果素子１００Ｂにもこの発明を適用可能である。
以上説明したように、実施の形態によれば、書込電流ＩWを抑えて省電力化を図りつつ、高速書き込み及び高速読み出しが可能な磁気抵抗効果素子とそれを用いた磁気メモリ装置を提供できる。
１１ チャネル層
１１A 第１のチャネル層
１１B 第２のチャネル層
１２ 記録層
１３ 障壁層
１４ 参照層
１００ 磁気抵抗効果素子
２００ メモリセル回路
３００ 磁気メモリ装置
３１１ メモリセルアレイ
３１２ Ｘドライバ
３１３ Ｙドライバ
３１４ コントローラ

Claims (11)

  1. 積層された参照層と障壁層と記録層とチャネル層と、
    前記参照層に接続され第１の端子と、前記チャネル層に接続された第２と第３の端子と、
    を備え、
    前記チャネル層は第１のチャネル層と第２のチャネル層とを備え、
    前記第１のチャネル層の電気抵抗は前記第２のチャネル層の電気抵抗より大きく、
    前記第２の端子は前記第１のチャネル層に接続され、前記第３の端子は前記第２のチャネル層に接続され、
    書込電流は前記第２の端子と前記第３の端子との間に、前記第１のチャネル層及び前記第２のチャネル層を介して流れ、
    読出電流は前記第１の端子と前記第３の端子との間に流れる、
    磁気抵抗効果素子。
  2. 前記参照層は磁化の方向が固定された強磁性層から構成され、
    前記障壁層はトンネル絶縁膜から構成され、
    前記記録層は、前記チャネル層を流れる書込電流により発生するスピン軌道トルクにより、磁化の方向が可変する強磁性層から構成され、
    前記チャネル層は、重金属を含み、
    前記第２の端子は、前記チャネル層の一端部に接続され、前記第３の端子は、前記チャネル層の他端部に接続され、
    前記第１のチャネル層は、前記チャネル層のうち、前記チャネル層と前記記録層との接合面から前記第２の端子の接続点に至る領域を含み、
    前記第２のチャネル層は、前記チャネル層のうち、前記接合面から前記第３の端子の接続点に至る領域を含む、
    請求項１に記載の磁気抵抗効果素子。
  3. 前記チャネル層はＷ、Ｔａ、Ｐｔ、Ｐｄ、ＷＯｘ、ＴａＯｘ、ＰｔＯｘ、又はＰｄＯｘを含む、
    請求項１又は２に記載の磁気抵抗効果素子。
  4. 前記第１のチャネル層は、前記第２のチャネル層より膜厚が薄い、
    請求項１から３の何れか１項に記載の磁気抵抗効果素子。
  5. 前記第１のチャネル層は、前記第２のチャネル層よりも長い、
    請求項１から４の何れか１項に記載の磁気抵抗効果素子。
  6. 前記第１のチャネル層は螺旋状のパターンに形成されている、
    請求項５に記載の磁気抵抗効果素子。
  7. 前記第１のチャネル層は、前記第２のチャネル層より幅が狭い、
    請求項１から６の何れか１項に記載の磁気抵抗効果素子。
  8. 前記第１のチャネル層は、前記第２のチャネル層より抵抗率が高い、
    請求項１から７の何れか１項に記載の磁気抵抗効果素子。
  9. 前記第２の端子に接続された回路要素は、前記第３の端子に接続された回路要素よりも抵抗が高い、
    請求項１から８の何れか１項に記載の磁気抵抗効果素子。
  10. 前記回路要素はトランジスタを含み、前記第２の端子に接続された回路要素を構成するトランジスタのオン抵抗は、前記第３の端子に接続された回路要素を構成するトランジスタのオン抵抗よりも高い、
    請求項９に記載の磁気抵抗効果素子。
  11. 請求項１から１０の何れか１項に記載の磁気抵抗効果素子を記憶セルとして備える磁気メモリ装置。
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