JP2006156893A - 磁気メモリ - Google Patents

Abstract

【課題】 誤書き込みを防止し、且つ小型化が可能な磁気メモリを提供する。
【解決手段】 磁気メモリ１が備える複数の記憶領域３のそれぞれは、外部磁界Φ_１、Φ_２によって磁化方向Ａが変化する第１磁性層４１を含むＴＭＲ素子４と、第１磁性層４１に沿って延びる配線部分３１ａを有し、配線部分３１ａを流れる書き込み電流Ｉ_ｗ１、Ｉ_ｗ２によって第１磁性層４１に外部磁界Φ_１、Φ_２を提供するとともに、配線部分３１ａがＴＭＲ素子４の一端と電気的に接続されており、配線部分３１ａからＴＭＲ素子４へ読み出し電流Ｉ_ｒを流す領域内配線３１と、領域内配線３１の一端に電気的に接続されており、領域内配線３１における書き込み電流Ｉ_ｗ１、Ｉ_ｗ２及び読み出し電流Ｉ_ｒの導通を制御する読み書き兼用トランジスタ３２とを有する。
【選択図】 図１

Description

本発明は、磁気抵抗効果素子にデータを記憶する磁気メモリに関するものである。

近年、コンピュータや通信機器等の情報処理装置に用いられる記憶デバイスとして、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、磁気によってデータを記憶するので、揮発性メモリであるＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static ＲＡＭ）のように電源断によって情報が失われるといった不都合がない。また、従来のフラッシュＥＥＰＲＯＭやハードディスク装置のような不揮発性記憶手段と比較して、アクセス速度、信頼性、消費電力等において非常に優れている。従って、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの機能、及びフラッシュＥＥＰＲＯＭやハードディスク装置などの不揮発性記憶手段の機能をすべて代替できる可能性を有している。現在、いつ、どこにいても情報処理を行うことができる、いわゆるユビキタスコンピューティングを目指した情報機器の開発が急速に進められているが、ＭＲＡＭは、このような情報機器におけるキーデバイスとしての役割が期待されている。

このようなＭＲＡＭの一例として、例えば特許文献１に記載された磁気メモリがある。この磁気メモリは、各記憶領域（メモリセル）毎に、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistive）素子と、ＴＭＲ素子に書き込み電流を流す配線（セルビット線）と、セルビット線に接続されたトランジスタとを備える。ここで、ＴＭＲ素子とは、外部磁界によって磁化方向が変化する第１磁性層（感磁層）と、磁化方向が固定された第２磁性層と、第１磁性層と第２磁性層との間に挟まれた非磁性絶縁層とを備え、第１磁性層の磁化方向が第２磁性層の磁化方向に対して平行または反平行に制御されることにより二値データを記憶する素子である。特許文献１に記載された磁気メモリでは、書き込み対象ではない記憶領域への誤書き込みを防ぐために、ビット線から各記憶領域毎に枝分かれした配線（セルビット線）に沿ってＴＭＲ素子を配置し、このセルビット線に書き込み電流を選択的に流す構成としている。そして、この構成により、ＴＭＲ素子のいわゆる半選択（half selection）状態を無くし、選択されていない記憶領域への誤書き込みを防止している。また、ＴＭＲ素子の一端がセルビット線に接するようにＴＭＲ素子を配置することにより、セルビット線を介してＴＭＲ素子に読み出し電流を供給している。

特開２００４−１５３１８２号公報

近年、情報処理装置における処理量の増大や情報処理装置の小型化に伴い、メモリ等の記憶手段にはより一層の高集積化が求められている。しかしながら、特許文献１に開示された磁気メモリは、セルビット線を流れる書き込み電流を制御するための書き込み選択トランジスタ、及びＴＭＲ素子を流れる読み出し電流を制御するための読み出し選択トランジスタという２つのトランジスタを各記憶領域毎に備えている。このように、各記憶領域毎に読み出し選択用及び書き込み選択用といった２つのトランジスタを配置すると、各記憶領域に広いスペースが必要となり、ＭＲＡＭの小型化を妨げる一因となる。

また、特許文献１には、ＴＭＲ素子に読み出し電流を選択的に流すための構成として、選択された記憶領域を通る列方向の配線（ビット線）と行方向の配線（ワード線）との間に読み出し電流を流す、いわゆるクロスポイント型の構成も開示されている。しかしながら、このようなクロスポイント型の構成であっても、ビット線を選択するためのトランジスタ、及びワード線を選択するためのトランジスタがそれぞれ各列毎及び各行毎に必要となり、ＭＲＡＭの小型化を妨げることとなる。

本発明は、上記した問題点を鑑みてなされたものであり、誤書き込みを防止し、且つ小型化が可能な磁気メモリを提供することを目的とする。

上記した課題を解決するために、本発明による磁気メモリは、複数の記憶領域を備え、複数の記憶領域のそれぞれは、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子と、感磁層に沿って延びる配線部分を有し、配線部分を流れる書き込み電流によって感磁層に外部磁界を提供する領域内配線と、領域内配線の一端及び磁気抵抗効果素子の一端に電気的に接続されており、領域内配線における書き込み電流の導通、及び磁気抵抗効果素子への読み出し電流の導通を制御するスイッチ手段とを有することを特徴とする。

上記した磁気メモリにおいて、或る記憶領域にデータを書き込む際には、当該記憶領域のスイッチ手段を導通状態とし、領域内配線の両端間を流れるように書き込み電流を供給するとよい。これにより、磁気抵抗効果素子の感磁層に沿って延びる配線部分に書き込み電流が流れ、感磁層に外部磁界が提供されてデータが書き込まれる。このとき、磁気抵抗効果素子が領域内配線よりも高抵抗であるので、書き込み電流は磁気抵抗効果素子へは分岐しない。また、或る記憶領域からデータを読み出す際には、当該記憶領域のスイッチ手段を導通状態とし、例えば領域内配線の他端側を高抵抗状態とするなどして、電流がスイッチ手段から磁気抵抗効果素子へ流れるようにし、読み出し電流を供給するとよい。そして、読み出し電流の大きさ又は磁気抵抗効果素子の両端間電圧を検出することにより、データを読み出すことができる。

上記した磁気メモリによれば、１つのスイッチ手段によって書き込み電流及び読み出し電流を制御しているので、１つの記憶領域に２つのトランジスタが必要な従来のＭＲＡＭや、或いは各列毎及び各行毎に読み出し用のトランジスタが必要なクロスポイント型のＭＲＡＭと比較して、記憶領域のスペースをより小さくすることができる。従って、ＭＲＡＭの更なる小型化が可能となる。

また、上記した磁気メモリでは、各記憶領域毎に領域内配線が設けられ、各記憶領域に設けられたスイッチ手段によって該領域内配線を流れる書き込み電流を制御できるので、磁気抵抗効果素子には半選択状態が無く、書き込み対象ではない記憶領域への誤書き込みを防ぐことができる。

また、磁気メモリは、領域内配線が、配線部分において磁気抵抗効果素子の一端と電気的に接続されており、読み出し電流をスイッチ手段から磁気抵抗効果素子へ流すことが好ましい。

また、磁気メモリは、複数の記憶領域が、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列されており、複数の記憶領域の各列に対応して設けられ、対応する列の記憶領域それぞれにおいて、スイッチ手段を介して領域内配線の一端及び磁気抵抗効果素子の一端に電気的に接続された第１の配線と、複数の記憶領域の各列に対応して設けられ、対応する列の記憶領域それぞれにおいて、領域内配線の他端に電気的に接続された第２の配線と、複数の記憶領域の各行に対応して設けられ、対応する行の記憶領域それぞれにおいて、スイッチ手段の制御端子に接続された第３の配線と、複数の記憶領域の各行に対応して設けられ、対応する行の記憶領域それぞれにおいて、磁気抵抗効果素子の他端と電気的に接続された第４の配線とをさらに備えることを特徴としてもよい。

上記した磁気メモリでは、書き込み対象の記憶領域を含む列に対応する第１の配線と第２の配線との間に書き込み電流を供給し、且つ、当該記憶領域を含む行に対応する第３の配線に対し、スイッチ手段を導通状態に制御するための制御電圧を印加することにより、当該記憶領域の領域内配線に書き込み電流を好適に流すことができる。また、読み出し対象の記憶領域を含む列に対応する第１の配線と当該記憶領域を含む行に対応する第４の配線との間に読み出し電流を供給し、且つ、当該記憶領域を含む行に対応する第３の配線に対し、スイッチ手段を導通状態に制御するための制御電圧を印加することにより、当該記憶領域の磁気抵抗効果素子に読み出し電流を好適に流すことができる。

また、磁気メモリは、第１及び第４の配線に電気的に接続されており、磁気抵抗効果素子へ読み出し電流を供給する読み出し電流供給手段をさらに備えることが好ましい。

また、磁気メモリは、第１及び第２の配線に電気的に接続されており、領域内配線へ書き込み電流を供給する書き込み電流供給手段をさらに備えることが好ましい。

また、磁気メモリは、複数の記憶領域のそれぞれが、領域内配線の配線部分を連続して囲むように設けられた磁気ヨークを更に有し、磁気抵抗効果素子の感磁層は、磁気ヨークの一部によって構成されていることを特徴としてもよい。このように、感磁層に沿った配線部分が磁気ヨークに囲まれることによって、感磁層から逸れた方向へ放出される磁界を低減できる。また、配線部分を囲む磁気ヨークの一部によって感磁層が構成されるので、外部磁界を感磁層へ効率よく提供できる。このように、上記した磁気メモリによれば、書き込み電流による外部磁界を磁気抵抗効果素子の感磁層へ効率よく提供できるので、感磁層の磁化方向を小さな書き込み電流でもって反転させることができる。

また、磁気メモリは、複数の記憶領域のそれぞれは、所定の長さの空隙を介して対向する少なくとも一対の開放端部を含み領域内配線の配線部分を囲むように設けられた磁気ヨークを更に有し、磁気抵抗効果素子は、該磁気抵抗効果素子の一対の側面が磁気ヨークの一対の開放端部とそれぞれ対向または接するように配置されていることを特徴としてもよい。このように、感磁層に沿った配線部分が磁気ヨークに囲まれることによって、感磁層から逸れた方向へ放出される磁界を低減することができる。また、磁気抵抗効果素子の一対の側面のそれぞれに対向または接する一対の開放端部を磁気ヨークが有することによって、配線部分の外周方向に閉じた経路を構成する磁気ヨーク内部の磁界（磁気抵抗効果素子からみれば外部磁界）を、磁気抵抗効果素子の感磁層へ効率よく提供することができる。このように、上記した磁気メモリによれば、書き込み電流による外部磁界を磁気抵抗効果素子の感磁層へ効率よく提供できるので、感磁層の磁化方向を小さな書き込み電流でもって反転させることができる。

本発明による磁気メモリによれば、誤書き込みを防止し、且つ小型化が可能となる。

以下、添付図面を参照しながら本発明による磁気メモリの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

まず、本発明による磁気メモリの一実施形態の構成について説明する。図１は、本実施形態による磁気メモリ１の全体構成を示す概念図である。磁気メモリ１は、記憶部２、ビット選択回路１１、ワード選択回路１２、ビット配線１３及び１４、並びにワード配線１５及び１９を備える。記憶部２は、複数の記憶領域３からなる。複数の記憶領域３は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる二次元状に配列されている。複数の記憶領域３のそれぞれは、ＴＭＲ素子４、領域内配線３１、読み書き兼用トランジスタ３２、及び読み出し配線３５を有する。これらのうち、ＴＭＲ素子４、領域内配線３１、及び読み出し配線３５は、記憶部２の磁性材料層８（後述）に形成されている。

ＴＭＲ素子４は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子である。具体的には、ＴＭＲ素子４は、感磁層である第１磁性層と、磁化方向が固定された第２磁性層と、第１磁性層及び第２磁性層に挟まれた非磁性絶縁層とを含んで構成される。ＴＭＲ素子４は、領域内配線３１を流れる書き込み電流により発生する外部磁界を受けて第１磁性層の磁化方向が変化するように、領域内配線３１の一配線部分に沿って配置される。そして、書き込み電流によって第１磁性層の磁化方向が変化すると、第１磁性層の磁化方向と第２磁性層の磁化方向との関係に応じて第１磁性層と第２磁性層との間の抵抗値が変化する。こうして、ＴＭＲ素子４に二値データが書き込まれる。

また、ＴＭＲ素子４の第１磁性層側或いは第２磁性層側の一端は、領域内配線３１の一配線部分と電気的に接続されることにより、読み書き兼用トランジスタ３２と電気的に接続されている。そして、読み出し電流が、後述するビット配線１３から読み書き兼用トランジスタ３２及び領域内配線３１を介してＴＭＲ素子４に供給されると、第１磁性層と第２磁性層との間の抵抗値に応じてＴＭＲ素子４の両端間の電圧値或いは電流値が変化する。この両端間電圧値または電流値が測定されることにより、ＴＭＲ素子４に書き込まれた二値データが読み出される。なお、ＴＭＲ素子４の第１磁性層側（第２磁性層側）とは、非磁性絶縁層に対して第１磁性層の側か或いは第２磁性層の側かを意味し、第１磁性層（第２磁性層）上に別の層が介在する場合を含む意味である。

領域内配線３１は、該領域内配線３１を流れる書き込み電流によってＴＭＲ素子４の第１磁性層に外部磁界を提供するとともに、ＴＭＲ素子４に読み出し電流を供給する配線である。領域内配線３１の一端は、読み書き兼用トランジスタ３２を介してビット配線１３に電気的に接続されている。領域内配線３１の他端は、ビット配線１４に電気的に接続されている。読み書き兼用トランジスタ３２は、領域内配線３１における書き込み電流及び読み出し電流の導通を制御するためのスイッチ手段である。読み書き兼用トランジスタ３２は、ドレイン及びソースの一方が領域内配線３１及びＴＭＲ素子４の一端に電気的に接続されており、他方がビット配線１３に電気的に接続されている。読み書き兼用トランジスタ３２のゲートは、ワード配線１５に電気的に接続されている。

読み出し配線３５は、ＴＭＲ素子４に読み出し電流を供給するために、ＴＭＲ素子４とワード配線１９とを接続する配線である。具体的には、読み出し配線３５の一端はＴＭＲ素子４の他端に電気的に接続されており、読み出し配線３５の他端はワード配線１９に電気的に接続されている。

ビット配線１３及び１４は、記憶領域３の各列に対応して配設されている。ビット配線１３は、本実施形態における第１の配線である。すなわち、ビット配線１３は、対応する列の記憶領域３それぞれが有する領域内配線３１の一端に、読み書き兼用トランジスタ３２を介して電気的に接続されている。ビット配線１３は、領域内配線３１へ正の書き込み電流を供給するとともに、領域内配線３１を介してＴＭＲ素子４へ読み出し電流を供給する。また、ビット配線１４は、本実施形態における第２の配線である。ビット配線１４は、対応する列の記憶領域３それぞれが有する領域内配線３１の他端に電気的に接続されている。ビット配線１４は、領域内配線３１に負の書き込み電流を供給する。

また、ワード配線１５は、本実施形態における第３の配線である。ワード配線１５は、記憶領域３の各行に対応して配設されており、対応する行の記憶領域３それぞれが有する読み書き兼用トランジスタ３２の制御端子であるゲートに電気的に接続されている。また、ワード配線１９は、本実施形態における第４の配線である。ワード配線１９は、記憶領域３の各行に対応して配設されており、対応する行の記憶領域３それぞれが有するＴＭＲ素子４の他端に、読み出し配線３５を介して電気的に接続されている。

本実施形態における書き込み電流供給手段は、ビット選択回路１１によって構成される。すなわち、ビット選択回路１１は、各記憶領域３の領域内配線３１に正または負の書き込み電流を提供する機能を備える。具体的には、ビット選択回路１１は、ビット配線１３及び１４と電気的に接続されており、磁気メモリ１の内部または外部からデータ書込時に指示されたアドレスに応じて該アドレスに該当する列を選択するアドレスデコーダ回路と、選択した列に対応するビット配線１３とビット配線１４との間に正または負の書き込み電流を供給するカレントドライブ回路とを含んで構成されている。

本実施形態における読み出し電流供給手段は、ビット選択回路１１及びワード選択回路１２によって構成されている。すなわち、ビット選択回路１１及びワード選択回路１２は、各記憶領域３のＴＭＲ素子４に領域内配線３１を介して読み出し電流を提供する機能を備える。具体的には、ビット選択回路１１は、磁気メモリ１の内部または外部からデータ読出時に指示されたアドレスに応じて、該アドレスに該当する列を選択するアドレスデコーダ回路を含んで構成されている。また、ワード選択回路１２は、ワード配線１９と電気的に接続されるとともに、指示されたアドレスに応じて該アドレスに該当する行を選択するアドレスデコーダ回路を含んで構成されている。そして、ビット選択回路１１及びワード選択回路１２のうち少なくとも一方には、選択した列に対応するビット配線１３と、選択した行に対応するワード配線１９との間に、読み出し電流を供給するカレントドライブ回路が含まれている。

また、ワード選択回路１２は、ワード配線１５と電気的に接続されている。ワード選択回路１２は、データ書込時或いはデータ読出時において、選択した行に対応するワード配線１５に対し、読み書き兼用トランジスタ３２を導通状態にするための制御電圧を印加する。

以上の構成を備える磁気メモリ１は、次のように動作する。すなわち、磁気メモリ１の内部または外部からデータ書込みを行うアドレス（ｉ行ｊ列／１≦ｉ≦ｍ、１≦ｊ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｊ列及びｉ行を選択する。ワード選択回路１２に選択されたｉ行に含まれる記憶領域３の読み書き兼用トランジスタ３２においては、ワード配線１５を介して制御電圧がゲートに印加され、書き込み電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｊ列に含まれる記憶領域３においては、ビット配線１３とビット配線１４との間に、データに応じた正または負の電圧が印加される。そして、ビット選択回路１１に選択されたｊ列及びワード選択回路１２に選択されたｉ行の双方に含まれる記憶領域３においては、読み書き兼用トランジスタ３２を介して領域内配線３１に書き込み電流が生じ、この書き込み電流による磁界によってＴＭＲ素子４の第１磁性層の磁化方向が反転する。こうして、指示されたアドレス（ｉ行ｊ列）の記憶領域３に二値データが書き込まれる。

また、磁気メモリ１の内部または外部からデータ読み出しを行うアドレス（ｋ行ｌ列／１≦ｋ≦ｍ、１≦ｌ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｌ列及びｋ行を選択する。ワード選択回路１２に選択されたｋ行に含まれる記憶領域３の読み書き兼用トランジスタ３２においては、ワード配線１５を介して制御電圧がゲートに印加され、読み出し電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｌ列に対応するビット配線１３と、ワード選択回路１２に選択されたｋ行に対応するワード配線１９との間には、ビット選択回路１１またはワード選択回路１２から読み出し電流が供給される。そして、ビット選択回路１１に選択されたｌ列及びワード選択回路１２に選択されたｋ行の双方に含まれる記憶領域３においては、読み出し電流がＴＭＲ素子４を流れる。そして、例えばＴＭＲ素子４における電圧降下量が判別されることにより、指示されたアドレス（ｋ行ｌ列）の記憶領域３に記憶された二値データが読み出される。

ここで、本実施形態における記憶部２の具体的な構成について詳細に説明する。図２は、記憶部２を列方向に沿って切断したときの断面構成を示す拡大断面図である。図３は、記憶部２を図２におけるＩ−Ｉ線で切断したときの拡大断面図である。図４は、記憶部２を図２におけるII−II線で切断したときの拡大断面図である。

図２〜図４を参照すると、記憶部２は、半導体層６、配線層７、及び磁性材料層８を備える。半導体層６は、半導体基板２１を含み記憶部２全体の機械的強度を維持するとともに、トランジスタ等の半導体デバイスが形成される層である。磁性材料層８は、ＴＭＲ素子４や、ＴＭＲ素子４に磁界を効率的に与えるための磁気ヨーク５といった磁性材料による構成物が形成される層である。配線層７は、半導体層６と磁性材料層８との間に設けられる。配線層７は、磁性材料層８に形成されたＴＭＲ素子４などの磁性体デバイスと、半導体層６に形成されたトランジスタなどの半導体デバイスと、ビット配線１３及び１４並びにワード配線１５及び１９といった各記憶領域３を貫く配線とを、互いに電気的に接続するための配線が形成される層である。

まず、半導体層６について説明する。半導体層６は、半導体基板２１と、絶縁領域２２と、読み書き兼用トランジスタ３２とを有する。半導体基板２１は、例えばＳｉ基板からなり、ｐ型またはｎ型の不純物がドープされている。絶縁領域２２は、半導体基板２１上において読み書き兼用トランジスタ３２以外の領域に形成されており、各記憶領域３の読み書き兼用トランジスタ３２を互いに電気的に分離している。絶縁領域２２は、例えばＳｉＯ_２といった絶縁性材料からなる。

図２を参照すると、読み書き兼用トランジスタ３２は、半導体基板２１とは反対導電型のドレイン領域３２ａ及びソース領域３２ｃ、制御端子であるゲート電極３２ｂ、並びに半導体基板２１の一部によって構成されている。ドレイン領域３２ａ及びソース領域３２ｃは、例えばＳｉ基板の表面近傍に、半導体基板２１とは反対導電型の不純物がドープされて形成されている。ドレイン領域３２ａとソース領域３２ｃとの間には半導体基板２１が介在しており、その半導体基板２１上にゲート電極３２ｂが配置されている。このような構成により、読み書き兼用トランジスタ３２では、ゲート電極３２ｂに電圧が印加されると、ドレイン領域３２ａ及びソース領域３２ｃが互いに導通する。

次に、磁性材料層８について説明する。磁性材料層８は、ＴＭＲ素子４と、磁気ヨーク５と、絶縁領域２４と、領域内配線３１と、読み出し配線３５とを有する。なお、磁性材料層８においては、以下に説明する構成（ＴＭＲ素子４、磁気ヨーク５、領域内配線３１、及び読み出し配線３５）及び他の配線以外の領域は、絶縁領域２４によって占められている。ここで、図５は、ＴＭＲ素子４の拡大断面図である。なお、図５は、記憶領域３の行方向に沿った断面を示している。図５を参照すると、ＴＭＲ素子４は、第１磁性層４１、非磁性絶縁層４２、第２磁性層４３、及び反強磁性層４４が順に積層されてなる。第１磁性層４１は本実施形態における感磁層であり、領域内配線３１からの外部磁界によって磁化方向が変化し、二値データを記録することができる。本実施形態では、第１磁性層４１は後述する磁気ヨーク５の一部（ビームヨーク５ｂ）によって構成されている。第１磁性層４１の材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。

また、第２磁性層４３では、反強磁性層４４によって磁化方向が固定されている。すなわち、反強磁性層４４と第２磁性層４３との接合面における交換結合によって、第２磁性層４３の磁化方向が安定化されている。第２磁性層４３の磁化容易軸方向は、第１磁性層４１の磁化容易軸方向に沿うように設定される。第２磁性層４３の材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。また、反強磁性層４４の材料としては、ＩｒＭｎ、ＰｔＭｎ、ＦｅＭｎ、ＰｔＰｄＭｎ、ＮｉＯ、またはこれらのうち任意の組み合わせの材料を用いることができる。

非磁性絶縁層４２は、非磁性且つ絶縁性の材料からなる層である。第１磁性層４１と第２磁性層４３との間に非磁性絶縁層４２が介在することにより、第１磁性層４１と第２磁性層４３との間には、トンネル磁気抵抗効果（ＴＭＲ）が生じる。すなわち、第１磁性層４１と第２磁性層４３との間には、第１磁性層４１の磁化方向と第２磁性層４３の磁化方向との相対関係（平行または反平行）に応じた電気抵抗が生じる。非磁性絶縁層４２の材料としては、例えばＡｌ、Ｚｎ、Ｍｇといった金属の酸化物または窒化物が好適である。

なお、第２磁性層４３の磁化方向を安定化させる層として、反強磁性層４４に代えて、非磁性金属層またはシンセティックＡＦ（反強磁性）層を介して第３磁性層を設けても良い。この第３磁性層が第２磁性層４３と反強磁性結合を形成することにより、第２磁性層４３の磁化方向をさらに安定化させることができる。また、第２磁性層４３から第１磁性層４１への静磁界の影響を防止できるので、第１磁性層４１の磁化反転を容易にすることができる。このような第３磁性層の材料としては特に制限はないが、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を単独で、或いは複合させて用いることが好ましい。また、第２磁性層４３と第３磁性層との間に設けられる非磁性金属層の材料としては、Ｒｕ、Ｒｈ、Ｉｒ、Ｃｕ、Ａｇなどが好適である。なお、非磁性金属層の厚さは、第２磁性層４３と第３磁性層との間に強い反強磁性結合を得るために２ｎｍ以下であることが好ましい。

再び図２〜図４を参照すると、領域内配線３１は導電性の金属からなり、記憶領域３の列方向に延びている。領域内配線３１の一端は、垂直配線１６ａを介して電極１７ａに電気的に接続されている（図２参照）。また、領域内配線３１の他端は、図示しない配線によってビット配線１４（図３、図４参照）に電気的に接続されている。領域内配線３１の配線部分３１ａは、ＴＭＲ素子４の第１磁性層４１に沿って延びている。そして、領域内配線３１に書き込み電流が流れることにより、配線部分３１ａからＴＭＲ素子４の第１磁性層４１へ外部磁界が提供される。なお、ＴＭＲ素子４の第１磁性層４１の磁化容易軸方向は、領域内配線３１の長手方向と交差する方向（すなわち、書き込み電流の方向と交差する方向）に沿うように設定される。

ＴＭＲ素子４の第１磁性層４１は、読み出し配線３５上に設けられている。読み出し配線３５は導電性の金属からなり、記憶領域３の列方向に延びている。読み出し配線３５の一端は、第１磁性層４１に電気的に接続されている。読み出し配線３５の他端は、配線層７内部の配線（後述）を介してワード配線１９（図２参照）に電気的に接続されている。また、ＴＭＲ素子４の反強磁性層４４は、領域内配線３１の配線部分３１ａと電気的に接続されている。この構成により、読み出し電流を領域内配線３１からＴＭＲ素子４へ（或いは読み出し配線３５からＴＭＲ素子４へ）好適に流すことができる。

磁気ヨーク５は、領域内配線３１の周囲を覆い、書き込み電流によって発生する磁界を効率よくＴＭＲ素子４へ提供するための強磁性部材である。ここで、図６は、磁気ヨーク５の拡大断面図である。なお、図６は、記憶領域３の行方向に沿った断面である。図６を参照すると、磁気ヨーク５は、第１のビームヨーク５ｂ、一対のピラーヨーク５ｃ、及び第２のビームヨーク５ｄを含んで構成されている。このうち、第１のビームヨーク５ｂは、ＴＭＲ素子４の第１磁性層４１を兼ねるように読み出し配線３５と非磁性絶縁層４２との間に配置されている。そして、第１のビームヨーク５ｂの一端は一対のピラーヨーク５ｃの一方と繋がっており、第１のビームヨーク５ｂの他端は一対のピラーヨーク５ｃの他方と繋がっている。また、第２のビームヨーク５ｄは、領域内配線３１におけるＴＭＲ素子４とは反対側の面に沿って設けられている。一対のピラーヨーク５ｃは、領域内配線３１の側面に沿って設けられており、第１のビームヨーク５ｂの両端と第２のビームヨーク５ｄの両端とを繋いでいる。以上の構成によって、第１のビームヨーク５ｂ、一対のピラーヨーク５ｃ、及び第２のビームヨーク５ｄは、領域内配線３１の延在方向の一部（ＴＭＲ素子４上の配線部分３１ａ）において領域内配線３１の外周を完全に（連続して）囲んでいる。また、ＴＭＲ素子４の第１磁性層４１は、磁気ヨーク５の一部（第１のビームヨーク５ｂ）によって構成されることとなる。

磁気ヨーク５を構成する材料としては、例えばＮｉ、Ｆｅ、Ｃｏのうち少なくとも一つの元素を含む金属が好適である。また、磁気ヨーク５は、その磁化容易軸方向がＴＭＲ素子４の第１磁性層４１の磁化容易軸方向に沿うように形成されることが好ましい。

なお、絶縁領域２４の材料としては、半導体層６の絶縁領域２２と同様に、ＳｉＯ_２といった絶縁性材料を用いることができる。

次に、配線層７について説明する。配線層７は、絶縁領域２３と、ビット配線１３及び１４と、ワード配線１５及び１９と、複数の垂直配線及び水平配線とを有する。なお、配線層７においては、各配線以外の領域は、すべて絶縁領域２３によって占められている。絶縁領域２３の材料としては、半導体層６の絶縁領域２２と同様に、ＳｉＯ_２といった絶縁性材料を用いることができる。また、垂直配線の材料としては例えばＷを、水平配線の材料としては例えばＡｌを、それぞれ用いることができる。

図２〜図４を参照すると、磁性材料層８の領域内配線３１の一端が接続された電極１７ａは、垂直配線１６ｂ〜１６ｄ及び水平配線１８ａ、１８ｂに電気的に接続されており、垂直配線１６ｄは読み書き兼用トランジスタ３２のドレイン領域３２ａとオーミック接合されている。また、水平配線１８ｃは垂直配線１６ｅに電気的に接続されており、垂直配線１６ｅは読み書き兼用トランジスタ３２のソース領域３２ｃとオーミック接合されている。水平配線１８ｃは、垂直配線１６ｈを介してビット配線１３に電気的に接続されている。磁性材料層８の読み出し配線３５は、配線層７の垂直配線１６ｆ、１６ｇ、及び水平配線１８ｄに電気的に接続されており、垂直配線１６ｇはワード配線１９に電気的に接続されている。なお、ビット配線１４は、領域内配線３１における電極１７ａが設けられた側とは反対側の端部に、図示しない配線によって電気的に接続されている。

ゲート電極３２ｂは、記憶領域３の行方向に延びるワード配線１５の一部によって構成されている。このような構成によって、ワード配線１５は、読み書き兼用トランジスタ３２の制御端子（ゲート電極３２ｂ）に電気的に接続されている。

ここで、図７及び図８を参照して、本実施形態の記憶領域３におけるＴＭＲ素子４周辺の動作について説明する。図７（ａ）に示すように、領域内配線３１に負の書き込み電流Ｉ_ｗ１が流れると、領域内配線３１の配線部分３１ａの周囲には該配線部分３１ａの周方向に磁界Φ_１が発生する。磁界Φ_１は、配線部分３１ａの周囲に設けられた磁気ヨーク５の内部を周回する閉じた経路を形成する。

配線部分３１ａの周囲に磁界Φ_１が生じると、磁気ヨーク５の磁界閉じ込め作用によってＴＭＲ素子４の第１磁性層４１（第１のビームヨーク５ｂ）に磁界Φ_１（外部磁界）が効率よく提供される。この磁界Φ_１によって、第１磁性層４１の磁化方向Ａは磁界Φ_１と同じ周方向を向く。ここで、第２磁性層４３の磁化方向Ｂが、反強磁性層４４との交換結合によって予め磁界Φ_１と同じ周方向を向いている場合には、第１磁性層４１の磁化方向Ａと第２磁性層４３の磁化方向Ｂとが互いに同じ向き、すなわち平行状態となる。こうして、ＴＭＲ素子４に二値データの一方（例えば０）が書き込まれる。

ＴＭＲ素子４に書き込まれた二値データを読み出す際には、図７（ｂ）に示すように、配線部分３１ａと読み出し配線３５との間に読み出し電流Ｉ_ｒを流し、その電流値の変化または配線部分３１ａと読み出し配線３５との間の電位差の変化を検出する。これにより、ＴＭＲ素子４が二値データのうちいずれを記録しているか（すなわち、第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと平行か反平行か）が判別できる。例えば、第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと平行である場合、非磁性絶縁層４２におけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４１と第２磁性層４３との間の抵抗値が比較的小さくなる。従って、例えば読み出し電流Ｉ_ｒを一定とした場合には配線部分３１ａと読み出し配線３５との間の電位差が比較的小さくなることから、ＴＭＲ素子４に二値データとして０が書き込まれていることがわかる。

また、図８（ａ）に示すように、領域内配線３１に正の書き込み電流Ｉ_ｗ２が流れると、領域内配線３１の配線部分３１ａの周囲には磁界Φ_１とは逆回りの磁界Φ_２が発生する。磁界Φ_２は、磁気ヨーク５の内部を周回する閉じた経路を形成する。

配線部分３１ａの周囲に磁界Φ_２が生じると、磁気ヨーク５の磁界閉じ込め作用によってＴＭＲ素子４の第１磁性層４１（第１のビームヨーク５ｂ）に磁界Φ_２（外部磁界）が効率よく提供される。この磁界Φ_２によって、第１磁性層４１の磁化方向Ａは磁界Φ_２と同じ周方向を向く。ここで、第２磁性層４３の磁化方向Ｂが磁界Φ_２とは逆の周方向を向いている場合には、第１磁性層４１の磁化方向Ａと第２磁性層４３の磁化方向Ｂとが互いに逆向き、すなわち反平行状態となる。こうして、ＴＭＲ素子４に二値データの他方（例えば１）が書き込まれる。

第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと反平行である場合、非磁性絶縁層４２におけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４１と第２磁性層４３との間の抵抗値が比較的大きくなる。従って、例えば図８（ｂ）に示すように配線部分３１ａと読み出し配線３５との間に一定の読み出し電流Ｉ_ｒを流すと、配線部分３１ａと読み出し配線３５との間の電位差が比較的大きくなる。このことから、ＴＭＲ素子４に二値データとして１が書き込まれていることがわかる。

以上に説明した、本実施形態による磁気メモリ１が有する効果について説明する。本実施形態による磁気メモリ１では、１つのスイッチ手段（読み書き兼用トランジスタ３２）によって書き込み電流Ｉ_ｗ１、Ｉ_ｗ２及び読み出し電流Ｉ_ｒを制御している。書き込み電流や読み出し電流を制御するためのトランジスタは、図２〜４に示したとおり、記憶領域の大きさを規定する程のスペースが必要となる。従って、１つの記憶領域につき２つのトランジスタが必要な従来の磁気メモリや、或いは各列毎及び各行毎に読み出し用トランジスタが必要なクロスポイント型の磁気メモリでは、記憶部が大型化してしまい、好ましくなかった。これに対し、本実施形態による磁気メモリ１では、書き込み電流Ｉ_ｗ１、Ｉ_ｗ２及び読み出し電流Ｉ_ｒの双方を制御できる読み書き兼用トランジスタ３２を設けることによって、各記憶領域３に１つのトランジスタを設けるだけで済み、記憶領域３のスペースをより小さくすることができる。従って、磁気メモリ１（記憶部２）の小型化が可能となる。

また、本実施形態による磁気メモリ１では、各記憶領域３毎に領域内配線３１が設けられ、各記憶領域３に設けられた読み書き兼用トランジスタ３２によって領域内配線３１を流れる書き込み電流Ｉ_ｗ１、Ｉ_ｗ２を制御できるので、ＴＭＲ素子４の半選択状態を無くし、書き込み対象ではない記憶領域３への誤書き込みを防ぐことができる。

また、本実施形態による磁気メモリ１では、前述したように、書き込み対象の記憶領域３を含む列に対応するビット配線１３とビット配線１４との間に書き込み電流Ｉ_ｗ１、Ｉ_ｗ２を供給し、且つ、当該記憶領域３を含む行に対応するワード配線１５に対し、読み書き兼用トランジスタ３２を導通状態に制御するための制御電圧を印加することにより、当該記憶領域３の領域内配線３１に書き込み電流Ｉ_ｗ１、Ｉ_ｗ２を好適に流すことができる。また、読み出し対象の記憶領域３を含む列に対応するビット配線１３と当該記憶領域３を含む行に対応するワード配線１９との間に読み出し電流Ｉ_ｒを供給し、且つ、当該記憶領域３を含む行に対応するワード配線１５に対し、読み書き兼用トランジスタ３２を導通状態に制御するための制御電圧を印加することにより、当該記憶領域３のＴＭＲ素子４に読み出し電流を好適に流すことができる。

また、本実施形態のように、磁気メモリ１は、ワード配線１５及び１９に電気的に接続されておりＴＭＲ素子４へ読み出し電流Ｉ_ｒを供給する読み出し電流供給手段（ビット選択回路１１及びワード選択回路１２）を備えることが好ましい。これにより、読み出し対象である記憶領域３のＴＭＲ素子４へ読み出し電流Ｉ_ｒを好適に供給できる。

また、本実施形態のように、磁気メモリ１は、ビット配線１３及び１４に電気的に接続されており領域内配線３１へ書き込み電流Ｉ_ｗ１、Ｉ_ｗ２を供給する書き込み電流供給手段（ビット選択回路１１）を備えることが好ましい。これにより、書き込み対象である記憶領域３の領域内配線３１へ書き込み電流Ｉ_ｗ１、Ｉ_ｗ２を好適に供給できる。

また、本実施形態のように、複数の記憶領域３のそれぞれは、領域内配線３１の配線部分３１ａを連続して囲むように設けられた磁気ヨーク５を有することが好ましい。そして、ＴＭＲ素子４の第１磁性層４１は、磁気ヨーク５の一部（第１のビームヨーク５ｂ）によって構成されていることが好ましい。このように、第１磁性層４１に沿った配線部分３１ａが磁気ヨーク５に囲まれることによって、第１磁性層４１から逸れた方向へ放出される磁界を低減できる。また、配線部分３１ａを囲む磁気ヨーク５の一部（第１のビームヨーク５ｂ）によって第１磁性層４１が構成されるので、外部磁界Φ_１、Φ_２を第１磁性層４１へ効率よく提供できる。このように、本実施形態の構成によれば、書き込み電流Ｉ_ｗ１、Ｉ_ｗ２による外部磁界Φ_１、Φ_２をＴＭＲ素子４の第１磁性層４１へ効率よく提供できるので、第１磁性層４１の磁化方向Ａを小さな書き込み電流Ｉ_ｗ１、Ｉ_ｗ２でもって反転させることができる。

また、各記憶領域３がこのような磁気ヨーク５を有することによって、第１磁性層４１の磁化方向Ａを小さな書き込み電流Ｉ_ｗ１、Ｉ_ｗ２でもって反転できるので、書き込み電流Ｉ_ｗ１、Ｉ_ｗ２の導通を制御する読み書き兼用トランジスタ３２を小さくできる。従って、各記憶領域３の大きさを更に小さくできるので、磁気メモリ１（記憶部２）を更に小型化できる。

ここで、本実施形態による磁気メモリ１の製造方法のうち、磁性材料層８の製造方法について図９〜図１６を参照しながら説明する。

図９（ａ）は、磁気メモリ１の製造工程の一部を示す平面図であり、図９（ｂ）は、図９（ａ）に示すIII−III線に沿った側面断面図である。まず、図９（ａ）及び図９（ｂ）に示すように、配線層７上に読み出し配線３５を形成する。このとき、読み出し配線３５の一端が配線層７の垂直配線１６ｆと接するように読み出し配線３５を形成する。なお、図中に示された垂直配線１６ｉは、配線層７においてビット配線１４（図３及び図４参照）に電気的に接続された垂直配線である。

続いて、ＴＭＲ素子４を形成する。図１０（ａ）は、磁気メモリ１の製造工程の一部を示す平面図であり、図１０（ｂ）は、図１０（ａ）に示すIV−IV線に沿った側面断面図である。図１０（ａ）及び図１０（ｂ）に示すように、まず、高真空（ＵＨＶ）ＤＣスパッタ装置により、Ｔａ層下地層、ＮｉＦｅ層、及びＣｏＦｅ層からなる層６１を成膜する。この層６１は、第１のビームヨーク（第１磁性層）となる層である。次に、層６１上にＡｌ層を成膜し、酸素プラズマによりＡｌ層の酸化を行い、非磁性絶縁層となるトンネル絶縁層６２を形成する。そして、トンネル絶縁層６２上に、第２磁性層となるＣｏＦｅ層６３、反強磁性層となるＩｒＭｎ層６４、及びＴａ保護層（不図示）を順次成膜する。

図１１（ａ）は、磁気メモリ１の製造工程の一部を示す平面図であり、図１１（ｂ）は、図１１（ａ）に示すＶ−Ｖ線に沿った側面断面図である。続いて、第１のビームヨークの平面形状を有する第１のレジストマスクをＴａ保護層上に形成した後、層６１、トンネル絶縁層６２、ＣｏＦｅ層６３、及びＩｒＭｎ層６４をイオンミリングにより成形し、第１のビームヨーク５ｂ（第１磁性層４１）を形成する。そして、ＴＭＲ素子の平面形状を有する第２のレジストマスクを第１のビームヨーク５ｂの略中心部分の上に形成した後、トンネル絶縁層６２、ＣｏＦｅ層６３、及びＩｒＭｎ層６４をイオンミリングにより成形し、非磁性絶縁層４２、第２磁性層４３、及び反強磁性層４４を含むＴＭＲ素子４を形成する。ＴＭＲ素子４を形成した後、ＣＶＤ装置を用いて、例えばＳｉ（ＯＣ_２Ｈ_５）_４により、ＴＭＲ素子４上を除く全域にＳｉＯ_２絶縁層２４ａを形成する。この後、第２のレジストマスクを除去する。

続いて、領域内配線３１を形成する。図１２（ａ）は、磁気メモリ１の製造工程の一部を示す平面図であり、図１２（ｂ）は、図１２（ａ）に示すVI−VI線に沿った側面断面図である。まず、領域内配線３１の平面形状に応じた開口を有する第３のレジストマスクをＳｉＯ_２絶縁層２４ａ上に形成する。このとき、第３のレジストマスクの開口が、垂直配線１６ｂ、ＴＭＲ素子４、及び垂直配線１６ｉにわたって連続するように第３のレジストマスクを形成する。そして、スパッタによりＴｉ層、Ｃｕ層を順次成膜した後、第３のレジストマスクを除去する。こうして、領域内配線３１がＴＭＲ素子４上に形成される。また、この領域内配線３１は、その一端が垂直配線１６ｂに、他端が垂直配線１６ｉに、それぞれ接続される。

続いて、図１３に示すように、領域内配線３１を覆うＳｉＯ_２絶縁層２４ｂを形成する。すなわち、領域内配線３１の上面及び側面、並びに既に形成したＳｉＯ_２絶縁層２４ａ上を覆うようにＳｉＯ_２絶縁層２４ｂを形成する。このとき、ＣＶＤ装置を用いて、例えばＳｉ（ＯＣ_２Ｈ_５）_４によりＳｉＯ_２絶縁層２４ｂを形成するとよい。

続いて、図１４に示すように、ＳｉＯ_２絶縁層２４ａ及び２４ｂのうち不要な部分を除去し、第１のビームヨーク５ｂの両端を露出させる。まず、領域内配線３１上に形成されたＳｉＯ_２絶縁層２４ｂの上に、図示しない第４のレジストマスクを形成する。そして、ＳｉＯ_２絶縁層２４ａ及び２４ｂのうち第４のレジストマスクで覆われていない部分（すなわち、領域内配線３１の周囲を除く部分）を、反応性イオンエッチング装置により例えばＣ_４Ｆ_８ガスを用いて除去する。

続いて、磁気ヨーク５のうち残りのピラーヨーク５ｃ及び第２のビームヨーク５ｄを形成する。図１５（ａ）は、磁気メモリ１の製造工程の一部を示す平面図であり、図１５（ｂ）は、図１５（ａ）に示すVII−VII線に沿った側面断面図である。まず、磁気ヨーク５の平面形状に応じた開口を有する図示しない第５のレジストマスクを形成する。このとき、第５のレジストマスクの開口を、ＳｉＯ_２絶縁層２４ｂ及び第１のビームヨーク５ｂが露出するように形成する。そして、スパッタによりＮｉＦｅ層を形成する。このとき、ＮｉＦｅ層がＳｉＯ_２絶縁層２４ｂを完全に覆うようにＮｉＦｅ層を形成する。そして、第５のレジストマスクを除去する。こうして、第１のビームヨーク５ｂ、一対のピラーヨーク５ｃ、及び第２のビームヨーク５ｄを有し、領域内配線３１を囲む磁気ヨーク５が形成される。

最後に、第５のレジストマスクを除去し、図１６に示すように、ＳｉＯ_２絶縁層２４ａと同じ材料からなるＳｉＯ_２絶縁層２４ｃを、磁気ヨーク５上を含む配線層７上の全面にわたってＣＶＤ法により形成する。こうして、ＳｉＯ_２絶縁層２４ａ〜２４ｃからなる絶縁領域２４が形成され、磁性材料層８が完成する。

（変形例）
ここで、本実施形態による磁気メモリ１の変形例について説明する。図１７及び図１８は、それぞれ本変形例に係る磁気ヨーク５１及び５２の形状を示す断面図である。上記実施形態の磁気ヨーク５に代えて本変形例に係る磁気ヨーク５１または５２を設けることによって、上記実施形態の磁気メモリ１と同等の効果を得ることができる。

まず、図１７を参照すると、磁気ヨーク５１は、所定の長さの空隙を介して対向する少なくとも一対の開放端部を有する略環状体からなり、領域内配線３１の一配線部分３１ａの外周を囲むように配設されている。具体的には、本変形例の磁気ヨーク５１は、一対の対向ヨーク５１ｂと、一対のピラーヨーク５１ｃと、ビームヨーク５１ｄとによって構成されている。このうち、一対の対向ヨーク５１ｂは、一対の開放端部として一対の端面５１ａを有する。この一対の端面５１ａは、ＴＭＲ素子４ａの第１磁性層４５の磁化容易軸方向に沿って、所定の長さの空隙を介して互いに対向している。

本変形例のＴＭＲ素子４ａは、上記実施形態のＴＭＲ素子４とは異なり、第１磁性層４５が磁気ヨーク５１の一部を兼ねてはおらず、他の層（非磁性絶縁層４６、第２磁性層４７、及び反強磁性層４８）と同様の平面形状に形成されている。そして、ＴＭＲ素子４ａは、第１磁性層４５が領域内配線３１の配線部分３１ａと電気的に接続され、反強磁性層４８が読み出し配線３５と電気的に接続されるように、上記実施形態のＴＭＲ素子４とは上下逆に形成されている。

また、ＴＭＲ素子４ａ及び磁気ヨーク５１は、ＴＭＲ素子４ａの一対の側面４ｂがそれぞれ磁気ヨーク５１の一対の端面５１ａに対向するように、且つ第１磁性層４５の磁化容易軸方向が一対の端面５１ａの並ぶ方向に沿うように、それぞれ配置される。また、磁気ヨーク５１のビームヨーク５１ｄは、領域内配線３１におけるＴＭＲ素子４ａとは反対側の面に沿って設けられている。一対のピラーヨーク５１ｃは、領域内配線３１の側面に沿って設けられており、一対の対向ヨーク５１ｂそれぞれにおける端面５１ａとは異なる側の一端と、ビームヨーク５１ｄの両端とを繋いでいる。

以上の構成によって、対向ヨーク５１ｂ、ピラーヨーク５１ｃ、及びビームヨーク５１ｄは、領域内配線３１のうちＴＭＲ素子４ａに沿った一部分（配線部分３１ａ）の外周を囲んでいる。

このように、磁気ヨーク５１は、ＴＭＲ素子４ａの一対の側面４ｂのそれぞれに対向する一対の端面５１ａを有するような形状でもよい。これにより、書き込み電流により生じる磁気ヨーク５１内部の磁界が、領域内配線３１の配線部分３１ａの外周方向に閉じた経路を構成できる。そして、一対の端面５１ａの間に配置されたＴＭＲ素子４ａの第１磁性層４５へ効率よく外部磁界を提供することができる。

なお、本変形例において、磁気ヨーク５１における周方向と直交する断面の面積は、一対の端面５１ａにおいて最も小さいことが好ましい。これにより、磁気ヨーク５１内部の磁界を、ＴＭＲ素子４ａの第１磁性層４５へ更に効率よく与えることができる。

次に、図１８を参照すると、本変形例による磁気ヨーク５２は、一対の対向ヨーク５２ｂ、一対のピラーヨーク５２ｃ、及びビームヨーク５２ｄを含んで構成されている。このうち、一対のピラーヨーク５２ｃ及びビームヨーク５２ｄの構成及び形状は、既述した磁気ヨーク５１の一対のピラーヨーク５１ｃ及びビームヨーク５１ｄの構成及び形状（図１７参照）と同様である。一対の対向ヨーク５２ｂは、その端面５２ａがＴＭＲ素子４ａの側面４ｂのうち第１磁性層４５の側面と接している。磁気ヨーク５２はこのような形状であってもよく、書き込み電流によって磁気ヨーク５２内部に生成される磁界を第１磁性層４５へ更に効率よく提供することができる。なお、この変形例において、磁気ヨーク５２が導電性を有する場合には、第１磁性層４５と第２磁性層４７との間に流れる読み出し電流を非磁性絶縁層４６を介して好適に流すために、磁気ヨーク５２の一対の端面５２ａは非磁性絶縁層４６には接していないことが好ましく、第２磁性層４７には接していてはならない。

本発明による磁気メモリは、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では磁気抵抗効果素子としてＴＭＲ素子を用いているが、巨大磁気抵抗（ＧＭＲ：Giant magneto-Resistive）効果を利用したＧＭＲ素子を用いてもよい。ＧＭＲ効果とは、非磁性層を挟んだ２つの強磁性層の磁化方向のなす角度により、積層方向と直交する方向における強磁性層の抵抗値が変化する現象である。すなわち、ＧＭＲ素子においては、２つの強磁性層の磁化方向が互いに平行である場合に強磁性層の抵抗値が最小となり、２つの強磁性層の磁化方向が互いに反平行である場合に強磁性層の抵抗値が最大となる。なお、ＴＭＲ素子やＧＭＲ素子には、２つの強磁性層の保磁力の差を利用して書き込み／読み出しを行う疑似スピンバルブ型と、一方の強磁性層の磁化方向を反強磁性層との交換結合により固定するスピンバルブ型とがある。また、ＧＭＲ素子におけるデータ読み出しは、積層方向と直交する方向における強磁性層の抵抗値の変化を検出することにより行われる。また、ＧＭＲ素子におけるデータ書き込みは、書き込み電流により生じる磁界によって一方の強磁性層の磁化方向を反転させることにより行われる。

また、上記実施形態では、書き込み電流及び読み出し電流を制御するためのスイッチ手段としてトランジスタ（読み書き兼用トランジスタ）を用いているが、このスイッチ手段としては、必要に応じて電流を遮断／導通させる機能を有する様々な手段を適用することができる。

また、上記実施形態では、領域内配線の配線部分と磁気抵抗効果素子の一端とが接続されることにより、スイッチ手段と磁気抵抗効果素子とが互いに電気的に接続されている。スイッチ手段と磁気抵抗効果素子とは、これ以外にも、例えば領域内配線とは別の配線によって互いに接続されていてもよい。

実施形態による磁気メモリの全体構成を示す概念図である。 記憶部を行方向に沿って切断したときの断面構成を示す拡大断面図である。 記憶部を図２におけるＩ−Ｉ線で切断したときの拡大断面図である。 記憶部を図２におけるII−II線で切断したときの拡大断面図である。 ＴＭＲ素子の拡大断面図である。 磁気ヨークの拡大断面図である。 記憶領域におけるＴＭＲ素子周辺の動作を示す図である。 記憶領域におけるＴＭＲ素子周辺の動作を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 ＴＭＲ素子及びその周辺構造の製造過程を示す図である。 変形例に係る磁気ヨークの形状を示す図である。 変形例に係る磁気ヨークの形状を示す図である。

符号の説明

１…磁気メモリ、２…記憶部、３…記憶領域、４…ＴＭＲ素子、５…磁気ヨーク、５ｂ…第１のビームヨーク、５ｃ…ピラーヨーク、５ｄ…第２のビームヨーク、６…半導体層、７…配線層、８…磁性材料層、１１…ビット選択回路、１２…ワード選択回路、１３…ビット配線、１４…ビット配線、１５…ワード配線、１６ａ〜１６ｉ…垂直配線、１７ａ…電極、１８ａ〜１８ｄ…水平配線、１９…ワード配線、２１…半導体基板、２２，２３，２４…絶縁領域、３１…領域内配線、３１ａ…配線部分、３２…読み書き兼用トランジスタ、３２ａ…ドレイン領域、３２ｂ…ゲート電極、３２ｃ…ソース領域、３５…読み出し配線、４１…第１磁性層、４２…非磁性絶縁層、４３…第２磁性層、４４…反強磁性層。

Claims (7)

1. 複数の記憶領域を備え、前記複数の記憶領域のそれぞれは、
   外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子と、
   前記感磁層に沿って延びる配線部分を有し、前記配線部分を流れる書き込み電流によって前記感磁層に前記外部磁界を提供する領域内配線と、
   前記領域内配線の一端及び前記磁気抵抗効果素子の一端に電気的に接続されており、前記領域内配線における前記書き込み電流の導通、及び前記磁気抵抗効果素子への読み出し電流の導通を制御するスイッチ手段と
   を有することを特徴とする、磁気メモリ。
2. 前記領域内配線が、前記配線部分において前記磁気抵抗効果素子の前記一端と電気的に接続されており、前記読み出し電流を前記スイッチ手段から前記磁気抵抗効果素子へ流すことを特徴とする、請求項１に記載の磁気メモリ。
3. 前記複数の記憶領域が、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列されており、
   前記複数の記憶領域の各列に対応して設けられ、対応する列の前記記憶領域それぞれにおいて、前記スイッチ手段を介して前記領域内配線の前記一端及び前記磁気抵抗効果素子の前記一端に電気的に接続された第１の配線と、
   前記複数の記憶領域の各列に対応して設けられ、対応する列の前記記憶領域それぞれにおいて、前記領域内配線の他端に電気的に接続された第２の配線と、
   前記複数の記憶領域の各行に対応して設けられ、対応する行の前記記憶領域それぞれにおいて、前記スイッチ手段の制御端子に接続された第３の配線と、
   前記複数の記憶領域の各行に対応して設けられ、対応する行の前記記憶領域それぞれにおいて、前記磁気抵抗効果素子の他端と電気的に接続された第４の配線と
   をさらに備えることを特徴とする、請求項１または２に記載の磁気メモリ。
4. 前記第１及び第４の配線に電気的に接続されており、前記磁気抵抗効果素子へ前記読み出し電流を供給する読み出し電流供給手段をさらに備えることを特徴とする、請求項３に記載の磁気メモリ。
5. 前記第１及び第２の配線に電気的に接続されており、前記領域内配線へ前記書き込み電流を供給する書き込み電流供給手段をさらに備えることを特徴とする、請求項３または４に記載の磁気メモリ。
6. 前記複数の記憶領域のそれぞれは、前記領域内配線の前記配線部分を連続して囲むように設けられた磁気ヨークを更に有し、
   前記磁気抵抗効果素子の前記感磁層は、前記磁気ヨークの一部によって構成されていることを特徴とする、請求項１〜５のいずれか一項に記載の磁気メモリ。
7. 前記複数の記憶領域のそれぞれは、所定の長さの空隙を介して対向する少なくとも一対の開放端部を含み前記領域内配線の前記配線部分を囲むように設けられた磁気ヨークを更に有し、
   前記磁気抵抗効果素子は、該磁気抵抗効果素子の一対の側面が前記磁気ヨークの前記一対の開放端部とそれぞれ対向または接するように配置されていることを特徴とする、請求項１〜５のいずれか一項に記載の磁気メモリ。

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