KR101164995B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 비트라인 스페이서 형성방법에 관한 것으로, 본 발명의 반도체 장치의 제조방법은 기판상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 상기 게이트 구조물과 중첩되지 않는 공간에 배치되는 비트라인 구조물을 형성하는 단계; 상기 비트라인 구조물 주변의 상기 절연막을 식각하여 스페이서용 트렌치를 형성하는 단계; 상기 스페이서용 트렌치에 스페이서용 물질을 매립하면서, 상기 비트라인 구조물의 측벽에 스페이서를 형성하는 단계; 상기 비트라인 구조물을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막 및 상기 비트라인 구조물의 일부를 식각하여, 상기 비트라인 구조물의 도전층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하며, 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 비트라인 구조물 측벽의 하부에서 부터 상부로 연장되어 형성된 스페이서가 콘택홀 오정렬시 식각정지막의 역활을 함으로써, 콘택홀이 오정렬되어 형성되더라도 게이트 구조물의 도전층이 오픈되지 않는 장점이 있다. 이로써, 종래에 문제가 되었던 브릿지 불량을 방지할 수 있으며, 나아가 반도체 장치 제조 수율을 개선할 수 있는 장점이 있다.

Description

반도체 장치의 제조방법 {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 반도체 장치의 비트라인 스페이서 형성방법에 관한 것이다.

반도체 장치의 집적도가 증가함에 따라, 포토-리소그래피(photo-lithography) 공정과 식각 공정의 마진이 감소하여 감광막 패턴 또는 식각마스크의 오정렬(misalign) 문제가 발생하고 있다.

특히, 주변(peri)회로 영역의 금속배선용 콘택홀 형성을 위한 식각 공정시, 콘택홀용 마스크의 오픈 부가 비트라인 구조물 사이로 정확하게 정렬하지 못하여, 비트라인 구조물 주변의 하부구조물을 더 식각하여 하부구조물의 도전물질과 콘택홀에 매립되는 금속콘택이 쇼트되는 브리지(bridge) 불량이 발생한다.

이하, 도면을 참조하여 종래기술의 문제점을 설명한다.

도 1a 및 도 1b는 종래기술의 반도체 장치의 제조방법을 설명하기 위한 도면으로서, 특히, 콘택홀 형성시 오정렬 문제를 설명하기 위한 도면이다. 도 1a는 정상적인 정렬로 콘택홀이 형성된 모습을 도시하였고, 도 1b는 오정렬시 브리지 불량이 발생한 모습을 도시하였다.

도 1a를 참조하면, 기판(11) 상에 게이트 구조물(G)을 형성한다. 게이트 구조물(G)은 도전층(12,13) 및 하드마스크막(14)의 적층구조이다. 도전층(12,13)은 폴리실리콘막(12) 및 금속막(13)의 적층구조이며, 하드마스크막(14)은 질화막으로 형성된다.

이어서, 게이트 구조물(G)을 덮는 절연막(15)을 형성하여 게이트 구조물(G)을 절연시킨다. 절연막(15)은 산화막으로 형성된다.

이어서, 절연막(15) 상에 비트라인 구조물을 형성한다. 비트라인 구조물은 비트라인 도전막(16) 및 비트라인 하드마스크막(17)의 적층구조이다.

이어서, 비트라인 구조물의 측벽에 비트라인 구조물을 보호하기 위하여 스페이서(18)를 형성한다.

이어서, 상기 비트라인 구조물을 덮는 층간절연막(19)을 형성하고, 층간절연막(19)을 관통하여 비트라인 도전막(16)과 연결되는 콘택(101)을 형성한다. 이 콘택(101)은 상부 메탈라인(미도시)과 비트라인 도전막(16)을 전기적으로 연결시키기 위한 것이다. 콘택(101) 형성방법을 보다 구체적으로 설명하면, 층간절연막(19) 상에 콘택(101)이 형성될 영역에 대응하는 개구부를 갖는 콘택 마스크(미도시)를 형성하고, 콘택 마스크(미도시)를 식각마스크로 층간절연막(19) 및 비트라인 하드마스크막(17)을 식각하여, 비트라인 도전막(16)을 노출시키는 콘택홀(C1)을 형성한다.

도 1b를 참조하면, 콘택홀(C2)은 비트라인 도전막(16) 사이에 정렬되어 형성되지 못하고 오정렬되어 형성되는 경우가 발생한다. 이때, 콘택홀(C2)은 비트라인 구조물 주변 구조물을 관통하게 되는데, 예를 들어, 동 도면에 도시한 바와 같이 비트라인 스페이서(18) 및 절연막(15)을 일부 관통하여 형성될 수 있다.

이때, 오정렬되어 형성된 콘택홀(C2)는 게이트 구조물의 도전층(12,13)을 노출시키며, 이 경우, 콘택홀에 도전물질을 매립하여 비트라인 콘택(102)를 형성하는 경우, 비트라인 콘택(102)는 게이트 구조물의 도전층(12,13)인 폴리실리콘막(12) 및 금속막(13)과 브릿지 불량(103)이 발생하는 문제점이 발생한다.

본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 제안된 것으로 상부 금속배선과 비트라인의 연결을 위한 콘택홀이 오정렬되어 형성되어도 브리지 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.

전술한 바와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 제조방법은 기판상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 상기 게이트 구조물과 중첩되지 않는 공간에 배치되는 비트라인 구조물을 형성하는 단계; 상기 비트라인 구조물 주변의 상기 절연막을 식각하여 스페이서용 트렌치를 형성하는 단계; 상기 스페이서용 트렌치에 스페이서용 물질을 매립하면서, 상기 비트라인 구조물의 측벽에 스페이서를 형성하는 단계; 상기 비트라인 구조물을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막 및 상기 비트라인 구조물의 일부를 식각하여, 상기 비트라인 구조물의 도전층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 비트라인 구조물 측벽의 하부에서부터 상부로 연장되어 형성된 스페이서가 콘택홀 오정렬시 식각정지막의 역할을 함으로써, 콘택홀이 오정렬되어 형성되더라도 게이트 구조물의 도전층이 오픈되지 않는 장점이 있다. 이로써, 종래에 문제가 되었던 브릿지 불량을 방지할 수 있으며, 나아가 반도체 장치 제조 수율을 개선할 수 있는 장점이 있다.

도 1a 및 도 1b는 종래기술의 반도체 장치의 제조방법을 설명하기 위한 도면
도 2a 내지 도 2i는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면

이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 2a 내지 도 2i는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면으로서, 특히, 본 발명의 일 실시 예에 따른 비트라인 스페이서 형성방법을 설명하기 위한 도면이다.

도 2a를 참조하면, 기판(21) 상에 게이트 전극용 도전물질 및 게이트 하드마스크막 물질을 적층한 후, 상기 도전물질 및 하드마스크막 물질을 패터닝하여 제1,2도전막(22,23) 및 게이트하드마스크막(24)이 적층된 구조의 게이트 구조물(G)를 형성한다. 여기서, 제1도전막(22)은 폴리실리콘막일 수 있고, 제2도전막(23)은 텅스텐막일 수 있으며, 게이트하드마스크막(24)은 질화막일 수 있다.

도 2b를 참조하면, 게이트 구조물(G)를 덮는 절연막(25)을 형성한다. 절연막(25)은 산화막일 수 있다. 이어서, 절연막(25) 상에 비트라인용 도전물질 및 하드마스크막 물질을 적층한 후, 상기 도전물질 및 하드마스크막 물질을 패터닝하여 비트라인 도전막(26) 및 비트라인 하드마스크막(27)이 적층된 구조의 비트라인 구조물(G)을 형성한다. 여기서, 비트라인 도전막(26)은 텅스텐막일 수 있고, 비트라인 하드마스크막(27)은 질화막일 수 있다.

이때, 비트라인 구조물(B)의 배치는 하부에 형성되는 게이트 구조물(G)과 중첩되지 않는 공간에 배치된다. 즉, 비트라인 구조물(B)의 배치는 게이트 구조물(G)과 수평방향에서 서로 이격되도록 배치된다. 이때, 비트라인 구조물(B)과 게이트 구조물(G)은 서로 중첩되지 않는 이격된 공간을 갖는다.

도 2c를 참조하면, 비트라인 구조물(G)의 측벽에 제1감광형을 갖는 제1감광막패턴(28)을 형성한다. 이때, 제1감광막패턴(28)은 상기 이격된 공간 내에 형성되거나, 상기 이격된 공간에 형성될 수 있다. 즉, 동 도면에 도시된 바와 같이, 비트라인 구조물(G)의 한쪽 측벽의 제1감광막패턴(28)은 상기 이격된 공간 내에 형성되고, 다른 측벽의 제1감광막패턴(28)은 상기 이격된 공간을 모두 덮도록 형성될 수 있다.

도 2d를 참조하면, 제1감광막패턴(28) 사이에 제1감광막패턴(28)과 다른 노광형을 갖는 제2감광막패턴(29)을 매립한 후, 제1감광막패턴(28) 및 제2감광막패턴(29)을 에치백 공정으로 일부 제거한다. 에치백 공정을 수행하는 것은 도 2c에서 도시한 바와 같이 제1감광막패턴(28)이 혼(horn) 형태로 형성된 경우, 매립된 제2감광막패턴(29)에 의하여 제1감광막패턴(28)이 노출되지 않을 수 있기 때문이다. 즉, 제1감광막패턴(28) 및 제2감광막패턴(29)을 에치백(etch back) 공정으로 일부 제거하여 제1감광막패턴(28)을 노출시킨다. 도면에서는 상부가 일부 제거된 제1감광막패턴의 도면부호는 "28A"로 도시하였고, 제2감광막패턴의 도면부호는 "29A"로 도시하였다.

도 2e를 참조하면, 노광 공정을 통하여, 제1감광막패턴(28A) 및 제2감광막패턴(29A)을 노광원에 노출한 후, 현상 공정을 통하여 제1감광막패턴(28A)을 선택적으로 제거한다. 전술하였듯이, 제1감광막패턴(28)과 제2감광막패턴(29)은 서로 다른 노광형을 갖는데,

예를 들어, 제1감광막패턴(28A)이 포지티브(positive) 감광막패턴이고, 제2감광막패턴(29A)은 네거티브(negative) 감광막패턴이 예시될 수 있다. 이 경우, 노광공정으로 포지티브 감광막패턴인 제1감광막패턴(28A)만 노광원에 반응하여, 현상공정으로 제거될 수 있다.

도 2f를 참조하면, 제2감광막패턴(29A) 및 비트라인 구조물(B)을 식각베리어로 절연막(25)을 식각하여 스페이서용 트렌치(202)을 형성한다. 스페이서용 트렌치(202)는 비트라인 스페이서 형성을 위한 스페이서용 물질을 형성시, 스페이서용 트렌치(202) 내부에 스페이서용 물질이 매립되도록 하여, 비트라인 스페이서를 비트라인 구조물(B)의 측벽에서 부터 스페이서용 트렌치(202)의 저면까지 연장하기 위하여 형성한다. 이때, 스페이서용 트렌치(202)는 게이트 구조물(G)의 한쪽 측벽을 노출시킬 수 있다.

이어서, 제2감광막패턴(29A)를 제거한다.

도 2g를 참조하면, 스페이서용 트렌치(202) 및 비트라인 구조물(B)을 포함하는 구조물 전면의 단차를 따라 스페이서용 물질(30)을 형성한다. 이때, 스페이서용 트렌치(202) 내부에는 스페이서용 물질(30)이 매립되면서, 비트라인 구조물(B)의 측벽에 비트라인 스페이서용 물질(30)이 형성된다.

스페이서용 물질(30)은 질화막이 예시되는데, 질화막은 후속 공정에서 층간 절연막으로 사용되는 산화막과 식각선택비가 있으므로, 산화막이 식각될때, 식각정지막의 역활을 할 수 있다. 따라서, 후속 공정에서 콘택홀 형성 마스크가 오정렬되어, 콘택홀이 비트라인 구조물(B) 주변을 관통할 경우, 스페이서용 트렌치(202) 내부에 매립된 질화막은 식각정지막으로서, 게이트 구조물(G)의 제1,2도전막(22,23)이 노출되는 것을 방지할 수 있다. 이로써, 종래에 문제가 되었던, 콘택홀에 매립되는 도전 물질과 게이트 구조물(G)의 제1,2도전막(22,23)이 브리지(bridge)되는 불량을 방지할 수 있다.

도 2h를 참조하면, 스페이서용 물질(30)에 스페이서 식각공정을 진행하여, 비트라인 구조물(B)의 측벽 및 스페이서용 트렌치(202) 내부에만 잔존하게 하여, 비트라인 스페이서(30A)을 형성한다. 동 도면에 도시한 바와 같이, 비트라인 스페이서(30A)는 비트라인 구조물(B) 주변에 형성된 스페이서용 트렌치(202) 저면부터, 비트라인 구조물(B) 측벽까지 연장된 구조를 갖는다. 특히, 스페이서용 트렌치(202) 내에 매립된 비트라인 스페이서(30A)는 콘택홀 오정렬 발생시 식각정지막으로서, 게이트 구조물(G)의 제1,2도전막(22,23)을 노출시키는 것을 방지한다.

도 2i를 참조하면, 비트라인 스페이서(30A)가 형성된 비트라인 구조물(B)을 덮는 층간절연막(31)을 형성한다. 이때, 층간절연막(31)은 산화막일 수 있다. 이어서, 콘택홀마스크(미도시)를 식각베리어로 층간절연막(31)을 식각하여 비트라인 구조물(G)의 도전층(23,24)을 상부의 금속배선(미도시)과 연결시키기 위한 콘택홀을 형성한다.

콘택홀마스크(미도시)의 개구부는 비트라인 구조물(B) 사이를 관통하도록 형성되어야 하나, 전술한 바와 같이 정렬 마진의 부족으로 오정렬이 발생할 수 있다.

본 발명의 일 실시 예에 따른 반도체 장치의 제조방법에 의하면, 오정렬이 발생하여도, 스페이서용 트렌치(202)에 식각정지막 역활을 하는 비트라인 스페이서(30A)가 매립되어 게이트 구조물(G)의 제1,2도전막(22,23)의 노출을 방지할 수 있다.

즉, 종래의 기술에는 비트라인 스페이서(30A)는 비트라인 구조물(B)의 측벽에만 형성되었으나, 본 발명의 일 실시 예에 따른 비트라인 스페이서(30A)는 오정렬이 예상되는 부분까지 연장되어 형성되므로, 콘택홀이 오정렬되어 형성되는 경우, 식각정지막의 역활을 할 수 있다.

따라서, 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법에 의하면, 오정렬이 발생하여도 콘택홀에 도전물질이 매립되어 형성되는 비트라인 콘택(32)과 게이트 구조물(G)의 제1,2도전막(22,23)이 브릿지되는 불량을 방지할 수 있다.

본 발명의 기술 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

21 : 기판 22 : 제1도전막
23 : 제2도전막 24 : 게이트 하드마스크막
25 : 절연막 26 : 비트라인 도전막
27 : 비트라인 하드마스크막 28 : 제1감광막패턴
29 : 제2감광막패턴 30 : 스페이서용 물질
30A : 스페이서 31 : 층간절연막
32 : 비트라인 콘택

Claims (10)

1. 기판상에 게이트 구조물을 형성하는 단계;
   상기 게이트 구조물을 덮는 절연막을 형성하는 단계;
   상기 절연막 상에 상기 게이트 구조물과 중첩되지 않는 비트라인 구조물을 형성하는 단계;
   상기 비트라인 구조물 측벽에 희생 스페이서를 형성하고, 상기 희생 스페이서 사이의 공간을 매립하는 마스크 패턴을 형성하는 단계;
   상기 희생 스페이서를 제거하는 단계;
   상기 마스크 패턴 및 상기 비트라인 구조물을 식각 베리어로 상기 절연막을 식각하여 트렌치를 형성하는 단계;
   상기 트렌치가 형성된 결과물의 전면 상에 스페이서용 물질을 형성하고 전면 식각을 수행함으로써, 상기 비트라인 구조물 측벽에 형성되면서 상기 트렌치를 매립하는 스페이서를 형성하는 단계;
   상기 비트라인 구조물을 덮는 층간절연막을 형성하는 단계; 및
   상기 층간절연막 및 상기 비트라인 구조물의 일부를 식각하여, 상기 비트라인 구조물의 도전층을 노출시키는 콘택홀을 형성하는 단계를 포함하는
   반도체 장치의 제조방법.
   
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 트렌치의 저면은, 상기 게이트 구조물의 상면보다 아래에 위치하는
   반도체 장치의 제조방법.
   
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 절연막 및 층간절연막은 산화막이고,
   상기 스페이서용 물질은 질화막인
   반도체 장치의 제조방법.
   
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 희생 스페이서는, 제1 감광막으로 이루어지고,
   상기 마스크 패턴은, 상기 제1 감광막과 노광형이 상이한 제2 감광막으로 이루어지는
   반도체 장치의 제조방법.
   
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제4항에 있어서,
   상기 희생 스페이서를 제거하는 단계는,
   상기 제1감광막 및 상기 제2감광막을 노광하는 단계; 및
   노광된 상기 제1감광막 및 상기 제2감광막을 현상하여 상기 제1감광막만을 제거하는 단계를 포함하는
   반도체 장치의 제조방법.
   
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제5항에 있어서,
   상기 제1감광막은 포지티브(positive) 감광막이고, 상기 제2감광막은 네거티브(negative) 감광막인
   반도체 장치의 제조방법.
   
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 비트라인 구조물은 도전층 및 하드마스크막의 적층구조인
   반도체 장치의 제조방법.
   
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 게이트 구조물은 도전층 및 하드마스크막의 적층구조인
   반도체 장치의 제조방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 트렌치를 형성하는 단계는,
   상기 게이트 구조물의 한쪽 측벽의 적어도 일부를 노출시키는
   반도체 장치의 제조방법.
   
10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.

    제1항에 있어서,
    상기 희생 스페이서의 폭은 상기 스페이서의 폭보다 큰
    반도체 장치의 제조 방법.

Images