CN103515199B - 用于孔图案化的掩模图案和制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法，所述方法包括以下步骤：在包括第一区和第二区的衬底之上形成刻蚀目标层；在刻蚀目标层之上形成硬掩模层；在硬掩模层之上形成第一刻蚀掩模，其中，所述第一刻蚀掩模包括多个线图案和形成在所述多个线图案之上的牺牲间隔件层；在第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括网型图案和覆盖第二区的阻挡图案；去除牺牲间隔件层；通过利用第二刻蚀掩模和第一刻蚀掩模刻蚀硬掩模层，来形成具有多个孔的硬掩模层图案；以及通过利用硬掩模层图案刻蚀所述刻蚀目标层，在第一区中形成多个孔图案。

Description

用于孔图案化的掩模图案和制造半导体器件的方法
相关申请的交叉引用
本申请要求2012年6月15日提交的申请号为10-2012-0064472的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种用于孔图案化的掩模图案以及利用所述掩模图案制造半导体器件的方法。
背景技术
在DRAM制造工艺中，由于利用30nm或30nm以下的参数的孔图案化工艺低于扫描器的分辨率，所以可以通过沿彼此交叉的方向分别执行间隔件图案化技术（spacerpatterning technology，SPT）工艺两次来限定孔。孔图案化工艺可以包括用于限定接触孔或形成储存节点的孔的工艺。孔图案化工艺在单元矩阵区内执行。
间隔件图案化工艺可以是正SPT（PSPT）工艺或负SPT（NSPT）工艺。正SPT（PSPT）工艺是一种使用间隔件图案作为刻蚀掩模的工艺。负SPT（NSPT）工艺是如下的一种工艺：在间隔件图案之间填充刻蚀掩模物质，去除间隔件图案以及使用刻蚀掩模物质作为刻蚀掩模。
针对孔图案化，可以执行正SPT（PSPT）工艺两次，或可以执行负SPT（NSPT）工艺两次。
在执行正SPT（PSPT）工艺两次的情况下，由于外围区被完全开放，所以可以使用覆盖外围区的外围邻近掩模（periphery-close mask，PCM）。然而，因为覆盖（overlay，O/L）余量不充分，所以在单元矩阵区的边缘区中会出现不好的图案化。相反地，在执行负SPT（NSPT）工艺两次的情况下，尽管不需要PCM，但是因为形成在外围区中的刻蚀掩模的结构复杂，所以图案化困难。
由于正SPT（PSPT）工艺具有外围区完全开放的结构，所以可以通过采用PCM来防止外围区的刻蚀。然而，由于在PCM与单元矩阵区之间的覆盖可能会不充分，可能会以不期望的方式部分地限定出或限定出孔。这里，即使限定出了孔，也可能会形成不好形状的孔。这些孔可能在随后的工艺中不开放或导致不好的图案。
发明内容
本发明的实施例涉及一种掩模图案以及利用所述掩模图案制造半导体器件的方法，所述掩模图案可以在不采用覆盖外围区的掩模（PCM）的情况下，防止单元矩阵边缘区的不好的图案化。
根据本发明的一个实施例，一种制造半导体器件的方法可以包括以下步骤：在包括第一区和第二区的衬底之上形成刻蚀目标层；在刻蚀目标层之上形成硬掩模层；在硬掩模层之上形成第一刻蚀掩模，其中，所述第一刻蚀掩模包括多个线图案和形成在线图案之上的牺牲间隔件层；在第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括网型图案和覆盖第二区的阻挡图案；去除牺牲间隔件层；通过利用第二刻蚀掩模和第一刻蚀掩模刻蚀硬掩模层，来形成具有多个孔的硬掩模层图案；以及通过利用硬掩模层图案作为刻蚀掩模来刻蚀所述刻蚀目标层，在第一区中形成多个孔图案。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：在包括第一区和第二区的衬底之上形成刻蚀目标层；在刻蚀目标层之上形成硬掩模层；在硬掩模层之上形成第一刻蚀掩模，所述第一刻蚀掩模包括与多个第二线图案交替设置的多个第一线图案；在第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括多个第三线图案和阻挡图案，所述多个第三线图案沿与第一线图案和第二线图案交叉的方向延伸，所述阻挡图案覆盖第二区；通过利用第二刻蚀掩模和第一刻蚀掩模刻蚀硬掩模层，来形成具有多个孔的硬掩模层图案；以及通过利用硬掩模层图案作为刻蚀掩模来刻蚀所述刻蚀目标层，在第一区中形成多个孔图案。
根据本发明的另一个实施例，一种适用于单元阵列区中的孔图案化的掩模图案包括：多个上层线图案，所述多个上层线图案沿与下层线图案交叉的方向延伸，其中，所述多个上层线图案在垂直方向上位于比所述多个下层线图案高的层；以及阻挡图案，所述阻挡图案覆盖所述单元矩阵区的边缘区。
附图说明
图1A至图1K是示出根据本发明的第一实施例的制造半导体器件的方法的平面图。
图2A至图2K是分别沿着图1A至图1K的线A-A’截取的截面图。
图3A至图3K是分别沿着图1A至图1K的线B-B’截取的截面图。
图4A至图4L是示出根据本发明的第二实施例的制造半导体器件的方法的平面图。
图5A至图5L是分别沿着图4A至图4L的线A-A’截取的截面图。
图6A至图6L是分别沿着图4A至图4L的线B-B’截取的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
在本发明的实施例中，既执行负间隔件图案技术（negative spacer patterntechnology，NSPT）工艺也执行正SPT（positive spacer pattern technology，PSPT）工艺两种，使得改变布局来防止在单元矩阵区中的弱的孔图案化，同时不使用覆盖外围区的外围邻近掩模（PCM）。
图1A至图1K是示出根据本发明的第一实施例的制造半导体器件的方法的平面图。图2A至图2K是分别沿着图1A至图1K的线A-A’截取的截面图。图3A至图3K是分别沿着图1A至图1K的线B-B’截取的截面图。
参见图1A、2A和3A，在衬底11上形成刻蚀目标层12（图2A）。衬底11可以包括第一区①、第二区②、第三区③以及其第四区④。第一区①是要随后限定出多个孔的区域。第三区③和第四区④是不限定出孔的区域。第二区②是第一区①与第三区③之间的边界区，并且是第一区①的边缘区。第一区①可以包括单元矩阵区，而第三区③和第四区④可以包括外围区。第二区②可以包括单元矩阵边缘区。在下文中，在第一实施例中，第一区①将被称作为“单元矩阵区”，第三区③将被称作为“第一外围区”，第二区②将被称作为“单元矩阵边缘区”，以及第四区④将被称作为“第二外围区”。
刻蚀目标层12可以包括多种物质。例如，刻蚀目标层12可以包括氧化物层、氮化物层、硅层或金属层。在下文中，在第一实施例中，刻蚀目标层12可以包括氧化物层。刻蚀目标层12可以包括用于在其中限定出接触孔或限定出形成储存节点的孔的物质。在刻蚀目标层12上形成硬掩模层13。硬掩模层13用作在刻蚀所述刻蚀目标层12时的刻蚀掩模。因此，硬掩模层13和刻蚀目标层12可以分别由具有不同的刻蚀选择性的物质形成。硬掩模层13可以包括单层结构或至少两层的多层结构。例如，可以将硬掩模层13形成为选自多晶硅层、氧化物层以及氮化物层的单层，或形成为层叠这些层的多层。在第一实施例中，当刻蚀目标层12包括氧化物层时，可以通过层叠多晶硅层、氧化物层和氮化物层来形成硬掩模层13。以这种方式，由于通过层叠具有不同刻蚀选择性的物质来形成具有多层结构的硬掩模层13，所以可以防止这些层被同时刻蚀。此外，通过利用具有多层结构的硬掩模层13，在将刻蚀目标层12图案化时，获得具有高的高宽比的刻蚀。
在硬掩模层13上形成多个第一线图案14A。第一线图案14A可以沿第一方向延伸。可以在单元矩阵区①中形成第一线图案14A。除了第一线图案14A以外，可以在第一外围区③和第二外围区④中形成外围区阻挡图案14B。第一线图案14A可以与外围区阻挡图案14B耦接。也就是说，可以同时形成第一线图案14A和外围区阻挡图案14B。可以用恒定的间距来形成多个第一线图案14A。第一线图案14A和外围区阻挡图案14B可以包括含碳层。根据一个实例，含碳层可以包括经由旋涂涂覆（spin-on coating）形成的碳层。以这种方式经由旋涂涂覆形成的碳层被称作为“旋涂碳（spin-on carbon，SOC）”。
第一线图案14A和外围区阻挡图案14B可以用作刻蚀硬掩模层13的掩模。第一线图案14A和外围区阻挡图案14B可以利用不同于含碳层的物质形成，其中所述物质相对于硬掩模层13具有刻蚀选择性。
为了形成第一线图案14A和外围区阻挡图案14B，可以使用第一氧氮化硅层图案15A和15B作为刻蚀掩模。代替第一氧氮化硅层图案15A和15B，可以利用相对于含碳层具有刻蚀选择性的物质。
可以利用第一光致抗蚀剂图案16A和16B来将第一氧氮化硅层图案15A和15B图案化。尽管未示出，可以在第一氧氮化硅层图案15A和15B上额外地形成抗反射层。抗反射层用来防止在形成第一光致抗蚀剂图案16A和16B时曝光特性因漫反射而变差。抗反射层可以包括BARC（bottom anti-reflective coating，底部抗反射涂覆）。在第一氧氮化硅层图案15A和15B可以执行防止漫反射的功能的情况下，可以省略抗反射层。
形成在单元矩阵区①中的多个第一光致抗蚀剂图案16A可以是具有预定间距的线图案。当形成第一光致抗蚀剂图案16A时，考虑到随后工艺中的刻蚀修整目标，将第一光致抗蚀剂图案16A图案化到1/4节距或图案化到2/4节距。此外，在第一外围区③和第二外围区④中形成的第一光致抗蚀剂图案16B是与外围区阻挡图案14B相对应的图案。
利用第一光致抗蚀剂图案16A和16B作为刻蚀掩模，经由刻蚀工艺来形成第一线图案14A和外围区阻挡图案14B。在形成第一线图案14A和外围区阻挡图案14B时，会消耗并去除全部的第一光致抗蚀剂图案16A和16B。尽管消耗了第一光致抗蚀剂图案16A和16B，但是第一氧氮化硅层图案15A和15B可以用作刻蚀掩模。
通过以这种方式利用第一光致抗蚀剂图案16A和16B执行刻蚀工艺，形成了被转移具有第一光致抗蚀剂图案16A和16B的形状的第一线图案14A和外围区阻挡图案14B。因而，第一线图案14A成为线图案，并且可以将第一线图案14A图案化到1/4节距。
用作刻蚀硬掩模层13的掩模图案的第一线图案14A和外围区阻挡图案14B，可以形成在第一层。在层表示表面层的情况下，第一线图案14A形成在第一表面层。随后的第三线图案形成在第二层。第一层与第二层之间具有高度差。第二层比第一层高。第一层可以是下层，而第二层可以是上层。第一线图案14A是下层线图案。
参见图1B、2B以及3B，去除第一光致抗蚀剂图案16A和16B。在去除第一光致抗蚀剂图案16A和16B之后，可以去除第一氧氮化硅层图案15A和15B。
然后，在包括第一线图案14A和外围区阻挡图案14B的整个表面上形成牺牲间隔件层17。将牺牲间隔件层17的厚度设定为1/4节距。牺牲间隔件层17可以由与第一线图案14A和外围区阻挡图案14B具有刻蚀选择性差异的物质形成。可以利用电介质层形成牺牲间隔件层17。例如，可以将牺牲间隔件层17形成为诸如超低温氧化物（ultra-low temperatureoxide，ULTO）的氧化物层。当假设节距具有与1P、2P、3P以及4P（1P=2P=3P=4P）的总和相对应的宽度时，1P可以由第一线图案14A来限定，而2P和3P可以由牺牲间隔件层17来限定。因此，在形成牺牲间隔件层17之后，限定出具有与3P相同的宽度的间隙18。第一线图案14A的线宽度和牺牲间隔件层17的厚度可以彼此相同。
通过形成牺牲间隔件层17，来形成第一刻蚀掩模。换言之，第一刻蚀掩模包括多个第一线图案14A和覆盖所述多个第一线图案14A的牺牲间隔件层17。
以上描述的一系列工艺是负SPT（NSPT）工艺。如随后将要描述的，在随后的刻蚀工艺中去除牺牲间隔件层17，并且第一线图案14A用作刻蚀掩模。
参见图1C、2C以及3C，在牺牲间隔件层17上形成平坦化层19。平坦化层19可以在填充限定在牺牲间隔件层17的部分之间的间隙18的同时而形成。可以经由旋涂涂覆来形成平坦化层19。平坦化层19可以包括含碳层。例如，平坦化层19可以包括经由旋涂涂覆形成的旋涂碳（SOC）。可以将平坦化层19形成为能填充限定在第一线图案14A之间的牺牲间隔件层17中的间隙18的厚度。通过经由旋涂涂覆来形成平坦化层19，可以填充第一线图案14A之间的间隙而没有空隙。此外，平坦化层19可以用作刻蚀硬掩模层13和牺牲间隔件层17的掩模图案。代替含碳层19，平坦化层19可以利用相对于硬掩模层13和牺牲间隔件层17具有刻蚀选择性的物质。平坦化层19可以由与第一线图案14A相同或不同的物质形成。例如，平坦化层19和第一线图案14A可以包括含碳层。可替选地，平坦化层19可以包括多晶硅层，而第一线图案14A可以包括含碳层。
参见图1D、2D以及3D，在平坦化层19上形成第二氧氮化硅层20之后，在第二氧氮化硅层20上形成第二光致抗蚀剂图案21。第二光致抗蚀剂图案21是沿与第一光致抗蚀剂图案16A交叉的方向延伸的线图案。考虑在随后工艺中的刻蚀修整目标，可以将第二光致抗蚀剂图案21图案化到1/4节距，或可以将其图案化到2/4节距。第二氧氮化硅层20可以用作刻蚀平坦化层19的掩模。代替第二氧氮化硅层20，可以利用相对于平坦化层19具有刻蚀选择性的物质。尽管未示出，可以在第二氧氮化硅层20上额外地形成抗反射层。抗反射层用来防止在形成第二光致抗蚀剂图案21时曝光特性因漫反射而变差。抗反射层可以包括BARC（底部抗反射涂覆）。在第二氧氮化硅层20可以执行防止漫反射的功能的情况下，可以省略抗反射层。
第二光致抗蚀剂图案21是在随后形成间隔件之后被去除的牺牲物质。因此，第二光致抗蚀剂图案21可以被称作为“牺牲线图案”。第二光致抗蚀剂图案21可以包括多个线，其中，每个线的一个端部可以与线的另一个端部耦接。耦接的端部可以位于第二外围区④中。第二光致抗蚀剂图案21的线具有相同的线宽，并且可以用第一间距形成在第一单元矩阵区①中。例如，形成在单元矩阵区①中的线可以具有与3/4节距相对应的第一间距S1。形成在单元矩阵边缘区②中的线可以用与2/4节距相对应的第二间距S2来形成。第二间距S2可以比第一间距S1窄。可以将第二间距S2设定成等于或小于2/4节距的尺寸。具有这种间距，位于第二间距S2之下的部分与单元矩阵边缘区②相对应，并且随后在第二间距S2中间隙填充间隔件层。当在单元矩阵边缘区②中间隙填充间隔件层时，可以在随后的刻蚀工艺中保护底层牺牲间隔件层17。
参见图1E、2E以及3E，在包括第二光致抗蚀剂图案21的整个表面上形成间隔件层22。当形成间隔件层22时，在单元矩阵区①中形成间隔件层22，以这种方式限定出在第二光致抗蚀剂图案21的侧壁之间的间隙，并且在单元矩阵边缘区②中形成间隔件层22，以这种方式填充第二光致抗蚀剂图案21的第二间距。将间隔件层22的厚度设定成1/4节距。间隔件层22可以由相对于第二光致抗蚀剂图案21具有刻蚀选择性差异的物质形成。可以利用电介质层来形成间隔件层22。例如，间隔件层22可以被形成为诸如超低温氧化物（ULTO）的氧化物层。当假设节距具有与1P、2P、3P以及4P（1P=2P=3P=4P）的总和相对应的宽度时，1P可以由第二光致抗蚀剂图案21来限定，而2P和3P可以由间隔件层22来限定。因此，在形成间隔件层22之后，限定出具有与3P相同宽度的间隙。
参见图1F、2F以及3F，通过回蚀间隔件层22，在各个第二光致抗蚀剂图案21的两个侧壁上形成间隔件图案22A。间隔件图案22A具有线形。多个间隔件图案22A沿着与第一线图案14A交叉的方向布置。每个间隔件图案22A可以具有通过耦接两个线而形成的形状。当形成间隔件图案22A时，形成阻挡单元矩阵边缘区②的阻挡线22B。阻挡线22B由填充在第二光致抗蚀剂图案21的第二间距中的间隔件层22形成。
参见图1G、2G以及3G，去除第二光致抗蚀剂图案21。因而，在多个间隔件图案22A之间暴露出第二氧氮化硅层20。
当如上所述形成间隔件图案22A和阻挡线22B时，间隔件图案22A被设置在第一线图案14A之上，在所述间隔件图案22A与所述第一线图案14A之间插入有平坦化层19。在单元矩阵区①中形成间隔件图案22A。在单元矩阵边缘区②中形成阻挡线22B。
间隔件图案22A是在随后的刻蚀工艺中用作刻蚀掩模的物质。这称为正SPT（PSPT）工艺。
参见图1H、2H以及3H，利用间隔件图案22A和阻挡线22B作为刻蚀掩模来刻蚀底层物质。首先，利用间隔件图案22A和阻挡线22B作为刻蚀掩模，来刻蚀第二氧氮化硅层20和平坦化层19。当刻蚀平坦化层19时，刻蚀停止在牺牲间隔件层17处。因此，可以在第一线图案14A之间形成第二线图案19A，可以形成被转移具有间隔件图案22A的形状的第三线图案19B。第二线图案19A可以形成在第一线图案14A之间，并且平行于第一线图案14A延伸。第二线图案19A和第三线图案19B以交叉的图案彼此耦接，并且因此可以获得网型图案结构。由于利用阻挡线22B来刻蚀平坦化层19，所以形成阻挡图案19C（图1J）。阻挡图案19C覆盖单元矩阵边缘区②。分别在第三线图案19B和阻挡图案19C上形成第二氧氮化硅层图案20A和20B。
第一线图案14A和第三线图案19B沿彼此交叉的方向延伸。第三线图案19B也沿与第二线图案19A交叉的方向延伸。牺牲间隔件层17暴露在第一线图案14A与第二线图案19A之间。
通过如上所述刻蚀平坦化层19，来形成第二刻蚀掩模。第二刻蚀掩模包括网型图案和阻挡图案19C。网型图案具有经由第二线图案19A和第三线图案19B的耦接而形成的结构。在单元矩阵区①中形成网型图案。
参见图1I、2I以及3I，刻蚀牺牲间隔件层17的暴露部分。因而，在第一线图案14A与第二线图案19A之间去除牺牲间隔件层17。牺牲间隔件图案17A可以保留在第二线图案19A之下。可以利用第三线图案19B作为刻蚀掩模来去除牺牲间隔件层17。此外，可以利用第一线图案14A和第二线图案19A作为刻蚀掩模。当刻蚀牺牲间隔件层17时，作为氧化物层的全部间隔件图案22A和阻挡线22B可以被消耗而不被保留。可以暴露出在第一线图案14A上的第一氧氮化硅层图案15A和15B。尽管消耗了间隔件图案22A和阻挡线22B，但是第一至第三线图案14A、19A以及19B可以用作刻蚀掩模。通过选择性地刻蚀牺牲间隔件层17，由包括第一线图案14A、第二线图案19A以及第三线图案19B的网型结构来限定出开口23。开口23可以具有孔形。
如根据上述一系列工艺来去除牺牲间隔件层17，完成用于刻蚀底层硬掩模层13的掩模图案。掩模图案包括多个下层线图案和多个上层线图案。下层线图案包括第一线图案14A和第二线图案19A。上层线图案包括第三线图案19B。可以交替地设置第一线图案14A和第二线图案19A。第三线图案19B以交叉的图案与第二线图案19A耦接，并且沿着与第一线图案14A交叉的方向在第二线图案19A之上延伸。第一线图案14A与第二线图案19A之间的间距可以与第二线图案19B之间的间距相同。第二线图案19A和第三线图案19B可以沿着垂直方向形成，并且可以形成网型图案。牺牲间隔件图案17A可以保留在第二线图案19A之下。牺牲间隔件层图案17B也可以保留在阻挡图案19C之下。牺牲间隔件层图案17B在随后的刻蚀工艺中阻挡单元矩阵边缘区②。
因此，在第一实施例中，可以通过顺序应用NSPT工艺和PSPT工艺来形成用于刻蚀硬掩模层13的掩模图案。另外，不需要单独采用覆盖外围区的外围邻近掩模（PCM）。即，以自对准方式来形成用于覆盖单元矩阵边缘区②的阻挡图案19C。
参见图1J、2J以及3J，利用第一线图案14A、第二线图案19A、第三线图案19B以及阻挡图案19C作为刻蚀掩模来刻蚀硬掩模层13。因而，形成具有多个孔24的硬掩模层图案13A。限定在硬掩模层图案13A中的孔24可以具有矩阵布置。由于存在阻挡图案19C，所以孔24规则地布置但不限定在单元矩阵边缘区②中。当刻蚀硬掩模层13时，在单元矩阵区①中可以消耗并去除第二氧氮化硅层图案20A和20B以及第一氧氮化硅层图案15A和15B。第一氧氮化硅层图案15C可以保留在第一外围区③和第二外围区④中。
参见图1K、2K以及3K，去除全部的第一线图案14A、第二线图案19A、第三线图案19B以及阻挡图案19C。当硬掩模层图案13A具有多层结构时，可以顺序刻蚀硬掩模层13A的多层。在这种刻蚀工艺期间，可以去除第一氧氮化硅层15C和牺牲间隔件层图案17A和17B。
接着，利用硬掩模层图案13A作为刻蚀掩模来刻蚀所述刻蚀目标层12。因而，在刻蚀目标层图案12A中限定出多个孔图案25。孔图案25被限定在单元矩阵区①，而未被限定在单元矩阵边缘区②以及第一外围区③和第二外围区④中。
图4A至图4L是示出根据本发明的第二实施例的制造半导体器件的方法的平面图。图5A至图5L是分别沿着图4A至图4L的线A-A’截取的截面图。图6A至图6L是分别沿着图4A至图4L的线B-B’截取的截面图。
参见图4A、5A以及6A，在衬底31上形成刻蚀目标层32（图5A）。衬底31可以包括第一区①、第二区②、第三区③以及第四区④。第一区①是要随后限定出多个孔的区域。第三区③和第四区④是不限定出孔的区域。第二区②是第一区①与第三区③之间的边界区，并且是第一区①的边缘区。第一区①可以包括单元矩阵区，而第三区③和第四区④可以包括外围区。第二区②可以包括单元矩阵边缘区。在下文中，在第二实施例中，第一区①将被称作为“单元矩阵区”，第三区③将被称作为“第一外围区”，第二区②将被称作为“单元矩阵边缘区”，以及第四区④将被称作为“第二外围区”。
刻蚀目标层32可以包括多种物质。例如，刻蚀目标层32可以包括氧化物层、氮化物层、硅层或金属层。在下文中，在第二实施例中，刻蚀目标层32可以包括氧化物层。硬掩模层33用作在刻蚀所述刻蚀目标层32时的刻蚀掩模。因此，硬掩模层33和刻蚀目标层32可以由具有不同的刻蚀选择性的物质形成。硬掩模层33可以包括单层结构或至少两层的多层结构。例如，可以将硬掩模层33形成为选自多晶硅层、氧化物层以及氮化物层的单层，或形成为层叠这些层的多层。在第二实施例中，通过层叠硬掩模多晶硅层、硬掩模氧化物层以及硬掩模氮化物层来形成硬掩模层33。以这种方式，当通过分别层叠具有不同的刻蚀选择性的物质来形成具有多层结构的硬掩模层33时，这些层被防止同时刻蚀。此外，通过利用具有多层结构的硬掩模层33，当将刻蚀目标层32图案化时，获得具有高的高宽比的刻蚀。
在硬掩模层33上形成多个第一线图案34A。第一线图案34A沿第一方向延伸。可以在单元矩阵区①中形成第一线图案34A。除了第一线图案34A以外，可以在第一外围区③和第二外围区④中形成外围区阻挡图案34B。第一线图案34A可以与外围区阻挡图案34B耦接。也就是说，可以同时形成第一线图案34A和外围区阻挡图案34B。可以用恒定的间距来形成多个第一线图案34A。第一线图案34A和外围区阻挡图案34B可以包括含碳层。根据一个实例，含碳层可以包括经由旋涂涂覆形成的碳层。以这种方式经由旋涂涂覆形成的碳层被称作为“旋涂碳（SOC）”。
第一线图案34A和外围区阻挡图案34B可以用作刻蚀硬掩模层33的掩模。可以利用不同于含碳层的物质来形成第一线图案34A和外围区阻挡图案34B，其中，所述物质相对于硬掩模层33具有刻蚀选择性。
为了形成第一线图案34A和外围区阻挡图案34B，第一氧氮化硅层图案35A和35B可以用作刻蚀掩模。代替第一氧氮化硅层图案35A和35B，可以利用相对于含碳层具有刻蚀选择性的物质。
可以利用第一光致抗蚀剂图案36A和36B来将第一氧氮化硅层图案35A和35B图案化。尽管未示出，可以在第一氧氮化硅层图案35A和35B上额外地形成抗反射层。抗反射层用来防止在形成第一光致抗蚀剂图案36A和36B时曝光特性因漫反射而变差。抗反射层可以包括BARC（底部抗反射涂覆）。在第一氧氮化硅层图案35A和35B可以执行防止漫反射的功能的情况下，可以省略抗反射层。
形成在单元矩阵区①中的多个第一光致抗蚀剂图案36A可以是具有预定间距的线图案。当形成第一光致抗蚀剂图案36A时，考虑随后工艺中的刻蚀修整目标，可以将第一光致抗蚀剂图案36A图案化到1/4节距或图案化到2/4节距。此外，形成在第一外围区③和第二外围区④中的第一光致抗蚀剂图案36B是与外围区阻挡图案34B相对应的图案。
利用第一光致抗蚀剂图案36A和36B作为刻蚀掩模，经由刻蚀工艺来形成第一线图案34A和外围区阻挡图案34B。在形成第一线图案34A和外围区阻挡图案34B时，可以消耗并去除全部第一光致抗蚀剂图案36A和36B。尽管消耗了第一光致抗蚀剂图案36A和36B，但是第一氧氮化硅层图案35A和35B可以用作刻蚀掩模。
通过以这种方式利用第一光致抗蚀剂图案36A和36B来执行刻蚀工艺，形成被转移具有第一光致抗蚀剂图案36A和36B的形状的第一线图案34A和外围区阻挡图案34B。因而，第一线图案34A成为线图案，并且可以被图案化到1/4节距。
用作刻蚀硬掩模层33的掩模图案的第一线图案34A和外围区阻挡图案34B可以形成在第一层处。在层表示表面层的情况下，第一线图案34A形成在第一表面层处。随后的第三线图案形成在第二层处。第一层与第二层之间具有高度差。第二层比第一层高。第一层可以是下层，而第二层可以是上层。第一线图案34A是下层线图案。
参见图4B、5B以6B，去除第一光致抗蚀剂图案36A和36B。在去除第一光致抗蚀剂图案36A和36B之后，可以去除第一氧氮化硅层图案35A和35B。
然后，在包括第一线图案34A和外围区阻挡图案34B的整个表面上形成牺牲间隔件层37。将牺牲间隔件层37的厚度设定成1/4节距。牺牲间隔件层37可以由与第一线图案34A和外围区阻挡图案34B具有刻蚀选择性差异的物质形成。可以利用电介质层来形成牺牲间隔件层37。例如，牺牲间隔件层37可以被形成为诸如超低温氧化物（ULTO）的氧化物层。当假设节距具有与1P、2P、3P以及4P（1P=2P=3P=4P）的总和相对应的宽度时，1P可以由第一线图案34A来限定，而2P和3P可以由牺牲间隔件层37来限定。因此，在形成牺牲间隔件层37之后，限定出具有与3P相同的宽度的间隙38。第一线图案34A的线宽和牺牲间隔件层37的厚度可以彼此相同。
通过形成牺牲间隔件层37，来形成第一刻蚀掩模。换言之，第一刻蚀掩模包括多个第一线图案34A和覆盖多个第一线图案34A的牺牲间隔件层37。
以上描述的一系列工艺是负SPT（NSPT）工艺。如随后将要描述的，在随后的刻蚀工艺中去除牺牲间隔件层37，并且第一线图案34A用作刻蚀掩模。
参见图4C、5C以及6C，在牺牲间隔件层37上形成第一平坦化层39。第一平坦化层39可以在填充限定在牺牲间隔件层37的部分之间的间隙38的同时而形成。可以经由旋涂涂覆来形成第一平坦化层39。第一平坦化层39可以包括含碳层。例如，第一平坦化层39可以包括经由旋涂涂覆形成的旋涂碳（SOC）。将第一平坦化层39形成到能填充限定在第一线图案34A之间的牺牲间隔件层37中的间隙38的厚度。通过经由旋涂涂覆来形成第一平坦化层39，可以填充第一线图案34A之间的间隙而没有空隙。此外，第一平坦化层39可以用作刻蚀硬掩模层33和牺牲间隔件层37的掩模图案。代替含碳层39，第一平坦化层39可以使用相对于硬掩模层33和牺牲间隔件层37具有刻蚀选择性的物质。第一平坦化层39可以由与第一线图案34A相同或不同的物质形成。例如，第一平坦化层39和第一线图案34A可以包括含碳层。可替选地，第一平坦化层39可以包括多晶硅层，而第一线图案34A可以包括含碳层。
参见图4D、5D以及6D，将第一平坦化层39平坦化。执行平坦化直到暴露出牺牲间隔件层37的表面。因而，形成第二线图案39A。第二线图案39A和第一线图案34A被交替地设置，并且牺牲间隔件层37暴露在第一线图案34A与第二线图案39A之间。第二线图案39A可以仅形成在单元矩阵区①中。
参见图4E、5E以及6E，选择性地去除牺牲间隔件层37的部分。因而，在第一线图案34A与第二线图案39A之间暴露出硬掩模层33。牺牲间隔件层图案37A可以保留在第二线图案39A之下。
如上所述，通过去除牺牲间隔件层37来形成第一刻蚀掩模。第一刻蚀掩模包括多个第一线图案34A和第二线图案39A。
以上工艺是负SPT（NSPT）工艺。第一线图案34A和第二线图案39A起用于随后的刻蚀工艺的刻蚀掩模的作用。
参见图4F、5F以及6F，在包括第一线图案34A和第二线图案39A的整个表面上形成第二平坦化层40。第二平坦化层40可以包括含碳层。例如，第二平坦化层40可以包括经由旋涂涂覆形成的旋涂碳（SOC）。将第二平坦化层40形成到能填充第一线图案34A与第二线图案39A之间的间隙的厚度。通过经由旋涂涂覆形成第二平坦化层40，可以填充第一线图案34A与第二线图案39A之间的间隙而没有空隙。另外，第二平坦化层40可以用作刻蚀硬掩模层33的掩模图案。代替含碳层，第二平坦化层40可以使用相对于硬掩模层33具有刻蚀选择性的物质。第二平坦化层40可以由与第一线图案34A相同或不同的物质形成。
在第二平坦化层40上形成第二氧氮化硅层41之后，在第二氧氮化硅层41上形成第二光致抗蚀剂图案42。第二光致抗蚀剂图案42是沿着与第一光致抗蚀剂图案36A交叉的方向延伸的线图案。考虑在随后工艺中的刻蚀修整目标，可以将第二光致抗蚀剂图案42图案化到1/4节距或可以图案化到2/4节距。第二氧氮化硅层41可以用作刻蚀第二平坦化层40的掩模。代替第二氧氮化硅层41，可以使用相对于第二平坦化层40具有刻蚀选择性的物质。尽管未示出，可以在第二氧氮化硅层41上额外地形成抗反射层。抗反射层用来防止在形成第二光致抗蚀剂图案42时，曝光特性因漫反射而变差。抗反射层可以包括BARC（底部抗反射涂覆）。在第二氧氮化硅层41可以执行防止漫反射的功能的情况下，可以省略抗反射层。
第二光致抗蚀剂图案42是在随后形成间隔件之后被去除的牺牲物质。因此，第二光致抗蚀剂图案42可以被称作为“牺牲线图案”。第二光致抗蚀剂图案42可以包括多个线，其中，每个线的一个端部可以与线的另一个端部耦接。耦接的端部可以位于第二外围区④中。第二光致抗蚀剂图案42的线可以具有相同的线宽，并且可以用第一间距形成在单元矩阵区①中。例如，形成在单元矩阵区①中的线可以具有与3/4节距相对应的第一间距。形成在单元矩阵边缘区②中的线可以用与2/4节距相对应的第二间距来形成。第二间距可以比第一间距窄。将第二间距设定成等于或小于2/4节距的尺寸。具有这样的间距，位于第二间距之下的部分与单元矩阵边缘区②相对应，并且随后将间隔件层间隙填充在第二间距中。由于间隔件层间隙填充在单元矩阵边缘区②中，所以在随后的刻蚀工艺中保护单元矩阵边缘区②。
参见图4G、5G以及6G，在包括第二光致抗蚀剂图案42的整个表面上形成间隔件层43。当形成间隔件层43时，在单元矩阵区①中形成间隔件层43，以这种方式限定出在第二光致抗蚀剂图案42的侧壁之间的间隙，并且在单元矩阵边缘区②中形成间隔件层43，以这种方式填充第二间距。将间隔件层43的厚度设定成1/4节距。间隔件层43可以由与第二光致抗蚀剂图案42具有刻蚀选择性差异的物质形成。间隔件层43可以利用电介质层来形成。例如，间隔件层43可以被形成为诸如超低温氧化物（ULTO）的氧化物层。当假设节距具有与1P、2P、3P以及4P（1P=2P=3P=4P）的总和相对应的宽度时，1P可以由第二光致抗蚀剂图案42来限定，而2P和3P可以由间隔件层43来限定。因此，在形成间隔件层43之后，限定出具有与3P相同宽度的间隙。
参见图4H、5H以及6H，通过回蚀间隔件层43，在第二光致抗蚀剂图案42的两个侧壁上形成间隔件图案43A。间隔件图案43A具有线形。间隔件图案43A沿着与第一线图案34A和第二线图案39A交叉的方向布置。每个间隔件图案43A可以具有通过耦接两个线形成的形状。当形成间隔件图案43A时，形成阻挡单元矩阵边缘区②的阻挡线43B。阻挡线43B由填充在第二光致抗蚀剂图案42的第二间距中的间隔件层43形成。
参见图4I、5I以及6I，去除第二光致抗蚀剂图案42。因而，第二氧氮化硅层41暴露在多个间隔件图案43A之间。
当如上所述形成间隔件图案43A和阻挡线43B时，间隔件图案43A被设置在第一线图案34A和第二线图案39A之上，所述间隔件图案43A与所述第一线图案34A和所述第二线图案39A之间插入有第二平坦化层40。在单元矩阵区①中形成间隔件图案43A。在单元矩阵边缘区②中形成阻挡线43B。
间隔件图案43A是在随后的刻蚀工艺中用作刻蚀掩模的物质。这被称作为正SPT（PSPT）工艺。
参见图4J、5J以及6J，利用间隔件图案43A和阻挡线43B作为刻蚀掩模来刻蚀底层物质。首先，利用间隔件图案43A和阻挡线43B作为刻蚀掩模，来刻蚀第二氧氮化硅层41和第二平坦化层40。因此，可以形成被转移具有间隔件图案43A的形状的第三线图案40A。当利用阻挡线43B来刻蚀第二平坦化层40时，形成阻挡图案40B。阻挡图案40B覆盖单元矩阵边缘区②。第三线图案40A沿着与第一线图案34A和第二线图案39A交叉的方向延伸。第二氧氮化硅层41A可以保留在第三线图案40A和阻挡图案40B上。
通过如上所述刻蚀第二平坦化层40，来形成第二刻蚀掩模。第二刻蚀掩模包括第三线图案40A和阻挡图案40B。通过包括第一线图案34A、第二线图案39A以及第三线图案40A的网型结构来限定开口44。开口44可以具有孔形。
根据上述一系列工艺，完成用于刻蚀底层硬掩模层33的掩模图案。掩模图案包括多个下层线图案和多个上层线图案。下层线图案包括第一线图案34A和第二线图案39A。上层线图案包括第三线图案40A。可以交替地设置第一线图案34A和第二线图案39A。第三线图案40A沿与第一线图案34A和第二线图案39A交叉的方向延伸。第一线图案34A、第二线图案39A以及第三线图案40A可以形成网型图案。在第一线图案34A与第二线图案39A之间的间距可以与第三线图案40A之间的间距相同。
因此，在第二实施例中，可以通过顺序应用NSPT工艺和PSPT工艺来形成用于刻蚀硬掩模层33的掩模图案。另外，不需要单独采用覆盖外围区的外围邻近掩模（periphery-close mask，PCM）。即，可以采用自对准方式来形成用于覆盖单元矩阵边缘区②的阻挡图案40B。
参见图4K、5K以及6K，利用第一线图案34A、第二线图案39A、第三线图案40A以及阻挡图案40B作为刻蚀掩模来刻蚀硬掩模层33。因而，形成具有多个孔45的硬掩模层图案33A。限定在硬掩模层图案33A中的多个孔45可以具有矩阵布置。由于存在阻挡图案40B，所以多个孔45规则地布置，并且不限定在单元矩阵边缘区②中。当刻蚀硬掩模层33时，在单元矩阵区①中可以消耗并去除间隔件图案43A、阻挡线43B、第一氧氮化硅层图案35A和35B以及第二氧氮化硅层图案41A。第一氧氮化硅层图案35C可以保留在第一外围区③和第二外围区④中。
参见图4L、5L以及6L，去除全部的第一线图案34A、第二线图案39A、第三线图案40A以及阻挡图案40B。当硬掩模层图案33A具有多层结构时，可以顺序地刻蚀硬掩模层33的多层。在这种刻蚀工艺期间，可以去除第一氧氮化硅层图案35C和牺牲间隔件层图案37A。
接着，利用硬掩模层图案33A作为刻蚀掩模来刻蚀所述刻蚀目标层32。因而，在刻蚀目标层图案32A中限定出多个孔图案46。孔图案46被限定在单元矩阵区①中，而未被限定在单元矩阵边缘区②以及第一外围区③和第二外围区④中。
如从以上描述显然可知的，在本发明的实施例中，可以通过应用负SPT（NSPT）工艺和正SPT（PSPT）工艺各一次，而不采用覆盖外围区的外围邻近掩模（PCM），来防止单元矩阵边缘区的不好的图案化。因此，获得具有30nm或30nm以下参数的孔图案化，而不会遭受不好的图案化，且因而正确地形成电容器。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (29)

1.一种适用于单元矩阵区中的孔图案化的掩模图案，所述掩模图案包括：
多个下层线图案，所述多个下层线图案被形成在硬掩模层之上；
多个上层线图案，所述多个上层线图案沿着与所述下层线图案交叉的方向延伸，其中，所述多个上层线图案在垂直方向上位于比所述多个下层线图案高的层；以及
阻挡图案，所述阻挡图案覆盖所述单元矩阵区的边缘区。
2.如权利要求1所述的掩模图案，其中，所述下层线图案包括多个第一线图案，所述多个第一线图案与多个第二线图案交替地设置，并且所述上层线图案包括第三线图案，所述第三线图案与所述第二线图案接触，并在所述第一线图案和所述第二线图案之上沿与所述第一线图案交叉的方向延伸。
3.如权利要求2所述的掩模图案，其中，所述第一线图案、所述第二线图案、所述第三线图案以及所述阻挡图案每个都包括含碳层。
4.如权利要求1所述的掩模图案，其中，所述下层线图案包括多个第一线图案，所述多个第一线图案与多个第二线图案交替设置，并且所述上层线图案包括第三线图案，所述第三线图案填充所述第一线图案和所述第二线图案之间的空间，并且在所述第一线图案和所述第二线图案之上沿与所述第一线图案和所述第二线图案交叉的方向延伸。
5.如权利要求4所述的掩模图案，其中，所述第一线图案、所述第三线图案以及所述阻挡图案每个都包括含碳层，并且所述第二线图案包括多晶硅层。
6.如权利要求1所述的掩模图案，其中，所述阻挡图案形成在垂直方向上与所述上层线图案相同的层上。
7.如权利要求1所述的掩模图案，其中，所述阻挡图案具有比所述下层线图案和所述上层线图案大的线宽。
8.如权利要求1所述的掩模图案，其中，所述下层线图案、所述上层线图案以及所述阻挡图案每个都包括含碳层。
9.如权利要求1所述的掩模图案，其中，所述多个下层线图案以第一间距来布置，所述多个上层线图案以第二间距来布置，并且所述第一间距和所述第二间距具有相同的宽度。
10.如权利要求1所述的掩模图案，其中，所述孔包括接触孔或形成储存节点的孔。
11.一种用于制造半导体器件的方法，所述方法包括以下步骤：
在包括第一区和第二区的衬底之上形成刻蚀目标层；
在所述刻蚀目标层之上形成硬掩模层；
在所述硬掩模层之上形成第一刻蚀掩模，其中，所述第一刻蚀掩模包括多个线图案和形成在所述线图案之上的牺牲间隔件层；
在所述第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括网型图案和覆盖所述第二区的阻挡图案；
去除所述牺牲间隔件层；
通过利用所述第二刻蚀掩模和所述第一刻蚀掩模刻蚀所述硬掩模层，来形成具有多个孔的硬掩模层图案；以及
通过利用所述硬掩模层图案作为刻蚀掩模刻蚀所述刻蚀目标层，在所述第一区中形成多个孔图案。
12.如权利要求11所述的方法，其中，形成所述第二刻蚀掩模的步骤包括以下步骤：
在所述第一刻蚀掩模之上形成平坦化层；
沿着与所述线图案交叉的方向，在所述平坦化层之上形成多个牺牲线图案；
在包括所述牺牲线图案的结构的整个表面之上形成间隔件层；
选择性地刻蚀所述间隔件层，并在所述牺牲线图案的侧壁上形成间隔件图案；
去除所述牺牲线图案；以及
通过利用所述间隔件图案作为刻蚀掩模刻蚀所述平坦化层，来形成所述网型图案和所述阻挡图案。
13.如权利要求12所述的方法，
其中，在形成所述多个牺牲线图案的步骤中，形成在所述第一区中的多个牺牲线图案具有第一间距，并且形成在所述第二区中的多个牺牲线图案具有第二间距，以及
其中，所述第二间距比所述第一间距窄。
14.如权利要求13所述的方法，其中，所述间隔件层间隙填充所述第二间距。
15.如权利要求12所述的方法，其中，所述间隔件层包括氧化物层。
16.如权利要求12所述的方法，其中，执行刻蚀所述平坦化层的步骤，直到刻蚀停止在所述牺牲间隔件层的表面。
17.如权利要求11所述的方法，其中，在形成所述第二刻蚀掩模的步骤中，所述网型图案包括多个第一线和多个第二线，所述多个第一线形成在所述线图案之间，所述多个第二线与所述第一线接触并沿与所述线图案交叉的方向延伸。
18.如权利要求11所述的方法，其中，将所述牺牲间隔件层形成为氧化物层。
19.如权利要求11所述的方法，其中，将所述线图案和所述网型图案形成为旋涂碳层。
20.如权利要求11所述的方法，其中，所述第一区包括单元矩阵区，而所述第二区包括单元矩阵区的边缘区。
21.一种制造半导体器件的方法，所述方法包括以下步骤：
在包括第一区和第二区的衬底之上形成刻蚀目标层；
在所述刻蚀目标层之上形成硬掩模层；
在所述硬掩模层之上形成第一刻蚀掩模，所述第一刻蚀掩模包括多个第一线图案，所述多个第一线图案与多个第二线图案交替地设置；
在所述第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括多个第三线图案和阻挡图案，所述多个第三线图案沿与所述第一线图案和所述第二线图案交叉的方向延伸，所述阻挡图案覆盖所述第二区；
通过利用所述第二刻蚀掩模和所述第一刻蚀掩模来刻蚀所述硬掩模层，来形成具有多个孔的硬掩模层图案；以及
通过利用所述硬掩模层图案作为刻蚀掩模刻蚀所述刻蚀目标层，在所述第一区中形成多个孔图案。
22.如权利要求21所述的方法，其中，形成所述第二刻蚀掩模的步骤包括以下步骤：
在所述第一刻蚀掩模之上形成平坦化层；
沿着与所述线图案交叉的方向，在所述平坦化层之上形成多个牺牲线图案；
在包括所述牺牲线图案的结构的整个表面之上形成间隔件层；
选择性地刻蚀所述间隔件层，并在所述牺牲线图案的侧壁上形成间隔件图案；
去除所述牺牲线图案；以及
通过利用所述间隔件图案作为刻蚀掩模刻蚀所述平坦化层，来形成所述第三线图案和所述阻挡图案。
23.如权利要求22所述的方法，
其中，在形成所述多个牺牲线图案的步骤中，形成在所述第一区中的多个牺牲线图案具有第一间距，并且形成在所述第二区中的多个牺牲线图案具有第二间距，以及
其中，所述第二间距比所述第一间距窄。
24.如权利要求23所述的方法，其中，所述间隔件层间隙填充所述第二间距。
25.如权利要求22所述的方法，其中，所述间隔件层包括氧化物层。
26.如权利要求21所述的方法，其中，将所述第一线图案、所述第三线图案以及所述阻挡图案每个都形成为旋涂碳层，并且将所述第二线图案形成为多晶硅层。
27.如权利要求21所述的方法，其中，形成包括多个第一线图案和多个第二线图案的第一刻蚀掩模的步骤包括以下步骤：
在所述硬掩模层之上，利用旋涂碳层来形成所述多个第一线图案；
在所述第一线图案之上形成牺牲间隔件层；
在所述牺牲间隔件层之上间隙填充多晶硅层；
通过回蚀所述多晶硅层来形成所述第二线图案；以及
去除在所述第一线图案与所述第二线图案之间的所述牺牲间隔件层。
28.如权利要求27所述的方法，其中，所述牺牲间隔件层包括氧化物层。
29.如权利要求21所述的方法，其中，所述第一区包括单元矩阵区，而所述第二区包括所述单元矩阵区的边缘区。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102015568B1 (ko) * 2012-08-27 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
US8969207B2 (en) * 2013-03-13 2015-03-03 Globalfoundries Inc. Methods of forming a masking layer for patterning underlying structures
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
KR102280471B1 (ko) 2015-07-20 2021-07-22 삼성전자주식회사 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
KR102421733B1 (ko) 2015-09-08 2022-07-15 삼성전자주식회사 에지 칩을 갖는 반도체 소자 형성 방법 및 관련된 소자
KR102274738B1 (ko) * 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102491694B1 (ko) * 2016-01-11 2023-01-26 삼성전자주식회사 반도체 소자의 제조 방법
KR102471620B1 (ko) * 2016-02-22 2022-11-29 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
US10163632B2 (en) * 2016-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and process for substrate modification
KR102411067B1 (ko) 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US10559492B2 (en) 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
TWI649838B (zh) 2018-04-10 2019-02-01 華邦電子股份有限公司 半導體裝置及其製造方法
CN110364484B (zh) * 2018-04-10 2022-04-19 华邦电子股份有限公司 半导体装置及其制造方法
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
KR20200050138A (ko) * 2018-11-01 2020-05-11 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR20200105247A (ko) * 2019-02-28 2020-09-07 에스케이하이닉스 주식회사 패턴 형성 방법
CN111640665B (zh) * 2019-03-01 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20210041683A (ko) * 2019-10-07 2021-04-16 에스케이하이닉스 주식회사 이중 스페이서를 이용한 패턴 형성 방법
CN114420694A (zh) * 2020-06-19 2022-04-29 福建省晋华集成电路有限公司 半导体存储器
CN114496931B (zh) * 2020-11-13 2024-09-17 长鑫存储技术有限公司 半导体结构及其形成方法
US12082401B2 (en) * 2020-11-13 2024-09-03 Changxin Memory Technologies, Inc. Semiconductor structure and formation method thereof
EP4210095A4 (en) * 2021-11-24 2024-06-12 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND ITS MANUFACTURING METHOD

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208330A (zh) * 2010-03-29 2011-10-05 海力士半导体有限公司 形成精细图案的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
KR20080026832A (ko) 2006-09-21 2008-03-26 삼성전자주식회사 반도체소자의 미세패턴 형성방법
KR100819673B1 (ko) 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR100825801B1 (ko) 2007-02-13 2008-04-29 삼성전자주식회사 반도체 소자의 제조방법
KR100932334B1 (ko) 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
KR100942074B1 (ko) 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR101460697B1 (ko) * 2008-11-28 2014-11-13 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법
JP2010199519A (ja) 2009-02-27 2010-09-09 Elpida Memory Inc パターン形成方法
KR101073075B1 (ko) 2009-03-31 2011-10-12 주식회사 하이닉스반도체 이중 패터닝 공정을 이용한 반도체장치 제조 방법
KR20100134418A (ko) 2009-06-15 2010-12-23 주식회사 하이닉스반도체 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
US8304172B2 (en) 2009-11-12 2012-11-06 Advanced Micro Devices, Inc. Semiconductor device fabrication using a multiple exposure and block mask approach to reduce design rule violations
KR101096163B1 (ko) * 2010-03-10 2011-12-19 주식회사 하이닉스반도체 반도체장치 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208330A (zh) * 2010-03-29 2011-10-05 海力士半导体有限公司 形成精细图案的方法

Also Published As

Publication number Publication date
US8785328B2 (en) 2014-07-22
US20140326408A1 (en) 2014-11-06
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KR20130141230A (ko) 2013-12-26
KR101948222B1 (ko) 2019-02-14
US9425072B2 (en) 2016-08-23
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