CN103843114B - 利用多个关键尺寸的侧壁图像转移 - Google Patents
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Abstract
本发明的实施例提供在具有多个关键尺寸的侧壁图像转移过程中形成半导体器件的方法。所述方法包括在多个芯棒上方形成多级介电层，多级介电层具有覆盖多个芯棒的多个区域，多级介电层的多个区域具有不同的厚度；通过应用定向蚀刻过程将多级介电层的多个区域蚀刻成间隔，间隔紧挨着多个芯棒的侧壁形成并且具有与多级介电层的多个区域的不同的厚度对应的不同的宽度；移除在间隔中间的多个芯棒；并且将间隔的底部图像转移到间隔下面的一个或多个层中。
Description
对相关申请的交叉引用
本申请要求2011年10月6日提交的题为“Sidewall ImageTransfer Process with Multiple Critical Dimensions”的美国专利申请S/N:13/267,198的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及半导体器件制造的领域。具体地，涉及适合于形成半导体器件的多个关键尺寸的改进的侧壁图像转移过程。
背景技术
半导体器件制造包括器件图案化过程的各种步骤。例如，半导体芯片的制造可以从例如多个CAD（计算机辅助设计）产生的器件图案开始，其后继之以努力在基板中复制这些器件图案。复制过程可以涉及曝光技术，和各种减去（蚀刻）和/或添加（沉积）材料过程工序的使用。例如，在光刻过程中，光致抗蚀剂材料层可以首先被施加在基板的顶部，并且然后根据预定器件图案或多个图案选择性地曝光。暴露于光或其它电离辐射（例如，紫外线、电子束、X射线，等等)的光致抗蚀剂部分可以在它们到某些溶液的溶解度方面经历一些变化。光致抗蚀剂然后可以在显影剂溶液中显影，从而移除抗蚀剂层的未被照射的（在负抗蚀剂中）或照射的（在正抗蚀剂中）部分，以产生光致抗蚀剂图案或光掩模。光致抗蚀剂图案或光掩模随后可以被复制或转移到在光致抗蚀剂图案下面的基板。
随着在可用于单个半导体器件的半导体晶片中不动产的连续缩小和收缩，工程师经常面对如何迎接市场对日益提高的器件密度的需求的挑战。对于低于80nm间距的图案化，一个技术是通过叫做侧壁图像转移（SIT），其也称为侧壁间隔图像转移的技术实现两倍的图案密度。在传统的SIT过程中，通常在芯棒光刻显影之后执行诸如介电材料之类的间隔制作材料的垫层沉积并且然后通过定向蚀刻过程用间隔制作材料的垫层制作出间隔。但是，此过程一般仅仅产生具有沿着基板表面测量的相同宽度的一种类型的间隔，导致器件图案的仅仅一个关键尺寸被转移到基板下面。实际上，通常更期望器件的多个关键尺寸。
发明内容
本发明的实施例提供执行产生器件图案的多个关键尺寸的侧壁图像转移的方法。更具体地，该方法包括在多个芯棒上方形成多级介电层，多级介电层具有覆盖多个芯棒的多个区域，多级介电层的多个区域具有不同的厚度；通过施加定向蚀刻过程将多级介电层的多个区域蚀刻成为间隔，所述间隔紧挨着多个芯棒的侧壁形式并且具有与多级介电层的多个区域的不同厚度对应的不同宽度；移除在间隔中间的多个芯棒；以及将间隔的底部图像转移到间隔下面的一个或多个层中。
根据一个实施例，形成多级介电层包括在多个芯棒上方形成基本上共形的介电层；利用掩模覆盖基本上共形的介电层的第一部分，掩模可以是软的或硬的掩模；在蚀刻过程中蚀刻基本上共形的介电层的其余部分，所述其余部分是它的第二部分并且不被软的或硬的掩模覆盖，从而使得基本上共形的介电层的其余部分的厚度小于基本上共形的介电层的第一部分的厚度；以及移除软的或硬的掩模。
根据另一个实施例，基本上共形的介电层包括至少第一和第二连续地沉积的介电材料层，并且其中蚀刻基本上共形的介电层的第二部分包括移除不被软的或硬的掩模覆盖的第二介电材料层以暴露它下面的第一介电材料层。
在一个实施例中，第二层的介电材料不同于第一层的介电材料，并且通过对第一介电材料层选择性的蚀刻过程执行第二介电材料层的移除。
根据另一个实施例，该方法还包括，在移除作为第一掩模的软的或硬的掩模之后，形成第二软的或硬的掩模以覆盖基本上共形的介电层的第三部分；在全向蚀刻过程中蚀刻基本上共形的介电层的其余部分，所述其余部分是它的第四部分并且不被第二软的或硬的掩模覆盖；以及移除第二软的或硬的掩模。
在一个方面中，基本上共形的介电层的第三部分是先前被第一软的或硬的掩模覆盖的基本上共形的介电层的第一部分的一部分，并且其中基本上共形的介电层的第四部分的蚀刻在基本上共形的介电层的三个不同的区域中产生三个不同的厚度。
在另一方面，基本上共形的介电层的第三部分是基本上共形的介电层的第一部分的一段和第二部分的一段的组合，并且其中基本上共形的介电层的第四部分的蚀刻在基本上共形的介电层的四个不同的区域中产生四个不同的厚度。
根据一个实施例，在不同厚度的多个区域的每一个之内，多级介电层是基本上共形的介电层。
根据另一个实施例，转移间隔的底部图像包括施加定向蚀刻过程以蚀刻掉所述一个或多个层的部分，由此间隔通过将间隔作为保护掩模施加而形成。
附图说明
从结合附图的下列具体实施方式中将更充分地理解并领会本发明，其中：
图1-6是根据本发明的一个实施例的在形成半导体结构的方法中具有多个关键尺寸的半导体结构的横截面图的说明例示；
图7是根据本发明的实施例的形成具有多个关键尺寸的半导体结构的方法的流程图例示；
图8-10是根据本发明的另一个实施例的在形成半导体结构的方法中具有多个关键尺寸的半导体结构的横截面图的说明例示；
图11（a）、（b）、（c）、和（d）是根据本发明的又一个实施例的在形成半导体结构的方法中具有多个关键尺寸的半导体结构的顶视图的说明例示；以及
图12（a）、（b）、（c）、和（d）是根据本发明的一个实施例的在形成半导体结构的方法中具有多个关键尺寸的半导体结构的顶视图的说明例示。
应当理解，为了例示的简单和清楚，附图中的元件不必然被按比例绘制。例如，为了清楚，一些元件的尺寸可以相对于其它元件被放大。
具体实施方式
在下面详细描述中，阐述许多细节以便提供对本发明的各种实施例的彻底的了解。但是，应当理解没有这些细节可以实践本发明的实施例。
为了不模糊本发明的本质和/或实施例的介绍，在下面详细描述中，在本领域中已知的一些过程步骤和/或操作可以被结合在一起以便展示和/或例示并且在有些情况下可以不被详细描述。在其它实例中，在本领域中已知的一些过程步骤和/或操作可以根本不被描述。此外，一些公知的器件过程技术可以不被详细描述，并且在有些情况下，可以引用其它发布的文章、专利、和/或专利申请以供参考以便不致模糊本发明的本质和/或实施例的描述。应当理解下列描述集中于本发明的各个实施例的特点和/或元件。
图1-6是根据本发明的一个实施例的在形成半导体结构的方法中具有多个关键尺寸的半导体结构的横截面图的说明例示。在图1-6中，作为一些非限制的示例，半导体结构100可以是后端线BEOL互连结构、中线（MOL）互连结构、或在有些情况下是前端线（FEOL）器件，其可以包括例如，高k金属栅极半导体晶体管器件。
例如，图1是根据本发明的一个实施例的在形成半导体结构的步骤中具有多个关键尺寸（CD）的半导体结构的横截面图的说明例示。在一个实施例中，该方法可以从在基板101的顶部的层的叠层开始，在基板中形成具有多个CD的器件图案。更具体地，层的叠层可以包括例如，介质罩层102；硬掩模层103；平面化层104；以及另一个硬掩模层105。
在叠层的底部处的基板层101可以是适合于形式BEOL或MOL互连结构的介电材料，或可以是适合于形式FEOL结构的栅极材料。在一些实施例中，基板层101可以是半导体材料或类似绝缘体上硅（SOI）基板的介电材料的顶部的半导体。介质罩层102可以包括氧化硅并且可以例如由原硅酸四乙酯（TEOS）前体形成。硬掩模层103和105可以包括金属氮化物和/或金属氧化物，并且可以被形成以具有相同的或不同的厚度。平面化层104可以是有机平面化层（OPL）或能够提供平面化由此可以通过沉积形成硬掩模层105的材料层。例如，当硬掩模层105是氮化钛（TiN）层时，平面化层104可以是例如能够在它的上面承受沉积TiN的高温而不使得材料脱气和/或分解的非晶态碳层。
该方法还可以包括在硬掩模层105的顶部形成多个芯棒106。多个芯棒106可以由诸如例如包括聚合物的有机材料层之类的任何适当的材料利用标准光刻工艺制成。
这里，如在图1中例示地描绘的，应当注意层102-105的叠层是用来可以在基板101的顶部或内部形成多个CD的半导体器件或多个器件的许多可能的示例中的一个。在不偏离本发明的精神的情况下，也可以使用其它类型的介电层和/或半导体层的组合。
接下来，根据本发明的一个实施例，多级介电层可以在多个芯棒106的顶部形成并且覆盖多个芯棒106。如在图3中作为介电层301例示地示出的，多级介电层可以通过多种过程形成，诸如通过在优选地为基本上共形的层的最初沉积的介电层上的多沉积过程或多蚀刻过程，以具有不同厚度的多个区域。如在一个实施例中，在每个区域之内，多级介电层可以被制成为或保持为基本上共形的，虽然本发明的实施例在这方面不受限制。以下，更详细地描述在多个芯棒106的顶部形成多级介电层的过程中的一个。
图2是根据本发明的一个实施例的在形成半导体结构的、在图1所示的步骤之后的步骤中具有多个CD的半导体结构100的横截面图的说明例示。更具体地，该方法包括直接在多个芯棒106的顶部沉积介电材料层201。沉积可以由共形的沉积过程组成，诸如高密度等离子体（HDP）沉积过程或任何其它已知的或将来发展的技术，以产生基本上共形的介电层201以跨多个芯棒106具有基本上均匀的厚度。在一个实施例中，介电层201的材料可以包括氮化硅或低温氧化硅，虽然也可以使用其它介电材料。事实上，可以使用适合于利用兼容过程形成侧壁间隔的任何材料。
在介电层201的形成之后，可以在基本上共形的介电层201的顶部上形成可以是软掩模（诸如光掩模）或硬掩模的掩模202以选择性地覆盖介电层201的第一部分。介电层201的第一部分在第一组芯棒106的顶部上形成。可以采用并且图案掩模202以保护在它的下面的介电层201以免被在一个或多个后续蚀刻过程中蚀刻，一个或多个后续蚀刻过程被设计为形成变得在不同的区域中具有多个不同的厚度的多级介电层301，如同在图3中例示地示出的。
图3是根据本发明的一个实施例的在形成半导体结构的、在图2所示的步骤之后的步骤中具有多个CD的半导体结构的横截面图的说明例示。更具体地，该方法包括减小介电层201的其余部分的厚度，其可以被称为介电层201的第二部分，其没有被软的或硬的掩模202覆盖。厚度的减小可以通过施加例如优选地全向蚀刻过程实现。全向蚀刻过程基本上均匀地减小介电层201的暴露部分的厚度以产生包括至少第一区域301a和第二区域301b的多级介电层301。在图3中，例示地示出了多级介电层301的基本上共形的第二区域301b具有小于在全向蚀刻过程期间被软的或硬的掩模202覆盖并保护的多级介电层301的第一区域301a的厚度。以上所述过程将基本上共形的介电层201转换成为多级介电层301。在蚀刻之后，软的或硬的掩模202可以通过施加任何传统过程被移除。
这里，重要的是注意本发明的本质在于形成在不同的区域具有不同的厚度的多级介电层，同时在覆盖不同的芯棒或者不同组的芯棒的每个单个区域之内优选地为共形的。为了实现以上，该方法的一个实施例是通过以上所述的对最初均匀地形成的介电层的选择性的蚀刻过程。但是，本发明的实施例在以上所述方面不受限制并且也可以采用其它不同的方法。例如，在不同的区域中具有不同厚度的多级介电层301可以通过例如可以在不同的或者不同组的芯棒106上方在不同区域中执行选择性的沉积的多沉积过程产生或者形成。此外，也可以使用其它现有或者将来发展的技术以实现在多级介电层301的不同区域的厚度方面的变化。
在沉积之后并且根据一个实施例，介电层301的区域301a和301b可以经受诸如反应离子蚀刻（RIE）过程之类的定向蚀刻过程以被形成为不同宽度的间隔。如在图4中例示地示出的，定向蚀刻过程可以从硬掩模层105的顶部中移除大部分介电层301以在芯棒106的侧壁处留下介电层301的区域301a和301b的仅仅一部分，形成侧壁间隔401a和401b。
根据本发明的实施例，如在间隔401a的底部沿着硬掩模105水平测量的间隔401的宽度可以对应于介电层区域301a的厚度并且事实上可以基本上等于如在图3中的介电层区域301a的厚度。类似地，如在它的底部水平测量的间隔401b的宽度对应于介电层区域301b的厚度并且可以基本上等于介电层区域301b的厚度。换句话说，由于介电层301的它们相应的区域301a和301b的厚度不同，间隔401b的宽度可以比间隔401a的宽度窄。不同间隔的不同宽度表示要被转移到它下面的一个或多个层中的器件图案的不同的关键尺寸。因此，可以形成具有多个CD的半导体器件。
图5是根据本发明的一个实施例的在图4所示步骤之后形成半导体结构100的步骤中具有多个CD的半导体结构100的剖视图的说明例示。在一个实施例中，在将多级介电层301转换到具有不同宽度的多个侧壁间隔401a和401b中之后，芯棒106可以被拔出以形成或者产生开口501a和501b，并且拔出可以在其中侧壁间隔401a和401b不会被修整或者侧壁间隔401a和401b的宽度不会被显著地影响的含氧的等离子体中执行。有效地，可以维持由间隔401a和401b的宽度表示的多个CD。如在图5中示出的，间隔401a和401b具有不同的宽度，其为在后续过程中要被转移的器件图案提供两个不同的关键尺寸。同样可以实现多于两个的关键尺寸。
图6是根据本发明的一个实施例的在遵循5所示步骤之后形成半导体结构100的步骤中具有多个CD的半导体结构100的剖视图的说明例示。更具体地，间隔401a和401b的底部图像可以被转移到包括硬掩模层105、平面化层104、和硬掩模层103的下层以形成图案化的层的叠层。例如，在间隔401a下，可以形成由层103a、104a、和105a构成的叠层601a，并且在间隔401b下，可以形成由层103b、104b、和105b构成的叠层601b。叠层601a和叠层601b可以具备用于半导体器件100的不同的关键尺寸。随后，间隔401a和401b的底部图像的图案可以利用现有或将来发展的过程诸如通过蚀刻过程被转移到下面的基板101。
图7是根据本发明的一个实施例的形成具有多个关键尺寸的半导体结构的方法的流程图例示。更具体地，该方法包括在步骤701处通过光刻技术在基板上形成芯棒。基板可以被一个或多个软或硬掩模和被设计用于将具有多个关键尺寸的器件图案转移到基板中的其它适当的层覆盖。该方法包括随后在芯棒的顶部形成多级介电层。为了形成多级介电层，该方法包括例如通过高密度等离子体沉积在芯棒的顶部形成诸如氧化物层之类的基本上共形的介电层的步骤702。接下来在步骤703处，在氧化物层的顶部，可以形成诸如软或硬掩模之类的块平版图案以覆盖氧化物层的至少一部分或者部分。利用由软或硬掩模保护的氧化物层703的一部分或者部分，该方法包括通过例如全向蚀刻过程修整暴露的氧化物层的厚度的步骤704。修整过程产生暴露的氧化物层的厚度，不同于由软或硬掩模覆盖的厚度，并且此厚度可以充当在基板中形成的图案中的不同的关键尺寸。
本发明的实施例提供产生具有多于两个不同的关键尺寸的器件图案的方法。例如，在步骤705处，该方法包括确定附加关键尺寸（CD）是否需要或者期望被在基板中产生的步骤。如果需要附加CD，则在移除先前形成的软或硬掩模之后，该方法返回到步骤703以在已经蚀刻的氧化物层上形成另一个软或硬掩模图案。在步骤704处，由此新的软或硬掩模暴露的不同的分段或者区域然后被再次蚀刻，以在不同的分段或者区域中产生氧化物层厚度的附加差异。以上所述过程可以被重复直到实现氧化物层厚度的期望或者预定数目的差异。此厚度的差异的预定数目表示在下层基板中形成的器件的或多个器件的关键尺寸的预定数目。
在步骤705处，如果由氧化物层厚度的差异表示的关键尺寸的预定数目已被获得并且不再需要附加的CD，则方法移动到从修整的氧化物层形成间隔的步骤706，其现在是多级介电层，意味着它在不同的区域中具有不同的厚度。同时，在每个不同的区域中，氧化物层仍然是基本上共形的。在通过蚀刻形成间隔中，因为厚度不同并且为了完全或者基本上移除基板上面的氧化物层，其中氧化物层比其它区域薄的一些区域可能经受一些程度的过度蚀刻。但是，此类过度蚀刻是一般可容忍地可接受的。这在一些情况下是尤其正确的，因为下面的基板通常由诸如在图5中示出的硬掩模105之类的硬掩模覆盖。在具有不同的宽度或者关键尺寸的间隔的形成之后，该方法包括步骤707，其移除由顶部的氧化物层的蚀刻而暴露的芯棒，并且利用现有或者将来发展的技术将间隔的底部图像转移到下面的基板中。
图8-10是根据本发明的实施例的在形成半导体结构800的方法中具有多个CD的半导体结构800的横截面图的说明例示。类似于图2，图8示出了掩模808，其可以是软或硬掩模，覆盖它下面的介电层807的一部分，介电层807基本上均匀地形成以覆盖多个芯棒806。例如，如在图8中例示地示出的，介电层807的在中间和右边芯棒806的顶部的部分由掩模808覆盖，而介电层807的在左边芯棒806的顶部的部分被暴露。在层802、803、804、和805的叠层上形成芯棒806，其与如在图2中的层102、103、104、和105相似并且在基板801的顶部上形成。
图9是根据本发明的一个实施例的在形成半导体结构800的方法中在图8所示步骤之后具有多个CD的半导体结构800的剖视图的说明例示。在此步骤期间，介电层807的暴露部分被优选地全向蚀刻以变为与由掩模808覆盖的其余区域901a相比具有减小的厚度的区域901b。最初基本上共形的介电层现在变为两级的介电层901。在蚀刻之后，可以移除掩模808。
图10是根据本发明的一个实施例的在形成半导体结构800的方法中在图9所示步骤之后具有多个CD的半导体结构900的剖视图的说明例示。在此步骤期间，可以形成新的软或硬掩模以覆盖介电层901的不同部分。例如，如在图10中示出的，可以形成软或硬掩模1002以仅仅覆盖在中间芯棒806的顶部的介电层901的中心部分。随着介电层901的左和右边部分被暴露，可以应用全向蚀刻过程，其进一步修整区域901b的厚度以变为具有比区域901b更薄的厚度的新的区域1001b。同时，全向蚀刻过程产生具有比区域1001b厚但是比区域1001a薄的厚度的区域1001c，区域1001a是由介电层807的原始厚度的软或硬掩模1002覆盖的区域。
通过利用不同的软或硬掩模执行多个全向蚀刻过程，以上所述过程产生介电层1001，其包括区域1001a、1001b、和1001c，即诸如图10中的3级介电层之类的多级介电层。在介电层1001的形成之后，根据本发明的实施例，可以应用定向蚀刻过程以将介电层1001转换成具有不同宽度的间隔，不同宽度表示或者对应于用于半导体器件的多个关键尺寸。
图11（a）、（b）、（c）、和（d）是根据本发明的实施例在形成半导体结构1100的方法中具有多个CD的半导体结构1100的顶视图的说明例示。更具体地，在形成半导体结构1100的步骤中，例如，不同宽度的三个芯棒1101、1102、和1103可以被形成并且以图11（a）所示的图案布置。接下来，介电材料层可以被沉积以覆盖芯棒1101、1102、和1103。在图11（b）中，为了示出相对的位置，芯棒1101、1102、和1103被显示为可见的，虽然实际上所有芯棒被介电层覆盖。此外，为了简单描述目的，接近于芯棒1101的介电层显示为介电层1111；接近于芯棒1102的介电层显示为介电层1112；以及接近于芯棒1103的介电层显示为介电层1113，但是它们是单个介电层的所有部分。在介电层1111、1112、和1113的形成之后，软或硬掩模1120可以被形成以覆盖介电层1111和1112，以及它下面的芯棒，如图11（c）所示，并且仅仅介电层1113被暴露。介电层1113然后可以经受全向蚀刻过程以具有被削减到介电层1113a的厚度的厚度。
在被形成覆盖芯棒1103的介电层1113的修整之后，可以形成第二软或硬掩模1130，其覆盖介电层1112和厚度修整的介电层1113a，而让介电层1111暴露。类似于介电层1113的修整，介电层1111的厚度然后被修整以具有厚度1111a，其一般可以不同于或者介电层1113a的厚度或者介电层1112的厚度，如图11（d）所示。
到此阶段，在图11（b）中示出为1111、1112和1113的最初沉积的介电层在分别覆盖芯棒1101、1102、和1103的三个不同的区段中具备三个不同的厚度。根据一个实施例，在定向蚀刻过程中可以蚀刻介电层以形成紧挨着芯棒1101、1102、和1103的具有不同的宽度的间隔。间隔的不同的宽度表示转移到间隔下面的基板的半导体器件图案的不同的关键尺寸。
图12（a）、（b）、（c）、和（d）是根据本发明的实施例在形成半导体结构1200的方法中具有多个CD的半导体结构1200的顶视图的说明例示。更具体地，在形成半导体结构1200中，例如，两个芯棒1201和1202可以基板上形成，如图12（a）所示。为了例示，芯棒1201和1202被显示具有不同的宽度并且芯棒1201和1202可以实际上具有同样的宽度。根据一个实施例，芯棒1201和1202可以随后通过两个连续的电介质沉积过程由第一共形的介电层1211和第二共形的介电层1221覆盖。第一共形的层1211和第二共形的层1221可以优选地是不同的介电材料。在图12（b）中，虽然由第二共形的层1221覆盖，但是为了描述目的，说明性地示出两个芯棒1201、1202和第一共形的层1211。
在共形的介电层1211和1221的形成之后，根据如图12（c）所示的本发明的一个实施例，在芯棒1202的顶部上的一部分共形的介电层1221可以被软或硬掩模1230覆盖，软或硬掩模1230暴露芯棒1201的顶部上的共形的介电层1221的其余部分。可以随后通过施加对共形的介电层1211选择性的蚀刻过程来移除或者蚀刻共形的介电层1221的暴露部分，以暴露下面的介电层1211。如图12（d）所示，在移除软或硬掩模1230之后，芯棒1201现在仅仅由介电层1211覆盖而芯棒1202由介电层1211和介电层1221覆盖，导致介电层的不同的总厚度。根据本发明的实施例，随后定向蚀刻过程可以将共形的介电层转换成紧挨着芯棒1201和1202的侧壁的间隔。所述具有不同数目的介电层的间隔具有不同的宽度，不同的宽度表示形成多个关键尺寸的器件图案所需的不同的关键尺寸。
虽然这里已经示出并描述了本发明的某些特征，但是对本领域的技术人员将可以想到许多修改、替换、改变、和等效物。因此，应当理解附加的权利要求书意图覆盖落入本发明的精神之内的所有这样修改和改变。
Claims (20)
1.一种侧壁图像转移的方法，包括：
从多个芯棒上方的共形的介电层当中，通过所述共形的介电层的一个或多个全向蚀刻过程以均匀地减小介电层的暴露部分的厚度，来形成多级介电层，所述多级介电层具有覆盖所述多个芯棒的多个区域，所述多级介电层的所述多个区域具有不同的厚度；
通过施加定向蚀刻过程将所述多级介电层的所述多个区域蚀刻成间隔，所述间隔紧挨着所述多个芯棒的侧壁形成并且具有与所述多级介电层的所述多个区域的所述不同的厚度对应的不同的宽度；
移除在所述间隔中间的所述多个芯棒；以及
将所述间隔的底部图像转移到所述间隔下面的一个或多个层中。
2.如权利要求1所述的方法，其中形成所述多级介电层包括：
在所述多个芯棒上方形成共形的介电层；
利用掩模覆盖所述共形的介电层的第一部分；
在蚀刻过程中蚀刻所述共形的介电层的其余部分，该其余部分是所述共形的介电层的第二部分并且不被所述掩模覆盖，从而使得所述共形的介电层的所述第二部分的厚度小于所述共形的介电层的所述第一部分的厚度；以及
移除所述掩模。
3.如权利要求2所述的方法，其中所述共形的介电层包括相继沉积的至少第一介电材料层和第二介电材料层，并且其中蚀刻所述共形的介电层的所述第二部分包括移除未被所述掩模覆盖的所述第二介电材料层以暴露它下面的所述第一介电材料层。
4.如权利要求3所述的方法，其中所述第二介电材料层的所述介电材料不同于所述第一介电材料层的所述介电材料，并且所述移除所 述第二介电材料层包括对所述第一介电材料层执行选择性的蚀刻过程。
5.如权利要求2所述的方法，在移除作为第一掩模的所述掩模之后，还包括：
形成覆盖所述共形的介电层的第三部分第二掩模；
在蚀刻过程中蚀刻所述共形的介电层的其余部分，该其余部分是所述共形的介电层的第四部分并且不被所述第二掩模覆盖；以及
移除所述第二掩模。
6.如权利要求5所述的方法，其中所述共形的介电层的所述第三部分是先前被所述第一掩模覆盖的所述共形的介电层的所述第一部分的一部分，并且其中所述共形的介电层的所述第四部分的所述蚀刻在所述共形的介电层的三个不同的区域中产生三个不同的厚度。
7.如权利要求5所述的方法，其中所述共形的介电层的所述第三部分是所述共形的介电层的所述第一部分的区段和所述第二部分的区段的组合，并且其中所述共形的介电层的所述第四部分的所述蚀刻在所述共形的介电层的四个不同的区域中产生四个不同的厚度。
8.如权利要求1所述的方法，其中在不同厚度的所述多个区域的每一个之内，所述多级介电层是共形的介电层。
9.如权利要求1所述的方法，其中转移所述间隔的底部图像包括施加定向蚀刻过程以蚀刻掉所述一个或多个层的多个部分，由此通过施加保护掩膜来形成所述间隔。
10.如权利要求2所述的方法，其中所述掩模是硬掩模。
11.一种侧壁图像转移的方法，包括：
在多个芯棒上方形成共形的介电层，所述共形的介电层具有覆盖所述多个芯棒的多个区域；
通过一个或多个全向蚀刻过程以均匀地减小介电层的暴露部分的厚度，来将所述共形的介电层转换成在所述多个区域中具有不同的厚度的多级介电层；
将所述多级介电层的所述多个区域蚀刻成间隔，所述间隔邻近所述多个芯棒的侧壁并且具有与所述多级介电层的所述多个区域的所述不同的厚度对应的不同的宽度；
移除在所述间隔中间的所述多个芯棒；以及
将所述间隔的底部图像转移到所述间隔下面的一个或多个层中。
12.如权利要求11所述的方法，其中将所述共形的介电层转换成所述多级介电层包括：
利用掩模覆盖所述共形的介电层的第一部分；
在蚀刻过程中蚀刻所述共形的介电层的其余部分，该其余部分是所述共形的介电层的第二部分并且不被所述掩模覆盖，从而使得所述共形的介电层的所述第二部分的厚度小于所述共形的介电层的所述第一部分的厚度。
13.如权利要求12所述的方法，其中所述共形的介电层包括相继沉积的至少第一介电材料层和不同的第二介电材料层，并且其中蚀刻所述共形的介电层的所述第二部分包括选择性地移除未被所述掩模覆盖的所述第二介电材料层以达到它下面的所述第一介电材料层。
14.如权利要求12所述的方法，其中在所述掩模是第一掩模，还包括：
形成覆盖所述共形的介电层的第三部分的第二掩模；以及
在蚀刻过程中蚀刻所述共形的介电层的其余部分，该其余部分是 所述共形的介电层的第四部分并且不被所述第二掩模覆盖。
15.如权利要求14所述的方法，其中所述共形的介电层的所述第三部分是所述共形的介电层的所述第一部分的区段和所述第二部分的区段的组合，并且其中所述共形的介电层的所述第四部分的所述蚀刻在所述共形的介电层的四个不同的区域中产生四个不同的厚度。
16.如权利要求14所述的方法，其中所述第一和第二掩模是硬掩模、软掩模、或者硬掩模和软掩模的组合。
17.一种侧壁图像转移的方法，包括：
在多个芯棒上方形成第一介电层，所述第一介电层具有覆盖所述多个芯棒的多个区域；
通过一个或多个全向蚀刻过程以均匀地减小介电层的暴露部分的厚度，来将所述第一介电层转换成在所述多个区域中具有不同的厚度的第二介电层；
将所述第二介电层的所述多个区域蚀刻成间隔，所述间隔邻近所述多个芯棒的侧壁并且具有与所述第二介电层的所述多个区域的所述不同的厚度对应的不同的宽度；
移除在所述间隔中间的所述多个芯棒；以及
将所述间隔的底部图像转移到所述间隔下面的一个或多个层中。
18.如权利要求17所述的方法，其中将所述第一介电层转换成所述第二介电层包括：
利用掩模覆盖所述第一介电层的第一部分；
在蚀刻过程中蚀刻所述第一介电层的其余部分，该其余部分是所述第一介电层的第二部分并且不被所述掩模覆盖，从而使得所述第一介电层的所述第二部分的厚度小于所述第一介电层的所述第一部分的厚度。
19.如权利要求18所述的方法，其中，所述掩模是第一掩模，还包括：
形成覆盖所述第一介电层的第三部分的第二掩模；以及
在蚀刻过程中蚀刻所述第一介电层的其余部分，该其余部分是所述第一介电层的第四部分并且不被所述第二掩模覆盖，以在所述第二介电层的不同的区域中产生厚度的差异。
20.如权利要求17所述的方法，其中所述第一介电层是共形的介电层并且其中所述第二介电层是在不同的区域中具有多个级别的厚度的多级介电层。
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