JP2002324903A - Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法 - Google Patents
Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 シリコン・オン・インシュレータ（ＳＯＩ）
基板上に製造されたデバイスのプラズマ誘起損傷の低減
に有効な方法および回路構成を提供すること。 【解決手段】 製造中のプラズマ誘起チャージング損傷
を最小化するのに有効なＳＯＩ回路構成は、ゲート電極
および半導体本体に接続された電荷収集体の形成を含
み、それぞれの電荷収集体は同じ形状および寸法、また
は実質的に同じ形状および寸法を有する。ＳＯＩ基板上
に製造されたデバイスと基板の間の接続構造の形成を、
処理の遅い段階まで遅らせる。
基板上に製造されたデバイスのプラズマ誘起損傷の低減
に有効な方法および回路構成を提供すること。 【解決手段】 製造中のプラズマ誘起チャージング損傷
を最小化するのに有効なＳＯＩ回路構成は、ゲート電極
および半導体本体に接続された電荷収集体の形成を含
み、それぞれの電荷収集体は同じ形状および寸法、また
は実質的に同じ形状および寸法を有する。ＳＯＩ基板上
に製造されたデバイスと基板の間の接続構造の形成を、
処理の遅い段階まで遅らせる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、半導体デバ
イスおよびその製造方法に関する。詳細には、本発明は
シリコン・オン・インシュレータ（ＳＯＩ）基板上に製
造されたデバイスのプラズマ誘起損傷の低減に有効な方
法および構造（回路構成）に関する。
イスおよびその製造方法に関する。詳細には、本発明は
シリコン・オン・インシュレータ（ＳＯＩ）基板上に製
造されたデバイスのプラズマ誘起損傷の低減に有効な方
法および構造（回路構成）に関する。
【０００２】
【従来の技術】超大規模集積（ＵＬＳＩ）チップの設計
および製造に対して高まる関心によって、製造中のプラ
ズマ・チャージング損傷のモードならびにこのような損
傷の最小化に有効な設計の詳細な理解が要求されてい
る。具体的な関心事は、製造中の金属酸化物半導体（Ｍ
ＯＳ）デバイスのゲート酸化物のプラズマ関連損傷であ
る。バルク・シリコン・プロセスでは、プラズマ電荷が
ゲート端子に集まる。これはだだ単にゲート端子が、ウ
ェハ・バルクに対して唯一のノードであるからである。
ゲートと基板の間に接続された保護ダイオードを使用す
ると、これらのタイプのチャージング効果からデバイス
を有効に保護することができる。しかしＳＯＩ技術で
は、埋込み酸化層の存在によって、拡散ノードとゲート
・ノードの両方がバルクに対して浮遊している。ＳＯＩ
ウェハのプラズマ処理中に、ゲートおよびソース／ドレ
イン・アンテナは、それらのアンテナ特性に応じてさま
ざまな電圧に帯電し、ゲート酸化物を貫くトンネル電流
が生じる可能性があり、これによってゲート酸化物が損
傷する可能性がある。さらに、プラズマが介在する処理
（プラズマ介在処理）中にはゲートとソース／ドレイン
・アンテナの両方が帯電しうるので、ＳＯＩ回路構成で
の保護ダイオードの使用は実際的な解決とはならない。
および製造に対して高まる関心によって、製造中のプラ
ズマ・チャージング損傷のモードならびにこのような損
傷の最小化に有効な設計の詳細な理解が要求されてい
る。具体的な関心事は、製造中の金属酸化物半導体（Ｍ
ＯＳ）デバイスのゲート酸化物のプラズマ関連損傷であ
る。バルク・シリコン・プロセスでは、プラズマ電荷が
ゲート端子に集まる。これはだだ単にゲート端子が、ウ
ェハ・バルクに対して唯一のノードであるからである。
ゲートと基板の間に接続された保護ダイオードを使用す
ると、これらのタイプのチャージング効果からデバイス
を有効に保護することができる。しかしＳＯＩ技術で
は、埋込み酸化層の存在によって、拡散ノードとゲート
・ノードの両方がバルクに対して浮遊している。ＳＯＩ
ウェハのプラズマ処理中に、ゲートおよびソース／ドレ
イン・アンテナは、それらのアンテナ特性に応じてさま
ざまな電圧に帯電し、ゲート酸化物を貫くトンネル電流
が生じる可能性があり、これによってゲート酸化物が損
傷する可能性がある。さらに、プラズマが介在する処理
（プラズマ介在処理）中にはゲートとソース／ドレイン
・アンテナの両方が帯電しうるので、ＳＯＩ回路構成で
の保護ダイオードの使用は実際的な解決とはならない。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ＳＯ
Ｉ基板上に製造されたデバイスのプラズマ誘起損傷の低
減に有効な方法および回路構成を提供することにある。
Ｉ基板上に製造されたデバイスのプラズマ誘起損傷の低
減に有効な方法および回路構成を提供することにある。
【０００４】
【課題を解決するための手段】製造中のプラズマ誘起チ
ャージング損傷を最小化するのに有効なＳＯＩ回路構成
は、ゲート電極と、ソース拡散領域およびドレイン拡散
領域を有する半導体本体と、前記ゲート電極および前記
半導体本体に接続された電荷収集体を備え、それぞれの
前記電荷収集体が、同じ形状および寸法、または実質的
に同じ形状および寸法を有する。このような構成は、プ
ラズマ損傷効果に対して回路を本質的に強くすることに
よって、製造中のプラズマ・チャージングの影響を低減
させる。
ャージング損傷を最小化するのに有効なＳＯＩ回路構成
は、ゲート電極と、ソース拡散領域およびドレイン拡散
領域を有する半導体本体と、前記ゲート電極および前記
半導体本体に接続された電荷収集体を備え、それぞれの
前記電荷収集体が、同じ形状および寸法、または実質的
に同じ形状および寸法を有する。このような構成は、プ
ラズマ損傷効果に対して回路を本質的に強くすることに
よって、製造中のプラズマ・チャージングの影響を低減
させる。
【０００５】他の実施形態で、本発明の発明者らは、Ｓ
ＯＩウェハ上のデバイスのＳ／Ｄアンテナが蓄積する電
荷の極性は正にも負にもなりうること、および正のアン
テナを一方の端子に接続し、負のアンテナをもう一方の
端子に接続したほうが、それぞれの端子に同じ極性のア
ンテナを接続するよりも、大きなプラズマ誘起チャージ
ング損傷が観察されることを認めた。この実施形態によ
ればＳＯＩ構成は、ゲート電極と、ソース拡散領域およ
びドレイン拡散領域を有する半導体本体と、選択された
前記ゲート電極および前記半導体本体に接続された複数
のコンタクトを含む。これらのコンタクトは、正電荷を
与えるのに有効なプラズマ介在プロセスによって形成さ
れる。複数の相互接続が前記コンタクトと連絡し、これ
らの相互接続は、負電荷を与えるのに有効なプラズマ介
在プロセスによって形成される。前記コンタクトの幅が
前記相互接続の幅よりも狭いことが好ましい。このＳＯ
Ｉ構成は、プラズマ誘起チャージング損傷を低減させ
る。
ＯＩウェハ上のデバイスのＳ／Ｄアンテナが蓄積する電
荷の極性は正にも負にもなりうること、および正のアン
テナを一方の端子に接続し、負のアンテナをもう一方の
端子に接続したほうが、それぞれの端子に同じ極性のア
ンテナを接続するよりも、大きなプラズマ誘起チャージ
ング損傷が観察されることを認めた。この実施形態によ
ればＳＯＩ構成は、ゲート電極と、ソース拡散領域およ
びドレイン拡散領域を有する半導体本体と、選択された
前記ゲート電極および前記半導体本体に接続された複数
のコンタクトを含む。これらのコンタクトは、正電荷を
与えるのに有効なプラズマ介在プロセスによって形成さ
れる。複数の相互接続が前記コンタクトと連絡し、これ
らの相互接続は、負電荷を与えるのに有効なプラズマ介
在プロセスによって形成される。前記コンタクトの幅が
前記相互接続の幅よりも狭いことが好ましい。このＳＯ
Ｉ構成は、プラズマ誘起チャージング損傷を低減させ
る。
【０００６】他の実施形態ではＳＯＩ構成が、基板と、
前記基板上に付着した埋込み酸化層と、前記埋込み酸化
層中に形成され、前記基板と連絡した導電性コンタクト
と、前記埋込み酸化層の上に製造されたデバイスと前記
導電性コンタクトの間に形成された接続構造を含む。前
記接続構造と導電性コンタクトの間の前記連絡を、最後
の相互接続レベルが前記デバイスに形成されるまで遅ら
せる。
前記基板上に付着した埋込み酸化層と、前記埋込み酸化
層中に形成され、前記基板と連絡した導電性コンタクト
と、前記埋込み酸化層の上に製造されたデバイスと前記
導電性コンタクトの間に形成された接続構造を含む。前
記接続構造と導電性コンタクトの間の前記連絡を、最後
の相互接続レベルが前記デバイスに形成されるまで遅ら
せる。
【０００７】したがって、ＳＯＩウェハ製造中のプラズ
マ誘起損傷を軽減する方法は、電荷収集体を形成する段
階であって、それぞれの前記電荷収集体が、前記ゲート
電極または半導体に接続された等しい、または実質的に
等しい量の相互接続およびコンタクトを有する段階、前
記ゲート電極または半導体に接続された等しい、または
実質的に等しいサイズの相互接続およびコンタクトを提
供する段階、デバイスと前記デバイスから離れて位置し
た基板の裏面との間に構造を接続する段階であって、最
後の相互接続レベルが前記デバイスに形成されるまで接
続を遅らせる段階のうちの１つまたは複数を含む。
マ誘起損傷を軽減する方法は、電荷収集体を形成する段
階であって、それぞれの前記電荷収集体が、前記ゲート
電極または半導体に接続された等しい、または実質的に
等しい量の相互接続およびコンタクトを有する段階、前
記ゲート電極または半導体に接続された等しい、または
実質的に等しいサイズの相互接続およびコンタクトを提
供する段階、デバイスと前記デバイスから離れて位置し
た基板の裏面との間に構造を接続する段階であって、最
後の相互接続レベルが前記デバイスに形成されるまで接
続を遅らせる段階のうちの１つまたは複数を含む。
【０００８】これらの方法およびＳＯＩ構成は、以下の
詳細な説明を添付図面とともに考慮すればより完全に理
解されよう。添付図面は例示的なものであって、制限的
なものではない。
詳細な説明を添付図面とともに考慮すればより完全に理
解されよう。添付図面は例示的なものであって、制限的
なものではない。
【０００９】
【発明の実施の形態】製造中のプラズマ損傷に対して本
質的に強いＳＯＩ回路構成の設計のためにはまず、この
ような損傷が生じる機構を理解することが必要である。
バルク・シリコン・ウェハ上に製造されたデバイス（Ｓ
ＯＩ回路構成とは対照をなす）が、ゲート・アンテナ上
への電荷の蓄積によって損傷を受けることはよく知られ
ている。この電荷および損傷はそれぞれ、プラズマ・チ
ャージングおよびゲート酸化物を貫く対応する高いゲー
ト電流から生じる。全てのデバイスの拡散端子は、ｐｎ
接合を介してバルク・シリコン・ウェハ基板に電気的に
接続され、そのため拡散端子は、基板電位から大きく逸
脱しない可能性がある。局所的なプラズマと基板の間の
電位差が、ゲート酸化物を貫いて高電流が流れる原因と
なる。ゲート酸化物の損傷は、Ｑｂｄ（charge-to-brea
kdown）限界に近づいた電流束によって引き起こされ
る。
質的に強いＳＯＩ回路構成の設計のためにはまず、この
ような損傷が生じる機構を理解することが必要である。
バルク・シリコン・ウェハ上に製造されたデバイス（Ｓ
ＯＩ回路構成とは対照をなす）が、ゲート・アンテナ上
への電荷の蓄積によって損傷を受けることはよく知られ
ている。この電荷および損傷はそれぞれ、プラズマ・チ
ャージングおよびゲート酸化物を貫く対応する高いゲー
ト電流から生じる。全てのデバイスの拡散端子は、ｐｎ
接合を介してバルク・シリコン・ウェハ基板に電気的に
接続され、そのため拡散端子は、基板電位から大きく逸
脱しない可能性がある。局所的なプラズマと基板の間の
電位差が、ゲート酸化物を貫いて高電流が流れる原因と
なる。ゲート酸化物の損傷は、Ｑｂｄ（charge-to-brea
kdown）限界に近づいた電流束によって引き起こされ
る。
【００１０】対照的にＳＯＩ回路構成は、バック基板と
デバイス本体との間に埋込み酸化層を含み、これによっ
てデバイスからバルクへの直接電流経路を妨げている。
この埋込み酸化層を使用することによって、ゲート、ソ
ース／ドレイン領域および本体端子が全てウェハ・バル
クに対して分離された、すなわちゲートおよびＳ／Ｄ
（ソース／ドレイン）拡散アンテナが浮遊したデバイス
が得られる。これらのＳＯＩ回路構成のプラズマ処理
中、ゲートおよびＳ／Ｄアンテナは電荷収集体（charge
collector）の働きをし、その特性に応じてさまざまな
電圧に帯電することができる。集められた電荷がＱｂｄ
限界に近づくと、その結果として自体を貫くトンネル電
流によってゲート酸化物は損傷を受ける可能性がある。
デバイス本体との間に埋込み酸化層を含み、これによっ
てデバイスからバルクへの直接電流経路を妨げている。
この埋込み酸化層を使用することによって、ゲート、ソ
ース／ドレイン領域および本体端子が全てウェハ・バル
クに対して分離された、すなわちゲートおよびＳ／Ｄ
（ソース／ドレイン）拡散アンテナが浮遊したデバイス
が得られる。これらのＳＯＩ回路構成のプラズマ処理
中、ゲートおよびＳ／Ｄアンテナは電荷収集体（charge
collector）の働きをし、その特性に応じてさまざまな
電圧に帯電することができる。集められた電荷がＱｂｄ
限界に近づくと、その結果として自体を貫くトンネル電
流によってゲート酸化物は損傷を受ける可能性がある。
【００１１】次に図面、具体的には図１を参照する。こ
の図には、全体を参照符号１で示す従来のＳＯＩ回路構
成が示されている。このＳＯＩ回路は、シリコン基板１
０および基板１０の上に付着した酸化層１２を含む。酸
化層１２の上にはシリコン層１４が付着しており、その
ためこの酸化層を「埋込み酸化層」と呼ぶ。シリコン層
１４は、シリコン層１４を貫通して延び、シリコン層１
４の活性領域どうしを電気的に分離する少なくとも１つ
の浅いトレンチ３４を含む。これらの活性領域は一般
に、シリコン層１４に形成されたトランジスタなどを含
む。トレンチ３４には一般に、絶縁酸化物材料が充てん
される。
の図には、全体を参照符号１で示す従来のＳＯＩ回路構
成が示されている。このＳＯＩ回路は、シリコン基板１
０および基板１０の上に付着した酸化層１２を含む。酸
化層１２の上にはシリコン層１４が付着しており、その
ためこの酸化層を「埋込み酸化層」と呼ぶ。シリコン層
１４は、シリコン層１４を貫通して延び、シリコン層１
４の活性領域どうしを電気的に分離する少なくとも１つ
の浅いトレンチ３４を含む。これらの活性領域は一般
に、シリコン層１４に形成されたトランジスタなどを含
む。トレンチ３４には一般に、絶縁酸化物材料が充てん
される。
【００１２】シリコン層１４の上にはゲート１８が付着
している。シリコン層１４の上およびゲート１８の周囲
には、パシベーション層２６が付着している。パシベー
ション層２６の上にはバリア材料２０が付着している。
バリア材料２０は一般に、リンケイ酸ガラス（ＰＳ
Ｇ）、ＢＰＳＧ、窒化物または他の同様な材料などの誘
電材料である。ゲート１８の上には、図１に示すように
ゲート金属コンタクト３０が付着している。ゲート金属
コンタクト３０は、ＳＯＩチップ１の上面からバリア材
料２０およびパシベーション層２６を貫いて延び、ゲー
ト１８と電気的な接触を形成する。シリコン層１４の上
には図１に示すように、第２および第３の金属コンタク
ト４０が付着している。金属コンタクト４０は、ＳＯＩ
チップ１の上面からバリア材料２０およびパシベーショ
ン層２６を貫いて延び、シリコン層１４の選択された領
域と電気的な接触を形成する。図２〜５および図６〜９
にそれぞれ、デバイス製造で一般的に実施されるさまざ
まなコンタクト（またはビア）／相互接続構成を示す断
面図、ならびに対応する上面図を示す。図では、コンタ
クトまたは相互接続は回路設計に応じてさまざまな幅お
よび高さを有することができる。プラズマ誘起チャージ
ング損傷を最小化するためには、ＳＯＩ回路構成中のコ
ンタクトまたは相互接続の設計および構成が重要である
ことに発明者らは気づいた。
している。シリコン層１４の上およびゲート１８の周囲
には、パシベーション層２６が付着している。パシベー
ション層２６の上にはバリア材料２０が付着している。
バリア材料２０は一般に、リンケイ酸ガラス（ＰＳ
Ｇ）、ＢＰＳＧ、窒化物または他の同様な材料などの誘
電材料である。ゲート１８の上には、図１に示すように
ゲート金属コンタクト３０が付着している。ゲート金属
コンタクト３０は、ＳＯＩチップ１の上面からバリア材
料２０およびパシベーション層２６を貫いて延び、ゲー
ト１８と電気的な接触を形成する。シリコン層１４の上
には図１に示すように、第２および第３の金属コンタク
ト４０が付着している。金属コンタクト４０は、ＳＯＩ
チップ１の上面からバリア材料２０およびパシベーショ
ン層２６を貫いて延び、シリコン層１４の選択された領
域と電気的な接触を形成する。図２〜５および図６〜９
にそれぞれ、デバイス製造で一般的に実施されるさまざ
まなコンタクト（またはビア）／相互接続構成を示す断
面図、ならびに対応する上面図を示す。図では、コンタ
クトまたは相互接続は回路設計に応じてさまざまな幅お
よび高さを有することができる。プラズマ誘起チャージ
ング損傷を最小化するためには、ＳＯＩ回路構成中のコ
ンタクトまたは相互接続の設計および構成が重要である
ことに発明者らは気づいた。
【００１３】プラズマ誘起チャージング損傷は、半導体
本体上に形成されたコンタクトまたは相互接続の量とゲ
ート電極上に形成されたコンタクトまたは相互接続の量
が等しくないＳＯＩ回路構成で起こることが分かった。
例えば図１０に示すように、コンタクトまたは相互接続
５０の量が等しくないＳＯＩ回路構成では、ゲート酸化
物のプラズマ誘起チャージング損傷が観察された。この
特定の設計では、ゲート電極５４上のコンタクトまたは
相互接続の総量が、半導体本体５２上に形成されたコン
タクトまたは相互接続の総量よりも大きい（ゲート電極
５４上には４つのコンタクトまたは相互接続が形成され
ており、それに対して半導体本体５２上には２つのコン
タクトまたは相互接続が形成されている）。さらに、ゲ
ート電極上に形成された「余剰の」コンタクトまたは相
互接続（図１０の下列のコンタクトまたは相互接続）
は、半導体本体上の追加のコンタクトまたは相互接続と
一致または整列していないので、プラズマ介在処理中に
チャージング損傷が生じる。対照的に、図１１に示すよ
うに等しい量のコンタクトまたは相互接続５０を有する
ＳＯＩ回路構成では、プラズマ誘起チャージング損傷は
観察されなかった。すなわち、プラズマが介在する誘電
体および金属のエッチング、スパッタリング、誘電体付
着などの処理段階中にＱｂｄ（charge-to-breakdown）
限界に達しなかった。したがって、等しい量のコンタク
トまたは相互接続が半導体本体上とゲート電極上に形成
されたＳＯＩ回路構成では、電荷の不均衡（したがって
ゲート酸化物を貫く電流伝導）は軽減または回避され
る。
本体上に形成されたコンタクトまたは相互接続の量とゲ
ート電極上に形成されたコンタクトまたは相互接続の量
が等しくないＳＯＩ回路構成で起こることが分かった。
例えば図１０に示すように、コンタクトまたは相互接続
５０の量が等しくないＳＯＩ回路構成では、ゲート酸化
物のプラズマ誘起チャージング損傷が観察された。この
特定の設計では、ゲート電極５４上のコンタクトまたは
相互接続の総量が、半導体本体５２上に形成されたコン
タクトまたは相互接続の総量よりも大きい（ゲート電極
５４上には４つのコンタクトまたは相互接続が形成され
ており、それに対して半導体本体５２上には２つのコン
タクトまたは相互接続が形成されている）。さらに、ゲ
ート電極上に形成された「余剰の」コンタクトまたは相
互接続（図１０の下列のコンタクトまたは相互接続）
は、半導体本体上の追加のコンタクトまたは相互接続と
一致または整列していないので、プラズマ介在処理中に
チャージング損傷が生じる。対照的に、図１１に示すよ
うに等しい量のコンタクトまたは相互接続５０を有する
ＳＯＩ回路構成では、プラズマ誘起チャージング損傷は
観察されなかった。すなわち、プラズマが介在する誘電
体および金属のエッチング、スパッタリング、誘電体付
着などの処理段階中にＱｂｄ（charge-to-breakdown）
限界に達しなかった。したがって、等しい量のコンタク
トまたは相互接続が半導体本体上とゲート電極上に形成
されたＳＯＩ回路構成では、電荷の不均衡（したがって
ゲート酸化物を貫く電流伝導）は軽減または回避され
る。
【００１４】図１２および１３にそれぞれ、プラズマ誘
起チャージング損傷を示すＳＯＩウェハ上の回路構成の
断面図および上面図を示す。このＳＯＩ構成をプラズマ
６０に暴露すると、チャージング誘起損傷が生じる。異
なるサイズのコンタクトまたは相互接続によって、デバ
イス製造が、プラズマ誘起チャージング損傷を受けやす
いものになることが分かった。この特定の例では、半導
体本体５２上のコンタクトまたは相互接続６２の幅が、
ゲート電極５４上のコンタクトまたは相互接続６４の幅
よりも広く示されている。コンタクトまたは相互接続の
サイズが等しい、または実質的に等しいデバイスに比
べ、このほうが、プラズマ誘起チャージング損傷が起こ
りやすいことが分かった。同様に、半導体本体上のコン
タクトまたは相互接続の幅が、ゲート電極上のコンタク
トまたは相互接続の幅よりも狭い場合も電荷不均衡の条
件が存在し、そのため、プラズマ介在処理中にプラズマ
誘起チャージング損傷が起こる可能性があると予想され
る。
起チャージング損傷を示すＳＯＩウェハ上の回路構成の
断面図および上面図を示す。このＳＯＩ構成をプラズマ
６０に暴露すると、チャージング誘起損傷が生じる。異
なるサイズのコンタクトまたは相互接続によって、デバ
イス製造が、プラズマ誘起チャージング損傷を受けやす
いものになることが分かった。この特定の例では、半導
体本体５２上のコンタクトまたは相互接続６２の幅が、
ゲート電極５４上のコンタクトまたは相互接続６４の幅
よりも広く示されている。コンタクトまたは相互接続の
サイズが等しい、または実質的に等しいデバイスに比
べ、このほうが、プラズマ誘起チャージング損傷が起こ
りやすいことが分かった。同様に、半導体本体上のコン
タクトまたは相互接続の幅が、ゲート電極上のコンタク
トまたは相互接続の幅よりも狭い場合も電荷不均衡の条
件が存在し、そのため、プラズマ介在処理中にプラズマ
誘起チャージング損傷が起こる可能性があると予想され
る。
【００１５】図１４および１５にそれぞれ、プラズマ誘
起チャージング損傷を最小化し、または排除する本発明
の一実施形態に基づくＳＯＩウェハ上の回路構成の断面
図および上面図を示す。図では、半導体本体５２上のコ
ンタクトまたは相互接続７２とゲート電極５４上のコン
タクトまたは相互接続７２のサイズは同じである。プラ
ズマ誘起チャージング損傷に対する抵抗性を高めるため
には、コンタクトまたは相互接続のサイズが同じか、ま
たは実質的に同じであることに加えて、半導体本体上の
コンタクトまたは相互接続の総量と、ゲート電極上のコ
ンタクトまたは相互接続の総量とが等しいことが好まし
い。
起チャージング損傷を最小化し、または排除する本発明
の一実施形態に基づくＳＯＩウェハ上の回路構成の断面
図および上面図を示す。図では、半導体本体５２上のコ
ンタクトまたは相互接続７２とゲート電極５４上のコン
タクトまたは相互接続７２のサイズは同じである。プラ
ズマ誘起チャージング損傷に対する抵抗性を高めるため
には、コンタクトまたは相互接続のサイズが同じか、ま
たは実質的に同じであることに加えて、半導体本体上の
コンタクトまたは相互接続の総量と、ゲート電極上のコ
ンタクトまたは相互接続の総量とが等しいことが好まし
い。
【００１６】図１６および１７に、プラズマ介在処理段
階中にプラズマ誘起チャージング損傷を招きやすいＳＯ
Ｉウェハ上の回路構成の断面図および上面図を示す。図
では、ゲート電極５４上のコンタクトまたは相互接続８
２の高さＨは、半導体本体５２上に形成されたコンタク
トまたは相互接続８０の高さＨ*とは異なっている。対
照的に、半導体本体５２上およびゲート電極５４上に形
成された全てのコンタクトまたは相互接続９０、９２の
高さＨが等しいか、または実質的に等しい図１８および
１９に示すようなＳＯＩ回路構成では、プラズマ誘起チ
ャージングは観察されない。
階中にプラズマ誘起チャージング損傷を招きやすいＳＯ
Ｉウェハ上の回路構成の断面図および上面図を示す。図
では、ゲート電極５４上のコンタクトまたは相互接続８
２の高さＨは、半導体本体５２上に形成されたコンタク
トまたは相互接続８０の高さＨ*とは異なっている。対
照的に、半導体本体５２上およびゲート電極５４上に形
成された全てのコンタクトまたは相互接続９０、９２の
高さＨが等しいか、または実質的に等しい図１８および
１９に示すようなＳＯＩ回路構成では、プラズマ誘起チ
ャージングは観察されない。
【００１７】次に図２０〜２１および２２〜２３を参照
すると、相互接続の寸法差に起因する効果を示すＳＯＩ
ウェハ上の回路構成が示されている。図２０および２１
では、半導体本体５２上の相互接続１００のほうがゲー
ト電極５４の上に形成された相互接続１０２よりも幅が
狭いが、一方、コンタクトまたはビアはゲート電極上と
半導体本体上で同じサイズである。図では、半導体本体
の上に形成された相互接続１００は、その下のコンタク
ト１０１と同じ幅を有する。これらの条件の下ではプラ
ズマ介在処理中に電荷の不均衡が生じる可能性がある。
対照的に、図２２および２３に示すように、ゲート電極
５４上および半導体本体５２上のコンタクト１１０およ
び相互接続１１２の寸法が、それぞれの対応するコンタ
クトまたは相互接続の寸法と互いに等しいか、または実
質的に等しい場合には、プラズマ誘起チャージング損傷
は観察されない。コンタクトと相互接続の組合せを逆Ｔ
字形として示したが、それぞれの対応するコンタクトま
たは相互接続が等しいか、または実質的に等しい寸法を
有する限り、他の形状、例えば逆Ｌ字形でも同様の結果
が得られると予想される。
すると、相互接続の寸法差に起因する効果を示すＳＯＩ
ウェハ上の回路構成が示されている。図２０および２１
では、半導体本体５２上の相互接続１００のほうがゲー
ト電極５４の上に形成された相互接続１０２よりも幅が
狭いが、一方、コンタクトまたはビアはゲート電極上と
半導体本体上で同じサイズである。図では、半導体本体
の上に形成された相互接続１００は、その下のコンタク
ト１０１と同じ幅を有する。これらの条件の下ではプラ
ズマ介在処理中に電荷の不均衡が生じる可能性がある。
対照的に、図２２および２３に示すように、ゲート電極
５４上および半導体本体５２上のコンタクト１１０およ
び相互接続１１２の寸法が、それぞれの対応するコンタ
クトまたは相互接続の寸法と互いに等しいか、または実
質的に等しい場合には、プラズマ誘起チャージング損傷
は観察されない。コンタクトと相互接続の組合せを逆Ｔ
字形として示したが、それぞれの対応するコンタクトま
たは相互接続が等しいか、または実質的に等しい寸法を
有する限り、他の形状、例えば逆Ｌ字形でも同様の結果
が得られると予想される。
【００１８】ＳＯＩウェハ上でのプラズマ誘起チャージ
ング損傷は、以上に述べた設計構成の全てまたはいくつ
かを使用することによって、最小化または排除される。
半導体本体上に形成されたコンタクトまたは相互接続と
ゲート電極上に形成されたコンタクトまたは相互接続の
量および寸法が同じか、または実質的に同じであること
が好ましい。しかし、コンタクトに対して相互接続の寸
法が同じ、または実質的に同じである必要は必ずしもな
く、その逆もまた真である。それらのノード接続、すな
わち半導体本体接続か、またはゲート電極接続かにかか
わらず、形成されたそれぞれの相互接続の寸法が同じ
か、または実質的に同じであることが好ましく、同様
に、形成された全てのコンタクトの寸法は同じか、また
は実質的に同じであるべきである。
ング損傷は、以上に述べた設計構成の全てまたはいくつ
かを使用することによって、最小化または排除される。
半導体本体上に形成されたコンタクトまたは相互接続と
ゲート電極上に形成されたコンタクトまたは相互接続の
量および寸法が同じか、または実質的に同じであること
が好ましい。しかし、コンタクトに対して相互接続の寸
法が同じ、または実質的に同じである必要は必ずしもな
く、その逆もまた真である。それらのノード接続、すな
わち半導体本体接続か、またはゲート電極接続かにかか
わらず、形成されたそれぞれの相互接続の寸法が同じ
か、または実質的に同じであることが好ましく、同様
に、形成された全てのコンタクトの寸法は同じか、また
は実質的に同じであるべきである。
【００１９】改良型ＳＯＩ設計の他の態様によれば、Ｓ
ＯＩ回路構成が、電荷収集体の極性が同じになるように
設計される。本発明の発明者らは、ＳＯＩウェハ上のデ
バイスのアンテナが蓄積する電荷の極性は、プラズマ・
プロセスでエッチングされる構造の寸法に応じて正にも
負にもなりうることを認めた。大きな寸法を有する構造
のプラズマ・エッチングは一般に、収集領域に負電荷を
蓄積させ、一方、非常に小さな寸法を有する構造のエッ
チングは一般に、アンテナ上に正電荷を蓄積させる。正
のアンテナを一方の端子に接続し、負のアンテナをもう
一方の端子に接続したほうが、それぞれの端子に同じ極
性のアンテナを接続するよりも、大きなプラズマ誘起チ
ャージング損傷が観察される。改良型ＳＯＩ設計の一態
様によれば、例えば先に図１４〜１５および図１８〜１
９で示したように、ゲート電極上および半導体上に接続
されたコンタクト（またはビア）あるいは相互接続のサ
イズが同じになるようにＳＯＩ回路構成が設計される。
このような設計にすると、ゲートと半導体本体がともに
等しく正に帯電し、電圧差、したがって回路に損傷を与
える可能性がある電流を軽減し、または防止する。した
がって、幅の狭いコンタクトまたはビア、およびこれら
のコンタクトまたはビアと連絡した幅の広い相互接続を
有することが好ましい。
ＯＩ回路構成が、電荷収集体の極性が同じになるように
設計される。本発明の発明者らは、ＳＯＩウェハ上のデ
バイスのアンテナが蓄積する電荷の極性は、プラズマ・
プロセスでエッチングされる構造の寸法に応じて正にも
負にもなりうることを認めた。大きな寸法を有する構造
のプラズマ・エッチングは一般に、収集領域に負電荷を
蓄積させ、一方、非常に小さな寸法を有する構造のエッ
チングは一般に、アンテナ上に正電荷を蓄積させる。正
のアンテナを一方の端子に接続し、負のアンテナをもう
一方の端子に接続したほうが、それぞれの端子に同じ極
性のアンテナを接続するよりも、大きなプラズマ誘起チ
ャージング損傷が観察される。改良型ＳＯＩ設計の一態
様によれば、例えば先に図１４〜１５および図１８〜１
９で示したように、ゲート電極上および半導体上に接続
されたコンタクト（またはビア）あるいは相互接続のサ
イズが同じになるようにＳＯＩ回路構成が設計される。
このような設計にすると、ゲートと半導体本体がともに
等しく正に帯電し、電圧差、したがって回路に損傷を与
える可能性がある電流を軽減し、または防止する。した
がって、幅の狭いコンタクトまたはビア、およびこれら
のコンタクトまたはビアと連絡した幅の広い相互接続を
有することが好ましい。
【００２０】チャージング損傷は、デバイスが埋込み基
板から分離されていない場合にも起こりうる。図２４お
よび図２５に概略的に示すように、ＳＯＩトランジスタ
は一般に、埋込み酸化層を横切るコンタクトによって基
板に接続される。この接続はしたがって、ゲート電極、
ゲート酸化物を通り基板に至る追加の電荷経路を提供す
る。図２４に示すように、下位の金属レベルにコンタク
トを形成する、例えば下位の金属レベル１２４に基板１
２２への埋込みコンタクト１２０を形成することによっ
てデバイスが基板に接続される場合、チャージング損傷
は、金属レベル１２６から上の全ての金属レベル１２６
および１２８で起こる。本発明の発明者らは、製造中、
基板の裏面に電気的に接続されたＳＯＩウェハ上のＭＯ
Ｓ（金属酸化物半導体）デバイスは、プラズマ関連損傷
をよりうけやすいとの実験に基づく直接の証拠を得た。
ＳＯＩウェハ上でバルク・シリコン・チャージング条件
をシミュレートするため、ゲートおよび拡散端子がバッ
クサイド・シリコン基板に選択的に接続された構造を製
造した。これらの接続は、全ての金属およびビア・プロ
セスの前に、埋込み酸化物に貫通穴をエッチングし、高
濃度にドープしたポリシリコンをこれに充てんすること
によって製作した。ゲートおよび拡散端子への大きなア
ンテナを有するデバイスは、浮遊しているときにはチャ
ージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまた
はゲート・ノードを基板の裏面に接続したときにはひど
く損傷を受けた（図２４および２６〜２７）。
板から分離されていない場合にも起こりうる。図２４お
よび図２５に概略的に示すように、ＳＯＩトランジスタ
は一般に、埋込み酸化層を横切るコンタクトによって基
板に接続される。この接続はしたがって、ゲート電極、
ゲート酸化物を通り基板に至る追加の電荷経路を提供す
る。図２４に示すように、下位の金属レベルにコンタク
トを形成する、例えば下位の金属レベル１２４に基板１
２２への埋込みコンタクト１２０を形成することによっ
てデバイスが基板に接続される場合、チャージング損傷
は、金属レベル１２６から上の全ての金属レベル１２６
および１２８で起こる。本発明の発明者らは、製造中、
基板の裏面に電気的に接続されたＳＯＩウェハ上のＭＯ
Ｓ（金属酸化物半導体）デバイスは、プラズマ関連損傷
をよりうけやすいとの実験に基づく直接の証拠を得た。
ＳＯＩウェハ上でバルク・シリコン・チャージング条件
をシミュレートするため、ゲートおよび拡散端子がバッ
クサイド・シリコン基板に選択的に接続された構造を製
造した。これらの接続は、全ての金属およびビア・プロ
セスの前に、埋込み酸化物に貫通穴をエッチングし、高
濃度にドープしたポリシリコンをこれに充てんすること
によって製作した。ゲートおよび拡散端子への大きなア
ンテナを有するデバイスは、浮遊しているときにはチャ
ージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまた
はゲート・ノードを基板の裏面に接続したときにはひど
く損傷を受けた（図２４および２６〜２７）。
【００２１】製造中のプラズマ関連損傷を軽減し、また
は防止する戦略はしたがって、図２５に示すように、埋
込み酸化物を通した基板の裏側へのデバイスの電気的接
続をできるだけ遅らせ、好ましくは処理の最終段階とす
ることを含む。例えば図２５に概略的に示すように、基
板１２２への埋込コンタクト１２０を、上位の金属層
（例えば金属層１２８）でデバイスに接続することによ
って、金属層１２８までデバイスは接続されず、上位の
金属層の処理中に電流が流れないので、下位の金属層１
２４および１２６のチャージング損傷が最小化される。
処理のできるだけ遅くまでレベル間コンタクト１２０の
形成を遅らせることによって、プラズマ介在プロセスの
適用中に損傷を引き起こす可能性がある電子の経路が形
成されないことが保証される。
は防止する戦略はしたがって、図２５に示すように、埋
込み酸化物を通した基板の裏側へのデバイスの電気的接
続をできるだけ遅らせ、好ましくは処理の最終段階とす
ることを含む。例えば図２５に概略的に示すように、基
板１２２への埋込コンタクト１２０を、上位の金属層
（例えば金属層１２８）でデバイスに接続することによ
って、金属層１２８までデバイスは接続されず、上位の
金属層の処理中に電流が流れないので、下位の金属層１
２４および１２６のチャージング損傷が最小化される。
処理のできるだけ遅くまでレベル間コンタクト１２０の
形成を遅らせることによって、プラズマ介在プロセスの
適用中に損傷を引き起こす可能性がある電子の経路が形
成されないことが保証される。
【００２２】以下の非限定的な実施例によって本発明を
さらに説明する。
さらに説明する。
【００２３】
【実施例】実施例１ バルク・シリコン・ウェハをＳＯＩウェハと一緒に、同
じロットで、同じマスク・セットを使用して処理した。
全てのアンテナ構造は、ポリシリコン、局所相互接続、
７つの金属および最小許容ピッチで全てのビア・スタッ
ク・フィンガ・タイプ構造を完備し、最悪の場合のチャ
ージ損傷を評価するため、最小許容ビア寸法のビア・ア
ンテナ列によって接続されている。テスト構造は、寸法
０．３ミクロン×２０ミクロンおよび０．１８ミクロン
×２０ミクロンのＰ−ＭＯＳおよびＮ−ＭＯＳトランジ
スタであり、ゲート酸化物の厚さは２．０から２．５ナ
ノメートルである。
じロットで、同じマスク・セットを使用して処理した。
全てのアンテナ構造は、ポリシリコン、局所相互接続、
７つの金属および最小許容ピッチで全てのビア・スタッ
ク・フィンガ・タイプ構造を完備し、最悪の場合のチャ
ージ損傷を評価するため、最小許容ビア寸法のビア・ア
ンテナ列によって接続されている。テスト構造は、寸法
０．３ミクロン×２０ミクロンおよび０．１８ミクロン
×２０ミクロンのＰ−ＭＯＳおよびＮ−ＭＯＳトランジ
スタであり、ゲート酸化物の厚さは２．０から２．５ナ
ノメートルである。
【００２４】ゲート・リーク電流および時間依存性誘電
破壊（time-dependent dielectricbreakdown：ＴＤＤ
Ｂ）の測定は、厚さ２．０から２．５ｎｍのゲート酸化
物のプラズマ・チャージング損傷を示す有効な手段であ
る。図２８および２９に、古典的な大きなアンテナ構成
（ゲート・アンテナのみ）を有するバルク・シリコン・
デバイスとＳＯＩデバイスの間のゲート・リーク電流分
布の違いを示す。保護ダイオードを有するバルク・シリ
コン・ウェハ上のデバイスと比べても、ＳＯＩデバイス
が、プラズマ・チャージング損傷に対してはるかにロバ
ストであることを、このプロットは明らかに示してい
る。
破壊（time-dependent dielectricbreakdown：ＴＤＤ
Ｂ）の測定は、厚さ２．０から２．５ｎｍのゲート酸化
物のプラズマ・チャージング損傷を示す有効な手段であ
る。図２８および２９に、古典的な大きなアンテナ構成
（ゲート・アンテナのみ）を有するバルク・シリコン・
デバイスとＳＯＩデバイスの間のゲート・リーク電流分
布の違いを示す。保護ダイオードを有するバルク・シリ
コン・ウェハ上のデバイスと比べても、ＳＯＩデバイス
が、プラズマ・チャージング損傷に対してはるかにロバ
ストであることを、このプロットは明らかに示してい
る。
【００２５】実施例２ ＳＯＩウェハ上でバルク・シリコン・チャージング条件
をシミュレートするため、ゲートおよび拡散端子がバッ
クサイド・シリコン基板に選択的に接続された構造を製
造した。これらの接続は、全ての金属およびビア・プロ
セスの前に、埋込み酸化物に貫通穴をエッチングし、高
濃度にドープしたポリシリコンをこれに充てんすること
によって製作した。ゲートおよび拡散端子への大きなア
ンテナを有するデバイスは、浮遊しているときにはチャ
ージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまた
はゲート・ノードを基板の裏面に接続したときにはひど
く損傷を受けた（図２４および２６〜２７）。
をシミュレートするため、ゲートおよび拡散端子がバッ
クサイド・シリコン基板に選択的に接続された構造を製
造した。これらの接続は、全ての金属およびビア・プロ
セスの前に、埋込み酸化物に貫通穴をエッチングし、高
濃度にドープしたポリシリコンをこれに充てんすること
によって製作した。ゲートおよび拡散端子への大きなア
ンテナを有するデバイスは、浮遊しているときにはチャ
ージング損傷を示さなかったが、Ｓ／Ｄ拡散ノードまた
はゲート・ノードを基板の裏面に接続したときにはひど
く損傷を受けた（図２４および２６〜２７）。
【００２６】実施例３ ビア・アンテナおよびビア・バー・アンテナを、トラン
ジスタのゲートおよび拡散端子に接続した。ビア・アン
テナは、ビア・バー・アンテナよりも正に帯電し、ゲー
ト酸化物の損傷につながることが分かった。
ジスタのゲートおよび拡散端子に接続した。ビア・アン
テナは、ビア・バー・アンテナよりも正に帯電し、ゲー
ト酸化物の損傷につながることが分かった。
【００２７】実施例４ ビアのサイズは同一だが、異なるサイズの相互接続ワイ
ヤにつながるアンテナは、異なる電位に帯電する可能性
がある。アンテナ比およびビア・サイズは同じだが異な
る幅のワイヤに接続するアンテナを、トランジスタのゲ
ートおよび拡散に取り付けた。アンテナ・デバイスは、
プラズマ処理中に重大な酸化物損傷を示した。
ヤにつながるアンテナは、異なる電位に帯電する可能性
がある。アンテナ比およびビア・サイズは同じだが異な
る幅のワイヤに接続するアンテナを、トランジスタのゲ
ートおよび拡散に取り付けた。アンテナ・デバイスは、
プラズマ処理中に重大な酸化物損傷を示した。
【００２８】実施例５ ビア・サイズが同じで、同じサイズの相互接続につなが
るアンテナは、相互接続の下のビアの位置（中心か縁
か）に応じて異なる電位に帯電する可能性がある。相互
接続の中心にビアを有するアンテナは、相互接続の縁に
ビアを有するアンテナよりも低い正電位に帯電し、プラ
ズマ処理中にゲート酸化物が損傷した。
るアンテナは、相互接続の下のビアの位置（中心か縁
か）に応じて異なる電位に帯電する可能性がある。相互
接続の中心にビアを有するアンテナは、相互接続の縁に
ビアを有するアンテナよりも低い正電位に帯電し、プラ
ズマ処理中にゲート酸化物が損傷した。
【００２９】好ましい実施形態を示し説明したが、本発
明の趣旨および範囲から逸脱することなしに、さまざま
な修正および置換えをこれらの実施形態に実施すること
ができる。したがって、以上の本発明の説明は例示的な
ものであって、本発明を限定するものではないことを理
解されたい。
明の趣旨および範囲から逸脱することなしに、さまざま
な修正および置換えをこれらの実施形態に実施すること
ができる。したがって、以上の本発明の説明は例示的な
ものであって、本発明を限定するものではないことを理
解されたい。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）製造中のプラズマ誘起チャージング
損傷を最小化するのに有効なＳＯＩ構造であって、ゲー
ト電極と、ソース拡散領域およびドレイン拡散領域を有
する半導体本体と、前記ゲート電極および前記半導体本
体に接続された電荷収集体を備え、それぞれの前記電荷
収集体が、同じ形状および寸法、または実質的に同じ形
状および寸法を有するＳＯＩ構造。 （２）前記ゲート電極上の電荷収集体の総数が、前記半
導体本体上の電荷収集体の総数に等しい、前記（１）に
記載のＳＯＩ構造。 （３）それぞれの前記電荷収集体が、コンタクトおよび
前記コンタクトと連絡した相互接続の一部分を含み、そ
れぞれの電荷収集体の断面が、他の電荷収集体と同じ
か、または実質的に同じである、前記（１）に記載のＳ
ＯＩ構造。 （４）前記電荷収集体の前記コンタクトの断面が同じ
か、または実質的に同じである、前記（３）に記載のＳ
ＯＩ構造。 （５）それぞれの電荷収集体のそれぞれの前記コンタク
トの寸法および形状が同じか、または実質的に同じであ
り、前記相互接続の幅が前記コンタクトの幅よりも広
い、前記（３）に記載のＳＯＩ構造。 （６）前記電荷収集体のそれぞれの前記相互接続の形状
および寸法が同じである、前記（３）に記載のＳＯＩ構
造。 （７）製造中のプラズマ誘起損傷の軽減に有効なＳＯＩ
構造であって、ゲート電極と、ソース拡散領域およびド
レイン拡散領域を有する半導体本体と、正電荷を与える
のに有効なプラズマ介在プロセスによって形成され、選
択された前記ゲート電極および前記半導体本体に接続さ
れた複数のコンタクトと、負電荷を与えるのに有効なプ
ラズマ介在プロセスによって形成され、前記コンタクト
と連絡した複数の相互接続を備えたＳＯＩ構造。 （８）前記相互接続の部分が前記コンタクトと連絡し、
それぞれのコンタクトが、それぞれの前記相互接続に対
して同じ、または実質的に同じ相対位置にある、前記
（７）に記載のＳＯＩ構造。 （９）前記相互接続の幅が前記コンタクトの幅よりも広
い、前記（７）に記載のＳＯＩ構造。 （１０）製造中のプラズマ誘起チャージング損傷を最小
化するのに有効なＳＯＩ構造であって、基板と、前記基
板上に付着した埋込み酸化層と、前記埋込み酸化層中に
形成され、前記基板と連絡した導電性コンタクトと、前
記埋込み酸化層の上に製造されたデバイスと前記導電性
コンタクトの間に形成された接続構造を備え、前記接続
構造と導電性コンタクトの間の前記連絡を、最後の相互
接続レベルが前記デバイスに形成されるまで遅らせたＳ
ＯＩ構造。 （１１）ＳＯＩウェハ上に集積回路を製造する間のプラ
ズマ介在プロセス中のチャージング損傷を低減させる方
法であって、それぞれの前記電荷収集体が、前記ゲート
電極または半導体に接続された等しい量の、または実質
的に等しい量の相互接続およびコンタクトを有する、電
荷収集体を形成する段階、前記ゲート電極または半導体
に接続された等しい、または実質的に等しいサイズの相
互接続およびコンタクトを提供する段階、デバイスと前
記デバイスから離れて位置した基板の裏面との間に構造
を接続する段階であって、最後の相互接続レベルが前記
デバイスに形成されるまで接続を遅らせる段階のうちの
１つまたは複数を含む方法。
損傷を最小化するのに有効なＳＯＩ構造であって、ゲー
ト電極と、ソース拡散領域およびドレイン拡散領域を有
する半導体本体と、前記ゲート電極および前記半導体本
体に接続された電荷収集体を備え、それぞれの前記電荷
収集体が、同じ形状および寸法、または実質的に同じ形
状および寸法を有するＳＯＩ構造。 （２）前記ゲート電極上の電荷収集体の総数が、前記半
導体本体上の電荷収集体の総数に等しい、前記（１）に
記載のＳＯＩ構造。 （３）それぞれの前記電荷収集体が、コンタクトおよび
前記コンタクトと連絡した相互接続の一部分を含み、そ
れぞれの電荷収集体の断面が、他の電荷収集体と同じ
か、または実質的に同じである、前記（１）に記載のＳ
ＯＩ構造。 （４）前記電荷収集体の前記コンタクトの断面が同じ
か、または実質的に同じである、前記（３）に記載のＳ
ＯＩ構造。 （５）それぞれの電荷収集体のそれぞれの前記コンタク
トの寸法および形状が同じか、または実質的に同じであ
り、前記相互接続の幅が前記コンタクトの幅よりも広
い、前記（３）に記載のＳＯＩ構造。 （６）前記電荷収集体のそれぞれの前記相互接続の形状
および寸法が同じである、前記（３）に記載のＳＯＩ構
造。 （７）製造中のプラズマ誘起損傷の軽減に有効なＳＯＩ
構造であって、ゲート電極と、ソース拡散領域およびド
レイン拡散領域を有する半導体本体と、正電荷を与える
のに有効なプラズマ介在プロセスによって形成され、選
択された前記ゲート電極および前記半導体本体に接続さ
れた複数のコンタクトと、負電荷を与えるのに有効なプ
ラズマ介在プロセスによって形成され、前記コンタクト
と連絡した複数の相互接続を備えたＳＯＩ構造。 （８）前記相互接続の部分が前記コンタクトと連絡し、
それぞれのコンタクトが、それぞれの前記相互接続に対
して同じ、または実質的に同じ相対位置にある、前記
（７）に記載のＳＯＩ構造。 （９）前記相互接続の幅が前記コンタクトの幅よりも広
い、前記（７）に記載のＳＯＩ構造。 （１０）製造中のプラズマ誘起チャージング損傷を最小
化するのに有効なＳＯＩ構造であって、基板と、前記基
板上に付着した埋込み酸化層と、前記埋込み酸化層中に
形成され、前記基板と連絡した導電性コンタクトと、前
記埋込み酸化層の上に製造されたデバイスと前記導電性
コンタクトの間に形成された接続構造を備え、前記接続
構造と導電性コンタクトの間の前記連絡を、最後の相互
接続レベルが前記デバイスに形成されるまで遅らせたＳ
ＯＩ構造。 （１１）ＳＯＩウェハ上に集積回路を製造する間のプラ
ズマ介在プロセス中のチャージング損傷を低減させる方
法であって、それぞれの前記電荷収集体が、前記ゲート
電極または半導体に接続された等しい量の、または実質
的に等しい量の相互接続およびコンタクトを有する、電
荷収集体を形成する段階、前記ゲート電極または半導体
に接続された等しい、または実質的に等しいサイズの相
互接続およびコンタクトを提供する段階、デバイスと前
記デバイスから離れて位置した基板の裏面との間に構造
を接続する段階であって、最後の相互接続レベルが前記
デバイスに形成されるまで接続を遅らせる段階のうちの
１つまたは複数を含む方法。
【図１】従来のＳＯＩ回路構成を示す断面図である。
【図２】デバイス製造で使用されるビア／相互接続構成
を示す断面図である。
を示す断面図である。
【図３】デバイス製造で使用される他のビア／相互接続
構成を示す断面図である。
構成を示す断面図である。
【図４】デバイス製造で使用される他のビア／相互接続
構成を示す断面図である。
構成を示す断面図である。
【図５】デバイス製造で使用される他のビア／相互接続
構成を示す断面図である。
構成を示す断面図である。
【図６】デバイス製造で使用されるビア／相互接続構成
を示す上面図である。
を示す上面図である。
【図７】デバイス製造で使用される他のビア／相互接続
構成を示す上面図である。
構成を示す上面図である。
【図８】デバイス製造で使用される他のビア／相互接続
構成を示す上面図である。
構成を示す上面図である。
【図９】デバイス製造で使用される他のビア／相互接続
構成を示す上面図である。
構成を示す上面図である。
【図１０】半導体本体上とゲート電極上のビアまたは相
互接続の量の不均衡を示す上面図である。
互接続の量の不均衡を示す上面図である。
【図１１】半導体本体上とゲート電極上のビアまたは相
互接続の量の均衡を示す本発明の一実施形態に基づく上
面図である。
互接続の量の均衡を示す本発明の一実施形態に基づく上
面図である。
【図１２】プラズマ誘起チャージング損傷を示す従来の
設計の断面図である。
設計の断面図である。
【図１３】プラズマ誘起チャージング損傷を示す従来の
設計の上面図である。
設計の上面図である。
【図１４】ゲート電極上のビアと半導体本体上のビアが
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
【図１５】ゲート電極上のビアと半導体本体上のビアが
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
【図１６】プラズマ誘起チャージング損傷を示す従来の
設計の断面図である。
設計の断面図である。
【図１７】プラズマ誘起チャージング損傷を示す従来の
設計の上面図である。
設計の上面図である。
【図１８】ゲート電極上のビアと半導体本体上のビアが
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
【図１９】ゲート電極上のビアと半導体本体上のビアが
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
【図２０】プラズマ誘起チャージング損傷を受けやすい
従来の設計の断面図である。
従来の設計の断面図である。
【図２１】プラズマ誘起チャージング損傷を受けやすい
従来の設計の上面図である。
従来の設計の上面図である。
【図２２】ゲート電極上のビアと半導体本体上のビアが
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
【図２３】ゲート電極上のビアと半導体本体上のビアが
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
【図２４】埋込み酸化層を横切るコンタクトによって基
板に接続されたＳＯＩトランジスタの概略図である。
板に接続されたＳＯＩトランジスタの概略図である。
【図２５】埋込み酸化層中の埋込みコンタクトとの接続
構造が上位の金属層に配置された本発明の一実施形態に
基づくＳＯＩトランジスタの概略図である。
構造が上位の金属層に配置された本発明の一実施形態に
基づくＳＯＩトランジスタの概略図である。
【図２６】基準デバイス、浮遊アンテナＳＯＩデバイス
およびＳＯＩアンテナ・デバイスのゲート・リーク電流
分布を示すグラフである。
およびＳＯＩアンテナ・デバイスのゲート・リーク電流
分布を示すグラフである。
【図２７】基準デバイス、浮遊アンテナＳＯＩデバイス
およびＳＯＩアンテナ・デバイスのゲート・リーク電流
分布を示すグラフである。
およびＳＯＩアンテナ・デバイスのゲート・リーク電流
分布を示すグラフである。
【図２８】バック基板への接続がある場合とない場合の
ＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムであ
る。
ＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムであ
る。
【図２９】バック基板への接続がある場合とない場合の
ＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムであ
る。
ＳＯＩアンテナ・デバイスの破壊電圧ヒストグラムであ
る。
１ ＳＯＩ回路構成 １０ シリコン基板 １２ 埋込み酸化層 １４ シリコン層 １８ ゲート ２０ バリア材料 ２６ パシベーション層 ３０ ゲート金属コンタクト ３４ 浅いトレンチ ４０ 金属コンタクト ５０ コンタクトまたは相互接続 ５２ 半導体本体 ５４ ゲート電極 ６０ プラズマ ６２ 半導体本体上のコンタクトまたは相互接続 ６４ ゲート電極上のコンタクトまたは相互接続 ７２ コンタクトまたは相互接続 ８０ 半導体本体上のコンタクトまたは相互接続 ８２ ゲート電極上のコンタクトまたは相互接続 ９０ 半導体本体上のコンタクトまたは相互接続 ９２ ゲート電極上のコンタクトまたは相互接続 １００ 半導体本体上の相互接続 １０１ 半導体本体上のコンタクト １０２ ゲート電極の上の相互接続 １０３ ゲート電極上のコンタクト １１０ コンタクト １１２ 相互接続 １２０ 埋込みコンタクト １２２ 基板 １２４ 金属レベル １２６ 金属レベル １２８ 金属レベル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムケーシュ・カーレ アメリカ合衆国10606 ニューヨーク州ホ ワイト・プレインズ マッキンリー・アベ ニュー 21 アパートメント・ナンバー２ (72)発明者 ポール・ディー・アグネロ アメリカ合衆国12590 ニューヨーク州ワ ピンジャー・フォールズ ブレイ・ファー ム・レーン 17 (72)発明者 アンソニー・アイ・チョウ アメリカ合衆国12508 ニューヨーク州ビ ーコン バン・ホーン・サークル 21 ア パートメント・エフ (72)発明者 テレンス・ブラックウェル・フック アメリカ合衆国05465 バーモント州ジェ リコ・センター ピー・オー・ボックス 1128 (72)発明者 アンダ・シー・モクタ アメリカ合衆国12540 ラグランジュビル ヘリテージ・レーン 73 Ｆターム(参考） 5F110 AA21 CC01 DD05 DD11 EE02 EE14 EE25 EE50 HL02 HM05 NN03 NN22 NN25 NN62 NN65
Claims (11)
- 【請求項１】製造中のプラズマ誘起チャージング損傷を
最小化するのに有効なＳＯＩ構造であって、 ゲート電極と、 ソース拡散領域およびドレイン拡散領域を有する半導体
本体と、 前記ゲート電極および前記半導体本体に接続された電荷
収集体を備え、 それぞれの前記電荷収集体が、同じ形状および寸法、ま
たは実質的に同じ形状および寸法を有するＳＯＩ構造。 - 【請求項２】前記ゲート電極上の電荷収集体の総数が、
前記半導体本体上の電荷収集体の総数に等しい、請求項
１に記載のＳＯＩ構造。 - 【請求項３】それぞれの前記電荷収集体が、コンタクト
および前記コンタクトと連絡した相互接続の一部分を含
み、それぞれの電荷収集体の断面が、他の電荷収集体と
同じか、または実質的に同じである、請求項１に記載の
ＳＯＩ構造。 - 【請求項４】前記電荷収集体の前記コンタクトの断面が
同じか、または実質的に同じである、請求項３に記載の
ＳＯＩ構造。 - 【請求項５】それぞれの電荷収集体のそれぞれの前記コ
ンタクトの寸法および形状が同じか、または実質的に同
じであり、前記相互接続の幅が前記コンタクトの幅より
も広い、請求項３に記載のＳＯＩ構造。 - 【請求項６】前記電荷収集体のそれぞれの前記相互接続
の形状および寸法が同じである、請求項３に記載のＳＯ
Ｉ構造。 - 【請求項７】製造中のプラズマ誘起損傷の軽減に有効な
ＳＯＩ構造であって、 ゲート電極と、 ソース拡散領域およびドレイン拡散領域を有する半導体
本体と、 正電荷を与えるのに有効なプラズマ介在プロセスによっ
て形成され、選択された前記ゲート電極および前記半導
体本体に接続された複数のコンタクトと、 負電荷を与えるのに有効なプラズマ介在プロセスによっ
て形成され、前記コンタクトと連絡した複数の相互接続
を備えたＳＯＩ構造。 - 【請求項８】前記相互接続の部分が前記コンタクトと連
絡し、それぞれのコンタクトが、それぞれの前記相互接
続に対して同じ、または実質的に同じ相対位置にある、
請求項７に記載のＳＯＩ構造。 - 【請求項９】前記相互接続の幅が前記コンタクトの幅よ
りも広い、請求項７に記載のＳＯＩ構造。 - 【請求項１０】製造中のプラズマ誘起チャージング損傷
を最小化するのに有効なＳＯＩ構造であって、 基板と、 前記基板上に付着した埋込み酸化層と、 前記埋込み酸化層中に形成され、前記基板と連絡した導
電性コンタクトと、 前記埋込み酸化層の上に製造されたデバイスと前記導電
性コンタクトの間に形成された接続構造を備え、 前記接続構造と導電性コンタクトの間の前記連絡を、最
後の相互接続レベルが前記デバイスに形成されるまで遅
らせたＳＯＩ構造。 - 【請求項１１】ＳＯＩウェハ上に集積回路を製造する間
のプラズマ介在プロセス中のチャージング損傷を低減さ
せる方法であって、 それぞれの前記電荷収集体が、前記ゲート電極または半
導体に接続された等しい量の、または実質的に等しい量
の相互接続およびコンタクトを有する、電荷収集体を形
成する段階、 前記ゲート電極または半導体に接続された等しい、また
は実質的に等しいサイズの相互接続およびコンタクトを
提供する段階、 デバイスと前記デバイスから離れて位置した基板の裏面
との間に構造を接続する段階であって、最後の相互接続
レベルが前記デバイスに形成されるまで接続を遅らせる
段階のうちの１つまたは複数を含む方法。
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