JP2002324903A - Soiデバイスのプラズマ・チャージング損傷を最小化する構造および方法 - Google Patents
Soiデバイスのプラズマ・チャージング損傷を最小化する構造および方法Info
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Abstract
基板上に製造されたデバイスのプラズマ誘起損傷の低減
に有効な方法および回路構成を提供すること。 【解決手段】 製造中のプラズマ誘起チャージング損傷
を最小化するのに有効なSOI回路構成は、ゲート電極
および半導体本体に接続された電荷収集体の形成を含
み、それぞれの電荷収集体は同じ形状および寸法、また
は実質的に同じ形状および寸法を有する。SOI基板上
に製造されたデバイスと基板の間の接続構造の形成を、
処理の遅い段階まで遅らせる。
Description
イスおよびその製造方法に関する。詳細には、本発明は
シリコン・オン・インシュレータ(SOI)基板上に製
造されたデバイスのプラズマ誘起損傷の低減に有効な方
法および構造(回路構成)に関する。
および製造に対して高まる関心によって、製造中のプラ
ズマ・チャージング損傷のモードならびにこのような損
傷の最小化に有効な設計の詳細な理解が要求されてい
る。具体的な関心事は、製造中の金属酸化物半導体(M
OS)デバイスのゲート酸化物のプラズマ関連損傷であ
る。バルク・シリコン・プロセスでは、プラズマ電荷が
ゲート端子に集まる。これはだだ単にゲート端子が、ウ
ェハ・バルクに対して唯一のノードであるからである。
ゲートと基板の間に接続された保護ダイオードを使用す
ると、これらのタイプのチャージング効果からデバイス
を有効に保護することができる。しかしSOI技術で
は、埋込み酸化層の存在によって、拡散ノードとゲート
・ノードの両方がバルクに対して浮遊している。SOI
ウェハのプラズマ処理中に、ゲートおよびソース/ドレ
イン・アンテナは、それらのアンテナ特性に応じてさま
ざまな電圧に帯電し、ゲート酸化物を貫くトンネル電流
が生じる可能性があり、これによってゲート酸化物が損
傷する可能性がある。さらに、プラズマが介在する処理
(プラズマ介在処理)中にはゲートとソース/ドレイン
・アンテナの両方が帯電しうるので、SOI回路構成で
の保護ダイオードの使用は実際的な解決とはならない。
I基板上に製造されたデバイスのプラズマ誘起損傷の低
減に有効な方法および回路構成を提供することにある。
ャージング損傷を最小化するのに有効なSOI回路構成
は、ゲート電極と、ソース拡散領域およびドレイン拡散
領域を有する半導体本体と、前記ゲート電極および前記
半導体本体に接続された電荷収集体を備え、それぞれの
前記電荷収集体が、同じ形状および寸法、または実質的
に同じ形状および寸法を有する。このような構成は、プ
ラズマ損傷効果に対して回路を本質的に強くすることに
よって、製造中のプラズマ・チャージングの影響を低減
させる。
OIウェハ上のデバイスのS/Dアンテナが蓄積する電
荷の極性は正にも負にもなりうること、および正のアン
テナを一方の端子に接続し、負のアンテナをもう一方の
端子に接続したほうが、それぞれの端子に同じ極性のア
ンテナを接続するよりも、大きなプラズマ誘起チャージ
ング損傷が観察されることを認めた。この実施形態によ
ればSOI構成は、ゲート電極と、ソース拡散領域およ
びドレイン拡散領域を有する半導体本体と、選択された
前記ゲート電極および前記半導体本体に接続された複数
のコンタクトを含む。これらのコンタクトは、正電荷を
与えるのに有効なプラズマ介在プロセスによって形成さ
れる。複数の相互接続が前記コンタクトと連絡し、これ
らの相互接続は、負電荷を与えるのに有効なプラズマ介
在プロセスによって形成される。前記コンタクトの幅が
前記相互接続の幅よりも狭いことが好ましい。このSO
I構成は、プラズマ誘起チャージング損傷を低減させ
る。
前記基板上に付着した埋込み酸化層と、前記埋込み酸化
層中に形成され、前記基板と連絡した導電性コンタクト
と、前記埋込み酸化層の上に製造されたデバイスと前記
導電性コンタクトの間に形成された接続構造を含む。前
記接続構造と導電性コンタクトの間の前記連絡を、最後
の相互接続レベルが前記デバイスに形成されるまで遅ら
せる。
マ誘起損傷を軽減する方法は、電荷収集体を形成する段
階であって、それぞれの前記電荷収集体が、前記ゲート
電極または半導体に接続された等しい、または実質的に
等しい量の相互接続およびコンタクトを有する段階、前
記ゲート電極または半導体に接続された等しい、または
実質的に等しいサイズの相互接続およびコンタクトを提
供する段階、デバイスと前記デバイスから離れて位置し
た基板の裏面との間に構造を接続する段階であって、最
後の相互接続レベルが前記デバイスに形成されるまで接
続を遅らせる段階のうちの1つまたは複数を含む。
詳細な説明を添付図面とともに考慮すればより完全に理
解されよう。添付図面は例示的なものであって、制限的
なものではない。
質的に強いSOI回路構成の設計のためにはまず、この
ような損傷が生じる機構を理解することが必要である。
バルク・シリコン・ウェハ上に製造されたデバイス(S
OI回路構成とは対照をなす)が、ゲート・アンテナ上
への電荷の蓄積によって損傷を受けることはよく知られ
ている。この電荷および損傷はそれぞれ、プラズマ・チ
ャージングおよびゲート酸化物を貫く対応する高いゲー
ト電流から生じる。全てのデバイスの拡散端子は、pn
接合を介してバルク・シリコン・ウェハ基板に電気的に
接続され、そのため拡散端子は、基板電位から大きく逸
脱しない可能性がある。局所的なプラズマと基板の間の
電位差が、ゲート酸化物を貫いて高電流が流れる原因と
なる。ゲート酸化物の損傷は、Qbd(charge-to-brea
kdown)限界に近づいた電流束によって引き起こされ
る。
デバイス本体との間に埋込み酸化層を含み、これによっ
てデバイスからバルクへの直接電流経路を妨げている。
この埋込み酸化層を使用することによって、ゲート、ソ
ース/ドレイン領域および本体端子が全てウェハ・バル
クに対して分離された、すなわちゲートおよびS/D
(ソース/ドレイン)拡散アンテナが浮遊したデバイス
が得られる。これらのSOI回路構成のプラズマ処理
中、ゲートおよびS/Dアンテナは電荷収集体(charge
collector)の働きをし、その特性に応じてさまざまな
電圧に帯電することができる。集められた電荷がQbd
限界に近づくと、その結果として自体を貫くトンネル電
流によってゲート酸化物は損傷を受ける可能性がある。
の図には、全体を参照符号1で示す従来のSOI回路構
成が示されている。このSOI回路は、シリコン基板1
0および基板10の上に付着した酸化層12を含む。酸
化層12の上にはシリコン層14が付着しており、その
ためこの酸化層を「埋込み酸化層」と呼ぶ。シリコン層
14は、シリコン層14を貫通して延び、シリコン層1
4の活性領域どうしを電気的に分離する少なくとも1つ
の浅いトレンチ34を含む。これらの活性領域は一般
に、シリコン層14に形成されたトランジスタなどを含
む。トレンチ34には一般に、絶縁酸化物材料が充てん
される。
している。シリコン層14の上およびゲート18の周囲
には、パシベーション層26が付着している。パシベー
ション層26の上にはバリア材料20が付着している。
バリア材料20は一般に、リンケイ酸ガラス(PS
G)、BPSG、窒化物または他の同様な材料などの誘
電材料である。ゲート18の上には、図1に示すように
ゲート金属コンタクト30が付着している。ゲート金属
コンタクト30は、SOIチップ1の上面からバリア材
料20およびパシベーション層26を貫いて延び、ゲー
ト18と電気的な接触を形成する。シリコン層14の上
には図1に示すように、第2および第3の金属コンタク
ト40が付着している。金属コンタクト40は、SOI
チップ1の上面からバリア材料20およびパシベーショ
ン層26を貫いて延び、シリコン層14の選択された領
域と電気的な接触を形成する。図2〜5および図6〜9
にそれぞれ、デバイス製造で一般的に実施されるさまざ
まなコンタクト(またはビア)/相互接続構成を示す断
面図、ならびに対応する上面図を示す。図では、コンタ
クトまたは相互接続は回路設計に応じてさまざまな幅お
よび高さを有することができる。プラズマ誘起チャージ
ング損傷を最小化するためには、SOI回路構成中のコ
ンタクトまたは相互接続の設計および構成が重要である
ことに発明者らは気づいた。
本体上に形成されたコンタクトまたは相互接続の量とゲ
ート電極上に形成されたコンタクトまたは相互接続の量
が等しくないSOI回路構成で起こることが分かった。
例えば図10に示すように、コンタクトまたは相互接続
50の量が等しくないSOI回路構成では、ゲート酸化
物のプラズマ誘起チャージング損傷が観察された。この
特定の設計では、ゲート電極54上のコンタクトまたは
相互接続の総量が、半導体本体52上に形成されたコン
タクトまたは相互接続の総量よりも大きい(ゲート電極
54上には4つのコンタクトまたは相互接続が形成され
ており、それに対して半導体本体52上には2つのコン
タクトまたは相互接続が形成されている)。さらに、ゲ
ート電極上に形成された「余剰の」コンタクトまたは相
互接続(図10の下列のコンタクトまたは相互接続)
は、半導体本体上の追加のコンタクトまたは相互接続と
一致または整列していないので、プラズマ介在処理中に
チャージング損傷が生じる。対照的に、図11に示すよ
うに等しい量のコンタクトまたは相互接続50を有する
SOI回路構成では、プラズマ誘起チャージング損傷は
観察されなかった。すなわち、プラズマが介在する誘電
体および金属のエッチング、スパッタリング、誘電体付
着などの処理段階中にQbd(charge-to-breakdown)
限界に達しなかった。したがって、等しい量のコンタク
トまたは相互接続が半導体本体上とゲート電極上に形成
されたSOI回路構成では、電荷の不均衡(したがって
ゲート酸化物を貫く電流伝導)は軽減または回避され
る。
起チャージング損傷を示すSOIウェハ上の回路構成の
断面図および上面図を示す。このSOI構成をプラズマ
60に暴露すると、チャージング誘起損傷が生じる。異
なるサイズのコンタクトまたは相互接続によって、デバ
イス製造が、プラズマ誘起チャージング損傷を受けやす
いものになることが分かった。この特定の例では、半導
体本体52上のコンタクトまたは相互接続62の幅が、
ゲート電極54上のコンタクトまたは相互接続64の幅
よりも広く示されている。コンタクトまたは相互接続の
サイズが等しい、または実質的に等しいデバイスに比
べ、このほうが、プラズマ誘起チャージング損傷が起こ
りやすいことが分かった。同様に、半導体本体上のコン
タクトまたは相互接続の幅が、ゲート電極上のコンタク
トまたは相互接続の幅よりも狭い場合も電荷不均衡の条
件が存在し、そのため、プラズマ介在処理中にプラズマ
誘起チャージング損傷が起こる可能性があると予想され
る。
起チャージング損傷を最小化し、または排除する本発明
の一実施形態に基づくSOIウェハ上の回路構成の断面
図および上面図を示す。図では、半導体本体52上のコ
ンタクトまたは相互接続72とゲート電極54上のコン
タクトまたは相互接続72のサイズは同じである。プラ
ズマ誘起チャージング損傷に対する抵抗性を高めるため
には、コンタクトまたは相互接続のサイズが同じか、ま
たは実質的に同じであることに加えて、半導体本体上の
コンタクトまたは相互接続の総量と、ゲート電極上のコ
ンタクトまたは相互接続の総量とが等しいことが好まし
い。
階中にプラズマ誘起チャージング損傷を招きやすいSO
Iウェハ上の回路構成の断面図および上面図を示す。図
では、ゲート電極54上のコンタクトまたは相互接続8
2の高さHは、半導体本体52上に形成されたコンタク
トまたは相互接続80の高さH*とは異なっている。対
照的に、半導体本体52上およびゲート電極54上に形
成された全てのコンタクトまたは相互接続90、92の
高さHが等しいか、または実質的に等しい図18および
19に示すようなSOI回路構成では、プラズマ誘起チ
ャージングは観察されない。
すると、相互接続の寸法差に起因する効果を示すSOI
ウェハ上の回路構成が示されている。図20および21
では、半導体本体52上の相互接続100のほうがゲー
ト電極54の上に形成された相互接続102よりも幅が
狭いが、一方、コンタクトまたはビアはゲート電極上と
半導体本体上で同じサイズである。図では、半導体本体
の上に形成された相互接続100は、その下のコンタク
ト101と同じ幅を有する。これらの条件の下ではプラ
ズマ介在処理中に電荷の不均衡が生じる可能性がある。
対照的に、図22および23に示すように、ゲート電極
54上および半導体本体52上のコンタクト110およ
び相互接続112の寸法が、それぞれの対応するコンタ
クトまたは相互接続の寸法と互いに等しいか、または実
質的に等しい場合には、プラズマ誘起チャージング損傷
は観察されない。コンタクトと相互接続の組合せを逆T
字形として示したが、それぞれの対応するコンタクトま
たは相互接続が等しいか、または実質的に等しい寸法を
有する限り、他の形状、例えば逆L字形でも同様の結果
が得られると予想される。
ング損傷は、以上に述べた設計構成の全てまたはいくつ
かを使用することによって、最小化または排除される。
半導体本体上に形成されたコンタクトまたは相互接続と
ゲート電極上に形成されたコンタクトまたは相互接続の
量および寸法が同じか、または実質的に同じであること
が好ましい。しかし、コンタクトに対して相互接続の寸
法が同じ、または実質的に同じである必要は必ずしもな
く、その逆もまた真である。それらのノード接続、すな
わち半導体本体接続か、またはゲート電極接続かにかか
わらず、形成されたそれぞれの相互接続の寸法が同じ
か、または実質的に同じであることが好ましく、同様
に、形成された全てのコンタクトの寸法は同じか、また
は実質的に同じであるべきである。
OI回路構成が、電荷収集体の極性が同じになるように
設計される。本発明の発明者らは、SOIウェハ上のデ
バイスのアンテナが蓄積する電荷の極性は、プラズマ・
プロセスでエッチングされる構造の寸法に応じて正にも
負にもなりうることを認めた。大きな寸法を有する構造
のプラズマ・エッチングは一般に、収集領域に負電荷を
蓄積させ、一方、非常に小さな寸法を有する構造のエッ
チングは一般に、アンテナ上に正電荷を蓄積させる。正
のアンテナを一方の端子に接続し、負のアンテナをもう
一方の端子に接続したほうが、それぞれの端子に同じ極
性のアンテナを接続するよりも、大きなプラズマ誘起チ
ャージング損傷が観察される。改良型SOI設計の一態
様によれば、例えば先に図14〜15および図18〜1
9で示したように、ゲート電極上および半導体上に接続
されたコンタクト(またはビア)あるいは相互接続のサ
イズが同じになるようにSOI回路構成が設計される。
このような設計にすると、ゲートと半導体本体がともに
等しく正に帯電し、電圧差、したがって回路に損傷を与
える可能性がある電流を軽減し、または防止する。した
がって、幅の狭いコンタクトまたはビア、およびこれら
のコンタクトまたはビアと連絡した幅の広い相互接続を
有することが好ましい。
板から分離されていない場合にも起こりうる。図24お
よび図25に概略的に示すように、SOIトランジスタ
は一般に、埋込み酸化層を横切るコンタクトによって基
板に接続される。この接続はしたがって、ゲート電極、
ゲート酸化物を通り基板に至る追加の電荷経路を提供す
る。図24に示すように、下位の金属レベルにコンタク
トを形成する、例えば下位の金属レベル124に基板1
22への埋込みコンタクト120を形成することによっ
てデバイスが基板に接続される場合、チャージング損傷
は、金属レベル126から上の全ての金属レベル126
および128で起こる。本発明の発明者らは、製造中、
基板の裏面に電気的に接続されたSOIウェハ上のMO
S(金属酸化物半導体)デバイスは、プラズマ関連損傷
をよりうけやすいとの実験に基づく直接の証拠を得た。
SOIウェハ上でバルク・シリコン・チャージング条件
をシミュレートするため、ゲートおよび拡散端子がバッ
クサイド・シリコン基板に選択的に接続された構造を製
造した。これらの接続は、全ての金属およびビア・プロ
セスの前に、埋込み酸化物に貫通穴をエッチングし、高
濃度にドープしたポリシリコンをこれに充てんすること
によって製作した。ゲートおよび拡散端子への大きなア
ンテナを有するデバイスは、浮遊しているときにはチャ
ージング損傷を示さなかったが、S/D拡散ノードまた
はゲート・ノードを基板の裏面に接続したときにはひど
く損傷を受けた(図24および26〜27)。
は防止する戦略はしたがって、図25に示すように、埋
込み酸化物を通した基板の裏側へのデバイスの電気的接
続をできるだけ遅らせ、好ましくは処理の最終段階とす
ることを含む。例えば図25に概略的に示すように、基
板122への埋込コンタクト120を、上位の金属層
(例えば金属層128)でデバイスに接続することによ
って、金属層128までデバイスは接続されず、上位の
金属層の処理中に電流が流れないので、下位の金属層1
24および126のチャージング損傷が最小化される。
処理のできるだけ遅くまでレベル間コンタクト120の
形成を遅らせることによって、プラズマ介在プロセスの
適用中に損傷を引き起こす可能性がある電子の経路が形
成されないことが保証される。
さらに説明する。
じロットで、同じマスク・セットを使用して処理した。
全てのアンテナ構造は、ポリシリコン、局所相互接続、
7つの金属および最小許容ピッチで全てのビア・スタッ
ク・フィンガ・タイプ構造を完備し、最悪の場合のチャ
ージ損傷を評価するため、最小許容ビア寸法のビア・ア
ンテナ列によって接続されている。テスト構造は、寸法
0.3ミクロン×20ミクロンおよび0.18ミクロン
×20ミクロンのP−MOSおよびN−MOSトランジ
スタであり、ゲート酸化物の厚さは2.0から2.5ナ
ノメートルである。
破壊(time-dependent dielectricbreakdown:TDD
B)の測定は、厚さ2.0から2.5nmのゲート酸化
物のプラズマ・チャージング損傷を示す有効な手段であ
る。図28および29に、古典的な大きなアンテナ構成
(ゲート・アンテナのみ)を有するバルク・シリコン・
デバイスとSOIデバイスの間のゲート・リーク電流分
布の違いを示す。保護ダイオードを有するバルク・シリ
コン・ウェハ上のデバイスと比べても、SOIデバイス
が、プラズマ・チャージング損傷に対してはるかにロバ
ストであることを、このプロットは明らかに示してい
る。
をシミュレートするため、ゲートおよび拡散端子がバッ
クサイド・シリコン基板に選択的に接続された構造を製
造した。これらの接続は、全ての金属およびビア・プロ
セスの前に、埋込み酸化物に貫通穴をエッチングし、高
濃度にドープしたポリシリコンをこれに充てんすること
によって製作した。ゲートおよび拡散端子への大きなア
ンテナを有するデバイスは、浮遊しているときにはチャ
ージング損傷を示さなかったが、S/D拡散ノードまた
はゲート・ノードを基板の裏面に接続したときにはひど
く損傷を受けた(図24および26〜27)。
ジスタのゲートおよび拡散端子に接続した。ビア・アン
テナは、ビア・バー・アンテナよりも正に帯電し、ゲー
ト酸化物の損傷につながることが分かった。
ヤにつながるアンテナは、異なる電位に帯電する可能性
がある。アンテナ比およびビア・サイズは同じだが異な
る幅のワイヤに接続するアンテナを、トランジスタのゲ
ートおよび拡散に取り付けた。アンテナ・デバイスは、
プラズマ処理中に重大な酸化物損傷を示した。
るアンテナは、相互接続の下のビアの位置(中心か縁
か)に応じて異なる電位に帯電する可能性がある。相互
接続の中心にビアを有するアンテナは、相互接続の縁に
ビアを有するアンテナよりも低い正電位に帯電し、プラ
ズマ処理中にゲート酸化物が損傷した。
明の趣旨および範囲から逸脱することなしに、さまざま
な修正および置換えをこれらの実施形態に実施すること
ができる。したがって、以上の本発明の説明は例示的な
ものであって、本発明を限定するものではないことを理
解されたい。
の事項を開示する。
損傷を最小化するのに有効なSOI構造であって、ゲー
ト電極と、ソース拡散領域およびドレイン拡散領域を有
する半導体本体と、前記ゲート電極および前記半導体本
体に接続された電荷収集体を備え、それぞれの前記電荷
収集体が、同じ形状および寸法、または実質的に同じ形
状および寸法を有するSOI構造。 (2)前記ゲート電極上の電荷収集体の総数が、前記半
導体本体上の電荷収集体の総数に等しい、前記(1)に
記載のSOI構造。 (3)それぞれの前記電荷収集体が、コンタクトおよび
前記コンタクトと連絡した相互接続の一部分を含み、そ
れぞれの電荷収集体の断面が、他の電荷収集体と同じ
か、または実質的に同じである、前記(1)に記載のS
OI構造。 (4)前記電荷収集体の前記コンタクトの断面が同じ
か、または実質的に同じである、前記(3)に記載のS
OI構造。 (5)それぞれの電荷収集体のそれぞれの前記コンタク
トの寸法および形状が同じか、または実質的に同じであ
り、前記相互接続の幅が前記コンタクトの幅よりも広
い、前記(3)に記載のSOI構造。 (6)前記電荷収集体のそれぞれの前記相互接続の形状
および寸法が同じである、前記(3)に記載のSOI構
造。 (7)製造中のプラズマ誘起損傷の軽減に有効なSOI
構造であって、ゲート電極と、ソース拡散領域およびド
レイン拡散領域を有する半導体本体と、正電荷を与える
のに有効なプラズマ介在プロセスによって形成され、選
択された前記ゲート電極および前記半導体本体に接続さ
れた複数のコンタクトと、負電荷を与えるのに有効なプ
ラズマ介在プロセスによって形成され、前記コンタクト
と連絡した複数の相互接続を備えたSOI構造。 (8)前記相互接続の部分が前記コンタクトと連絡し、
それぞれのコンタクトが、それぞれの前記相互接続に対
して同じ、または実質的に同じ相対位置にある、前記
(7)に記載のSOI構造。 (9)前記相互接続の幅が前記コンタクトの幅よりも広
い、前記(7)に記載のSOI構造。 (10)製造中のプラズマ誘起チャージング損傷を最小
化するのに有効なSOI構造であって、基板と、前記基
板上に付着した埋込み酸化層と、前記埋込み酸化層中に
形成され、前記基板と連絡した導電性コンタクトと、前
記埋込み酸化層の上に製造されたデバイスと前記導電性
コンタクトの間に形成された接続構造を備え、前記接続
構造と導電性コンタクトの間の前記連絡を、最後の相互
接続レベルが前記デバイスに形成されるまで遅らせたS
OI構造。 (11)SOIウェハ上に集積回路を製造する間のプラ
ズマ介在プロセス中のチャージング損傷を低減させる方
法であって、それぞれの前記電荷収集体が、前記ゲート
電極または半導体に接続された等しい量の、または実質
的に等しい量の相互接続およびコンタクトを有する、電
荷収集体を形成する段階、前記ゲート電極または半導体
に接続された等しい、または実質的に等しいサイズの相
互接続およびコンタクトを提供する段階、デバイスと前
記デバイスから離れて位置した基板の裏面との間に構造
を接続する段階であって、最後の相互接続レベルが前記
デバイスに形成されるまで接続を遅らせる段階のうちの
1つまたは複数を含む方法。
を示す断面図である。
構成を示す断面図である。
構成を示す断面図である。
構成を示す断面図である。
を示す上面図である。
構成を示す上面図である。
構成を示す上面図である。
構成を示す上面図である。
互接続の量の不均衡を示す上面図である。
互接続の量の均衡を示す本発明の一実施形態に基づく上
面図である。
設計の断面図である。
設計の上面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
設計の断面図である。
設計の上面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
従来の設計の断面図である。
従来の設計の上面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の断面図である。
同様のサイズを有する本発明の一実施形態に基づく改良
型の集積回路設計の上面図である。
板に接続されたSOIトランジスタの概略図である。
構造が上位の金属層に配置された本発明の一実施形態に
基づくSOIトランジスタの概略図である。
およびSOIアンテナ・デバイスのゲート・リーク電流
分布を示すグラフである。
およびSOIアンテナ・デバイスのゲート・リーク電流
分布を示すグラフである。
SOIアンテナ・デバイスの破壊電圧ヒストグラムであ
る。
SOIアンテナ・デバイスの破壊電圧ヒストグラムであ
る。
Claims (11)
- 【請求項1】製造中のプラズマ誘起チャージング損傷を
最小化するのに有効なSOI構造であって、 ゲート電極と、 ソース拡散領域およびドレイン拡散領域を有する半導体
本体と、 前記ゲート電極および前記半導体本体に接続された電荷
収集体を備え、 それぞれの前記電荷収集体が、同じ形状および寸法、ま
たは実質的に同じ形状および寸法を有するSOI構造。 - 【請求項2】前記ゲート電極上の電荷収集体の総数が、
前記半導体本体上の電荷収集体の総数に等しい、請求項
1に記載のSOI構造。 - 【請求項3】それぞれの前記電荷収集体が、コンタクト
および前記コンタクトと連絡した相互接続の一部分を含
み、それぞれの電荷収集体の断面が、他の電荷収集体と
同じか、または実質的に同じである、請求項1に記載の
SOI構造。 - 【請求項4】前記電荷収集体の前記コンタクトの断面が
同じか、または実質的に同じである、請求項3に記載の
SOI構造。 - 【請求項5】それぞれの電荷収集体のそれぞれの前記コ
ンタクトの寸法および形状が同じか、または実質的に同
じであり、前記相互接続の幅が前記コンタクトの幅より
も広い、請求項3に記載のSOI構造。 - 【請求項6】前記電荷収集体のそれぞれの前記相互接続
の形状および寸法が同じである、請求項3に記載のSO
I構造。 - 【請求項7】製造中のプラズマ誘起損傷の軽減に有効な
SOI構造であって、 ゲート電極と、 ソース拡散領域およびドレイン拡散領域を有する半導体
本体と、 正電荷を与えるのに有効なプラズマ介在プロセスによっ
て形成され、選択された前記ゲート電極および前記半導
体本体に接続された複数のコンタクトと、 負電荷を与えるのに有効なプラズマ介在プロセスによっ
て形成され、前記コンタクトと連絡した複数の相互接続
を備えたSOI構造。 - 【請求項8】前記相互接続の部分が前記コンタクトと連
絡し、それぞれのコンタクトが、それぞれの前記相互接
続に対して同じ、または実質的に同じ相対位置にある、
請求項7に記載のSOI構造。 - 【請求項9】前記相互接続の幅が前記コンタクトの幅よ
りも広い、請求項7に記載のSOI構造。 - 【請求項10】製造中のプラズマ誘起チャージング損傷
を最小化するのに有効なSOI構造であって、 基板と、 前記基板上に付着した埋込み酸化層と、 前記埋込み酸化層中に形成され、前記基板と連絡した導
電性コンタクトと、 前記埋込み酸化層の上に製造されたデバイスと前記導電
性コンタクトの間に形成された接続構造を備え、 前記接続構造と導電性コンタクトの間の前記連絡を、最
後の相互接続レベルが前記デバイスに形成されるまで遅
らせたSOI構造。 - 【請求項11】SOIウェハ上に集積回路を製造する間
のプラズマ介在プロセス中のチャージング損傷を低減さ
せる方法であって、 それぞれの前記電荷収集体が、前記ゲート電極または半
導体に接続された等しい量の、または実質的に等しい量
の相互接続およびコンタクトを有する、電荷収集体を形
成する段階、 前記ゲート電極または半導体に接続された等しい、また
は実質的に等しいサイズの相互接続およびコンタクトを
提供する段階、 デバイスと前記デバイスから離れて位置した基板の裏面
との間に構造を接続する段階であって、最後の相互接続
レベルが前記デバイスに形成されるまで接続を遅らせる
段階のうちの1つまたは複数を含む方法。
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Cited By (1)
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---|---|---|---|---|
JP2013191676A (ja) * | 2012-03-13 | 2013-09-26 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10324434B4 (de) * | 2003-05-28 | 2005-08-25 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Einstellen der Ätzselektivität durch Anpassen von Aspektverhältnissen bei einem Mehrebenen-Ätzprozess |
US7067886B2 (en) | 2003-11-04 | 2006-06-27 | International Business Machines Corporation | Method of assessing potential for charging damage in SOI designs and structures for eliminating potential for damage |
US7470959B2 (en) * | 2003-11-04 | 2008-12-30 | International Business Machines Corporation | Integrated circuit structures for preventing charging damage |
US20050242439A1 (en) * | 2004-04-28 | 2005-11-03 | International Business Machines Corporation | Method and structure for connecting ground/power networks to prevent charge damage in silicon on insulator |
US7445966B2 (en) * | 2005-06-24 | 2008-11-04 | International Business Machines Corporation | Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof |
KR20120017258A (ko) * | 2010-08-18 | 2012-02-28 | 삼성모바일디스플레이주식회사 | 박막 대전 센서 |
US9996654B2 (en) * | 2014-12-22 | 2018-06-12 | Wallace W Lin | Transistor plasma charging evaluator |
US9852248B2 (en) * | 2014-12-22 | 2017-12-26 | Wallace W Lin | Transistor plasma charging eliminator |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
JP3491805B2 (ja) * | 1997-08-05 | 2004-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
JP2000006460A (ja) * | 1998-06-22 | 2000-01-11 | Sharp Corp | 飛翔型画像形成装置 |
FR2799307B1 (fr) * | 1999-10-01 | 2002-02-15 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
US6303414B1 (en) * | 2000-07-12 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Method of forming PID protection diode for SOI wafer |
-
2001
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013191676A (ja) * | 2012-03-13 | 2013-09-26 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
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