JP2013191676A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体層における電荷の蓄積を防止することができる半導体装置の製造方法を提供する。
【解決手段】第１層目のレジストマスク４０を介したドライエッチングにより中間絶縁体層３０、素子分離領域１５、埋め込み酸化膜層１２を貫通して基板層１１に達する第１のコンタクトホール５１と、中間絶縁体層３０を貫通して素子形成領域１６に達する第２のコンタクトホール５２とを形成する。導電性を有する反応生成物からなる堆積層６０がコンタクトホール５１、５２の内壁面全体およびレジストマスク４０の表面全体を覆い半導体層１３の素子形成領域１６から基板層１１に至る導電経路が形成される。第１層目のレジストマスク４０および堆積層６０を残したまま第２層目のレジストマスク７０を形成し、第２層目のレジストマスクを介したドライエッチングにより中間絶縁体層３０を貫通して素子形成領域１６に達する第３のコンタクトホール８１、８２を形成する。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関する。

ＳＯＩ（Silicon On Insulator）デバイスは、シリコン基板層と、その上に形成される薄膜シリコン層（ＳＯＩ層ともいう）とが埋め込み酸化膜層（ＢＯＸ（Buried Oxide）層ともいう）で絶縁分離される構造を有する。これにより、薄膜シリコン層上の互いに隣接する素子間の絶縁分離を容易に行うことができ、また、シリコン基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタを埋め込み酸化膜層上の薄膜シリコン層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ基板上に形成されたトランジスタの接合容量は、バルク基板上に形成されたトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ基板上に形成されたトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成されたものと比べ高速化、低消費電力化を図ることができる。

特許文献１には、ＳＯＩウエハを用いた半導体装置において、メタルスパッタやドライエッチングによるＳＯＩウエハ表面のチャージアップを防止するために、シリコン基板層のエッジ領域を露出させ、露出部分を含むように導電層を形成する方法が記載されている。

特開２００５−９３６４６号公報

図１（ａ）、（ｂ）および（ｃ）は、ＳＯＩ基板１０上に形成された中間絶縁体層３０にコンタクトホールを形成する工程を例示する断面図である。ＳＯＩ基板１０は、基板層１１、埋め込み酸化膜層１２、半導体層１３が積層されて構成される。半導体層１３は、例えばＳｉＯ_２等の絶縁体からなる素子分離層１４を有し、素子分離層１４の形成領域が素子分離領域１５とされ、素子分離領域１５以外の領域が素子形成領域１６とされる。素子形成領域１６上にＭＯＳＦＥＴなどの半導体素子（図示せず）が形成された後、ＳｉＯ_２等の絶縁体からなる中間絶縁体層３０が半導体層１３を全体的に覆うように形成される。

次に、図１（ａ）に示すように、中間絶縁体層３０の表面にフォトレジストを成膜し、フォトリソグラフィ技術を用いてフォトレジストにパターニングを施してレジストマスク４０を形成する。レジストマスク４０は、素子形成領域１６上のコンタクトホール形成位置に開口部４１ａ、４２ａ、４３ａを有する。

次に、図１（ｂ）に示すようにパターニングが施されたレジストマスク４０を介してドライエッチングを行い、中間絶縁体層３０にコンタクトホール５１ａ、５２ａ、５３ａを形成する。このドライエッチングにおいては、全てのコンタクトホールが一様なエッチングレートで形成されることはなく、エッチングの進行はコンタクトホール間である程度のばらつきを有する。すなわち、図１（ｂ）に示すように、コンタクトホールが半導体層１３に達するタイミングがコンタクトホール間で互いに異なる。このとき、先に半導体層１３に達したコンタクトホール５１ａおよび５３ａを介して、ドライエッチングの際に照射されるプラズマによる電荷が半導体層１３の素子形成領域１６内に注入される。素子形成領域１６は、埋め込み酸化膜層１２および素子分離層１４によって絶縁分離されている故、素子形成領域１６内に注入された電荷はそこに蓄積されることとなる。その後、図１（ｃ）に示すように、コンタクトホール５２ａのエッチングが進行するに従って、中間絶縁体層３０のコンタクトホール５２ａの直下部分の厚さ薄くなり、当該部分において中間絶縁体層３０の絶縁耐圧が低下する。コンタクトホール５２ａの直下部分において薄膜化した中間絶縁体層３０が、半導体層１３に蓄積された電荷によって生じた電界に耐え切れなくなると絶縁破壊を起こし、その影響は、半導体層１３および埋め込み酸化膜層１２にも及ぶこととなる。

図２は、コンタクトホール５０の直下部分において上記したメカニズムによって破壊され、破壊痕Ｘが生じたＳＯＩ基板１０の断面図である。

本発明は、上記した点に鑑みてなされたものであり、基板層から絶縁された半導体層と、半導体層上に形成された絶縁体層とを有する半導体装置において、絶縁体層の表面から半導体層に達するコンタクトホールをドライエッチングで形成する場合において、半導体層における電荷の蓄積を防止することができる半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、基板層と、前記基板層の上に形成された第１の絶縁体層と、前記第１の絶縁体層の上に形成された半導体層と、前記第１の絶縁体層の上に前記半導体層を複数の素子形成領域に電気的に分離するように形成された素子分離領域と、を含む半導体基板を準備する工程と、前記半導体層の上に第２の絶縁体層を形成する工程と、前記第２の絶縁体層の上に第１のマスク層を形成する工程と、前記第１のマスク層を介したドライエッチングにより前記第２の絶縁膜、前記素子分離領域および前記第１の絶縁体層を貫通して前記基板層に達する少なくとも１つの第１のコンタクトホールおよび前記第２の絶縁体層を貫通して前記素子形成領域に達する少なくとも１つの第２のコンタクトホールを形成するとともに前記ドライエッチングによって生ずる導電性を有する生成物を前記第１および第２のコンタクトホールの内壁面および前記第１のマスク層の表面に堆積させて前記素子形成領域と前記基板層とを電気的に接続する工程と、前記第１および第２のコンタクトホールの形成後に前記第２のコンタクトホールの形成位置とは異なる位置に前記第２の絶縁体層を貫通して前記素子形成領域に達する少なくとも１つの第３のコンタクトホールをドライエッチングにより形成する工程と、を含む。

このような製造方法によれば、第１および第２のコンタクトホールを形成する際のドライエッチングによって生成される導電性の生成物によって半導体層の素子形成領域と基板層とが電気的に接続される。第３のコンタクトホールは、第１のマスク層および導電性の生成物を残した状態において形成されるので、第３のコンタクトホールを形成する際のドライエッチングによって半導体層の素子形成領域に注入される電荷は、導電性の生成物によって形成される導電経路上を経由して基板層に流れる。

本発明に係る半導体装置の製造方法によれば、基板層から絶縁された半導体層と、半導体層上に形成された絶縁体層とを有する半導体装置において、絶縁体層の表面から半導体層に達するコンタクトホールをドライエッチングで形成する場合において、半導体層における電荷の蓄積を防止することができる。したがって、エッチングに伴う絶縁体層の破壊や半導体層の破壊を防止することができる。

図１は、従来のコンタクトホールの形成方法を示す断面図である。 図２は、コンタクトホールの直下部分において破壊された半導体層および埋め込み酸化膜層の状態を示す断面図である。 図３（ａ）、図３（ｃ）、図３（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）、図３（ｄ）、図３（ｆ）は、それぞれ、図３（ａ）、図３（ｃ）、図３（ｅ）における３ｂ−３ｂ線、３ｄ−３ｄ線および３ｆ−３ｆ線に沿った断面図である。 図４（ａ）、図４（ｃ）、図４（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）、図４（ｄ）、図４（ｆ）は、それぞれ、図４（ａ）、図４（ｃ）、図４（ｅ）における４ｂ−４ｂ線、４ｄ−４ｄ線および４ｆ−４ｆ線に沿った断面図である。 図５（ａ）、図５（ｃ）、図５（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）、図５（ｄ）、図５（ｆ）は、それぞれ、図５（ａ）、図５（ｃ）、図５（ｅ）における５ｂ−５ｂ線、５ｄ−５ｄ線および５ｆ−５ｆ線に沿った断面図である。 図６（ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、図６（ａ）における６ｂ−６ｂ線に沿った断面図である。 図７は、コンタクトホールを形成する際のドライエッチングにおいて半導体層に注入された電荷の流れを示す断面図である。 図８（ａ）、図８（ｃ）、図８（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）、図８（ｄ）、図８（ｆ）は、それぞれ、図８（ａ）、図８（ｃ）、図８（ｅ）における８ｂ−８ｂ線、８ｄ−８ｄ線および８ｆ−８ｆ線に沿った断面図である。 図９（ａ）、図９（ｃ）、図９（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）、図９（ｄ）、図９（ｆ）は、それぞれ、図９（ａ）、図９（ｃ）、図９（ｅ）における９ｂ−９ｂ線、９ｄ−９ｄ線および９ｆ−９ｆ線に沿った断面図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

＜第１の実施形態＞
図３乃至図６は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図および平面図である。図３（ａ）、図３（ｃ）、図３（ｅ）、図４（ａ）、図４（ｃ）、図４（ｅ）、図５（ａ）、図５（ｃ）、図５（ｅ）および図６（ａ）は、本発明の実施形態に係る半導体装置の製造方法のプロセスステップ毎の平面図であり、図３（ｂ）、図３（ｄ）、図３（ｆ）、図４（ｂ）、図４（ｄ）、図４（ｆ）、図５（ｂ）、図５（ｄ）、図５（ｆ）および図６（ｂ）は、それぞれ、図３（ａ）、図３（ｃ）、図３（ｅ）、図４（ａ）、図４（ｃ）、図４（ｅ）、図５（ａ）、図５（ｃ）、図５（ｅ）および図６（ａ）における３ｂ−３ｂ線、３ｄ−３ｄ線、３ｆ−３ｆ、４ｂ−４ｂ線、４ｄ−４ｄ線、４ｆ−４ｆ、５ｂ−５ｂ線、５ｄ−５ｄ線、５ｆ−５ｆ、６ｂ−６ｂ線に沿った断面図である。すなわち、各図において、プロセスステップ毎の対応する平面図と断面図が併記されている。

（ＳＯＩ基板の準備）
はじめに、図３（ａ）および図３（ｂ）に示すような基板層１１、埋め込み酸化膜層（ＢＯＸ層）１２および半導体層（ＳＯＩ層）１３が積層されて構成されるＳＯＩ基板１０を用意する。基板層１１は、例えばシリコン等の半導体材料により構成され得るが、これに限定されるものではなく、導電体材料などによって構成されていてもよい。半導体層１３は、例えばシリコン等の半導体材料により構成され得るが、これに限定されるものではなく、シリコン以外の他の半導体材料により構成されていてもよい。ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みに、ＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ_２膜からなる埋め込み酸化膜層を形成することによりＳＯＩ基板を作成する。一方、貼り合せ法では、表面にＳｉＯ_２膜を形成したシリコンウエハと、もう１枚のシリコンウエハを熱と圧力で接着し、片側のシリコンウエハを所定厚さだけ残すように研削除去することによってＳＯＩ基板を作成する。尚、基板層１１は本発明の基板層に対応し、埋め込み酸化膜層１２は本発明の第１の絶縁体層に対応し、半導体層１３は本発明の半導体層に対応する。また、本発明の実施形態に係る製造方法において、半導体層１３はｐ型の導電型を有するものとする。

次に、図３（ｃ）および図３（ｄ）に示すように、公知のＬＯＣＯＳ（local oxidation of silicon）法、ＳＴＩ（Shallow Trench Isolation）法、ＤＴＩ（Deep Trench Isolation）法などにより、埋め込み酸化膜層１２の上に半導体層１３を複数領域に電気的に分離するように例えばＳｉＯ_２などからなる素子分離層１４を形成する。素子分離層１４は、半導体層１３上に形成される互いに隣接する半導体素子間を絶縁分離するためのものである。半導体層１３において、素子分離層１４の形成領域が素子分離領域（非活性領域）１５とされ、素子分離領域１５以外の領域が素子形成領域（活性領域）１６とされる。素子分離領域１５は、例えば素子形成領域１６を囲むようにして形成される。尚、各図において、１つの素子形成領域１６が示されているが、半導体層１３は、素子分離層１４によって絶縁分離された複数の素子形成領域１６を有していてもよい。また、半導体層１３内にｐチャネルＭＯＳＦＥＴを形成する場合には、素子分離層１４を形成する前に半導体層１３内にｎ型の導電型を有するｎウェル領域を形成しておく。

（半導体素子の形成）
次に、図３（ｅ）および図３（ｆ）に示すように、半導体層１３の素子形成領域１６内にＭＯＳＦＥＴ等の半導体素子２０を形成する。具体的には、熱酸化処理によって半導体層１３の表面にＳｉＯ_２からなるゲート酸化膜２１を形成する。続いて、例えばＣＶＤ法（化学気相成長法）等によりシラン（ＳｉＨ_４）ガスを窒素（Ｎ_２）ガス中で熱分解させてゲート酸化膜２１上にポリシリコン膜を形成した後、これをパターニングすることによりゲート電極２２を形成する。次に、ゲート電極２２をマスクとして、半導体層１３に例えばリンをイオン注入することにより素子形成領域１６内においてゲート電極２２に対して自己整合的にｎ型のソース領域２３およびドレイン領域２４を形成する。これにより、半導体層１３の素子形成領域１６内に半導体素子２０が形成される。尚、上記の説明においては、半導体素子としてｎチャネルＭＯＳＦＥＴを形成する場合を例示したが、ｐチャネルＭＯＳＦＥＴ、バイポーラトランジスタ、抵抗素子、キャパシタなどの他の半導体素子を形成してもよい。

（中間絶縁体層の形成）
次に、図４（ａ）および図４（ｂ）に示すように、半導体素子２０が形成された半導体層１３の表面を全体的に覆うように、中間絶縁体層３０を形成する。中間絶縁体層３０は、例えばシラン（ＳｉＨ_４）ガスと酸素（Ｏ_２）ガスとを材料ガスとして用いたＣＶＤ法により半導体層１３の表面を全体的にＳｉＯ_２膜で覆うことにより形成されが、このような方法に限定されるものではない。また、中間絶縁体層３０をＳｉＯ_２以外の他の絶縁体により構成することも可能である。尚、中間絶縁体層３０は、本発明における第２の絶縁体層に対応する。

（第１層目のレジストマスクの形成）
次に、図４（ｃ）および図４（ｄ）に示すように、中間絶縁体層３０上にコンタクトホールを形成するための第１層目のレジストマスク４０を形成する。具体的には、フォトレジスト材として一般的に使用される感光性樹脂をスピンコート法などにより中間絶縁体層３０上に成膜する。その後、塗布成膜されたフォトレジスト材に対して熱処理を施す（プリベーク）。次に、露光および現像処理によってフォトレジスト材に開口部４１および４２を形成する。これにより、中間絶縁体層３０上にレジストマスク４０が形成される。レジストマスク４０は、素子分離領域１５上に設けられた少なくとも１つの開口部４１と、素子形成領域１６上に設けられた少なくとも１つ開口部４２と、を有する。尚、レジストマスク４０は、本発明の第１のマスク層に対応する。

（コンタクトホールの形成：第１回目）
次に、図４（ｅ）および図４（ｆ）に示すように、レジストマスク４０を介してプラズマドライエッチング処理を行うことにより、中間絶縁体層３０の表面から素子分離層１４を経由して基板層１１に達する少なくとも１つのコンタクトホール５１を形成するとともに、中間絶縁体層３０の表面から半導体層１３の素子形成領域１６に達する少なくとも１つのコンタクトホール５２を形成する。本実施形態では、コンタクトホール５２は半導体素子２０のソース領域に達するように形成される。このドライエッチングでは、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２を構成するＳｉＯ_２に対するエッチングレートが、半導体層１３の素子形成領域１６における半導体層１３を構成するＳｉに対するエッチングレートよりも高いエッチングガスを用いる。すなわち、ＳｉとＳｉＯ_２の選択比が比較的高いエッチングガスを用いる。そのようなエッチングガスの例としてＣＨ_４とＨ_２との混合ガス、ＣＨＦ_３、Ｃ_２Ｆ_６、などが挙げられる。このようなエッチング選択性を有するエッチングガスを用いたドライエッチング処理により、コンタクトホール５２がエッチングレートの低いＳｉで構成される半導体層１３の素子形成領域１６に達するとエッチングの進行がほぼ停止する。一方、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２は、それぞれエッチングレートの高いＳｉＯ_２で構成されているのでコンタクトホール５１は基板層１１にまで達する。すなわち、本工程において、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２を貫通して、基板層１１に達するコンタクトホール５１と、中間絶縁体層３０を貫通して半導体層１３の素子形成領域１６に達するコンタクトホール５２が同時に形成される。尚、サリサイドプロセスによって半導体素子２０のゲート電極、ソース領域およびドレイン領域の表面に合金層を形成しておくことにより、コンタクトホール５１におけるエッチングの進行を容易に停止させることができる。コンタクトホール５１は本発明における第１のコンタクトホールに対応し、コンタクトホール５２は本発明における第２のコンタクトホールに対応する。
また、一般的にプラズマドライエッチング処理においては、エッチングにより生じた反応生成物がエッチング部の側壁やレジストマスクの表面に堆積する。この反応生成物からなる堆積層は、通常、レジスト材やエッチングガスに含まれるカーボン（Ｃ）、酸素（Ｏ）、フッ素（Ｆ）、水素（Ｈ）などを含んでおり、特に、カーボン（Ｃ）の存在に起因して導電性を有している。尚、この堆積層は一般的に「デポ膜」と称される。本発明の実施形態に係る製造方法においても、コンタクトホール５１および５２の底面および側面と、レジストマスク４０の表面および側面は、ドライエッチングの際に生成される反応生成物からなる堆積層６０で覆われる。堆積層６０は、導電性を有しているので、半導体層１３の素子形成領域１６と基板層１１は、堆積層６０を介して電気的に接続される。

また、一般的な半導体装置の製造工程では、レジストマスクおよび堆積層（デポ膜）は、コンタクトホールの形成後にアッシングおよび薬液処理によって除去される。しかしながら、本発明の実施形態に係る製造方法においては、コンタクトホール５１および５２の形成後においてもレジストマスク４０および堆積層６０を除去せず、これらを残したまま次工程に移行する。

尚、本発明の実施形態に係る製造方法において、コンタクトホール５２は、例えば半導体素子２０のソースコンタクトを形成するためのものである。しかしながら、本工程において、素子形成領域１６上に形成されるコンタクトホールは、ソースコンタクト以外の目的で形成されるものであってもよく、例えばドレインコンタクトやゲートコンタクトを形成するためのものであってもよいし、半導体素子とコンタクトしない所謂ダミーコンタクトを形成するためのものであってもよい。しかしながら、ゲート電極２２の直下にはゲート酸化膜２１が存在していることから、コンタクトホール５２をゲート電極に接続した場合には、後の工程において行われる第３のコンタクトホールの形成の際のドライエッチングに伴って素子形成領域１６に注入された電荷の排除が不十分となるおそれがある。従って、コンタクトホール５２は、ソースまたはドレインに接続されることが好ましい。また、コンタクトホール５２は、素子形成領域１６の、ゲート、ソース、ドレイン以外の領域に接続されていてもよい。

また、本工程において、素子形成領域１６上に形成されるコンタクトホール５２と、素子分離領域１５上に形成され且つ基板層１１に達するコンタクトホール５１は、近接して配置されていることが好ましい。コンタクトホール５１とコンタクトホール５２とを近接させることにより、半導体層１３の素子形成領域１６から基板層１１に至る堆積層６０による導電経路上の電気抵抗を小さくすることができる。これにより、後の工程において行われる第３のコンタクトホールの形成の際のドライエッチングに伴って素子形成領域１６に注入された電荷の排除に有利となる。従って、コンタクトホール５２は、例えば半導体素子２０を構成するドレイン、ソースのうち、コンタクトホール５１に最も近くに配置されているものに対応して形成されるのが好ましい。
また、本工程において、１つの素子形成領域１６上に形成されるコンタクトホール５２の数は、少ない方が好ましく、より好ましくは１つである。半導体層１３の素子形成領域１６に達するコンタクトホールの数を少なくすることにより、素子形成領域１６に蓄積される電荷量を小さくすることができる。１つの素子形成領域１６に対してコンタクトホール５２を１つのみ形成することとすれば、上記したような中間絶縁体層３０の絶縁破壊が生じることはない。

（第２層目のレジストマスクの形成）
次に、図５（ａ）および図５（ｂ）に示すように、先に形成した第１層目のレジストマスク４０上に第２層目のレジストマスク７０を形成する。具体的には、フォトレジスト材として一般的に使用される感光性樹脂をスピンコート法などにより第１層目のレジストマスク４０上に成膜する。その後、塗布成膜されたフォトレジスト材に対して熱処理を施す（プリベーク）。次に、露光および現像処理によってフォトレジスト材に開口部７１および７２を形成する。これにより第１層目のレジストマスク４０上に第２層目のレジストマスク７０が形成される。開口部７１および７２は、半導体層１３の素子形成領域１６上に配置され且つ先に形成されたコンタクトホール５２の形成位置とは異なる位置に配置される。

（コンタクトホールの形成：第２回目）
次に、図５（ｃ）および図５（ｄ）に示すように、レジストマスク７０を介してプラズマドライエッチング処理を行うことにより、堆積層６０、第１層目のレジストマスク４０および中間絶縁体層３０を貫通して素子形成領域１６に達するコンタクトホール８１および８２を形成する。コンタクトホール８１は、例えば半導体素子２０のゲートコンタクトを形成するためのものであり、コンタクトホール８２は、例えば半導体素子２０のドレインコンタクトを形成するためのものである。しかしながら、本工程において形成されるコンタクトホールは、ドレインコンタクトやゲートコンタクト以外の目的で形成されるものであってもよい。また、本工程において形成されるコンタクトホールの数は、必要に応じて適宜変更することが可能である。すなわち、ゲート、ソース、又はドレイン等に対して複数のコンタクトを形成しても良い。また、先に形成されたコンタクトホール５２を機能上必要とされるソースコンタクト又はドレインコンタクトを形成するためのものとしておくことで、本工程において、別途ソースコンタクトやドレインコンタクト用のコンタクトホールを形成する必要がなくなり、素子面積を縮小することが可能となる。尚、コンタクトホール８１および８２は、本発明の第３のコンタクトホールに対応する。

本工程において、ドライエッチングの際に照射されるプラズマによる電荷ｅは、図７に示すように、コンタクトホール８２を介して半導体層１３の素子形成領域１６に注入された後、先のコンタクトホール５１および５２を形成するためのドライエッチングによって形成された導電性の堆積層６０を伝って基板層１１に流れ込む。これにより、半導体層１３への電荷蓄積が回避され、上記したような中間絶縁体層３０の絶縁破壊やこれに伴う半導体層１３や埋め込み酸化膜層１２の破壊を防止することが可能となる。先の工程において、半導体層１３の素子形成領域１６に達するコンタクトホール５２と、基板層１１に達するコンタクトホール５１とを近接させて配置することにより、素子形成領域１６から基板層１１に至る堆積層６０による導電経路の電気抵抗を小さくすることができ、素子形成領域１６に注入された電荷ｅの基板層１１への引き抜き効果を促進させることが可能となる。すなわち、コンタクトホール５２とコンタクトホール５１とのＳＯＩ基板１０の主面方向における距離を、コンタクトホール８１および８２とコンタクトホール５１とのＳＯＩ基板１０の主面方向における距離よりも小さくすることが好ましい。

（レジストマスクおよび堆積層の除去）
次に、図５（ｅ）および図５（ｆ）に示すように、第２層目のレジストマスク７０、第堆積層６０および１層目のレジストマスク４０を除去する。具体的には、Ｏ_２プラズマを用いたプラズマアッシングによりレジストマスク４０、７０および堆積層６０を除去した後、レジスト剥離液を用いてレジスト残渣を除去する。以上の各工程を経ることにより、半導体素子２０のソース領域２３、ゲート電極２２およびドレイン領域２４にそれぞれ対応するコンタクトホール５２、８１および８２が完成する。

（配線の形成）
次に、図６（ａ）および図６（ｂ）に示すように、スパッタリング法などを用いてＡｌなどの配線材料をコンタクトホール５１、５２、８１および８２に埋め込むとともに中間絶縁体層３０上に配線材料を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて中間絶縁体層３０上に形成された配線材料をパターニングする。これにより、半導体素子２０のソース領域２３に接続されたソース配線９１、ゲート電極２２に接続されたゲート配線９２、ドレイン領域２４に接続されたドレイン配線９３および基板層１１に接続された基板配線９４を互いに分離させる。尚、配線材料のパターニングは、回路構成などに応じて適宜変更することが可能であるが、基板配線９４は、他の配線９１、９２および９３から分離しておくことが望ましい。また、基板配線９４は、接地電位（グランド電位）に接続しておくことが望ましい。基板層１１の電位を接地電位に固定しておくことで、フローティングとした場合と比較して回路動作の安定性等を確保することが可能となる。その後、必要に応じてＨ_２とＮ_２の混合ガス雰囲気中で熱処理を施すことによりソース配線９１、ゲート配線９２およびドレイン配線９３とシリコン（ソース領域２３およびドレイン領域２４）およびポリシリコン（ゲート電極２２）とのオーミック性を確保する。

以上の説明から明らかなように、本発明の実施形態に係る半導体装置の製造方法においては、第１層目のレジストマスク４０を介したドライエッチングにより、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２を貫通して基板層１１に達する第１のコンタクトホール５１と、中間絶縁体層３０を貫通して半導体層１３の素子形成領域１６に達する第２のコンタクトホール５２とを形成する。このとき、ドライエッチングに伴って生成される導電性を有する反応生成物からなる堆積層６０が、コンタクトホール５１および５２の内壁面全体およびレジストマスク４０の表面全体を覆う。これにより、半導体層１３の素子形成領域１６から基板層１１に至る導電経路が形成される。

その後、第１層目のレジストマスク４０および堆積層６０を残したまま、第２層目のレジストマスク７０を形成し、第２層目のレジストマスクを介したドライエッチングにより、中間絶縁体層３０を貫通して半導体層１３の素子形成領域１６に達する第３のコンタクトホール８１および８２を形成する。このドライエッチングの際のプラズマ照射によって半導体層１３の素子形成領域１６に注入された電荷は、導電性の堆積層６０を伝って基板層１１に流れる。従って、半導体層１３への電荷蓄積が回避される。

すなわち、本発明の実施形態に係る半導体装置の製造方法によれば、ドライエッチングの際の半導体層１３への電荷蓄積が回避されるので、ドライエッチングの進行に伴って薄膜化される中間絶縁体層３０の絶縁破壊を防止することが可能となり、半導体層１３や埋め込み酸化膜層１２の破壊も防止することが可能となる。

＜第２の実施形態＞
上記した本発明の第１の実施形態に係る半導体装置の製造方法では、第１層目のレジストマスク４０と、第２層目のレジストマスク７０は、同じ感光性樹脂を用いることとした。この場合、第２回目におけるコンタクトホール８１および８２の形成の際のドライエッチング処理において、マスク材（第２層目のレジストマスク７０）と被エッチング膜（第１層目のレジストマスク４０）が同じ材料となることから、レジストマスク４０をエッチングによって除去する際にレジストマスク７０をも多少なりとも除去してしまったり、また、レジストマスク４０のエッチングを行う際、開口部７１、７２がエッチングによって徐々に広がっていき、コンタクトホール８１、８２の径が大きくなってしまうおそれがあるため、ドライエッチングの条件設定が困難となる。そこで、本発明の第２の実施形態に係る半導体装置の製造方法では、第１層目のマスク材と第２層目のマスク材を異ならせることにより、第２回目におけるコンタクトホールの形成の際のドライエッチングの条件設定を容易にしている。

以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しつつ説明する。尚、ＳＯＩ基板１０上に中間絶縁体層３０を形成する工程までは、上記した第１の実施形態に係る製造方法と同様であるので、その説明は省略する。

図８および図１０は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図および平面図である。図８（ａ）、図８（ｃ）、図８（ｅ）、図９（ａ）、図９（ｃ）、図９（ｅ）は、本発明の第２の実施形態に係る製造方法のプロセスステップ毎の平面図であり、図８（ｂ）、図８（ｄ）、図８（ｆ）、図９（ｂ）、図９（ｄ）、図９（ｆ）は、それぞれ、図８（ａ）、図８（ｃ）、図８（ｅ）、図９（ａ）、図９（ｃ）、図９（ｅ）における８ｂ−８ｂ線、８ｄ−８ｄ線、８ｆ−８ｆ、９ｂ−９ｂ線、９ｄ−９ｄ線、９ｆ−９ｆ線に沿った断面図である。すなわち、各図において、プロセスステップ毎の対応する平面図と断面図が併記されている。

（ハードマスクの形成）
上記した第１の実施形態に係る製造方法と同様の方法によってＳＯＩ基板の準備、素子分離層の形成、半導体素子の形成および中間絶縁体層の形成を行う。
次に、図８（ａ）および図８（ｂ）に示すように、中間絶縁体層３０上にコンタクトホールを形成するためのハードマスク４０ａを形成する。ハードマスク４０ａは、一般的なフォトレジスト材として使用される感光性樹脂とは異なる材料、例えばシリコン窒化膜（Ｓｉ_３Ｎ_４）などにより構成され、例えばＣＶＤ法などによって成膜される。その後、公知のフォトグラフィ技術およびドライエッチング技術によってシリコン窒化膜に開口部４１および４２を形成する。これにより、中間絶縁体層３０上にハードマスク４０ａが形成される。ハードマスク４０ａは、素子分離領域１５上に設けられた少なくとも１つ開口部４１と、素子形成領域１５上に設けられた少なくとも１つの開口部４２と、を有するようにパターニングされる。

（コンタクトホールの形成：第１回目）
次に、図８（ｃ）および図８（ｄ）に示すように、ハードマスク４０ａを介してプラズマドライエッチング処理を行うことにより、中間絶縁体層３０の表面から素子分離層１４を経由して基板層１１に達する少なくとも１つのコンタクトホール（第１のコンタクトホール）５１を形成するとともに、中間絶縁体層３０の表面から素子形成領域１６に達する少なくとも１つのコンタクトホール（第２のコンタクトホール）５２を形成する。このドライエッチングでは、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２を構成するＳｉＯ_２に対するエッチングレートが、半導体層１３の素子形成領域１６を構成するＳｉに対するエッチングレートよりも高いエッチングガスを用いる。すなわち、ＳｉとＳｉＯ_２の選択比が比較的高いエッチングガスを用いる。そのようなエッチングガスの例としてＣＦ_４とＨ_２との混合ガス、ＣＨＦ_３、Ｃ_２Ｆ_６、などが挙げられる。このようなエッチング選択性を有するエッチングガスを用いたドライエッチング処理により、コンタクトホール５２がエッチングレートの低いＳｉで構成される素子形成領域１６に達するとエッチングの進行がほぼ停止する。一方、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２は、それぞれエッチングレートの高いＳｉＯ_２で構成されているのでコンタクトホール５１は基板層１１にまで達する。すなわち、中間絶縁体層３０、素子分離層１４および埋め込み酸化膜層１２を貫通して、基板層１１に達するコンタクトホール５１と、中間絶縁体層３０を貫通して半導体層１３の素子形成領域１６に達するコンタクトホール５２が同時に形成される。更に、コンタクトホール５１および５２の底面および側面と、ハードマスク４０ａの表面および側面は、ドライエッチングの際の反応生成物からなる堆積層６０で覆われる。堆積層６０は、導電性を有しているので、半導体層１３の素子形成領域１６と基板層１１は、堆積層６０を介して電気的に接続される。

一般的な半導体装置の製造工程では、レジストマスクおよび堆積層（デポ膜）は、コンタクトホールの形成後にアッシングおよび薬液処理によって除去される。しかしながら、本発明の実施形態に係る製造方法においては、コンタクトホール５１および５２の形成後においてもハードマスク４０ａおよび堆積層６０を除去せず、これらを残したまま次工程に移行する。

尚、本発明の実施形態に係る製造方法において、コンタクトホール５２は、例えば半導体素子２０のソースコンタクトを形成するためのものである。しかしながら、本工程において形成されるコンタクトホールは、ソースコンタクト以外の目的で形成されるものであってもよく、例えばドレインコンタクトやゲートコンタクトを形成するためのものであってもよいし、半導体素子とコンタクトしない所謂ダミーコンタクトを形成するためのものであってもよい。

（レジストマスクの形成）
次に、図８（ｅ）および図８（ｆ）に示すように、先に形成したハードマスク４０ａ上にレジストマスク７０を形成する。具体的には、フォトレジスト材として一般的に使用される感光性樹脂をスピンコート法などによりハードマスク４０ａ上に成膜する。その後、塗布成膜されたレジスト材に対して熱処理を施す（プリベーク）。次に、露光および現像処理によってレジスト材に開口部７１および７２を形成する。これによりハードマスク４０ａ上にレジストマスク７０が形成される。レジストマスク７０は、素子形成領域１６上に設けられた開口部７１および７２を有する。開口部７１および７２は、先に形成されたコンタクトホール５２の形成位置とは異なる位置に配置される。

（コンタクトホールの形成：第２回目）
次に、図９（ａ）および図９（ｂ）に示すように、レジストマスク７０を介してプラズマドライエッチングを行うことにより、堆積層６０、ハードマスク４０ａおよび中間絶縁体層３０を貫通して半導体層１３の素子形成領域１６に達するコンタクトホール（第３のコンタクトホール）８１および８２を形成する。本ドライエッチング工程においては、マスク材として使用されるレジストマスク７０と、被エッチング膜であるハードマスク４０ａは、互いに異なる材料により構成されているので、上記した本発明の第１の実施形態に係る製造方法と比較して、エッチング条件の設定が容易となる。尚、本工程において、Ｓｉ_３Ｎ_４などからなるハードマスク４０ａをエッチングする段階と、ＳｉＯ_２などからなる中間絶縁体層３０をエッチングする段階で、エッチングガスの切り替えを行うこととしてもよい。

コンタクトホール８１は、例えば半導体素子２０のゲートコンタクトを形成するためのものであり、コンタクトホール８２は、例えば半導体素子２０のドレインコンタクトを形成するためのものである。しかしながら、本工程において形成されるコンタクトホールは、ドレインコンタクトやゲートコンタクト以外の目的で形成されるものであってもよく、本工程において形成されるコンタクトホールの数は、必要に応じて適宜変更することが可能である。すなわち、ゲート、ソース、又はドレイン等に対して複数のコンタクトを形成しても良い。また、先に形成されたコンタクトホール５２を機能上必要とされるソースコンタクト又はドレインコンタクトを形成するためのものとしておくことで、本工程において、別途ソースコンタクトやドレインコンタクト用のコンタクトホールを形成する必要がなくなり、素子面積を縮小することが可能となる。

第１の実施形態における場合と同様、本工程においてドライエッチングの際に照射されるプラズマによる電荷は、半導体層１３の素子形成領域１６に注入された後、先のコンタクトホール５１および５２を形成するためのドライエッチングによって形成された導電性の堆積層６０を伝って基板層１１に流れ込む。これにより、半導体層１３への電荷蓄積が回避され、中間絶縁体層３０の絶縁破壊やこれに伴う半導体層１３や埋め込み酸化膜層１２の破壊を防止することが可能となる。半導体層１３の素子形成領域１６に達するコンタクトホール５２と、基板層１１に達するコンタクトホール５１とを近接させて配置することにより、半導体層１３の素子形成領域１６から基板層１１に至る堆積層６０による導電経路上の電気抵抗を小さくすることができ、半導体層１３の素子形成領域１６に注入された電荷の基板層１１への引き抜き効果を促進させることが可能となる。

（レジストマスク、ハードマスクおよび堆積層の除去）
次に、図９（ｃ）および図９（ｄ）に示すように、レジストマスク７０および堆積層６０を除去する。具体的には、Ｏ_２プラズマを用いたプラズマアッシングによりレジストマスク７０および堆積層６０を除去する。ハードマスク４０ａは、工程数を削減する観点から残しておくことが好ましい。しかしながら、ハードマスク４０ａを除去することとしてもよい。ハードマスク４０ａが例えばシリコン窒化膜からなる場合には例えばリン酸（Ｈ_３ＰＯ_４）を用いたウェット処理により除去することが可能である。以上の各工程を経ることにより、半導体素子２０のソース領域２３、ゲート電極２２およびドレイン領域２４にそれぞれ対応するコンタクトホール５２、８１および８２が完成する。

（配線の形成）
次に、図９（ｅ）および図９（ｆ）に示すように、スパッタリング法などを用いてＡｌなどの配線材料をコンタクトホール５１、５２、８１および８２に埋め込むとともに中間絶縁体層３０上に配線材料を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて中間絶縁体層３０上に形成された配線材料をパターニングする。これにより、半導体素子２０のソース領域２３に接続されたソース配線９１、ゲート電極２２に接続されたゲート配線９２、ドレイン領域２４に接続されたドレイン配線９３および基板層１１に接続された基板配線９４を互いに分離させる。尚、配線材料のパターニングは、回路構成などに応じて適宜変更することが可能であるが、基板配線９４は、他の配線９１、９２および９３から分離しておくことが望ましい。また、基板配線９４は、接地電位（グランド電位）に接続しておくことが望ましい。これにより基板層１１の電位を接地電位に固定しておくことで、フローティング時と比較して回路動作の安定性を確保することが可能となる。その後、必要に応じてＨ_２とＮ_２の混合ガス雰囲気中で熱処理を施すことによりソース配線９１、ゲート配線９２およびドレイン配線９３とシリコン（ソース領域２３およびドレイン領域２４）およびポリシリコン（ゲート電極２２）とのオーミック性を確保する。

このように、本発明の第２の実施形態に係る半導体装置の製造方法によれば、上記した本発明の第１の実施形態に係る製造方法と同様、ドライエッチングの際の半導体層１３への電荷蓄積が回避されるので、中間絶縁体層３０の絶縁破壊を防止することが可能となり、半導体層１３や埋め込み酸化膜層１２の破壊も防止することが可能となる。更に、第１回目におけるコンタクトホールを形成するためのドライエッチングにおいて使用するマスクの材料と、第２回目におけるコンタクトホールを形成するためのドライエッチングにおいて使用するマスクの材料を異ならせているので、第２回目におけるコンタクトホールを形成するためのドライエッチングにおいて、マスク材と被エッチング膜の材料が異なることとなり、ドライエッチングの条件設定を容易にすることが可能となる。

１０ ＳＯＩ基板
１１ 基板層
１２ 埋め込み酸化膜層
１３ 半導体層
１４ 素子分離層
１５ 素子分離領域
１６ 素子形成領域
２０ 半導体装置
３０ 中間絶縁体層
４０ レジストマスク
４０ａ ハードマスク
５１、５２ コンタクトホール
６０ 堆積層
７０ レジストマスク
８１、８２ コンタクトホール

Claims (9)

1. 基板層と、前記基板層の上に形成された第１の絶縁体層と、前記第１の絶縁体層の上に形成された半導体層と、前記第１の絶縁体層の上に前記半導体層を複数の素子形成領域に電気的に分離するように形成された素子分離領域と、を含む半導体基板を準備する工程と、
   前記半導体層の上に第２の絶縁体層を形成する工程と、
   前記第２の絶縁体層の上に第１のマスク層を形成する工程と、
   前記第１のマスク層を介したドライエッチングにより前記第２の絶縁膜、前記素子分離領域および前記第１の絶縁体層を貫通して前記基板層に達する少なくとも１つの第１のコンタクトホールおよび前記第２の絶縁体層を貫通して前記素子形成領域に達する少なくとも１つの第２のコンタクトホールを形成するとともに前記ドライエッチングによって生ずる導電性を有する生成物を前記第１および第２のコンタクトホールの内壁面および前記第１のマスク層の表面に堆積させて前記素子形成領域と前記基板層とを電気的に接続する工程と、
   前記第１および第２のコンタクトホールの形成後に前記第２のコンタクトホールの形成位置とは異なる位置に前記第２の絶縁体層を貫通して前記素子形成領域に達する少なくとも１つの第３のコンタクトホールをドライエッチングにより形成する工程と、
   を含む半導体装置の製造方法。
2. 前記第３のコンタクトホールの形成後に前記第１のマスク層および前記生成物を除去する工程を更に含む請求項１に記載の製造方法。
3. 前記第２の絶縁体層を形成する工程の前に、前記素子形成領域に半導体素子を形成する工程を更に含み、
   前記第２および第３のコンタクトホールは前記半導体素子に達するように形成される請求項１または２に記載の製造方法。
4. 前記半導体素子は、ＭＯＳＦＥＴであり、
   前記２および第３のコンタクトホールは、前記ＭＯＳＦＥＴのゲート、ドレインおよびソースのいずれかに達するように形成される請求項３に記載の製造方法。
5. 前記第２の絶縁体層を形成する工程の前に、前記素子形成領域に半導体素子を形成する工程を更に含み、
   前記第２のコンタクトホールは前記半導体素子の形成領域とは異なる領域に達するように形成される請求項１又は２に記載の製造方法。
6. 前記第２のコンタクトホールと前記第１のコンタクトホールとの前記半導体基板の主面方向における距離は、前記第３のコンタクトホールと前記第１のコンタクトホールとの前記半導体基板の主面方向における距離よりも小である請求項１乃至５のいずれか１つに記載の製造方法。
7. 前記第３のコンタクトホールを形成する前に、前記第１のマスク層の上に第２のマスク層を形成する工程を更に含み、
   前記第３のコンタクトホールは、前記第２のマスク層を介したドライエッチングにより形成される請求項１乃至６のいずれか１つに記載の製造方法。
8. 前記第１のマスク層を構成する材料は、前記第２のマスク層を構成する材料と異なる請求項７に記載の製造方法。
9. 前記第１の絶縁体層、前記第２の絶縁体層および前記素子分離領域は、ＳｉＯ_２からなり、
   前記半導体層はＳｉからなり、
   前記第１および第２のコンタクトホールを形成する際のドライエッチングは、ＳｉＯ_２に対するエッチングレートがＳｉに対するエッチングレートよりも高いエッチングガスを用いて行われる請求項１乃至８のいずれか１つに記載の製造方法。

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