CN206758421U - 半导体密封环和半导体装置 - Google Patents
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Abstract
本实用新型提供了一种半导体密封环和半导体装置。其中，所述半导体密封环设置在基板上，围绕在半导体电路区周围，所述半导体密封环包括多个金属条层和多个通孔，每个所述金属条层中包括多个金属条，相邻金属条层中的对应位置的金属条之间通过通孔连接。这种密封环结构可以更好地防止切割等机械操作对芯片造成实质性损伤。
Description
技术领域
本实用新型涉及半导体领域，尤其涉及一种半导体密封环和半导体装置。
背景技术
集成电路制造过程中，当在晶圆(wafer)上已经形成需要的电路结构后，要通过激光切割或者(利用高速旋转的金刚石刀片的)机械切割将晶圆上单独的芯片(die)切割开来，形成独立的单颗的晶片，为后续的封装等工序做准备。半导体材料，例如硅材料，具有一定的脆性，对晶圆的切割会对晶圆的正面和背面产生机械应力，容易在芯片的边缘等位置产生破损。而且，初始的芯片边缘裂隙在后续的封装工艺中或在产品的使用中会进一步扩散，从而可能引起芯片断裂。
为了保护芯片内部的电路结构，现在芯片的制造过程中会包括一个密封环(SealRing)结构的形成步骤。密封环围绕在芯片的集成电路的内部核心区域周围，保护集成电路的电气性能和可靠性。而且，密封环具有闭合的结构，可以阻止其他化学物质，包括湿气渗透侵入集成电路的内部核心区域，因此起到一定的隔离防护作用。
但是，目前密封环的基本设计思路是要把导致破损的机械应力阻挡在闭合环之外，属于一种“硬碰硬”的围堵式结构，其实际效果并不非常理想。在一些情况下，切割造成的破损还是能够冲破密封环的防护，造成芯片内部结构的损伤。因此，存在一种对改进芯片保护结构，更好地防止切割等机械操作对芯片造成损伤的技术方案的需求。
实用新型内容
为了解决上述现有技术中存在的问题，本实用新型提出了一种半导体密封环，设置在基板上，围绕在半导体电路区周围，所述半导体密封环包括多个金属条层和多个通孔，每个所述金属条层中包括多个金属条，相邻金属条层中的对应位置的金属条之间通过通孔连接。
可选地，每个所述金属条层中的多个金属条平行排列，且所述金属条的排数为5排-9排。
可选地，半导体密封环包括至少3个金属条层。
可选地，每个所述金属条层包括多个不连续的金属条，相邻金属条层的金属条在水平方向上错开。
本实用新型提出了一种半导体装置，包括：基板，在所述基板上的电路区，包括有源和无源电子器件；以及在所述基板上，围绕所述电路区的密封环；所述密封环包括多个金属条层和多个通孔，每个所述金属条层中包括多个金属条，相邻金属条层中的对应位置的金属条之间通过通孔连接。
可选地，所述金属条的长度为4-10μm，宽度为0.4-1μm，同一排金属条之间的最小间距为0.8-1.2μm，相邻两排金属条之间的最小间距为0.3-0.7μm。
可选地，错开的相邻金属条层的金属条交叠部分的长度为1.5μm–2.5μm。
可选地，所述基板上具有接触层，所述接触层上具有多层介电层，其中所述接触层中有接触孔，最下层的介电层中的金属条通过所述接触孔耦合到基板上。
可选地，所述接触孔的横截面是边长为0.1-0.5μm的正方形。
可选地，所述通孔的横截面是边长为0.1-0.5μm的正方形。
可选地，所述通孔和金属条的材料为铝或者铜。
可选地，所述接触孔的材料为钨。接触孔通过蚀刻和沉积的工艺形成。
根据本实用新型的密封环可以有效地疏导吸收后段切割工艺或其他动作来源所引入的机械应力，通过提供多种连续折线形的应力传导通路模式，把应力在密封环结构内部慢慢弱化并分散吸收，最终通过该新型密封环结构的一部分将应力彻底拦截，从而避免机械应力产生的破损延伸到芯片内部造成线路损坏，大大提高了产品的良率和可靠性。
本实用新型的半导体装置具有更好的机械可靠性。
附图说明
图1是具有密封环的集成电路芯片的平面图。
图2是现有技术中密封环结构的剖面图。
图3是根据本实用新型一个实施例的密封环结构的剖面图。
图4是根据本实用新型一个实施例的一层金属条结构示意图。
图5是一个密封环的平面结构图。
图6是根据本实用新型一个实施例的密封环结构的剖面图。
图7是根据本实用新型一个实施例的应力传导示意图。
其中，附图标记说明如下：
100，200,300，500，600 半导体器件
101，501，102，502 芯片
103 切割道
104，204，304，604 电路区
105，205，305，605 密封环组件
207，307，607 接触层
208，308，608a，608b，608c 介电层
209，309，409，609 金属条
210，310，610 通孔
211，311，611 接触孔
520 密封环边中部
521 密封环边端部
731，“V”字形应力传导通路
732，“Z”字形应力传导通路
733，“斜一”字形应力传导通路
具体实施方式
以下参考附图具体说明本实用新型的实施方式。本领域的技术人员可以由本说明书所揭露的实施方式了解本实用新型的功能及优点。需要说明的是说明书附图中所绘示的结构、比例、大小等，均仅用以配合说明书的文字内容，供阅读者了解本实用新型，并非用以限定本实用新型可实施的条件。任何结构、大小的细微调整以及比例关系的改变，在不影响本实用新型所能产生的功效及所能达成的目的的条件下，当亦视为本实用新型可实施的范畴，并且仍落在本实用新型所能涵盖的范围内。
一片集成电路的晶圆上具有多个芯片，或称为裸片(die)。每片芯片都是具有完整的逻辑和电气功能的电路单元。图1示出了晶圆上的一个部分，即半导体器件100。该半导体器件100包括两块芯片，芯片101和相邻的芯片102。芯片101和102之间具有切割道103。在集成电路制造流程的末端的切割(Die Saw)工艺中，切割刀片(Saw Blade)沿着切割道将每片芯片切割下来，再经过封装程序，就成为独立的产品。图1中所示的芯片101又包括电路区104和环绕其周边的密封环组件105。晶圆上的其他芯片，例如芯片102也和芯片101一样，都包括电路区和密封环组件。
图2示出了根据现有技术的芯片200的密封环组件及与之相邻的电路区部分的截面结构。半导体装置200包括基板206，电路区204和密封环组件205。密封环组件205包括接触层207，多个接触孔211，多个介电层208，多个金属条209，多个通孔210，以及对应的基板部分206。其中，电路区204和密封环组件205在基板206之上，介电层208在接触层207之上，接触孔211耦合基板和最下层的金属条209，通孔210耦合相邻介电层之间的金属条。
在一些实施例中，半导体基板可以包括单一元素的材料，例如常见的硅或者锗，也可以包括多种元素的化合物，例如砷化镓(gallium arsenide)或是磷化铝铟镓(aluminiumgallium indium phosphide,AlGaInP)，或者合金，如硅锗或是砷化镓铝(aluminiumgallium arsenide,AlGaAs)等。半导体基板中可以包括掺杂区，例如P型阱、N型阱和/或重掺杂有源区，例如P型重掺杂有源区。
电路区204包括各种晶体管，例如N沟道金属氧化物半导体(NMOS)或P沟道金属氧化物半导体(PMOS)，电阻、电容、电感等无源器件，以及它们之间的金属互联线。另外，电路区204还可以包括各个半导体有源区之间的隔绝区，例如局部金属氧化隔绝物(LOCOS)以及浅沟槽隔绝物(STI)。
根据本实用新型的一个实施例，密封环组件可以包括至少三层金属条。如图3所示，半导体装置300包括基板306，电路区304和密封环组件305。密封环组件305包括接触层307，接触孔311，三个介电层308，多个金属条309以及通孔310，以及对应的基板部分306。
与图2中每层介电层中有一个金属条明显不同的是，图3中的每层介电层308中都包括多个水平伸展的不连续的金属条309。上下层之间的金属条并不对齐，而是在水平方向上，即平行于半导体基板与所述接触层相接触表面的方向上相互错开一定的距离，并且通过多个竖直伸展的通孔310连接。
根据本实用新型的一个实施例，密封环组件中的金属条，除在边缘位置的之外，是具有统一的尺寸的长方形，例如长度为4μm-10μm，宽度为0.4μm-1μm，厚度0.4μm-1μm。优选地，金属条长度为5μm，宽度为0.5μm，厚度0.5μm。同一排金属条之间的最小间距为0.8μm-1.2μm，优选1μm。根据本实用新型的一个实施例，密封环组件中的错开的相邻层的金属条交叠部分的长度为2μm。
图3示出了只具有三层金属条的密封环结构。但是，根据半导体设备的功能和质量要求，密封环也可以具有2层或者多于3层的结构。根据本实用新型的一个实施例，密封环也可以具有8层的结构，即该密封环具有8层金属条。其中，奇数层和偶数层内的金属条分别对齐，而奇数层和偶数层的金属条之间错开一定距离。即，第1，3,5，7层的金属条对齐；第2，4,6，8层的金属条对齐，而第1和2层的金属条错开一定的距离，例如，交叠部分的长度仅为1.5μm-2.5μm。优选地，交叠部分的长度为2μm。
图3示出了上下层之间的2个金属条通过2-4个通孔连接。但是，根据不同的应用场景，连接上下层之间的金属条的通孔的数量可以更多。例如，每个金属条用于连接其上部(或下部)金属条的通孔数量可以为5-6个。通孔的横截面，即平行于介电层的截面，可以是边长为0.1μm-0.5μm，优选为0.3μm的正方形。
在本实用新型中，介电层308和接触层307可包括低介电常数介电材料，包括低于3.5的介电常数。可以采用含有氧、氮、硅、碳等元素的低介电常数介电材料来形成。介电层308和接触层307所用材料还可以包括经过掺杂的掺杂材料。介电层308和接触层307可以通过例如化学气相沉积、低压化学气相沉积、等离子加强化学气相沉积等工艺形成。接触层307中接触孔311可以通过先蚀刻然后沉积钨或其它金属材料的方法来形成。接触孔的横截面，即平行于介电层的截面，可以是边长为0.1-0.5μm，优选为0.3μm的正方形。
在本实用新型中，金属条309以及通孔310可以同时形成。例如，首先在紧靠接触层307之上的第一层介电层308中同时形成通孔孔洞和用于金属条的沟槽，接着在通孔孔洞和金属条沟槽中沉积金属材料。接着形成下一层介电层，然后用同样的方法形成下一层介电层中的通孔和金属条。通孔和金属条可以由铝、铜或者其他类似的金属材料形成。
根据本实用新型的一个实施例，密封环组件中的每层金属条可以包括平行排列的多排金属条，例如5-9排。图4中示出了7排金属条409，同一排金属条中前后金属条之间的最小间距为1μm，相邻两排矩形金属条之间的最小间距为0.3μm-0.7μm，优选0.5μm。每排金属条包括多个直线排列的不连续的金属条。相邻两排金属条之间错开一定的距离，其交叠部分的长度可以为1.5μm-2.5μm。优选地，交叠部分的长度为2μm。
根据本实用新型的一个实施例，密封环组件中的金属条可以具有不同的尺寸。如图5所示，靠近芯片边角(密封环边上的端部)的金属条可以具有比密封环边上的中部的金属条具有更长的长度或者更大的密度。例如，在芯片501中，在每条边中部4/5长度处520的金属条长度为4μm，宽度为0.5μm，厚度0.5μm；而在边角(每条边两端1/10长度处)521的金属条长度为6μm，宽度为0.5μm，厚度0.5μm。在同一晶圆上的其他芯片，例如芯片502中，可以具有完全不同的金属条长度配置。
根据本实用新型的一个实施例，在芯片501中，金属条具有统一的尺寸，但是，位于不同位置的金属条之间具有不同的间距长度，例如，在每条边中部4/5长度处520的金属条间的前后距离为0.5μm，而在每条边端部(每条边两端1/10长度处)521的金属条间的前后距离为0.6μm。然而，在中部520以及边角521处的金属条尺寸是一致的，例如，长度都是5μm，宽度都是0.5μm，厚度都是0.5μm。
根据本实用新型的一个实施例，密封环组件中不同层中的金属条具有不同的上下距离。如图6所示，半导体装置600包括基板606，电路区604和密封环组件605。密封环组件605包括接触层607，多个接触孔611，三个介电层608a，608b，608c，多个金属条609以及通孔610，以及对应的基板部分606。密封环组件605中的金属条，除在边缘位置的之外，是具有统一的尺寸的长方形，例如长度为5μm，宽度为0.5μm，厚度0.5μm。同一排金属条之间的最小间距为1μm。在半导体装置600中，下层介电层的厚度大于其相邻的上层介电层的厚度。在图6中，介电层608a的厚度大于介电层608b，相应地，介电层608a中的通孔长度大于介电层608b中的通孔长度。根据本实用新型的一个实施例，介电层608a中的通孔长度为0.8μm，而介电层608b中的通孔长度为0.5μm。
本实用新型的密封环结构可以有效地疏导吸收后段芯片切割工艺或其他对晶圆以及芯片的直接或间接的机械动作来源所引入的机械应力。如图7所示，本实用新型密封环组件提供现有技术中的密封环所不能提供的“V”字形731、“Z”字形732、或“斜一”字形733或其他连续折线形的应力传导通路模式，把应力在密封环结构内部慢慢弱化并分散吸收，最终通过该密封环结构的一部分将应力彻底拦截，从而避免机械应力产生的破坏延伸到芯片内部的电路区造成线路损坏。
虽然上文对本实用新型进行了充分的披露，但本实用新型并非限定于此。任何本领域的技术人员，在不脱离本实用新型的精神和实质的范围内，均可作各种变动与修改，而本实用新型的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体密封环，设置在基板上，围绕在半导体电路区周围，其特征在于，所述半导体密封环包括多个金属条层和多个通孔，每个所述金属条层中包括多个金属条，相邻金属条层中的对应位置的金属条之间通过通孔连接。
2.根据权利要求1所述的半导体密封环，其特征在于，每个所述金属条层中的多个金属条平行排列，且所述金属条的排数为5排-9排。
3.根据权利要求1所述的半导体密封环，其特征在于，包括至少3个金属条层。
4.根据权利要求3所述的半导体密封环，其特征在于，每个所述金属条层包括多个不连续的金属条，相邻金属条层的金属条在水平方向上错开。
5.一种半导体装置，包括：
基板，
在所述基板上的电路区，包括有源和无源电子器件；以及
在所述基板上，围绕所述电路区的密封环；
其特征在于，所述密封环包括多个金属条层和多个通孔，每个所述金属条层中包括多个金属条，相邻金属条层中的对应位置的金属条之间通过通孔连接。
6.根据权利要求5所述的半导体装置，其特征在于，所述密封环包括至少3个金属条层，每个金属条层包括多个不连续的金属条，相邻金属条层的金属条在水平方向上错开。
7.根据权利要求6所述的半导体装置，其特征在于，所述金属条的长度为4μm-10μm，宽度为0.4μm-1μm，同一排金属条之间的最小间距为0.8μm-1.2μm，相邻两排金属条之间的最小间距为0.3μm-0.7μm。
8.根据权利要求6所述的半导体装置，其特征在于，错开的所述相邻金属条层的金属条交叠部分的长度为1.5μm-2.5μm。
9.根据权利要求5所述的半导体装置，其特征在于，在所述基板上具有接触层，所述接触层上具有多层介电层，其中所述接触层中有接触孔，最下层的介电层中的金属条通过所述接触孔耦合到基板上。
10.根据权利要求9所述的半导体装置，其特征在于，所述接触孔的横截面是边长为0.1μm-0.5μm的正方形。
11.根据权利要求5所述的半导体装置，其特征在于，所述通孔的横截面是边长为0.1μm-0.5μm的正方形。
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|---|---|---|---|---|
| US20220216138A1 (en) * | 2021-01-04 | 2022-07-07 | Changxin Memory Technologies, Inc. | Storage device, semiconductor structure and method for forming same |
| WO2022142346A1 (zh) * | 2021-01-04 | 2022-07-07 | 长鑫存储技术有限公司 | 存储器件、半导体结构及其形成方法 |
| CN114725099A (zh) * | 2021-01-04 | 2022-07-08 | 长鑫存储技术有限公司 | 存储器件、半导体结构及其形成方法 |
| CN117174660A (zh) * | 2023-08-31 | 2023-12-05 | 湖北江城实验室科技服务有限公司 | 半导体器件及其制作方法 |
| CN117174660B (zh) * | 2023-08-31 | 2024-06-25 | 湖北星辰技术有限公司 | 半导体器件及其制作方法 |
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