CN104538374A - 芯片尺寸封装的pin二极管及其制作方法 - Google Patents
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Abstract
本发明提供了一种芯片尺寸封装的PIN二极管及其制作方法，其中PIN二极管的制作方法为：（一）PIN二极管芯片制作；（二）将步骤（一）中制成的含多个PIN二极管晶圆进行一体化封装钝化；（三）分割包装：将步骤（二）中封装钝化好的含有多个PIN二极管的晶圆进行切割，形成芯片尺寸封装的单个PIN二极管。本发明在现有的PIN二极管工艺生产线上实现多层金属化工艺以及光敏聚酰亚胺封装工艺的整合，实现芯片尺寸小、硅片利用率高、性能良好的芯片尺寸封装PIN二极管的制造，能广泛运用于手机通讯、平板电脑、蓝牙通讯天线的发送和接收开关电路等领域中。本发明适用于制作芯片式封装的PIN二极管。
Description
技术领域
本发明属于半导体功率器件，涉及一种PIN二极管器件，具体地说是一种芯片尺寸封装的PIN二极管，同时本发明还提供了该芯片尺寸封装的PIN二极管的制作方法。
背景技术
PIN二极管是两边为重掺杂的N+型和P+型半导体，中间夹一层电阻率很高的本征半导体I层，其因具有开关速度快、反向击穿电压高、可控功率大、损耗小以及在正反向偏置下能得到近似短路和开路等良好特性，而在军用、民用领域的电子装备中成为不可或缺和不可代替的关键器件，尤其是随着数码家电、个人移动通信设备的迅速发展，用于手机天线、蓝牙通讯天线的发送和接收开关电路的微波PIN二极管市场前景广阔。
现有的SMT封装的PIN二极管的体积大小难以满足数码家电、个人移动通信设备不断小型化的要求（例如智能手机使用的屏幕尺寸更大，需要提供高画质的多媒体内容），且业界现在更加强调元件使用的封装技术，而非过去仅强调元件使用的工艺技术，因此研究和开发新型的、小尺寸PIN二极管构件具有重要的意义。
目前，各半导体制造商也已在此领域进行巨额投资，推出了配合大幅减小尺寸同时能够增强多方面性能指针的新颖途径。其中，最新的采用芯心尺寸封装技术（ ChiP Scale Package，CSP）的半导体分立器件由于其能以同样的电路板占位面积和更小的体积，实现数倍的功率密度，迅速成为一个极具吸引力的研究领域，也为分立器件的CSP业界指出了一条路线，创新的便携式设计能够长期沿此路线迈向未来。由于CSP技术对硅片的利用程度更高，元件与PCB之间的接触更为紧密，整体能效更高；而DSN元件的小占位面积及更高的功率密度，对分立元件对整体PCB面积预算仅有极小影响，并不会严重影响空间受限之产品外壳内的布线，因此利用CSP技术封装PIN二极管能够满足现有电子产品的需求。不仅如此，只要电路板的可用面积减小，这些元件的低厚度及小占位面积也会相应减小，进而能够适合较低厚度的纤薄造型消费性电子设计。
虽然，CSP技术具有上述的优势，但是由于现有技术中PIN二极管芯片式封装技术却并未成熟，因此，现有技术中缺少利用CSP技术制造PIN二极管的工艺，不能满足电子产品的需求。此外，由于现有技术中材料和工艺成本的原因，PIN二极管的中间层不可能做成理想的本征半导体，而是多少含有少量杂质，导致现有技术中的PIN二极管难以达到理想状态的零插入损耗和无穷大隔离度。
发明内容
本发明的目的是提供一种芯片尺寸封装的PIN二极管，结合现有的PIN工艺与生产技术，探索多层金属化引线技术、新型光敏性聚酰亚胺（Polyimide）光刻及钝化保护技术等，研制出性能良好，能广泛运用于手机天线、蓝牙通讯天线的发送和接收开关电路的芯片级尺寸封装PIN二极管。
为解决上述技术问题，本发明所采用的技术方案是：
一种芯片尺寸封装的PIN二极管，它包括从下至上依次层叠的金属层、N+衬底层、高阻外延层，所述高阻外延层的顶端由上至下分别延伸设有P+区和N+区，所述P+区未贯通高阻外延层设置，而N+区贯通高阻外延层与N+衬底层相连；在P+区与N+区上分别设有多层金属构成的金属电极，未设置金属电极的高阻外延层表面上设阻挡层，在PIN二极管的四周、除去两个金属电极外的部位均包裹有绝缘保护层。
作为对本发明金属电极的限定：所述金属电极包括自P+区或N+区处向上依次层叠的金属互连层、金属粘附层、金属隔挡层、导电层。
作为对本发明的进一步限定：所述金属互连层的材质为金属铝，金属粘附层的材质为金属钨或金，金属隔挡层为宽度不同的两层金属铜，导电层的材质为锑、锡、镍或金中的一种。
作为对本发明的另一种限定：所述高阻外延层为在N+衬底层上正向外延得到的厚度为10～6μm 、掺杂浓度为1013～1014cm-3的N-外延层；所述阻挡层为氧化的二氧化硅层；所述P+区的结深为0.5～1.5μm，掺杂浓度为1018 ～1020cm-3；所述N+区掺杂浓度为1019 ～1021cm-3；
所述P+区为PIN二极管的阳极区，N+区为PIN二极管的阴极区，P+区和N+区之间的高阻外延层为PIN二极管的I区。
作为对上述本发明金属层的限定：所述金属层的材质为铂、金或银中的一种；PIN二极管外包裹的绝缘保护层为光敏聚酰亚胺层。
本发明还提供了一种芯片尺寸封装的PIN二极管的制造方法，包括以下步骤：
（一）若干个PIN二极管的制作：
11）制作N+衬底层与高阻外延层作为PIN二极管的基板，并在高阻外延层的表面氧化形成阻挡层；
12）在高阻外延层上分别通过光刻窗口、杂质扩散得到若干个PIN二极管的PN结；
13）在每个PN结上形成多层金属构成的金属电极；
14）在N+衬底层的背面形成金属层；
（二）将步骤（一）中制成的PIN二极管结构进行一体化封装钝化：
21）在制作好若干个PIN二极管的整体结构的四周挖深槽；
22）在深槽内填充绝缘保护材料形成纵向的侧面绝缘保护层；
（三）分割包装：将步骤（二）中封装钝化好的含有多个PIN二极管的整体结构进行切割，形成芯片尺寸封装的单个PIN二极管。
作为对上述方法的限定：所述步骤11）中的N+衬底层是在硅片上掺杂N型杂质得到的；高阻外延层是在N+衬底上正向外延并轻掺杂磷得到的N-外延层；阻挡层是在N-外延层表面氧化二氧化硅形成的。
作为对上述方法的进一步限定：所述步骤12）包括以下的步骤：
①在步骤11）二氧化硅层表面旋涂光敏聚酰亚胺，经光刻得到P+区窗口，在形成的窗口表面通过扩散P型杂质得到未贯通N-外延层的P+区；然后
②再次热氧化得到完整的二氧化硅层，然后在新形成的二氧化硅层的表面旋涂光敏聚酰亚胺，经光刻得到N+区窗口，在形成的窗口表面扩散磷得到贯通N-外延层、与N+衬底层相连通的N+区。
作为对上述方法的更进一步限定：所述步骤13）包括以下步骤：
ⅰ）在步骤②的基础上再次氧化得到完整的二氧化硅阻挡层，然后再次涂覆光敏聚酰亚胺，经光刻后分别得到P+区与N+区的引线窗口，分别在两个引线窗口表面通过物理淀积生成一层金属铝，之后刻蚀出铝电极形成金属互连层；
ⅱ）在步骤ⅰ）的基础上淀积金属钨/金形成金属粘附层，再在金属钨/金表面淀积金属铜，形成金属隔挡层的第一层金属铜，然后经过离子刻蚀得到初步的金属电极；
ⅲ）在步骤ⅱ）形成结构的表面旋涂一层厚的光敏聚酰亚胺，并经刻蚀留出P+区与N+区金属电极引线孔；
ⅳ）在步骤ⅲ）形成结构的表面再次旋涂一层厚的光敏聚酰亚胺，同样刻蚀出P+区与N+区金属电极引线孔；
ⅴ）在步骤ⅳ）形成结构的光敏聚酰亚胺刻蚀槽里首先电镀金属铜，形成金属隔挡层的第二层金属铜，然后在第二层金属铜上电镀锑、锡、镍、金中的一种，形成导电层；
所述步骤14）中的金属层是在步骤ⅴ）形成结构的N+衬底层的背面溅射铂、金、银中的一种形成的，然后在金属层的表面涂覆光敏聚酰亚胺。
作为对上述方法的最后一种限定：所述步骤21）中对若干个PIN二极管整体结构挖深槽的方法是通过DISC划片机在相邻两个PIN二极管之间刻半槽，或者通过宽激光划片机在相邻两个PIN二极管之间刻出连接晶片上下层的透槽；所述步骤22）中在深槽内填充的绝缘材料为光敏聚酰亚胺，与之前步骤 ⅲ）、ⅳ）、步骤14）中涂覆的光敏聚酰亚胺共同构成每个PIN二极管的绝缘保护层。
由于采用了上述的技术方案,本发明与现有技术相比，所取得的技术进步在于：
（1）本发明采用多个PIN二极管制作、多个PIN二极管整体结构封装、切割包装三大步骤实现芯片尺寸封装的PIN二极管的制造，大大缩小芯片封装的体积，满足现代数码产品体积不断缩小的元件需求；
（2）本发明选用光敏聚酰亚胺钝化封装技术，并结合芯片尺寸封装，性能优良、 工艺操作相对简便、适宜产品批量生产的目标；
（3）本发明在PIN芯片版图设计中选用光敏聚酰亚胺作为外层的绝缘保护层，选择合适的正或负占空比去配合正负性光敏聚酰亚胺，从而减少版图设计的不合理造成的工艺窗口太小导致的光敏聚酰亚胺残留在PAD边缘，甚至是芯片外围切割道，避免造成后序芯片切割时光敏聚酰亚胺被剥离，进而芯片破裂损坏的情况发生；
（4）本发明采用以铝为主的金属化互连系统，粘附层、阻挡层和导电层分别采用W、Au、Cu等金属，结合反应离子刻蚀（RIE）工艺，工艺简单，可以降低产品成本；
（5）本发明的PIN二极管可以实现0402封装（长×宽×高为0.6mm ×0.3mm ×0.3）、0201封装（长×宽×高为0.6mm×0.3mm ×0.3），并且能与片式阻容元件的最小尺寸同步，从而实现芯片尺寸小、硅片利用率高、性能良好的芯片尺寸封装PIN二极管的制造，能广泛运用于手机通讯、平板电脑、蓝牙通讯天线的发送和接收开关电路等领域中。
综上所述，本发明在现有的PIN 二极管工艺生产线上实现多层金属化工艺以及光敏聚酰亚胺封装工艺的整合，实现芯片尺寸小、硅片利用率高、性能良好的芯片尺寸封装PIN二极管的制造，能广泛运用于手机通讯、平板电脑、蓝牙通讯天线的发送和接收开关电路等领域中。
本发明下面将结合说明书附图与具体实施例作进一步详细说明。
附图说明
图1是本发明实施例的结构示意图；
图2是本发明实施例在N-外延层表层形成二氧化硅层后的部分截面结构示意图；
图3是本发明实施例在图2的基础上光刻出P+引线孔并扩散形成P+区后的结构示意图；
图4是本发明实施例在图3的基础上光刻出N+引线孔并扩散形成N+区后的结构示意图；
图5是本发明实施例在图4中的PIN芯片表层蒸铝形成铝金属层并刻蚀后的结构示意图；
图6是本发明实施例在图5的铝金属层上溅射金属形成多金属层后的结构示意图；
图7是本发明实施例在图6工艺基础上电镀铜金属形成铜金属电极后的结构示意图；
图8是本发明实施例在图7工艺基础上旋涂光敏聚酰亚胺并刻蚀后的结构示意图；
图9是本发明实施例在图8工艺基础上二次旋涂光敏聚酰亚胺加厚并刻蚀后的结构示意图；
图10是本发明实施例在图9工艺基础上再次镀铜后的结构示意图；
图11是本发明实施例在图10工艺基础上镀锑/锡/镍/金后的结构示意图；
图12是本发明实施例在图11工艺基础上在N+彻底层背面溅射铂/金/银后形成金属层的结构示意图；
图13是本发明实施例在图12工艺基础上在金属层背面旋涂光敏聚酰亚胺后的结构示意图；
图14a是本发明实施例在图13工艺基础上用DISC划片机刻出半透深槽的半导体晶片的顶层示意图；
图14b是本发明实施例在图13工艺基础上用宽激光划片刻出全透深槽的半导体晶片的顶层示意图；
图15a为本发明实施例在图14a工艺基础上用光敏聚酰亚胺填充深槽后的部分截面结构示意图；
图15b是本发明实施例在图14b工艺基础上用光敏聚酰亚胺填充深槽后的部分截面结构示意图。
图中：1-半导体晶片，11-半导体PIN二极管，12-划片深槽，2-N+衬底层，3-N-外延层，4-二氧化硅层，5-P+区，6-N+区，7-金属互连层，8-金属粘附层，9-金属隔挡层，10-光敏聚酰亚胺层，13- 导电层，14-金属层。
具体实施方式
实施例 一种芯片尺寸封装的PIN二极管
本实施例的芯片尺寸封装的PIN二极管，如图1所示，它包括：
从下至上依次层叠的金属层14、N+衬底层2、高阻外延层，所述高阻外延层3的顶端由上至下分别延伸设有P+区5和N+区6，所述P+区5未贯通高阻外延层设置，而N+区6贯通高阻外延层与N+衬底层2相连；在P+区5与N+区6上分别设有多层金属构成的金属电极，未设置金属电极的高阻外延层表面上设阻挡层，在PIN二极管的四周、除去两个金属电极外的部位均包裹有绝缘保护层。
本实施例中所述金属电极包括自P+区或N+区处向上依次层叠的金属互连层7、金属粘附层8、金属隔挡层9、导电层13，其中，金属互连层7为金属铝层，金属粘附层8为金属钨或金层，金属隔挡层9为宽度不同的两层金属铜，导电层13为层状的锑、锡、镍或金中的一种。而本实施例中的金属层14为铂、金或银中的一种形成的，本实施例中的绝缘保护层则为光敏聚酰亚胺形成的光敏聚酰亚胺层10。
本实施例中的高阻外延层为在N+衬底层2上正向外延得到的厚度为10～16μm 、掺杂浓度约在1013cm-3～1014cm-3 数量级之间的N-外延层3；所述阻挡层为二氧化硅氧化形成的二氧化硅层4；由于本实施例中的P+区5未贯通N-外延层3设置，因此本实施例中将P+区5的结深设为0.5～1.5μm，掺杂浓度约在1018cm-3～1020cm-3数量级之间；而N+区6贯通N-外延层3与高掺杂的N+衬底层2相连通，且N+区6的掺杂浓度约在1019cm-3 ～1021cm-3数量级之间。
本实施例中将所述P+区5作为PIN二极管的阳极区，N+区6作为PIN二极管的阴极区，P+区5和N+区6之间的N-外延层3作为PIN二极管的I区。
本实施例的具体制作方法如图2至15a、15b所示，具体包括以下步骤：
（一）若干个PIN二极管制作
11）如图2所示，制作N+衬底层2与高阻外延层作为PIN二极管的基板，并在高阻外延层的表面氧化形成阻挡层。其中，N+衬底层2是在硅片上掺杂N型杂质得到的，高阻外延层是在N+衬底层2上正向外延并轻掺杂磷得到的N-外延层3；阻挡层是在N-外延层3表面氧化二氧化硅形成的二氧化硅层4。
2）在高阻外延层上分别通过光刻窗口、杂质扩散得到若干个PIN二极管的PN结，具体过程为：
①如图3所示，在步骤1）二氧化硅层4表面旋涂光敏聚酰亚胺，经光刻得到P+区窗口，在形成的窗口表面通过扩散P型杂质得到未贯通N-外延层3的P+区5；
②如图4所示，在步骤①完成后再次热氧化得到完整的二氧化硅层4，然后在新形成的二氧化硅层4的表面旋涂光敏聚酰亚胺，经光刻得到N+区窗口，在形成的窗口表面扩散磷得到贯通N-外延层3、与N+衬底层2相连通的N+区6。
3）在每个PN结上形成多层金属构成的金属电极，具体过程为：
ⅰ）如图5所示，在步骤②的基础上再次氧化得到完整的二氧化硅阻挡层4，然后再次涂覆光敏聚酰亚胺，经光刻后分别得到P+区5与N+区6的引线窗口，分别在两个引线窗口表面通过物理淀积生成一层金属铝，之后刻蚀出铝电极形成金属互连层7；
ⅱ）如图6所示，在步骤ⅰ）的基础上淀积金属钨/金形成金属粘附层8，如图7所示，再在金属钨/金表面淀积金属铜，形成金属隔挡层9的第一层金属铜，然后经过离子刻蚀得到初步的金属电极；
ⅲ）如图8所示，在步骤ⅱ）形成结构的表面旋涂一层厚的光敏聚酰亚胺，并经刻蚀留出P+区5与N+区6金属电极引线孔；
ⅳ）如图9所示，在步骤ⅲ）形成结构的表面再次旋涂一层厚的光敏聚酰亚胺，同样刻蚀出P+区5与N+区6金属电极引线孔；
ⅴ）如图10所示，在步骤ⅳ）形成结构的光敏聚酰亚胺刻蚀槽里首先电镀金属铜，形成金属隔挡层9的第二层金属铜，然后如图11所示，在第二层金属铜上电镀锑、锡、镍、金中的一种，形成导电层13。
由于本实施例中 金属电极为多层金属电极，在其形成过程中多次进行了金属淀积离子刻蚀，而金属淀积刻蚀可以是依次刻蚀一种金属后立刻刻蚀其他金属，也可以在电极淀积铝、钨/金、铜后，一次通过反应离子刻蚀最终形成多层金属的金属电极。
4）在N+衬底层2的背面形成金属层：如图12所示，在步骤ⅴ）形成结构的N+衬底层2的背面溅射铂、金、银中的一种形成金属层14，然后如图13所示，在金属层14的表面涂覆光敏聚酰亚胺。
（二）将步骤（一）中制成的PIN二极管结构进行一体化封装钝化
21）在制作好若干个PIN二极管的整体结构的四周挖深槽，本步骤中对若干个PIN二极管整体结构挖深槽的方法，是通过DISC划片机在相邻两个PIN二极管之间刻半槽，形成如图14a所示的结构，或者通过宽激光划片机在相邻两个PIN二极管之间刻出连接晶片上下层的透槽，形成如图14b所示的结构；
22）在深槽内填充绝缘保护材料形成纵向的侧面绝缘保护层。在刻画出的深槽内填充的绝缘材料为光敏聚酰亚胺，与之前步骤 ⅲ）、ⅳ）、步骤14）中涂覆的光敏聚酰亚胺共同构成每个PIN二极管的绝缘保护层，即光敏聚酰亚胺层10，由于本实施例挖深槽的方法不同，因此，填充光敏聚酰亚胺后分别形成如图15a、15b所示的结构。
（三）分割包装：将步骤（二）中封装钝化好的含有多个PIN二极管的整体结构进行切割，形成芯片尺寸封装的单个PIN二极管。本实施例对PIN二极管的分割也包括两种方法，分别为DISC划片机切割或激光划片机切割，最终形成图1所示的PIN二极管。
Claims (10)
1.一种芯片尺寸封装的PIN二极管，其特征在于：它包括从下至上依次层叠的金属层、N+衬底层、高阻外延层，所述高阻外延层的顶端由上至下分别延伸设有P+区和N+区，所述P+区未贯通高阻外延层设置，而N+区贯通高阻外延层与N+衬底层相连；在P+区与N+区上分别设有多层金属构成的金属电极，未设置金属电极的高阻外延层表面上设阻挡层，在PIN二极管的四周、除去两个金属电极外的部位均包裹有绝缘保护层。
2.根据权利要求1所述的芯片尺寸封装的PIN二极管，其特征在于：所述金属电极包括自P+区或N+区处向上依次层叠的金属互连层、金属粘附层、金属隔挡层、导电层。
3.根据权利要求2所述的芯片尺寸封装的PIN二极管，其特征在于：所述金属互连层的材质为金属铝，金属粘附层的材质为金属钨或金，金属隔挡层为宽度不同的两层金属铜，导电层的材质为锑、锡、镍或金中的一种。
4.根据权利要求1至3中任意一项所述的芯片尺寸封装的PIN二极管，其特征在于：所述高阻外延层为在N+衬底层上正向外延得到的厚度为10～16μm 、掺杂浓度在1013～1014cm-3的N-外延层；所述阻挡层为氧化的二氧化硅层；所述P+区的结深在0.5～1.5μm，掺杂浓度在1018 ～1020cm-3；所述N+区掺杂浓度在1019 ～1021cm-3；
所述P+区为PIN二极管的阳极区，N+区为PIN二极管的阴极区，P+区和N+区之间的高阻外延层为PIN二极管的I区。
5.根据权利要求4所述的芯片尺寸封装的PIN二极管，其特征在于：所述金属层的材质为铂、金或银中的一种； PIN二极管外包裹的绝缘保护层为光敏聚酰亚胺层。
6.一种如权利要求1至5中任意一项所述的芯片尺寸封装的PIN二极管的制造方法，其特征在于包括以下步骤：
（一）若干个PIN二极管制作：
11）制作N+衬底层与高阻外延层作为PIN二极管的基板，并在高阻外延层的表面氧化形成阻挡层；
12）在高阻外延层上分别通过光刻窗口、杂质扩散得到若干个PIN二极管的PN结；
13）在每个PN结上形成多层金属构成的金属电极；
14）在N+衬底层的背面形成金属层；
（二）将步骤（一）中制成的PIN二极管结构进行一体化封装钝化：
21）在制作好若干个PIN二极管的整体结构的四周挖深槽；
22）在深槽内填充绝缘保护材料形成纵向的侧面绝缘保护层；
（三）分割包装：将步骤（二）中封装钝化好的含有多个PIN二极管的整体结构进行切割，形成芯片尺寸封装的单个PIN二极管。
7.根据权利要求6所述的芯片尺寸封装的PIN二极管的制作方法，其特征在于：所述步骤11）中的N+衬底层是在硅片上掺杂N型杂质得到的；高阻外延层是在N+衬底上正向外延并轻掺杂磷得到的N-外延层；阻挡层是在N-外延层表面氧化二氧化硅形成的。
8.根据权利要求7所述的芯片尺寸封装的PIN二极管的制作方法，其特征在于：
所述步骤12）包括以下的步骤：
①在步骤11）二氧化硅层表面旋涂光敏聚酰亚胺，经光刻得到P+区窗口，在形成的窗口表面通过扩散P型杂质得到未贯通N-外延层的P+区；然后
②再次热氧化得到完整的二氧化硅层，然后在新形成的二氧化硅层的表面旋涂光敏聚酰亚胺，经光刻得到N+区窗口，在形成的窗口表面扩散磷得到贯通N-外延层、与N+衬底层相连通的N+区。
9.根据权利要求8所述的芯片尺寸封装的PIN二极管的制作方法，其特征在于：所述步骤13）包括以下步骤：
ⅰ）在步骤②的基础上再次氧化得到完整的二氧化硅阻挡层，然后再次涂覆光敏聚酰亚胺，经光刻后分别得到P+区与N+区的引线窗口，分别在两个引线窗口表面通过物理淀积生成一层金属铝，之后刻蚀出铝电极形成金属互连层；
ⅱ）在步骤ⅰ）的基础上淀积金属钨/金形成金属粘附层，再在金属钨/金表面淀积金属铜，形成金属隔挡层的第一层金属铜，然后经过离子刻蚀得到初步的金属电极；
ⅲ）在步骤ⅱ）形成结构的表面旋涂一层厚的光敏聚酰亚胺，并经刻蚀留出P+区与N+区金属电极引线孔；
ⅳ）在步骤ⅲ）形成结构的表面再次旋涂一层厚的光敏聚酰亚胺，同样刻蚀出P+区与N+区金属电极引线孔；
ⅴ）在步骤ⅳ）形成结构的光敏聚酰亚胺刻蚀槽里首先电镀金属铜，形成金属隔挡层的第二层金属铜，然后在第二层金属铜上电镀锑、锡、镍或金中的一种，形成导电层；
所述步骤14）中的金属层是在步骤ⅴ）形成结构的N+衬底层的背面溅射铂、金、银中的一种形成的，然后在金属层的表面涂覆光敏聚酰亚胺。
10.根据权利要求9所述的芯片尺寸封装的PIN二极管的制作方法，其特征在于：所述步骤21）中对若干个PIN二极管整体结构挖深槽的方法是通过DISC划片机在相邻两个PIN二极管之间刻半槽，或者通过宽激光划片机在相邻两个PIN二极管之间刻出连接晶片上下层的透槽；所述步骤22）中在深槽内填充的绝缘材料为光敏聚酰亚胺，与之前步骤 ⅲ）、ⅳ）、步骤14）中涂覆的光敏聚酰亚胺共同构成每个PIN二极管的绝缘保护层。
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