CN103367180A - 半导体封装结构及其制作方法 - Google Patents
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Abstract
一种半导体封装结构及其制作方法。半导体封装结构的制作方法包括：形成一图案化线路层于一金属承载板上。金属承载板的材质不同于图案化线路层的材质。以覆晶的方式接合至少一芯片于金属承载板上且与图案化线路层电性连接。形成一封装胶体于金属承载板上，以覆盖芯片、图案化线路层及部分金属承载板。进行一蚀刻步骤，以移除金属承载板，至暴露出图案化线路层的一下表面与封装胶体的一底表面。形成一绝缘层于图案化线路层的下表面与封装胶体的底表面上。绝缘层具有多个至少暴露出部分图案化线路层的开口。形成多个外部连接端子以与绝缘层所暴露出的图案化线路层电性连接。
Description
技术领域
本发明是有关于一种半导体元件及其制作方法，且特别是有关于一种半导体封装结构及其制作方法。
背景技术
半导体封装技术包含有许多封装形态，其中属于四方扁平封装系列的四方扁平无引脚封装具有较短的信号传递路径及相对较快的信号传递速度，因此四方扁平无引脚封装适用于高频传输（例如射频频带）的芯片封装，且为低脚位（low pincount）封装型态的主流之一。
在四方扁平无引脚封装结构的制作方法中，先将多个芯片配置于引脚框架（leadframe）上。接着，藉由多条焊线使这些芯片电性连接至引脚框架。之后，藉由封装胶体来覆盖部份引脚框架、这些焊线以及这些芯片。然后，藉由切割单体化上述结构而得到多个四方扁平无引脚封装结构。由于现有是采用引脚框架来承载芯片，引脚框架仍具有一定的厚度，并且对于缩小间距的需求有其限制，进而使得整体四方扁平无引脚封装结构的体积与厚度无法有效降低，并且也无法因应高积体密度的需求。再者，以焊线来电性连接芯片与引脚框架，电性信号的传输路径较长，并不利于增进电性效能，也无法有效降低整体四方扁平无引脚封装结构的体积与厚度。
发明内容
本发明提供一种半导体封装结构，其具有较小的体积、较薄的厚度、较高接点密度以及较佳的电性信号传输效能的优势。
本发明提供一种半导体封装结构的制作方法，用以制作上述的封装结构。
本发明提出一种半导体封装结构的制作方法，其包括以下步骤。形成一图案化线路层于一金属承载板上，其中金属承载板的材质不同于图案化线路层的材质。图案化线路层包括多条线路，且每一线路具有一第一端部以及延伸自第一端部的一第二端部。以覆晶的方式接合至少一芯片于金属承载板上，其中芯片配置有多个凸块，且凸块与图案化线路层的线路的第一端部电性连接。形成一封装胶体于金属承载板上，以覆盖芯片、凸块、图案化线路层以及部分金属承载板。进行一选择性蚀刻步骤，以完全移除金属承载板，至暴露出图案化线路层的一下表面与封装胶体的一底表面。形成一第一绝缘层于图案化线路层的下表面上与封装胶体的底表面上，其中第一绝缘层具有多个暴露出图案化线路层的线路的第二端部的第一开口。形成多个外部连接端子于第一开口中，外部连接端子与第一绝缘层所暴露出的线路的第二端部电性连接。
本发明提出一种半导体封装结构，其包括一图案化线路层、一芯片、一封装胶体、一绝缘层以及多个外部连接端子。图案化线路层具有彼此相对的一上表面与一下表面。图案化线路层包括多条线路，且每一线路具有一第一端部以及延伸自第一端部的一第二端部。芯片配置于图案化线路层的上表面上。芯片具有多个凸块，并藉由凸块与图案化线路层的线路的第一端部电性连接。封装胶体覆盖图案化线路层、凸块与芯片，其中图案化线路层的下表面与封装胶体的一底表面切齐。绝缘层配置于图案化线路层的下表面与封装胶体的底表面上，且绝缘层具有多个暴露出图案化线路层的线路的第二端部的开口。外部连接端子配置于绝缘层的开口中且与绝缘层所暴露出的线路的第二端部电性连接。每一外部连接端子的一第一表面与绝缘层的一第二表面切齐。外部连接端子包括多个信号接点。
本发明提出一种半导体封装结构，其包括一图案化线路层、一芯片、一封装胶体、一第一绝缘层、一导电材料层、一第二绝缘层以及多个焊球。图案化线路层具有彼此相对的一上表面与一下表面。图案化线路层包括多条线路，且每一线路具有一第一端部以及延伸自第一端部的一第二端部。芯片配置于图案化线路层的上表面上。芯片具有多个凸块，并藉由凸块与图案化线路层的线路的第一端部电性连接。封装胶体覆盖图案化线路层、凸块与芯片，其中图案化线路层的下表面与封装胶体的一底表面切齐。第一绝缘层配置于图案化线路层的下表面与封装胶体的底表面上，且第一绝缘层具有多个暴露出图案化线路层的线路的第二端部的第一开口。导电材料层配置于第一绝缘层上，其中导电材料层填满第一开口且覆盖部分第一绝缘层。第二绝缘层配置于第一绝缘层上，且具有多个第二开口。第二绝缘层覆盖第一绝缘层与位于第一绝缘层上的部分导电材料层，且第二开口暴露出部分导电材料层。焊球配置于第二开口内，其中焊球与第二开口所暴露出的部分导电材料层电性连接。
基于上述，由于本发明于金属承载板上形成材质不同于金属承载板的图案化线路层，在覆晶接合芯片与图案化线路层以及形成封装胶体后，再以选择性蚀刻工艺仅移除金属承载板。相较于现有的引脚框架而言，图案化线路层可大幅缩减厚度且缩小间距，可有效降低半导体封装结构的体积及厚度并提高半导体封装结构的接点密度。再者，由于本实施例的芯片是以覆晶的方式配置于图案化线路层上，因此可有效缩减芯片与图案化线路层之间的电性线路距离，使本实施例的半导体封装结构可具有较小的封装体积与封装厚度以及较佳的电性信号传输效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1G为本发明的一实施例的一种半导体封装结构的制作方法的剖面示意图。
图2为本发明的另一实施例的一种半导体封装结构的剖面示意图。
图3为本发明的更一实施例的一种半导体封装结构的剖面示意图。
【主要元件符号说明】
100a、100b、100c：半导体封装结构
110：金属承载板
120：图案化线路层
122：上表面
123：线路
123a：第一端部
123b：第二端部
124：下表面
130、130c：芯片
135：凸块
140：封装胶体
142：底表面
150a、150b：第一绝缘层
151：第二表面
152a、152b：第一开口
160a、160b：外部连接端子
161：第一表面
162：导热接点
164：信号接点
170：导电材料层
170a：增层线路层
170b：重配置线路层
172：第一部分
174：第二部分
180：第二绝缘层
182a、182b：第二开口
190：焊球
192：球底金属层
195：焊线
197：粘着层
L：切割线
具体实施方式
图1A至图1G为本发明的一实施例的一种半导体封装结构的制作方法的剖面示意图。请先参考图1A，本实施例的半导体封装结构的制作方法包括以下步骤。首先，提供一金属承载板110，并于金属承载板110上形成一图案化线路层120。详细来说，图案化线路层120具有彼此相对的一上表面122与一下表面124，其中图案化线路层120的下表面124朝向金属承载板110，且连接至金属承载板110。图案化线路层120包括多条线路123，且每一线路123具有一第一端部123a以及延伸自第一端部123a的一第二端部123b，其中第二端部123b向远离第一端部123a的方向延伸。特别是，于本实施例中，金属承载板110的材质不同于图案化线路层120的材质。于此，金属承载板110的材质例如是铜，而图案化线路层120的材质例如是金或钯。此外，本实施例的图案化线路层120例如是以电镀或溅镀方式所形成，因此可具有较薄的厚度。
接着，请参考图1B，以覆晶的方式接合至少一芯片130（图1B中仅示意地绘示一个）于金属承载板110上，其中芯片130配置有多个凸块135，且凸块135与图案化线路层120的线路123的第一端部123a电性连接。详细来说，芯片130与图案化线路层120的线路123的第一端部123a之间设置有凸块135，而芯片130是以覆晶的方式藉由凸块135而与图案化线路层120电性连接。在本实施例中，凸块135例如是锡球、电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块，其中凸块135的材料选自下列群组：锡、铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。
接着，请参考图1C，形成一封装胶体140于金属承载板110上，以覆盖芯片130、凸块135、图案化线路层120以及部分金属承载板110，并填充于凸块135之间的间隙。
接着，请同时参考图1C与图1D，进行一选择性蚀刻步骤，以完全移除金属承载板110，至暴露出图案化线路层120的下表面124与封装胶体140的一底表面142，其中图案化线路层120的下表面124与封装胶体140的底表面142实质上切齐。值得一提的是，由于金属承载板110的材质与图案化线路层120的材质不同，因此于进行蚀刻工艺时，可选择适当的蚀刻液（未绘示），此蚀刻液可选择性地蚀刻金属承载板110，而对于图案化线路层120则不产生蚀刻反应。
接着，请参考图1E，形成一第一绝缘层150a于图案化线路层120的下表面124上与封装胶体140的底表面142上，其中第一绝缘层150a具有多个第一开口152a，且第一开口152a暴露出图案化线路层120的线路123的第二端部123b。
之后，请参考图1F，以绝缘层150a为一电镀罩幕，电镀多个外部连接端子160a于第一开口152a内，其中外部连接端子160a与第一绝缘层150a所暴露出的图案化线路层120的线路123的第二端部123b电性连接。在本实施例中，每一外部连接端子160a的一第一表面161与第一绝缘层150a的一第二表面151切齐，且外部连接端子160a为多个信号接点164。当然，为了增加芯片130的散热效果，至少一外部连接端子160a可为一导热接点162。
最后，请同时参考图1F与图1G，沿着多条切割线L，对封装胶体140以及绝缘层150a进行一切割步骤，以形成至少一半导体封装结构100a（图1G中仅示意地绘示一个）。此时，外部连接端子160a的第一表面161与绝缘层150a的第二表面151实质上切齐，故所形成的半导体封装结构100a可视为一种四方扁平无引脚型态的封装结构。至此，已完成半导体封装结构100a的制作。
于结构上，请再参考图1G，本实施例的半导体封装结构100a包括图案化线路层120、芯片130、封装胶体140、绝缘层150a以及外部连接端子160a。图案化线路层120具有彼此相对的上表面122与下表面124，图案化线路层120包括多条线路123，其中每一线路123具有一第一端部123a以及延伸自第一端部123a的一第二端部123b。芯片130配置于图案化线路层120的上表面122上。芯片130具有多个凸块135配置于其上，并以覆晶的方式藉由凸块135与图案化线路层120的线路123的第一端部123a电性连接。封装胶体140覆盖图案化线路层120、凸块135与芯片130，且填满凸块135之间的间隙，其中图案化线路层120的下表面124与封装胶体140的底表面142实质上切齐。绝缘层150a配置于图案化线路层120的下表面124与封装胶体140的底表面142上，且具有暴露出图案化线路层120的线路123的第二端部123b的开口152a。外部连接端子160a配置于绝缘层150a的开口152a内且与绝缘层150a所暴露出的图案化线路层120的线路123的第二端部123b电性连接。外部连接端子160a的第一表面161与绝缘层150a的第二表面151实质上切齐。外部连接端子160a为信号接点164。当然，为了增加散热效果，至少一外部连接端子160a可为一导热接点162。
由于本实施例是于金属承载板110上形成材质不同于金属承载板110的图案化线路层120，在覆晶接合芯片130与图案化线路层120以及形成封装胶体140后，再以选择性蚀刻工艺仅移除金属承载板110。相较于现有的引脚框架而言，图案化线路层120可大幅缩减厚度且缩小间距，可有效降低半导体封装结构100a的体积及厚度并提高半导体封装结构100a的接点密度。再者，由于本实施例的芯片130是以覆晶的方式配置于图案化线路层120上，因此可有效缩减芯片130与图案化线路层120之间的电性线路距离，使本实施例的半导体封装结构100a可具有较小的封装体积与封装厚度以及较佳的电性信号传输效能。此外，由于本实施例的半导体封装结构100a具有面积大于或等于信号接点164的导热接点162，因此芯片130所产生的热可依序透过凸块135、图案化线路层120及导热接点162而传递外界，可有效提升半导体封装结构100a的散热效果。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2为本发明的另一实施例的一种半导体封装结构的剖面示意图。请参考图2，本实施例的半导体封装结构100b与前述实施例的半导体封装结构100a主要的差异是在于：本实施例的半导体封装结构100b更包括一导电材料层170、一第二绝缘层180以及多个焊球190，其中此处的第一绝缘层150b与图1G的绝缘层150a相同。详细来说，在本实施例中，第一绝缘层150b配置于图案化线路层120的下表面124与封装胶体140的底表面142上，且具有多个暴露出图案化线路层120的线路123的第二端部123b的第一开口152b。导电材料层170配置于第一绝缘层150b上，并填满第一开口152b且覆盖部分第一绝缘层150b。导电材料层170与第一绝缘层150b所暴露出的图案化线路层120的线路123的第二端部123b电性连接。于此，导电材料层170是由一增层线路层170a与一重配置线路层170b所组成。增层线路层170a仅填充于第一开口152b及覆盖第一开口152b附近的部分第一绝缘层150b。重配置线路层170b具有一第一部分172与一远离第一部分172的第二部分174，且重配置线路层170b的第一部分172填充第一开口152b并与图案化导电层120的线路123的第二端部123b电性连接，而重配置线路层170b向远离第一部分172的方向延伸使其第二部分174远离第一部分172。
第二绝缘层180配置于第一绝缘层150b上，且具有多个第二开口182a、182b，其中第二绝缘层180覆盖第一绝缘层150b与位于第一绝缘层150b上的部分导电材料层170，且第二开口182a暴露出部分增层线路层170a。更具体来说，第二开口182a大致上对应第一开口152b的位置，以供应后续焊球190设置于第二开口182a内与增层线路层170a电性连接。第二开口182b暴露出重配置线路层170b的部分第二部分174，且第二开口182b远离相应的第一开口152b而与第一开口152b不重迭。焊球190配置于第二开口182a、182b内，其中焊球190与第二开口182a所暴露出的增层线路层170a电性连接，以及焊球190与第二开口182b所暴露出的重配置线路层170b的部分第二部分174电性连接。本领域的技术人员当可依据实际状况自行选择所需的导电材料层170的形态（如导电材料层170可仅是由增层线路层170a或重配置线路层170b所构成）以及第二开口182a、182b的配置位置，以符合产品需求，此处不再逐一赘述。
需说明的是，在本实施例中，半导体封装结构100b可更包括多个球底金属层192，其中球底金属层192配置于第二开口182a、182b中，且球底金属层192电性连接焊球190与第二开口182a、182b所暴露出的部分增层线路层170a以及重配置线路层170b的部分第二部分174。当然，于其他未绘示的实施例中，焊球190亦可直接配置于第二开口182a、182b内，且与第二开口182a、182b所暴露出的部分增层线路层170a及重配置线路层170b的部分第二部分174直接电性连接，此仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。
在工艺上，请再参考图2，本实施例的半导体封装结构100b可以采用与前述实施例的半导体封装结构100a大致相同的制作方式，并且在图1D的步骤后，即进行选择性蚀刻步骤，以完全移除金属承载板110至暴露出图案化线路层120的下表面124与封装胶体140的底表面142之后，形成一第一绝缘层150b于图案化线路层120的下表面124上与封装胶体140的底表面142上，其中第一绝缘层150b具有多个至少暴露出图案化线路层120的线路123的第二端部123b的第一开口152b。接着，形成一导电材料层170于第一绝缘层150b上，其中导电材料层170包括一增层线路层170a与一重配置线路层170b。增层线路层170a仅填充于第一开口152b及覆盖第一开口152b附近的部分第一绝缘层150b。重配置线路层170b具有一第一部分172与一远离第一部分172的第二部分174，且重配置线路层170b的第一部分172填充第一开口152b并与图案化导电层120的线路123的第二端部123b电性连接，而重配置线路层170b向远离第一部分172的方向延伸使其第二部分174远离第一部分172。接着，形成一第二绝缘层180于第一绝缘层150b上，其中第二绝缘层180覆盖第一绝缘层150b与位于第一绝缘层150b上的部分导电材料层170。之后，于第二绝缘层180中形成多个第二开口182a、182b，其中第二开口182a大致上对应第一开口152b的位置，以供应后续焊球190设置于第二开口182a内与增层线路层170a电性连接。第二开口182b暴露出重配置线路层170b的部分第二部分174，且第二开口182b远离相应的第一开口152b而与第一开口152b不重迭。接着，可选择性地形成多个球底金属层192于第二开口182a、182b中，其中球底金属层192与第二开口182a所暴露出的部分增层线路层170a及重配置线路层170b的部分第二部分174电性连接。之后，设置多个焊球190于第二开口182a、182b内，其中焊球190可透过球底金属层192与第二开口182a、182b所暴露出的部分增层线路层170a及重配置线路层170b的部分第二部分174电性连接，而形成外部连接端子160b，其中外部连接端子160b用以与外部元件（未绘示）电性连接，可有效增加后续完成的半导体封装结构100b的应用性。然后，再进行图1G的步骤，即沿着切割线L对封装胶体140、第一绝缘层150b以及第二绝缘层180进行切割步骤，便可大致完成半导体封装结构100b的制作。
图3为本发明的更一实施例的一种半导体封装结构的剖面示意图。本实施例的封装结构100c与前述实施例的封装结构100b主要的差异是在于：本实施例的半导体封装结构100c更包括一芯片130c、一粘着层197以及多条焊线195。详细来说，芯片130c配置于芯片130的上方，并以背面透过粘着层197固定于芯片130上。焊线195电性连接芯片130c与图案化线路层120。封装胶体140覆盖图案化线路层120、凸块135、芯片130、芯片130c、粘着层197以及焊线195，且填满凸块135之间的间隙。本实施例的半导体封装结构100c是采用与前述实施例的半导体封装结构100b大致相同的制作方式，差异仅在于：于形成封装胶体140于金属承载板110上之前，先将芯片130c配置于芯片130的上方，并以焊线195电性连接芯片130c与图案化线路层120。
由于本实施例的芯片130是透过覆晶的方式配置且电性连接于图案化线路层120，而芯片130c堆迭于芯片130上且透过打线的方式与图案化线路层120电性连接。换言之，本实施例的半导体封装结构100c同时采用覆晶接合技术及打线接合技术来使芯片130、130c电性连接至图案化线路层120。因此，本实施例的半导体封装结构100c以堆迭方式结合多个芯片130、130c，因此可具有节省空间、缩小封装尺寸、增进电性效能以及较佳功能整合性的优势。再者，半导体封装结构100c可透过外部连接端子160b与外部元件（未绘示）电性连接，可增加半导体封装结构100c的应用性。
综上所述，由于本发明是于金属承载板上形成材质不同于金属承载板的图案化线路层，在覆晶接合芯片与图案化线路层以及形成封装胶体后，再以选择性蚀刻工艺仅移除金属承载板。相较于现有的引脚框架而言，图案化线路层可大幅缩减厚度且缩小间距，可有效降低半导体封装结构的体积及厚度并提高半导体封装结构的接点密度。再者，由于本实施例的芯片是以覆晶的方式配置于图案化线路层上，因此可有效缩减芯片与图案化线路层之间的电性线路距离，使本实施例的半导体封装结构可具有较小的封装体积与封装厚度以及较佳的电性信号传输效能。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。
Claims (12)
1.一种半导体封装结构的制作方法，包括：
形成一图案化线路层于一金属承载板上，其中该金属承载板的材质不同于该图案化线路层的材质，且该图案化线路层包括多条线路，各该线路具有一第一端部以及延伸自该第一端部的一第二端部；
以覆晶的方式接合至少一芯片于该金属承载板上，其中该芯片配置有多个凸块，且该多个凸块与该图案化线路层的该多条线路的该多个第一端部电性连接；
形成一封装胶体于该金属承载板上，以覆盖该芯片、该多个凸块、该图案化线路层以及部分该金属承载板；
进行一选择性蚀刻步骤，以完全移除该金属承载板，至暴露出该图案化线路层的一下表面与该封装胶体的一底表面；
形成一第一绝缘层于该图案化线路层的该下表面上与该封装胶体的该底表面上，其中该第一绝缘层具有多个暴露出该图案化线路层的该多条线路的该多个第二端部的第一开口；以及
形成多个外部连接端子于该多个第一开口中，该多个外部连接端子与该第一绝缘层所暴露出的该多条线路的该多个第二端部电性连接。
2.如权利要求第1项所述的半导体封装结构的制作方法，其特征在于，该金属承载板的材质包括铜。
3.如权利要求第1项所述的半导体封装结构的制作方法，其特征在于，该图案化线路层的材质包括金或钯。
4.如权利要求第1项所述的半导体封装结构的制作方法，其特征在于，形成该多个外部连接端子的步骤，包括：
形成一导电材料层于该第一绝缘层上，其中该导电材料层填满该多个第一开口且覆盖部分该第一绝缘层，该导电材料层与该第一绝缘层所暴露出的该多条线路的该多个第二端部电性连接；
形成一第二绝缘层于该第一绝缘层上，其中该第二绝缘层覆盖该第一绝缘层与位于该第一绝缘层上的部分该导电材料层；
于该第二绝缘层中形成多个第二开口，其中该多个第二开口暴露出部分该导电材料层；以及
设置多个焊球于该多个第二开口内，其中该多个焊球与该多个第二开口所暴露出的部分该导电材料层电性连接，而形成该多个外部连接端子。
5.如权利要求第4项所述的半导体封装结构的制作方法，其特征在于，该导电材料层为一重配置线路层，该重配置线路层具有一第一部分与一远离该第一部分的第二部分，该重配置线路层的该第一部分填充该多个第一开口并与该图案化导电层的该多条线路的该多个第二端部电性连接，而该多个第二开口暴露出该重配置线路层的部分该第二部分，该多个焊球与该多个第二开口所暴露出的该重配置线路层的部分该第二部分电性连接。
6.如权利要求第4项所述的半导体封装结构的制作方法，其特征在于，更包括：
设置该多个焊球之前，形成多个球底金属层于该多个第二开口中，其中该多个球底金属层与该多个第二开口所暴露出的部分该导电材料层电性连接。
7.如权利要求第1项所述的半导体封装结构的制作方法，其特征在于，形成该多个外部连接端子的步骤，包括：
以该绝缘层为一电镀罩幕，电镀该多个外部连接端子于该多个第一开口内，其中各该外部连接端子的一第一表面与该第一绝缘层的一第二表面切齐，且该多个外部连接端子包括多个信号接点。
8.如权利要求第1项所述的半导体封装结构的制作方法，其特征在于，于形成该多个外部连接端子之后，对该封装胶体以及该第一绝缘层进行一切割步骤，以形成至少一半导体封装结构。
9.一种半导体封装结构，包括：
一图案化线路层，具有彼此相对的一上表面与一下表面，且该图案化线路层包括多条线路，各该线路具有一第一端部以及延伸自该第一端部的一第二端部；
一芯片，配置于该图案化线路层的该上表面上，该芯片具有多个凸块，并藉由该多个凸块与该图案化线路层的该多条线路的该多个第一端部电性连接；
一封装胶体，覆盖该图案化线路层、该多个凸块与该芯片，其中该图案化线路层的该下表面与该封装胶体的一底表面切齐；
一绝缘层，配置于该图案化线路层的该下表面与该封装胶体的该底表面上，且该绝缘层具有多个暴露出该图案化线路层的该多条线路的该多个第二端部的开口；以及
多个外部连接端子，配置于该绝缘层的该多个开口中且与该绝缘层所暴露出的该多条线路的该多个第二端部电性连接，其中各该外部连接端子的一第一表面与该绝缘层的一第二表面切齐，且该多个外部连接端子包括多个信号接点。
10.一种半导体封装结构，包括：
一图案化线路层，具有彼此相对的一上表面与一下表面，且该图案化线路层包括多条线路，各该线路具有一第一端部以及延伸自该第一端部的一第二端部；
一芯片，配置于该图案化线路层的该上表面上，该芯片具有多个凸块，并藉由该多个凸块与该图案化线路层的该多条线路的该多个第一端部电性连接；
一封装胶体，覆盖该图案化线路层、该多个凸块与该芯片，其中该图案化线路层的该下表面与该封装胶体的一底表面切齐；
一第一绝缘层，配置于该图案化线路层的该下表面与该封装胶体的该底表面上，且该第一绝缘层具有多个暴露出该图案化线路层的该多条线路的该多个第二端部的第一开口；
一导电材料层，配置于该第一绝缘层上，其中该导电材料层填满该多个第一开口且覆盖部分该第一绝缘层；
一第二绝缘层，配置于该第一绝缘层上，且具有多个第二开口，其中该第二绝缘层覆盖该第一绝缘层与位于该第一绝缘层上的部分该导电材料层，且该多个第二开口暴露出部分该导电材料层；以及
多个焊球，配置于该多个第二开口内，其中该多个焊球与该多个第二开口所暴露出的部分该导电材料层电性连接。
11.如权利要求第10项所述的半导体封装结构，其特征在于，该导电材料层为一重配置线路层，该重配置线路层具有一第一部分与一远离该第一部分的第二部分，该重配置线路层的该第一部分填充该多个第一开口并与该图案化导电层的该多条线路的该多个第二端部电性连接，而该多个第二开口暴露出该重配置线路层的部分该第二部分，该多个焊球与该多个第二开口所暴露出的该重配置线路层的部分该第二部分电性连接。
12.如权利要求第10项所述的半导体封装结构，其特征在于，更包括：
多个球底金属层，配置于该多个第二开口中，且电性连接该多个焊球与该多个第二开口所暴露出的部分该导电材料层。
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