CN103208431B - 半导体封装结构及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000004806 packaging method and process Methods 0.000 title abstract description 5
- 239000000084 colloidal system Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000012856 packing Methods 0.000 claims description 45
- 239000011248 coating agent Substances 0.000 claims description 21
- 238000000576 coating method Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 8
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims description 6
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 238000003491 array Methods 0.000 claims description 4
- 239000003822 epoxy resin Substances 0.000 claims description 4
- 229920000647 polyepoxide Polymers 0.000 claims description 4
- 239000003292 glue Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1076—Shape of the containers
- H01L2225/1088—Arrangements to limit the height of the assembly
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
一种半导体封装结构及其制作方法。半导体封装结构的制作方法包括以下步骤。提供一支撑板及多个垫高图案。垫高图案位于支撑板的一上表面上。垫高图案与支撑板构成一容置凹槽。形成多个彼此电性绝缘的引脚于垫高图案上。引脚从垫高图案的一顶面沿着一侧表面延伸至上表面上且位于容置凹槽内。配置一芯片于容置凹槽内且与引脚电性连接。形成一封装胶体以至少包覆芯片、部分引脚及部分支撑板，且填满容置凹槽及垫高图案之间的间隙，并暴露出位于顶面上的部分引脚。移除支撑板以暴露出每一垫高图案的一背面、封装胶体的一底面及每一引脚的一下表面。
Description
技术领域
本发明是有关于一种半导体元件及其制作方法，且特别是有关于一种半导体封装结构及其制作方法。
背景技术
半导体封装技术包含有许多封装形态，其中属于四方扁平封装系列的四方扁平无引脚封装具有较短的信号传递路径及相对较快的信号传递速度，因此四方扁平无引脚封装适用于高频传输（例如射频频带）的芯片封装，且为低脚位（lowpincount）封装型态的主流之一。
于已知四方扁平无引脚封装结构的制作方法中，是先将多个芯片配置于已经图案化的引脚框架（leadframe）上。然后，藉由多条焊线使这些芯片电性连接至引脚框架。之后，藉由封装胶体来包覆部分引脚框架、这些焊线以及这些芯片。最后，藉由切割（punching）或锯切（sawing）单体化上述结构而得到多个四方扁平无引脚封装结构。
然而，当封装胶体包覆已图案化的引脚框架时，因引脚框架的引脚直接接触封装胶体且共平面（co-planarity），而易使得封装胶体溢胶至引脚的下表面，进而影响引脚框架的电性可靠度。再者，由于已图案化的引脚框架的引脚间距无法制作得太小，因此需在额外制作重配置线路层（redistributionlayer,RDL），而导致制作成本的增加。
发明内容
本发明提供一种半导体封装结构及其制作方法，可有效改善已知封装结构的溢胶问题。
本发明提出一种半导体封装结构的制作方法，其包括以下步骤。提供一支撑板及多个垫高图案，其中支撑板具有一上表面，而垫高图案位于支撑板的上表面上。垫高图案与支撑板构成至少一容置凹槽。每一垫高图案具有一顶面以及一连接顶面且邻近容置凹槽的一侧表面。形成多个引脚于垫高图案上。引脚从垫高图案的顶面沿着对应的侧表面延伸至支撑板的上表面上，且位于容置凹槽内。引脚彼此电性绝缘。配置一芯片于容置凹槽内且与引脚电性连接。形成一封装胶体，以至少包覆芯片、部分引脚及部分支撑板，且填满容置凹槽及垫高图案之间的间隙，并暴露出位于垫高图案的顶面上的部分引脚。移除支撑板，以暴露出每一垫高图案相对于顶面的一背面、封装胶体的一底面及每一引脚的一下表面。
本发明还提出一种半导体封装结构，其包括多个垫高图案、多个引脚、一芯片以及一封装胶体。每一垫高图案具有彼此相对的一顶面与一背面以及一连接顶面与背面的一侧表面，其中垫高图案的侧表面彼此相对，以定义出一容置凹槽。引脚配置于垫高图案上，其中引脚从垫高图案的顶面沿着侧表面延伸至容置凹槽中，且引脚彼此电性绝缘。芯片配置于容置凹槽中且与引脚电性连接。封装胶体至少包覆芯片与部分引脚，且填满容置凹槽及垫高图案之间的间隙，并暴露出位于垫高图案的顶面上的部分引脚、垫高图案的背面及每一引脚的一下表面。封装胶体的底面与引脚的下表面及垫高图案的背面齐平。
基于上述，本发明是先提供一支撑板及多个垫高图案，接着依序形成从垫高图案的顶面沿着其侧表面延伸至支撑板的上表面上的引脚、配置芯片及形成封装胶体后，再移除支撑板，而完成半体封装结构。如此一来，当形成封装胶体时，由于支撑板尚未移除，因此封装胶体不会溢胶至引脚的下表面上。故，本发明的半导体封装结构的制作方法可有效改善已知封装结构的溢胶问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1F为本发明的一实施例的一种半导体封装结构的制作方法的示意图。
图2为本发明的一实施例的一种半导体封装结构的剖面示意图。
图3A至图3F为本发明的另一实施例的一种半导体封装结构的制作方法示意图。
图4为本发明的一实施例的一种堆迭式半导体封装结构的剖面示意图。
主要元件符号说明：
100a、100b、100c、100c’、100d：半导体封装结构
110c、112：支撑板
112a、112c：上表面
114：垫高图案
114a：顶面
114b：侧表面
114c：背面
115、115’：垫高图案
115a：顶面
115b：侧表面
120a、120c：引脚
122a、122c：外引脚部
122b、122d：内引脚部
123、125：下表面
130：芯片
135：导电凸块
137：焊线
140：封装胶体
142：底面
150：粘着层
152：表面
C、C’：容置凹槽
L、L’：切割线
具体实施方式
图1A至图1F为本发明的一实施例的一种半导体封装结构的制作方法的示意图。为了方便说明起见，图1A绘示半导体封装结构的支撑板及引脚的局部俯视立体图，而图1B至图1F则绘示为半导体封装结构的制作方法的剖面示意图。
请先同时参考图1A及1B，本实施例的半导体封装结构的制作方法包括以下步骤。首先，提供一支撑板112及多个彼此各自独立的垫高图案114。详细来说，支撑板112具有一上表面112a，而垫高图案114位于支撑板112的上表面112a上且彼此不相连，其中垫高图案114与支撑板112一体成形，且垫高图案114与支撑板112的材质例如是铜。也就是说，支撑板112为一支撑铜块，而垫高图案114为各自独立的垫高铜块。于其它较佳的实施例中，该支撑板112及垫高图案114也可以采用铁镍合金，特别是，本实施例的垫高图案114与支撑板112构成至少一容置凹槽C，且每一垫高图案114具有一顶面114a以及一连接顶面114a且邻近容置凹槽C的一侧表面114b。
接着，请再同时参考图1A与图1B，形成多个引脚120a于垫高图案114上，即每一垫高图案114上皆有形成一个引脚120，其中引脚120a分别从垫高图案114的顶面114a沿着对应的侧表面114b延伸至支撑板112的上表面112a上，且位于容置凹槽C内。在本实施例中，引脚120a彼此分离，且每一引脚120a可区分为位于对应的垫高图案114的顶面114a上的一外引脚部122a以及位于对应的垫高图案114的侧表面114b与支撑板112上的一内引脚部122b。特别是，本实施例的引脚120a完全或部份包覆垫高图案114，且外引脚部122a的宽度等于或不等于位于支撑板112的上表面112a上的部分内引脚部122b的宽度。于此，外引脚部122a的宽度实质上大于位于支撑板112的上表面112a上的部分内引脚部122b的宽度。形成引脚120a的方法例如是电镀法，而引脚120a的材质例如是金或钯等导电材料。
接着，请参考图1C，配置一芯片130于容置凹槽C内且与引脚120a电性连接。更具体来说，本实施例的芯片130是透过多个导电凸块135与引脚120a的内引脚部122b电性连接。
接着，请参考图1D，形成一封装胶体140，以包覆芯片130、部分引脚120a及部分支撑板112，且填满容置凹槽C及垫高图案114之间的间隙（请参考图1A），并暴露出位于垫高图案114的顶面114a上的部分引脚120a。意即，封装胶体140暴露出外引脚部122a。
之后，请参考图1E，移除支撑板112，以暴露出每一垫高图案114相对于顶面114a的一背面114c、封装胶体140的一底面142及每一引脚120a的一下表面123。于此，移除支撑板112的方法例如是蚀刻法。
最后，请再同时参考图1A与图1F，进行一切割步骤，以沿着多条切割线L（即图1A中的虚线）切割引脚120a及其下方的垫高图案114，而形成至少一半导体封装结构100a（图1F中仅示意地绘示一个）。至此，已完成独立的半导体封装结构100a的制作。
在结构上，请再参考图1F，本实施例的半导体封装结构100a包括垫高图案114、引脚120a、芯片130以及封装胶体140。垫高图案114彼此各自独立且不相连，且每一垫高图案114具有彼此相对的顶面114a与背面114c以及连接顶面114a与背面114c的侧表面114b，其中垫高图案114的侧表面114b彼此相对，以定义出一容置凹槽C。于此，垫高图案114的材质例如是铜或铁镍合金。引脚120a分别配置于垫高图案114上，其中每一引脚120a从对应的垫高图案114的顶面114a沿着其侧表面114b延伸至容置凹槽C中，且引脚120a彼此电性绝缘。每一引脚120a可区分为位于对应的垫高图案114的顶面114a上的外引脚部122a以及位于对应的垫高图案114的侧表面114b及容置凹槽C中的内引脚部122b，其中外引脚部122a的宽度等于或不等于部分内引脚部122b的宽度。于此，外引脚部122a的宽度实质上大于部分内引脚部122b的宽度，且引脚120a的材质例如是金或钯。芯片130配置于容置凹槽C中，且芯片130透过配置于芯片130与内引脚部122b之间的导电凸块135与引脚120a的内引脚部122b电性连接。封装胶体140至少包覆芯片130与部分引脚120a，且填满容置凹槽C及垫高图案114之间的间隙，并暴露出位于垫高图案114的顶面114a上的外引脚部122a、垫高图案114的背面114c及每一引脚120a的下表面123。特别是，本实施例的封装胶体140的底面142与引脚120a的下表面123及垫高图案114的背面114c实质上齐平。于此，半导体封装结构100a例如是一四方扁平无外引脚(quadflatno-lead,QFN)封装结构。
由于本实施例的是先提供支撑板112与垫高图案114，接着依序形成从垫高图案114的顶面114a沿着其侧表面114b延伸至支撑板112的上表面112a上的引脚120a、配置芯片130及形成封装胶体140后，再移除支撑板112，而完成半体封装结构100a。因此，当形成封装胶体140时，由于支撑板112尚未移除，因此封装胶体140不会溢胶至引脚120a的下表面123上。故，本实施例的半导体封装结构100a的制作方法可有效改善已知封装结构的溢胶问题。再者，由于本实施例是采用电镀的方式来形成引脚120a，因此相较于已知采用图案化（即蚀刻）铜层的方式来形成引脚而言，本实施例的引脚120a的制作可满足微间距的需求。
此外，暴露出封装胶体140外的外引脚部122a及引脚120a的下表面123适于与一外部电路（未绘示）电性连接，可有效增加半导体封装结构100a的应用范围。另外，由于本实施例的芯片130是配置于容置凹槽C内，且透过导电凸块135与内引脚部122b电性连接，因此可有效降低整体半导体封装结构100a的封装厚度，以使半导体封装结构100a符合现今薄型化的需求。
图2为本发明的一实施例的一种半导体封装结构的剖面示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图2，本实施例的半导体封装结构100b与前述实施例的半导体封装结构100a主要的差异是在于：本实施例的半导体封装结构100b更包括多条焊线137及一粘着层150。引脚120a的内引脚部122b环绕芯片130的周围，且焊线137配置于芯片130与内引脚部122b之间，其中芯片130透过焊线137与内引脚部122b电性连接。粘着层150配置于芯片130的下方，其中粘着层150的一表面152与封装胶体140的底面142、引脚120a的下表面123及垫高图案114的背面114c实质上齐平。
在工艺上，本实施例的半导体封装结构100b可以采用与前述实施例的半导体封装结构100a大致相同的制作方式，并且在图1C的步骤之前，即配置芯片130于容置凹槽C内之前，先形成粘着层150于支撑板112上，其中粘着层150覆盖支撑板112的部分上表面112a。接着，将配置芯片130于容置凹槽C内时，芯片130可透过粘着层150而固定于支撑板112上。之后，在形成多条连接于芯片130与内引脚部122b之间的焊线137，以使芯片130透过焊线137与内引脚部122b电性连接。再接着依序图1D至1E的步骤，且于移除支撑板112后，更暴露出粘着层150的一表面152。最后，再进行图1F的切割步骤，即便可大致完成半导体封装结构100b的制作。
图3A至图3F为本发明的另一实施例的一种半导体封装结构的制作方法的示意图。为了方便说明起见，图3A绘示半导体封装结构的支撑板、垫高图案及引脚的局部俯视立体图，而图3B至图3F则绘示为半导体封装结构的制作方法的剖面示意图。
请先同时参考图3A及3B，本实施例的半导体封装结构的制作方法包括以下步骤。首先，提供一支撑板110c，其中支撑板110c具有一上表面112c，且支撑板110c的材质例如是铜或铁镍合金。接着，设置二个垫高图案115于支撑板110c上，其中垫高图案115彼此相对且平行排列于支撑板110c的上表面112c上。于此，垫高图案115的材质例如是环氧树脂或其他适当的绝缘材料。特别是，本实施例的支撑板110c与垫高图案115构成至少一容置凹槽C’，且每一垫高图案115具有一顶面115a以及一连接顶面115a且邻近容置凹槽C’的一侧表面115b。此外，在本实施例中，垫高图案115可透过印刷的方式形成于支撑板110c上；或者是，透过贴合的方式设置于粘附于支撑板110c上，于此并不加以限制垫高图案115的形成方式。
接着，请再参考图3A与图3B，形成多个引脚120c（图3A中绘示4个引脚120c）于每一垫高图案115上，而引脚120c对称排列于垫高图案115上，其中引脚120c从每一垫高图案115的顶面115a沿着其侧表面115b延伸至支撑板110c的上表面112c上，且引脚120c位于容置凹槽C’内。在本实施例中，位于同一垫高图案115上的引脚120c彼此电性绝缘，且每一引脚120c可区分为位于对应的垫高图案115的顶面115a上的一外引脚部122c以及位于对应的垫高图案115的侧表面115b及支撑板110c上的一内引脚部122d。本实施利的外引脚部122c的宽度等于或不等于内引脚部122d的宽度。于此，外引脚部122c的宽度实质上等于内引脚部122d的宽度，而形成引脚120c的方法例如是电镀法，而引脚120c的材质例如是金或钯等导电材料。
接着，请参考图3C，配置一芯片130于容置凹槽C’内且与引脚120c电性连接。更具体来说，本实施例的芯片130是透过多个导电凸块135与引脚120c的内引脚部122d电性连接。当然，于其他未绘示的实施例中，亦可选用于如前述实施例所提及的焊线137及粘着层150，本领域的技术人员当可参照前述实施例的说明，依据实际需求，而选用前述构件，以达到所需的技术效果。
接着，请参考图3D，形成一封装胶体140，以包覆芯片130、垫高图案115、部分引脚120c及部分支撑板110c，且填满容置凹槽C’，并暴露出位于每一垫高图案115的顶面115a上的部分引脚120c。意即，封装胶体140暴露出外引脚部122c。
之后，请参考图3E，移除支撑板110c，以暴露出每一垫高图案115相对于顶面115的一背面115c、封装胶体140的一底面142及每一引脚120c的一下表面125。于此，移除支撑板110c的方法例如是蚀刻法。
最后，请再同时参考图3A与图3F，进行一切割步骤，以沿着多条切割线L’（即图3A中的虚线）切割封装胶体140，而形成至少一半导体封装结构100c（图3F中仅示意地绘示一个）。当然，于其他未绘示的实施例中，亦可依据使用需求自行调整切割线L’的位置，例如同图1A的切刻线L的位置，来达成所需的技术功效，在此并不加以限制。至此，已完成独立的半导体封装结构100c的制作。
在结构上，请再参考图3F，本实施例的半导体封装结构100a包括两个垫高图案115、引脚120c、芯片130以及封装胶体140。垫高图案115平行排列，且每一垫高图案115具有彼此相对的顶面115a与背面115c以及连接顶面115a与背面115c的侧表面115b。其中，垫高图案115的侧表面115b彼此相对，以定义出一容置凹槽C’。于此，垫高图案115的材质例如是环氧树脂或其他适当的绝缘物质。引脚120c配置于垫高图案115上，且引脚120c对称排列于垫高图案115上，其中引脚120c从垫高图案115的顶面115a沿着其侧表面115b延伸至容置凹槽C’中，且位于同一垫高图案115上的引脚120c彼此电性绝缘。每一引脚120c可区分为位于对应的垫高图案115的顶面115a上的外引脚部122c以及位于对应的垫高图案115的侧表面115b与容置凹槽C’中的内引脚部122d，其中外引脚部122c的宽度等于或不等于内引脚部122d的宽度，且引脚120c的材质例如是金或钯。于此，外引脚部122c的宽度实质上等于内引脚部122d的宽度。芯片130配置于容置凹槽C’中，且芯片130透过位于芯片130与内引脚部122d之间的导电凸块135与内引脚部122d电性连接。封装胶体140包覆芯片130、部分引脚120c与部分垫高图案115，且填满容置凹槽C’，并暴露出位于垫高图案115的顶面115a上的外引脚122c、垫高图案115的背面115c及每一引脚120c的下表面125。特别是，封装胶体140的底面142与引脚120c的下表面125及垫高图案115的背面115c实质上齐平。于此，半导体封装结构100c例如是一四方扁平无外引脚(quadflatno-lead,QFN)封装结构。
由于本实施例的是先提供支撑板110c，接着依序设置垫高图案115、形成从垫高图案115的顶面115a沿着其侧表面115b延伸至支撑板110c的上表面112c上的引脚120c、配置芯片130及形成封装胶体140后，再移除支撑板110c，而完成半体封装结构100c。因此，当形成封装胶体140时，由于支撑板110c尚未移除，因此封装胶体140不会溢胶至引脚120c的下表面125上。故，本实施例的半导体封装结构100c的制作方法可有效改善已知封装结构的溢胶问题。再者，由于本实施例是采用电镀的方式来形成引脚120c，因此相较于已知采用图案化（即蚀刻）铜层的方式来形成引脚而言，本实施例的引脚120c的制作可满足微间距的需求。
此外，暴露出封装胶体140外的外引脚部122c及引脚120c的下表面125适于与一外部电路（未绘示）电性连接，可有效增加半导体封装结构100c的应用范围。另外，由于本实施例的芯片130是配置于容置凹槽C’内，且透过导电凸块135与内引脚部122d电性连接，因此可有效降低整体半导体封装结构100c的封装厚度，以使半导体封装结构100c符合现今薄型化的需求。
图4为本发明的一实施例的一种堆迭式半导体封装结构的剖面示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图4，本实施例的半导体封装结构100d与前述实施例的半导体封装结构100c主要的差异是在于：本实施例是将多个半导体封装结构100c’垂直迭置，其中半导体封装结构100c’的垫高图案115’的外型不同于前述实施例的半导体封装结构100c的垫高图案115的外型，垫高图案115’的外型为矩形。上方的半导体封装结构100c’的垫高图案115’对应设置于下方的半导体封装结构100c的外引脚部122d上，以使垂直迭置的半导体封装结构100c’透过上方的引脚120c的内引脚部122d与下方的引脚120c的外引脚部122c电性连接。于此，半导体封装结构100d为一堆迭式四方扁平无外引脚封装结构。
当然，于其他未绘示的实施例中，亦可选用于如前述实施例所提及的半导体封装结构100a、100b，本领域的技术人员当可参照前述实施例的说明，依据实际需求，而选用前述构件来进行垂直堆迭亦或垂直且错位堆迭，以达到所需的技术效果。
综上所述，本发明是先提供支撑板及垫高图案，接着依序形成从支撑板的垫高图案的顶面沿着其侧表面延伸至支撑板的上表面上的引脚、配置芯片及形成封装胶体后，再移除支撑板，而完成半体封装结构。如此一来，当形成封装胶体时，由于支撑板尚未移除，因此封装胶体不会溢胶至引脚的下表面上。故，本发明的半导体封装结构的制作方法可有效改善已知封装结构的溢胶问题。再者，由于本发明是采用电镀的方式来形成引脚，因此相较于已知采用图案化（即蚀刻）铜层的方式来形成引脚而言，本发明的引脚的制作可满足微间距的需求。此外，本发明的半导体封装结构符合现今薄型化的需求，且适于透过垂直堆迭的方式来增加其应用范围。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。
Claims (22)
1.一种半导体封装结构的制作方法，包括：
提供一支撑板及多个垫高图案，其中该支撑板具有一上表面，而所述多个垫高图案位于该支撑板的该上表面上，所述多个垫高图案与该支撑板构成至少一容置凹槽，且各该垫高图案具有一顶面以及一连接该顶面且邻近该容置凹槽的一侧表面；
形成多个引脚于所述多个垫高图案上，所述引脚直接贴附于所述垫高图案，其中所述多个引脚从所述多个垫高图案的所述多个顶面沿着对应的所述多个侧表面延伸至该支撑板的该上表面上，且位于该容置凹槽内，所述多个引脚彼此电性绝缘；
配置一芯片于该容置凹槽内且与所述多个引脚电性连接；
形成一封装胶体，以至少包覆该芯片、部分所述多个引脚及部分该支撑板，且填满该容置凹槽及所述多个垫高图案之间的间隙，并暴露出位于所述多个垫高图案的所述多个顶面上的部分所述多个引脚；以及
移除该支撑板，以暴露出各该垫高图案相对于该顶面的一背面、该封装胶体的一底面及各该引脚的一下表面。
2.如权利要求1所述的半导体封装结构的制作方法，其特征在于，所述多个垫高图案与该支撑板一体成形，且所述多个垫高图案的材质与该支撑板的材质包括铜或铁镍合金。
3.如权利要求2所述的半导体封装结构的制作方法，其特征在于，所述多个引脚分别配置于所述多个垫高图案上，且所述多个垫高图案彼此不相连。
4.如权利要求2所述的半导体封装结构的制作方法，其特征在于，各该引脚区分为位于对应的该垫高图案的该顶面上的一外引脚部以及位于对应的该垫高图案的该侧表面与该支撑板上的一内引脚部。
5.如权利要求1所述的半导体封装结构的制作方法，其特征在于，该支撑板的材质包括铜或铁镍合金，而所述多个垫高图案的材质包括环氧树脂。
6.如权利要求5所述的半导体封装结构的制作方法，其特征在于，所述多个垫高图案的数量为二个，所述多个垫高图案彼此相对且平行排列于该支撑板的该上表面上，而所述多个引脚对称排列于所述多个垫高图案上，且该封装胶体包覆该芯片、部分所述多个垫高图案、部分所述多个引脚及部分该支撑板。
7.如权利要求6所述的半导体封装结构的制作方法，其特征在于，各该引脚区分为位于对应的该垫高图案的该顶面上的一外引脚部以及位于对应的该垫高图案的该侧表面与该支撑板上的一内引脚部。
8.如权利要求1所述的半导体封装结构的制作方法，其特征在于，该芯片透过多个导电凸块与所述多个引脚电性连接。
9.如权利要求1所述的半导体封装结构的制作方法，其特征在于，该芯片透过多个焊线与所述多个引脚电性连接。
10.如权利要求9所述的半导体封装结构的制作方法，其特征在于，更包括：
配置该芯片于该容置凹槽内之前，形成一粘着层于该支撑板上，其中该粘着层覆盖该支撑板的部分该上表面；
配置该芯片于该容置凹槽内时，该芯片透过该粘着层而固定于该支撑板上；以及
移除该支撑板后，更暴露出该粘着层的一表面。
11.如权利要求1所述的半导体封装结构的制作方法，其特征在于，更包括：
于移除该支撑板之后，进行一切割步骤，以形成至少一半导体封装结构。
12.一种半导体封装结构，包括：
多个垫高图案，各该垫高图案具有彼此相对的一顶面与一背面以及一连接该顶面与该背面的一侧表面，其中所述多个垫高图案的所述多个侧表面彼此相对，以定义出一容置凹槽；
多个引脚，配置于所述多个垫高图案上且直接贴附于所述垫高图案，其中所述多个引脚从所述多个垫高图案的该顶面沿着该侧表面延伸至该容置凹槽中，且所述多个引脚彼此电性绝缘；
一芯片，配置于该容置凹槽中且与所述多个引脚电性连接；以及
一封装胶体，至少包覆该芯片与部分所述多个引脚，且填满该容置凹槽及所述多个垫高图案之间的间隙，并暴露出位于所述多个垫高图案的所述多个顶面上的部分所述多个引脚、所述多个垫高图案的所述多个背面及各该引脚的一下表面，其中该封装胶体的一底面与所述多个引脚的所述多个下表面及所述多个垫高图案的所述多个背面齐平。
13.如权利要求12所述的半导体封装结构，其特征在于，该垫高图案的材质包括铜或铁镍合金。
14.如权利要求13所述的半导体封装结构，其特征在于，所述多个垫高图案彼此不相连，且所述多个引脚分别配置于所述多个垫高图案上。
15.如权利要求14所述的半导体封装结构，其特征在于，各该引脚区分为位于对应的该垫高图案的该顶面上的一外引脚部以及位于该容置凹槽中的一内引脚部。
16.如权利要求12所述的半导体封装结构，其特征在于，所述多个垫高图案的材质包括环氧树脂。
17.如权利要求16所述的半导体封装结构，其特征在于，所述多个垫高图案的数量为两个，所述多个垫高图案平行排列，而所述多个引脚对称排列于所述多个垫高图案上，且该封装胶体包覆该芯片、部分所述多个引脚与部分所述多个垫高图案。
18.如权利要求17所述的半导体封装结构，其特征在于，各该引脚区分为位于对应的该垫高图案的该顶面上的一外引脚部以及位于该容置凹槽中的一内引脚部。
19.如权利要求12所述的半导体封装结构，其特征在于，更包括多个导电凸块，配置于该芯片与所述多个引脚之间，其中该芯片透过所述多个导电凸块与所述多个引脚电性连接。
20.如权利要求12所述的半导体封装结构，其特征在于，更包括多条焊线，配置于该芯片与所述多个引脚之间，其中该芯片透过所述多个焊线与所述多个引脚电性连接。
21.如权利要求20所述的半导体封装结构，其特征在于，更包括一粘着层，配置于该芯片的下方，其中该粘着层的一表面与该封装胶体的该底面、所述多个引脚的所述多个下表面及所述多个垫高图案的所述多个背面齐平。
22.如权利要求12所述的半导体封装结构，其特征在于，所述多个引脚的材质包括金或钯。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101101779 | 2012-01-17 | ||
| TW101101779A TWI490960B (zh) | 2012-01-17 | 2012-01-17 | 半導體封裝結構及其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103208431A CN103208431A (zh) | 2013-07-17 |
| CN103208431B true CN103208431B (zh) | 2016-01-13 |
Family
ID=48755616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210171829.9A Active CN103208431B (zh) | 2012-01-17 | 2012-05-29 | 半导体封装结构及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9053968B2 (zh) |
| CN (1) | CN103208431B (zh) |
| TW (1) | TWI490960B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI575682B (zh) * | 2015-04-02 | 2017-03-21 | 南茂科技股份有限公司 | 晶片封裝結構及堆疊式晶片封裝結構 |
| CN109411371A (zh) * | 2016-07-17 | 2019-03-01 | 高锦 | 叠层集成电路封装结构的封装方法 |
| CN106206458B (zh) * | 2016-07-17 | 2018-09-25 | 高燕妮 | 一种叠层集成电路封装结构 |
| US11081371B2 (en) * | 2016-08-29 | 2021-08-03 | Via Alliance Semiconductor Co., Ltd. | Chip package process |
| JP6661565B2 (ja) * | 2017-03-21 | 2020-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9929128B1 (en) * | 2017-04-20 | 2018-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure with adhesive layer |
| KR101942744B1 (ko) * | 2017-11-03 | 2019-01-28 | 삼성전기 주식회사 | 팬-아웃 반도체 패키지 |
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| CN102163677A (zh) * | 2010-02-16 | 2011-08-24 | 台湾积体电路制造股份有限公司 | 封装系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728599A (en) * | 1993-10-28 | 1998-03-17 | Lsi Logic Corporation | Printable superconductive leadframes for semiconductor device assembly |
| TW200502391A (en) * | 2003-05-08 | 2005-01-16 | Xcyte Therapies Inc | Generation and isolation of antigen-specific t cells |
| US8084302B2 (en) * | 2008-03-07 | 2011-12-27 | Stats Chippac, Ltd. | Semiconductor package having semiconductor die with internal vertical interconnect structure and method therefor |
| US8241956B2 (en) * | 2010-03-08 | 2012-08-14 | Stats Chippac, Ltd. | Semiconductor device and method of forming wafer level multi-row etched lead package |
-
2012
- 2012-01-17 TW TW101101779A patent/TWI490960B/zh active
- 2012-05-29 CN CN201210171829.9A patent/CN103208431B/zh active Active
- 2012-10-18 US US13/655,434 patent/US9053968B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI490960B (zh) | 2015-07-01 |
| CN103208431A (zh) | 2013-07-17 |
| US20130181333A1 (en) | 2013-07-18 |
| TW201332030A (zh) | 2013-08-01 |
| US9053968B2 (en) | 2015-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |