CN113629018A - 半导体封装装置和半导体封装装置制造方法 - Google Patents

半导体封装装置和半导体封装装置制造方法 Download PDF

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Abstract

一种半导体封装装置与半导体封装装置制造方法，包括导热载板、导电元件、绝缘层以及芯片。导热载板具有线路层，所述导热载板的底部具有与所述线路层连接的焊球。导电元件形成于所述线路层上。绝缘层形成于所述导热载板上，并露出所述导电柱。芯片设置于所述导电柱上。本发明利用垂直连接结构的设计，使得芯片所产生的热能可以迅速地经由以导电元件、线路层与焊球所构成的直线路径排除。

Description

半导体封装装置和半导体封装装置制造方法
技术领域
本发明有关于一种半导体封装装置和其制造方法，尤指一种具有垂直连接结构的半导体封装装置和其制造方法。
背景技术
在第五代行动通讯技术(5G)中，由于使用高频段(24G～52GHz)的通讯技术,因为高频段波长短,所以穿透力差,解决穿透力的方法就是增加基站数量,所以会应用到许多功率放大相关元件。然而，随着对能够提供快速和增大的容量的半导体器件的需求增加，半导体器件会耗费越来越大量的电能。因此半导体封装的热性能变得越来越重要。
发明内容
有鉴于此，在本发明一实施例中，提供一种提高散热效率的半导体封装装置和其制造方法。
本发明一实施例揭露一种半导体封装装置，包括：导热载板，具有线路层，所述导热载板的底部具有与所述线路层连接的焊球；导电元件，形成于所述线路层上；绝缘层，形成于所述导热载板上，并露出所述导电元件；及芯片，设置于所述导电元件上。
本发明一实施例揭露一种半导体封装装置制造方法，其特征在于，包括：提供导热载板，所述导热载板，具有线路层，所述线路层具有第一表面以及与所述第一表面相对的第二表面；蚀刻所述导热载板以露出所述第一表面；设置导电元件于所述第一表面，所述导电元件具有导电顶面；形成绝缘层以覆盖所述导热载板以及所述导电元件；研磨所述绝缘层以露出所述导电顶面；设置芯片于所述导电顶面；蚀刻所述导热载板以露出所述第二表面；及设置焊球以与所述线路层连接。
根据本发明一实施例，其中所述芯片具有凸点，所述凸点与所述导电元件电性连接。
根据本发明一实施例，其中所述导电元件沿既定延伸线延伸，所述既定延伸线通过所述凸点、所述导电元件、所述线路层以及所述焊球。
根据本发明一实施例，其中所述凸点、所述导电元件以及所述焊球皆位于所述线路层以所述既定延伸线的延伸方向的投影区域内。
根据本发明实施例，利用垂直连接结构的设计，使得芯片所产生的热能可以迅速地经由以导电元件、线路层与焊球所构成的直线路径排除。由于直线为最短路径，有效减少热能逸散到其他区域的机会，大幅增加散热的效率，并避免热能影响到其他元件的效能。再者，透过导热载板的设计，进一步提高散热的效率，有效改善产品的可靠度。
附图说明
图1显示根据本发明一实施例所述的半导体封装装置的剖面图。
图2A～图2H显示根据本发明一实施例所述的半导体封装装置的制造方法的剖面图。
主要元件符号说明
导热载板 10
半导体封装装置 100
第一表面 110
导电顶面 120
线路层 11
导电元件 12
绝缘层 14
芯片 16
凸点 161
焊球 18
既定延伸线 20
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于本领域普通技术人员理解和实施本发明，下面结合附图与实施例对本发明进一步的详细描述，应当理解，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。本领域技术人员可利用这些实施例或其他实施例所描述的细节及其他可以利用的结构，逻辑和电性变化，在没有离开本发明的精神与范围之下以实施发明。
本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，系为了简化说明，并非意指不同实施例之间的关联性。其中，图示和说明书中使用的相同的元件编号系表示相同或类似的元件。本说明书的图示为简化的形式且并未以精确比例绘制。为清楚和方便说明起见，方向性用语(例如顶、底、上、下以及对角)系针对伴随的图示说明。而以下说明所使用的方向性用语在没有明确使用在以下所附的申请专利范围时，并非用来限制本发明的范围。
再者，在说明本发明一些实施例中，说明书以特定步骤顺序说明本发明的方法以及(或)程序。然而，由于方法以及程序并未必然根据所述的特定步骤顺序实施，因此并未受限于所述的特定步骤顺序。熟习此项技艺者可知其他顺序也为可能的实施方式。因此，于说明书所述的特定步骤顺序并未用来限定申请专利范围。再者，本发明针对方法以及(或)程序的申请专利范围并未受限于其撰写的执行步骤顺序，且熟习此项技艺者可了解调整执行步骤顺序并未跳脱本发明的精神以及范围。
图1显示根据本发明一实施例所述的半导体封装装置的剖面图。根据本发明一实施例所述的半导体封装装置100，包括导热载板10，导电元件12，绝缘层14、芯片16以及焊球18。导热载板10，由具有高导热性的材料形成，导热系数的范围可为50～200W/mK。根据本发明一实施例，导热载板10的材料包含陶瓷、石墨烯(graphene)、石墨(graphite)、奈米碳管(carbon nanotube，CNT)、奈米碳球(carbon nanoball)、或其组合。在导热载板10中，具有预先设计而埋藏于导热载板10中的线路层11。线路层11可透过迭层技术形成于导热载板10中。在本发明实施例中，导热载板10可通过压合法(laminated)及增层法(Build-up)等方式形成，此属于现有技术，因此不再详述具体的实施细节以精简说明。在图1中，显示三个线路层11仅为示例，本领域技术人员可根据电路实际需要而决定线路层11的个数。另外，导热载板10的底部具有与线路层11连接的焊球(Solder Ball)18，焊球18可通过植球作业(BallImplantation)植接在导热载板10的底部，根据本发明一实施例所述的半导体封装装置100可利用这些焊球18与外部装置(如印刷电路板)电性连接。
导电元件12形成于线路层11上。导电元件12的个数可对应于线路层11的个数。导电元件12具有顶面，以及与线路层11接触的底面。根据本发明一实施例，导电元件12的材料可为金属(例如，金、银、铜、铝、或钨)，厚度范围可为0.1～0.2mm。绝缘层14形成于导热载板10上，包覆导电元件12，并露出导电元件12的顶面。根据本发明一实施例，绝缘层14的材料可为环氧树脂(Expoxyresin)、氰酸脂(Cyanate Ester)、双马来酰亚胺三嗪、玻璃纤维、聚苯并
Figure BDA0002478962110000041
唑(polybenzoxazole)、聚酰亚胺(polyimide)、氮化物(例如，氮化硅)、氧化物(例如、氧化硅)、氮氧化硅、或类似绝缘材料，或混合环氧树脂与玻璃纤维等绝缘有机材料或陶瓷材料所构成，厚度范围可为0.5～1mm。
芯片16设置于导电元件12上，芯片16具有多个凸点161，凸点161可以由导电的材料形成，例如，通过电镀形成，用以与导电元件12的顶面电性连接。如图1所示，芯片16的凸点161个数可对应于导电元件12的个数。根据本发明一实施例，芯片16可以是微机电系统(Micro-Electro-Mechanical System，MEMS)、功率放大芯片,与电源管理芯片等。
根据本发明一实施例所提供的半导体封装装置100，导电元件12沿既定延伸线20延伸，如图1所示，既定延伸线20通过芯片16的凸点161、导电元件12、线路层11以及焊球18，因此形成了垂直连接结构。亦即，芯片16的凸点161、导电元件12以及焊球18皆位于线路层11以既定延伸线20所标示的方向的投影区域内。
图2A～图2H显示根据本发明一实施例所述的半导体封装装置的制造方法的剖面图。参阅图2A，首先提供导热载板10。根据本发明一实施例，导热载板10，由具有高导热性的材料形成，导热系数的范围可为50～200W/mK。根据本发明一实施例，导热载板10的材料包含陶瓷、石墨烯(graphene)、石墨(graphite)、奈米碳管(carbon nanotube，CNT)、奈米碳球(carbon nanoball)、或其组合。在导热载板10中，具有预先设计而埋藏于导热载板10中的线路层11。线路层11可透过迭层技术形成于导热载板10中。根据本发明一实施例，线路层11具有第一表面以及与第一表面相对的第二表面。在本发明实施例中，导热载板10可通过压合法(Laminated)及增层法(Build-up)等方式形成，此属于现有技术，因此不再详述具体的实施细节。在图2A中，显示三个线路层11仅为示例，本领域技术人员可根据电路实际需要而决定线路层11的个数。
参阅图2B，蚀刻导热载板10以露出线路层11的第一表面110。蚀刻技术(etchingtechnology)是将材料使用化学反应或物理撞击作用而移除的技术。在本发明实施例中，可使用湿蚀刻(wet etching)及干蚀刻(dry etching)的方式以产生图2B所示的结构。由于蚀刻技术属于现有技术，因此不再详述具体的实施细节以精简说明。
参阅图2C，设置导电元件12于线路层11的第一表面110，导电元件12具有导电顶面120。根据本发明一实施例，导电元件12的材料可为金属(例如，金、银、铜、铝、或钨)，厚度范围可为0.1～0.2mm。
接下来，参阅图2D，适应性形成绝缘层14于导热载板10，以覆盖导热载板10并包覆导电元件12。根据本发明一实施例，绝缘层14的材料可为环氧树脂(Expoxyresin)、氰酸脂(Cyanate Ester)、双马来酰亚胺三嗪、玻璃纤维、聚苯并
Figure BDA0002478962110000051
唑(polybenzoxazole)、聚酰亚胺(polyimide)、氮化物(例如，氮化硅)、氧化物(例如、氧化硅)、氮氧化硅、或类似绝缘材料，或混合环氧树脂与玻璃纤维等绝缘有机材料或陶瓷材料所构成，厚度范围可为0.5～1mm。
接下来，参阅图2E，研磨绝缘层14以露出导电元件12的导电顶面120。根据本发明一实施例，可使用砂轮来研磨绝缘层14。接下来，参阅图2F，设置芯片16于导电元件12的导电顶面120。根据本发明一实施例，芯片16具有多个凸点161，凸点161可以由导电的材料形成，例如，通过电镀形成，用以与导电元件12的顶面电性连接。而芯片16可以是微机电系统(Micro-Electro-Mechanical System，MEMS)、功率放大芯片,与电源管理芯片等。芯片16封装的类型可以是闸球阵列封装(Ball Grid Array，BGA)、覆晶封装(Flip Chip,FBGA)，以及晶片尺寸封装(Chip Scale Package，CSP)等。
接下来，参阅图2G，蚀刻导热载板10相对于芯片16的另一面以露出线路层11相对于第一表面110的第二表面120。最后，参阅图2H，设置焊球18以与线路层11的第二表面120连接。根据本发明一实施例，焊球18可通过植球作业(Ball Implantation)植接在导热载板10的底部以与线路层11的第二表面120连接，使得芯片16可利用这些焊球18与外部装置(如印刷电路板)电性连接，完成了根据本发明一实施例所述的半导体封装装置。
根据本发明实施例，利用垂直连接结构的设计，使得芯片16所产生的热能可以迅速经由以导电元件12、线路层11与焊球18所构成的直线路径迅速排除。由于直线为最短路径，有效减少热能逸散到其他区域的机会，大幅增加散热的效率，并避免热能影响到其他元件的效能。再者，透过导热载板10的设计，进一步提高散热的效率，有效改善产品的可靠度。
对本领域的普通技术人员来说，可以根据本发明的发明方案和发明构思结合生成的实际需要做出其他相应的改变或调整，而这些改变和调整都应属于本发明权利要求的保护范围。

Claims (10)

1.一种半导体封装装置，其特征在于，包括：
导热载板，具有线路层，所述导热载板的底部具有与所述线路层连接的焊球；
导电元件，形成于所述线路层上；
绝缘层，形成于所述导热载板上，并露出所述导电元件；及
芯片，设置于所述导电元件上。
2.如权利要求1所述的半导体封装装置，其特征在于，所述芯片具有凸点，所述凸点与所述导电元件电性连接。
3.如权利要求2所述的半导体封装装置，其特征在于，所述导电元件沿既定延伸线延伸，所述既定延伸线通过所述凸点、所述导电元件、所述线路层以及所述焊球。
4.如权利要求3所述的半导体封装装置，其特征在于，所述凸点、所述导电元件以及所述焊球皆位于所述线路层以所述既定延伸线的延伸方向的投影区域内。
5.如权利要求1所述的半导体封装装置，其特征在于，所述芯片为微机电系统。
6.一种半导体封装装置制造方法，其特征在于，包括：
提供导热载板，所述导热载板，具有线路层，所述线路层具有第一表面以及与所述第一表面相对的第二表面；
蚀刻所述导热载板以露出所述第一表面；
设置导电元件于所述第一表面，所述导电元件具有导电顶面；
形成绝缘层以覆盖所述导热载板以及所述导电元件；
研磨所述绝缘层以露出所述导电顶面；
设置芯片于所述导电顶面；
蚀刻所述导热载板以露出所述第二表面；及
设置焊球以与所述线路层连接。
7.如权利要求6所述的半导体封装装置制造方法，其特征在于，所述芯片具有凸点，所述凸点与所述导电元件电性连接。
8.如权利要求7所述的半导体封装装置制造方法，其特征在于，所述导电元件沿既定延伸线延伸，所述既定延伸线通过所述凸点、所述导电元件、所述线路层以及所述焊球。
9.如权利要求8所述的半导体封装装置制造方法，其特征在于，所述凸点、所述导电元件以及所述焊球皆位于所述线路层以所述既定延伸线的延伸方向的投影区域内。
10.如权利要求6所述的半导体封装装置制造方法，其特征在于，所述芯片为微机电系统。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040184240A1 (en) * 2003-03-18 2004-09-23 Ultratera Corporation Semiconductor package with heat sink
US20110037165A1 (en) * 2009-08-14 2011-02-17 Stats Chippac, Ltd. Semiconductor Device and Method of Mounting Semiconductor Die to Heat Spreader on Temporary Carrier and Forming Polymer Layer and Conductive Layer Over the Die
CN103367180A (zh) * 2012-03-27 2013-10-23 南茂科技股份有限公司 半导体封装结构及其制作方法
CN105333407A (zh) * 2014-07-07 2016-02-17 讯芯电子科技（中山）有限公司 散热结构及制造方法
US20160133613A1 (en) * 2014-11-10 2016-05-12 Sunkyoung Seo Semiconductor package and electronic device having heat dissipation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040184240A1 (en) * 2003-03-18 2004-09-23 Ultratera Corporation Semiconductor package with heat sink
US20110037165A1 (en) * 2009-08-14 2011-02-17 Stats Chippac, Ltd. Semiconductor Device and Method of Mounting Semiconductor Die to Heat Spreader on Temporary Carrier and Forming Polymer Layer and Conductive Layer Over the Die
CN103367180A (zh) * 2012-03-27 2013-10-23 南茂科技股份有限公司 半导体封装结构及其制作方法
CN105333407A (zh) * 2014-07-07 2016-02-17 讯芯电子科技（中山）有限公司 散热结构及制造方法
US20160133613A1 (en) * 2014-11-10 2016-05-12 Sunkyoung Seo Semiconductor package and electronic device having heat dissipation

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