CN106158787A - 封装装置与其制作方法 - Google Patents

封装装置与其制作方法 Download PDF

Info

Publication number
CN106158787A
CN106158787A CN201510184104.7A CN201510184104A CN106158787A CN 106158787 A CN106158787 A CN 106158787A CN 201510184104 A CN201510184104 A CN 201510184104A CN 106158787 A CN106158787 A CN 106158787A
Authority
CN
China
Prior art keywords
semiconductor device
radiating component
packaging system
electrode
encapsulated layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510184104.7A
Other languages
English (en)
Other versions
CN106158787B (zh
Inventor
蔡欣昌
李嘉炎
李芃昕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anchorage Semiconductor Co ltd
Original Assignee
Delta Optoelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Delta Optoelectronics Inc filed Critical Delta Optoelectronics Inc
Publication of CN106158787A publication Critical patent/CN106158787A/zh
Application granted granted Critical
Publication of CN106158787B publication Critical patent/CN106158787B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一种封装装置包含第一半导体装置、散热构件、封装层、导电层与贯穿结构。第一半导体装置包含基板、有源区与电极。有源区置于基板与电极之间。基板具有相对于有源区的第一表面，且电极具有相对于有源区的第二表面。散热构件置于基板的第一表面。封装层包覆电极的第二表面以及部分的散热构件，使得另一部分的散热构件被暴露于封装层。导电层置于封装层上。贯穿结构置于封装层中。贯穿结构将导电层连接至电极。

Description

封装装置与其制作方法
技术领域
本发明是有关于一种封装装置。
背景技术
复杂电子系统的集成电路(IC)集成一般而言具有大量互相连接的集成电路芯片或管芯。集成电路芯片的尺寸逐渐缩小且电路密度逐渐升高。当集成电路芯片越来越密集，就单位体积的电消耗功率而言，其产生的热也会对应的增加。以现有技术的状况的进展来看，充分消散热量的能力常常局限于封装设计上的复杂性、更高的装置操作速度和功耗。
发明内容
本发明的一方式提供一种封装装置，包含第一半导体装置、散热构件、封装层、导电层与贯穿结构。第一半导体装置包含基板、有源区与电极。有源区置于基板与电极之间。基板具有相对于有源区的第一表面，且电极具有相对于有源区的第二表面。散热构件置于基板的第一表面。封装层包覆电极的第二表面以及部分的散热构件，使得另一部分的散热构件被暴露于封装层。导电层置于封装层上。贯穿结构置于封装层中。贯穿结构将导电层连接至电极。
在一或多个实施方式中，散热构件的厚度大于导电层的厚度。
在一或多个实施方式中，穿过基板的第一表面的散热值大于穿过电极的第二表面的散热值。
在一或多个实施方式中，有源层与电极形成一氮化镓晶体管。
在一或多个实施方式中，封装装置还包含焊材，置于第一半导体装置与散热构件之间。
在一或多个实施方式中，焊材的材质包含金属。
在一或多个实施方式中，第一半导体装置的电极与散热构件于空间中互相分离。
在一或多个实施方式中，散热构件包含互相分离的第一部分与第二部分。第一部分置于第一半导体装置上。封装装置还包含第二半导体装置，且第二部分置于第二半导体装置上。
在一或多个实施方式中，散热构件的第一部分具有一空腔，以容纳第一半导体装置。
在一或多个实施方式中，第一半导体装置的厚度不同于第二半导体装置的厚度。
在一或多个实施方式中，第一半导体装置的第二表面与第二半导体装置相对散热构件的表面为同平面。
在一或多个实施方式中，封装装置还包含第三半导体装置，电性连接散热构件的第一部份与第二部分。
本发明的另一方式提供一种封装装置的制作方法，包含提供散热构件。固定第一半导体装置的第一表面于散热构件上。以封装层覆盖散热构件与第一半导体装置。封装层包覆部分的散热构件，使得另一部分的散热构件被暴露于封装层。形成贯穿孔于封装层中，以暴露出一部分的第一半导体装置的第二表面，其中第二表面相对第一表面。形成一贯穿结构于贯穿孔中与一导电层于贯穿结构上。
在一或多个实施方式中，贯穿孔以曝光制程、激光钻孔制程或机械加工制程制作而成。
在一或多个实施方式中，贯穿结构与导电层皆以铜电镀制程制作而成。
在一或多个实施方式中，制作方法还包含形成焊材于第一半导体装置与封装层之间。
在一或多个实施方式中，焊材的材质包含金属。
在一或多个实施方式中，散热构件包含互相分离的第一部分与第二部分，第一半导体装置固定于第一部分上，且该方法还包含形成第二半导体装置于第二部分上，且封装层包覆第二半导体装置与散热构件的第二部分。
在一或多个实施方式中，固定第一半导体装置于散热构件上包含固定第一半导体装置于散热构件的空腔中。
在一或多个实施方式中，制作方法还包含形成第三半导体装置以电性连接散热构件的第一部分与第二部分。
在上述实施方式中，因散热构件与有源区之间并没有电性连接，也就是说，散热构件与导电层于空间中互相分离，因此封装装置可具有分别的电流路径与散热路径，以改善其散热。
附图说明
图1为本发明一实施方式的封装装置的示意图。
图2为沿图1的线段A-A的一实施方式的剖面图。
图3为沿着图1的线段A-A的另一实施方式的剖面图。
图4A至图4D为图2的封装装置的制程示意图。
图5A至图5F为图3的封装装置的制程示意图。
【符号说明】
110：第一半导体装置
112、172：基板
112a、116a、172a：第一表面
112b、116b、176b：第二表面
114、174：有源区
116、176：电极
120：散热构件
122：第一部分
123、125、126：空腔
124：第二部分
130：封装层
132、134、182：贯穿孔
140、145：贯穿结构
150：导电层
160、165、220、225：焊材
170：第二半导体装置
180：绝缘层
190：间柱
195：图案化金属层
A-A：线段
H1、H2：散热值
T1、T2、T3、T4：厚度
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示之。
图1为本发明一实施方式的封装装置的示意图，图2为沿图1的线段A-A的一实施方式的剖面图。封装装置包含第一半导体装置110、散热构件120、封装层130、贯穿结构140与导电层150。第一半导体装置110，例如为覆晶(Flip-Chip)，包含基板112、有源区114与电极116。有源区114置于基板112与电极116之间。基板112具有相对于有源区114的第一表面112a，且电极116具有相对于有源区114的第二表面116b。具体而言，基板112具有相对的第一表面112a与第二表面112b，而电极116具有相对的第一表面116a与第二表面116b。基板112的第二表面112b面向有源区114，且电极116的第一表面116a面向有源区114。散热构件120置于基板112的第一表面112a。封装层130包覆电极116的第二表面116b以及部分的散热构件120，使得另一部分的散热构件120被暴露于封装层130。导电层150置于封装层130上。贯穿结构140置于封装层130中。贯穿结构140将导电层150连接至电极116。在一些实施方式中，有源区114与电极116可形成氮化镓(GaN)晶体管。
在本实施方式中，因散热构件120与有源区114之间并没有电性连接，也就是说，散热构件120与导电层150于空间中互相分离，因此封装装置可具有分别的电流路径与散热路径，以改善其散热。详细而言，第一半导体装置110可依序通过贯穿结构140与导电层150而与外部装置或电路(如电路板)电性连接。换句话说，第一半导体装置110的电流可经由贯穿结构140与导电层150而流至外部装置或电路。另一方面，在操作时，第一半导体装置110(尤其是有源区114)会产生热，其可主要经由散热构件120散出。另外，因封装层130暴露一部分的散热构件120，因此可改善散热效率。如此一来，第一半导体装置110的电流与热流便可主要分别流往第一半导体装置110的相对两侧(即第一表面112a与第二表面116b)，因此在不干扰第一半导体装置110的电信号的情况下，第一半导体装置110的散热可获得改善。另外，因封装层130包覆一部分的散热构件120(即除了散热构件120相对第一半导体装置110的表面外，封装层130包围散热构件120的其他表面)，因此散热构件120具有高结构强度，亦因封装层130的关系，散热构件120较难自第一半导体装置110剥离。
在本实施方式中，散热构件120的厚度T1大于导电层150的厚度T2。换句话说，若散热构件120与导电层150的材质(如铜)皆相同，散热构件120具有较导电层150为高的热导。因此，穿过基板112的第一表面112a的散热值H1大于穿过电极116的第二表面116b的散热值H2。举例而言，有源区114所产生的热量中，有大于50％的热量会从散热构件120散出。另外，因散热构件120与第一半导体装置110之间的接触面积大于贯穿结构140与第一半导体装置110之间的接触面积，使得热量较能从散热构件120(而非从贯穿结构140与导电层150)散出。
在本实施方式中，封装装置还包含焊材160，置于第一半导体装置110与散热构件120之间。焊材160用以将第一半导体装置110固定于散热构件120上。焊材160的材质可包含金属，例如为锡(Tin)、银(Silver)或合金(alloys)。
在一或多个实施方式中，电极116、贯穿结构140与导电层150的数量可皆为多个。多个导电层150可通过不同的贯穿结构140而电性连接至第一半导体装置110的不同电极116(如源极、汲极与闸极)。更进一步地，因第一半导体装置110的热非主要流经贯穿结构140，因此贯穿结构140之间的距离可延长，以形成耐高电压的封装装置。
图3为沿着图1的线段A-A的另一实施方式的剖面图。在本实施方式中，封装装置包含多个半导体装置。详细而言，散热构件120包含互相分离的第一部分122与第二部分124。第一部分122置于第一半导体装置110上。封装装置还包含第二半导体装置170，且第二部分124置于其上。在本实施方式中，第二半导体装置170的电流可通过部分的贯穿结构140与导电层150流至外部装置或电路。
在本实施方式中，第一半导体装置110与第二半导体装置170皆有分别的电流路径与散热路径。电流主要从第一半导体装置110与第二半导体装置170的第二表面116b与176b流出，而热量主要由第一半导体装置110与第二半导体装置170的第一表面112a与172a流出。因此，第一半导体装置110与第二半导体装置170的散热效率皆能获得改善。
在本实施方式中，封装装置能够将不同高度的半导体装置一同封装。也就是说，第一半导体装置110的厚度T3可不同于第二半导体装置170的厚度。举例而言，如图3所示，第一半导体装置110的厚度T3可大于第二半导体装置170的厚度T4。因此，散热构件120的第一部分122可具有一空腔123以容纳第一半导体装置110。举例而言，空腔123的深度可为第一半导体装置110与第二半导体装置170的高度差(也就是T3-T4)。如此一来，第一半导体装置110的第二表面116b与第二半导体装置170相对散热构件120的表面(即第二表面176b)为同平面。如此的设置有助于贯穿结构140的制作。
在本实施方式中，焊材160置于第一半导体装置110与散热构件120的第一部分122之间。焊材160用以将第一半导体装置110固定至第一部分122。更进一步的，封装装置可还包含焊材165，置于第二半导体装置170与散热构件120的第二部分124之间。焊材165用以将第二半导体装置170固定至第二部分124。焊材160与165的材质皆可包含金属，例如锡、银或合金。
在本实施方式中，封装装置可还包含绝缘层180、多个间柱190与图案化金属层195。绝缘层180置于导电层150与图案化金属层195之间。间柱190置于绝缘层180内且连接导电层150与图案化金属层195。依照第一半导体装置110与第二半导体装置170之间的电性连接关系，导电层150、间柱190与图案化金属层195可形成不同的电路。在一些实施方式中，间柱190与图案化金属层195的材质可为铜，然而本发明不以此为限。至于图3其他的细节因与图2的实施方式相同，因此便不再赘述。
图4A至图4D为图2的封装装置的制程示意图。请先参照图4A。提供一散热构件120。在本实施方式中，散热构件120可为预先成型的金属板，例如为铜板。预先成型的金属板表示在后续的制程中，散热构件120不会被切割或塑形。接着，一第一半导体装置110的第一表面112a(如图2所绘示)固定于散热构件120上，其中第一表面112a为不具有电路布线的表面，亦即第一半导体装置110的电流并不通过第一表面112a。第一半导体装置110可通过焊材160或芯片连接材料而接触散热构件120。也就是说，焊材160形成于第一半导体装置110与散热构件120之间。在一些实施方式中，焊材160的材质可包含金属，例如锡、银或合金。
在本实施方式中，第一半导体装置110包含基板112、有源层114与电极116。有源层114置于基板112与电极116之间。第一半导体装置110可为覆晶，而有源层114与电极116可形成氮化镓晶体管。电极116可为源极、汲极或闸极。然而电极116的种类并不以此为限。
请一并参照图4B与图2。之后，一封装层130覆盖散热构件120与第一半导体装置110。如图2所示，封装层130包覆部分的散热构件120，另一部分的散热构件120则被暴露于封装层130。也就是说，除了暴露出的部分散热构件120外，封装层130覆盖第一半导体装置110与其他部分的散热构件120。在一些实施方式中，封装层130的材质可为环氧树脂(Epoxy)、树脂(Resin)或绝缘材，且封装层130的材质可为聚合物材料。
请参照图4C。为了清楚起见，图4C-4D中被埋住的贯穿孔皆以细线绘示。形成多个贯穿孔132于封装层130中，以暴露出一部分的第一半导体装置110的第二表面116b(如图2所绘示)。也就是说，贯穿孔132可分别暴露部分的第一半导体装置110的电极116。在一些实施方式中，贯穿孔132可以曝光制程、激光钻孔制程或机械加工制程制作而成。
请参照图4D。形成一贯穿结构140于贯穿孔132中。在本实施方式中，以铜电镀制程形成贯穿结构140。换句话说，贯穿结构140的材质为铜。一铜电解液可填满于贯穿孔132内以形成贯穿结构140。之后，形成多个导电层150于贯穿结构140与封装层130上。举例而言，一铜层可先以铜电镀或贴合制程形成于贯穿结构140与封装层130上。之后，铜层则被图案化为导电层150，其图案并不限于图4D所绘示的图案。每一导电层150可电性连接至第一半导体装置110的不同电极116(如图4C所示)。如此一来，封装装置的制程便完成了。
图5A至图5F为图3的封装装置的制程示意图。在以下段落中，先前提过的制程细节皆已省略，仅针对图3的封装结构的制程不同处详细描述。请先参照图5A。提供一散热构件120，其包含一第一部分122与一第二部分124。第一部分122与第二部分124皆为预先成型的金属板。接着，一第一半导体装置110的第一表面112a(如图3所绘示)固定于散热构件120的第一部分122上，而一第二半导体装置170的第一表面172a(如图3所绘示)则固定于散热构件120的第二部分124上。
第一表面112a与172a为不具有电路布线的表面。第一半导体装置110可通过焊材160或芯片连接材料而接触第一部分122，而第二半导体装置170可通过焊材165或芯片连接材料而接触第二部分124。也就是说，焊材160形成于第一半导体装置110与第一部分122之间，而焊材165形成于第二半导体装置170与第二部分124之间。在一些实施方式中，焊材160与165的材质可包含金属，例如锡、银或合金。
在本实施方式中，第二半导体装置170包含基板172、有源层174与电极176。有源层174置于基板172与电极176之间。另外，请一并参照图5A与图3。第二半导体装置170的厚度T4不同于第一半导体装置110的厚度T3。举例而言，厚度T3大于厚度T4。因此，一空腔123可形成于散热构件120的第一部分122。空腔123的深度可实质等于厚度T3与T4的差。因此，第二表面116b与176b为同平面，如图3所示。
请参照图5A。在本实施方式中，一第三半导体装置210可固定于散热构件120的第一部分122与第二部分124上。因此，第三半导体装置210可电性连接散热构件120的第一部分122与第二部分124。第三半导体装置210可利用焊材220以接触第一部分122，且利用焊材225以接触第二部分124。在一些实施方式中，焊材220与225的材质可包含金属，例如锡、银或合金。另外，若第三半导体装置210厚于第二半导体装置170，一空腔125可形成于第一部分122且另一空腔126可形成于第二部分124以一并容纳第三半导体装置210。
请一并参照图5B与图3。接着，一封装层130覆盖散热构件120、第一半导体装置110、第二半导体装置170与第三半导体装置210。封装层130包覆散热构件120的第二部分124与一部分的第一部分122，而另一部分的第一部分122则被封装层130所暴露，如图3所示。换句话说，除了部分的第一部分122外，散热构件120与第一半导体装置110皆被封装层130所覆盖。
接着请参照图5C。为了清楚起见，图5C-5F中被埋住的贯穿孔皆以细线绘示。形成多个贯穿孔132于封装层130中，以暴露出一部分的第一半导体装置110的第二表面116b(如图3所绘示)以及一部分的第二半导体装置170的第二表面176b(如图3所绘示)。也就是说，贯穿孔132可分别暴露第一半导体装置110的部分电极116与第二半导体装置170的部分电极176。另外，在一些实施方式中，多个贯穿孔134可形成于封装层130中，以暴露出一部分的散热构件120的第二部分124。
请参照图5D。形成多个贯穿结构140于贯穿孔132中，以及形成多个贯穿结构145于贯穿孔134中。在一些实施方式中，以铜电镀制程形成贯穿结构140与145。换句话说，贯穿结构140与145的材质为铜。一铜电解液可填满于贯穿孔132与134内以形成贯穿结构140与145。之后，形成多个导电层150于贯穿结构140、145与封装层130上。举例而言，一铜层可先以铜电镀或贴合制程形成于贯穿结构140、145与封装层130上。之后，铜层则被图案化为导电层150，其图案并不限于图5D所绘示的图案。每一导电层150可电性连接至第一半导体装置110的不同电极116(如图5C所示)、第二半导体装置170的不同电极176(如图5C所示)或散热构件120的第二部分124。另外，因贯穿结构145连接部分的导电层150与散热构件120的第二部分124，因此第三半导体装置210(如图5B所绘示)可电性连接至第一部分122与第二部分124，第一部分122与第二部分124可成为封装装置的部分电路。然而，若第二部分124与导电层150无需作电性连接，则可省略贯穿结构145。如此一来，封装装置的制程便完成了。
请参照图5E。在一些实施方式中，在完成图5D的步骤后，可形成一绝缘层180于导电层150上并覆盖导电层150。之后，形成多个贯穿孔182于绝缘层180中，以暴露出部分的导电层150。在本实施方式中，绝缘层180的材质可为环氧树脂(Epoxy)、树脂(Resin)或绝缘材，绝缘层180可以模具成型方法形成，贯穿孔182可以曝光制程、激光钻孔制程或机械加工制程制作而成。
请参照图5F。形成多个间柱190于贯穿孔182中，并形成一图案化金属层195于间柱190与绝缘层180上。因间柱190与图案化金属层195的制程与图5D的贯穿结构140以及导电层150相同，因此便不再赘述。依照图5A的第一半导体装置110与第二半导体装置170的不同电性连接方式，导电层150(如图5E所示)、间柱190与图案化金属层195可形成不同的电路。因此，封装装置的制程即完成。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (20)

1.一种封装装置，包含：
一第一半导体装置，包含一基板、一有源区与一电极，该有源区置于该基板与该电极之间，该基板具有相对于该有源区的一第一表面，且该电极具有相对于该有源区的一第二表面；
一散热构件，置于该基板的该第一表面；
一封装层，包覆该电极的该第二表面以及部分的该散热构件，使得另一部分的该散热构件被暴露于该封装层；
一导电层，置于该封装层上；以及
一贯穿结构，置于该封装层中，其中该贯穿结构将该导电层连接至该电极。
2.如权利要求1所述的封装装置，其中该散热构件的厚度大于该导电层的厚度。
3.如权利要求1所述的封装装置，其中穿过该基板的该第一表面的散热值大于穿过该电极的该第二表面的散热值。
4.如权利要求1所述的封装装置，其中该有源层与该电极形成一氮化镓晶体管。
5.如权利要求1所述的封装装置，还包含：
一焊材，置于该第一半导体装置与该散热构件之间。
6.如权利要求5所述的封装装置，其中该焊材的材质包含金属。
7.如权利要求1所述的封装装置，其中该第一半导体装置的该电极与该散热构件于空间中互相分离。
8.如权利要求1所述的封装装置，其中该散热构件包含互相分离的一第一部分与一第二部分，该第一部分置于该第一半导体装置上，该封装装置还包含一第二半导体装置，且该第二部分置于该第二半导体装置上。
9.如权利要求8所述的封装装置，其中该散热构件的该第一部分具有一空腔，以容纳该第一半导体装置。
10.如权利要求8所述的封装装置，其中该第一半导体装置的厚度不同于该第二半导体装置的厚度。
11.如权利要求10所述的封装装置，其中该第一半导体装置的该第二表面与该第二半导体装置相对该散热构件的一表面为同平面。
12.如权利要求8所述的封装装置，还包含：
一第三半导体装置，电性连接该散热构件的该第一部份与该第二部分。
13.一种封装装置的制作方法，包含：
提供一散热构件；
固定一第一半导体装置的一第一表面于该散热构件上；
以一封装层覆盖该散热构件与该第一半导体装置，其中该封装层包覆部分的该散热构件，使得另一部分的该散热构件被暴露于该封装层；
形成一贯穿孔于该封装层中，以暴露出一部分的该第一半导体装置的一第二表面，其中该第二表面相对该第一表面；以及
形成一贯穿结构于该贯穿孔中与一导电层于该贯穿结构上。
14.如权利要求13的制作方法，其中该贯穿孔以曝光制程、激光钻孔制程或机械加工制程制作而成。
15.如权利要求13的制作方法，其中该贯穿结构与该导电层皆以铜电镀制程制作而成。
16.如权利要求13的制作方法，还包含：
形成一焊材于该第一半导体装置与该封装层之间。
17.如权利要求16的制作方法，其中该焊材的材质包含金属。
18.如权利要求13的制作方法，其中该散热构件包含互相分离的一第一部分与一第二部分，该第一半导体装置固定于该第一部分上，且该方法还包含：
形成一第二半导体装置于该第二部分上，且该封装层包覆该第二半导体装置与该散热构件的该第二部分。
19.如权利要求18的制作方法，其中固定该第一半导体装置于该散热构件上包含：
固定该第一半导体装置于该散热构件的一空腔中。
20.如权利要求18的制作方法，还包含：
形成一第三半导体装置以电性连接该散热构件的该第一部分与该第二部分。
CN201510184104.7A 2014-11-21 2015-04-17 封装装置与其制作方法 Active CN106158787B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/549,996 US10685904B2 (en) 2014-11-21 2014-11-21 Packaging device and manufacturing method thereof
US14/549,996 2014-11-21

Publications (2)

Publication Number Publication Date
CN106158787A true CN106158787A (zh) 2016-11-23
CN106158787B CN106158787B (zh) 2019-11-12

Family

ID=56010946

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510184104.7A Active CN106158787B (zh) 2014-11-21 2015-04-17 封装装置与其制作方法

Country Status (3)

Country Link
US (2) US10685904B2 (zh)
CN (1) CN106158787B (zh)
TW (1) TWI607530B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151433B (zh) * 2019-06-27 2024-02-09 何崇文 基板结构、封装结构及其制作方法
US11769710B2 (en) * 2020-03-27 2023-09-26 Xilinx, Inc. Heterogeneous integration module comprising thermal management apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040099944A1 (en) * 2002-11-21 2004-05-27 Nec Electronics Corporation Semiconductor device
CN101179066A (zh) * 2006-11-10 2008-05-14 全懋精密科技股份有限公司 芯片嵌埋式封装结构
US20130105970A1 (en) * 2010-05-26 2013-05-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Conductive Posts and Heat Sink Over Semiconductor Die Using Leadframe

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432749B1 (en) 1999-08-24 2002-08-13 Texas Instruments Incorporated Method of fabricating flip chip IC packages with heat spreaders in strip format
US6577504B1 (en) * 2000-08-30 2003-06-10 Intel Corporation Integrated heat sink for different size components with EMI suppression features
US6590292B1 (en) * 2001-06-01 2003-07-08 Lsi Logic Corporation Thermal and mechanical attachment of a heatspreader to a flip-chip integrated circuit structure using underfill
US6590282B1 (en) * 2002-04-12 2003-07-08 Industrial Technology Research Institute Stacked semiconductor package formed on a substrate and method for fabrication
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
JP4559777B2 (ja) * 2003-06-26 2010-10-13 株式会社東芝 半導体装置及びその製造方法
US7031162B2 (en) * 2003-09-26 2006-04-18 International Business Machines Corporation Method and structure for cooling a dual chip module with one high power chip
TWI260060B (en) 2005-01-21 2006-08-11 Phoenix Prec Technology Corp Chip electrical connection structure and fabrication method thereof
TWI283553B (en) * 2005-04-21 2007-07-01 Ind Tech Res Inst Thermal enhanced low profile package structure and method for fabricating the same
JP2007157835A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 実装基板
JP2008218669A (ja) 2007-03-02 2008-09-18 Nec Electronics Corp 半導体装置
CN101308827A (zh) 2007-05-18 2008-11-19 矽品精密工业股份有限公司 散热型半导体封装件
US20090127700A1 (en) * 2007-11-20 2009-05-21 Matthew Romig Thermal conductor lids for area array packaged multi-chip modules and methods to dissipate heat from multi-chip modules
US7768108B2 (en) 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
US8358017B2 (en) 2008-05-15 2013-01-22 Gem Services, Inc. Semiconductor package featuring flip-chip die sandwiched between metal layers
US8415809B2 (en) * 2008-07-02 2013-04-09 Altera Corporation Flip chip overmold package
US7787252B2 (en) * 2008-12-04 2010-08-31 Lsi Corporation Preferentially cooled electronic device
US8187920B2 (en) * 2009-02-20 2012-05-29 Texas Instruments Incorporated Integrated circuit micro-module
JP5684230B2 (ja) 2009-04-08 2015-03-11 エフィシエント パワー コンヴァーション コーポレーション 電気的に絶縁された裏面を有するバンプ付き自己分離型ＧａＮトランジスタチップ
US8362607B2 (en) * 2009-06-03 2013-01-29 Honeywell International Inc. Integrated circuit package including a thermally and electrically conductive package lid
TWI405307B (zh) 2009-09-18 2013-08-11 Novatek Microelectronics Corp 晶片封裝及其製程
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US9247459B2 (en) 2010-04-29 2016-01-26 Thomson Licensing Method for adding a new quality of service traffic stream in a multiple wireless network environment
US9269691B2 (en) * 2010-05-26 2016-02-23 Stats Chippac, Ltd. Semiconductor device and method of making an embedded wafer level ball grid array (EWLB) package on package (POP) device with a slotted metal carrier interposer
TWI431728B (zh) 2010-10-12 2014-03-21 Powertech Technology Inc 具強化式基座之半導體封裝構造
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP5779042B2 (ja) * 2011-08-18 2015-09-16 新光電気工業株式会社 半導体装置
US8816495B2 (en) * 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks
US9406579B2 (en) * 2012-05-14 2016-08-02 STATS ChipPAC Pte. Ltd. Semiconductor device and method of controlling warpage in semiconductor package
US8648456B1 (en) 2012-07-18 2014-02-11 Infineon Technologies Ag Embedded integrated circuit package and method for manufacturing an embedded integrated circuit package
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9129944B2 (en) * 2013-01-18 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
TWM468012U (zh) 2013-07-29 2013-12-11 Upi Semiconductor Corp 電源晶片模組的封裝結構
US9082743B2 (en) * 2013-08-02 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packages with heat dissipation structures
US20150091154A1 (en) * 2013-09-30 2015-04-02 Macrotech Technology Inc. Substrateless packages with scribe disposed on heat spreader
US9453859B2 (en) * 2013-11-07 2016-09-27 Infineon Technologies Americas Corp. Voltage converter with VCC-Less RDSon current sensing circuit
US9735082B2 (en) * 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9209048B2 (en) * 2013-12-30 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Two step molding grinding for packaging applications
US9437516B2 (en) * 2014-01-07 2016-09-06 Infineon Technologies Austria Ag Chip-embedded packages with backside die connection
US20150214127A1 (en) * 2014-01-24 2015-07-30 Qualcomm Incorporated Integrated device comprising a substrate with aligning trench and/or cooling cavity
US9355997B2 (en) * 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
KR20150108669A (ko) * 2014-03-18 2015-09-30 삼성전자주식회사 반도체 패키지
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US9177957B1 (en) * 2014-10-16 2015-11-03 Delta Electronics, Inc. Embedded packaging device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040099944A1 (en) * 2002-11-21 2004-05-27 Nec Electronics Corporation Semiconductor device
CN101179066A (zh) * 2006-11-10 2008-05-14 全懋精密科技股份有限公司 芯片嵌埋式封装结构
US20130105970A1 (en) * 2010-05-26 2013-05-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Conductive Posts and Heat Sink Over Semiconductor Die Using Leadframe

Also Published As

Publication number Publication date
US10685904B2 (en) 2020-06-16
TW201620090A (zh) 2016-06-01
CN106158787B (zh) 2019-11-12
US20200251405A1 (en) 2020-08-06
TWI607530B (zh) 2017-12-01
US20160148855A1 (en) 2016-05-26
US11049796B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
US10128214B2 (en) Substrate and the method to fabricate thereof
KR101182010B1 (ko) 고밀도 상호연결에 대한 실리콘 패치들을 포함하는 마이크로전자 패키지와 그 제조 방법
CN109727969A (zh) 一种基板埋入式功率器件封装结构及其制造方法
CN105552039B (zh) 具有改进电可接入性的封装结构的电子装置和制造方法
CN104916645A (zh) 半导体装置及半导体装置的制造方法
CN102403298B (zh) 用于半导体器件的引线框
CN103579188B (zh) 嵌入式集成电路封装及其制造方法
CN102629560A (zh) 封装载板及其制作方法
CN105006453A (zh) 封装结构
CN104779220A (zh) 一种芯片封装结构及其制造方法
CN104617036A (zh) 晶圆级芯片尺寸封装中通孔互连的制作方法
CN102610583B (zh) 封装载板及其制作方法
CN104051363A (zh) 芯片封装和用于制造该芯片封装的方法
CN110211931A (zh) 一种三维封装结构及其制造方法
CN105321900A (zh) 用于集成电路封装的暴露的、可焊接的散热器
CN110211946A (zh) 一种芯片封装结构及其制造方法
US20110045668A1 (en) Method of manufacturing wafer level device package
CN106158787A (zh) 封装装置与其制作方法
CN105659379A (zh) 具有嵌入式管芯的模制引线框架封装
CN208923094U (zh) 一种多层功率器件叠层封装结构
CN106298692B (zh) 芯片封装结构的制作方法
CN104733326B (zh) 半导体基板及其制法
CN116314065A (zh) 包括散热器的半导体封装结构及其制造方法
JP6613756B2 (ja) 半導体装置および半導体装置の製造方法
CN104347550A (zh) 一种无基板器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20221108

Address after: No. 252, Shanying Road, Guishan District, Taoyuan City, Taiwan, China, China (6/F)

Patentee after: Anchorage Semiconductor Co.,Ltd.

Address before: Taoyuan County, Taiwan, China

Patentee before: DELTA ELECTRONICS, Inc.

TR01 Transfer of patent right