KR20190129635A - 반도체 패키지 - Google Patents

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KR20190129635A
KR20190129635A KR1020180054574A KR20180054574A KR20190129635A KR 20190129635 A KR20190129635 A KR 20190129635A KR 1020180054574 A KR1020180054574 A KR 1020180054574A KR 20180054574 A KR20180054574 A KR 20180054574A KR 20190129635 A KR20190129635 A KR 20190129635A
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Abstract

본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 가지고, 상기 제1 면 상에 마련된 칩 패드를 포함하는 반도체 칩, 및 상기 제1 면 상의 제1 절연 패턴 및 상기 제1 절연 패턴을 통해 상기 칩 패드에 연결된 제1 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제1 절연 패턴은 상기 칩 패드의 일단의 근방에 제1 단차부를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package) 또는 패널 레벨 패키지(panel level package) 기술을 이용한 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 가지고, 상기 제1 면 상에 마련된 칩 패드를 포함하는 반도체 칩, 및 상기 제1 면 상의 제1 절연 패턴 및 상기 제1 절연 패턴을 통해 상기 칩 패드에 연결된 제1 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제1 절연 패턴은 상기 칩 패드의 일단의 근방에 제1 단차부(stepped portion)를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제1 배선 패턴은 상기 제1 단차부를 따라 하향 경사진 부분을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 단차부의 높이는 상기 칩 패드의 두께에 대응하고, 상기 제1 단차부의 높이는 0.5 마이크로미터 내지 1.5 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 칩 패드의 상기 일단으로부터 멀어지는 제1 방향에 있어서, 상기 제1 절연 패턴은 상기 제1 단차부가 마련된 제1 단차 영역을 포함하고, 상기 제1 단차 영역에서 상기 제1 절연 패턴의 두께는 상기 칩 패드의 상기 일단으로부터 상기 제1 방향으로 갈수록 감소하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 단차 영역에서, 상기 제1 절연 패턴의 두께는 상기 제1 방향에 대해 선형적으로 변하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 단차 영역에서, 상기 제1 절연 패턴의 두께는 상기 제1 방향에 대해 비선형적으로 변하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴은 상기 제1 방향으로 상기 제1 단차부에 연결된 제1 부분 및 상기 제1 방향에 반대된 방향으로 상기 제1 단차부에 연결된 제2 부분을 포함하고, 상기 제1 부분의 두께 및 상기 제2 부분의 두께는 오차 범위 내에서 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연 패턴의 두께는 상기 칩 패드의 두께의 3배 내지 14배 사이인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 칩, 및 상기 제1 면 상에 순차적으로 적층된 제1 절연 패턴 및 제2 절연 패턴과, 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이의 제1 배선 패턴을 포함하고, 상기 제2 절연 패턴은 상기 제1 배선 패턴 상의 제3 부분, 상기 제3 부분 보다 낮은 위치에 마련된 제4 부분, 및 상기 제1 배선 패턴의 일단 근방에 마련되고 상기 제3 부분 및 상기 제4 부분 사이에서 연장된 제2 단차부를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제3 부분의 두께 및 상기 제4 부분의 두께는 오차 범위 내에서 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 단차부의 높이는 상기 제1 배선 패턴의 두께에 대응하고, 상기 제2 단차부의 높이는 3 마이크로미터 내지 10 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 배선 패턴의 일단으로부터 멀어지는 제2 방향에 있어서, 상기 제2 절연 패턴은 상기 제2 단차부가 마련된 제2 단차 영역을 포함하고, 상기 제2 단차 영역에서 상기 제2 절연 패턴의 두께는 상기 제1 배선 패턴의 상기 일단으로부터 상기 제2 방향으로 갈수록 감소하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 배선 패턴의 일단으로부터 멀어지는 제2 방향에 있어서, 상기 제2 단차부는, 상기 제1 배선 패턴 상의 제1 서브 단차부와, 상기 제1 배선 패턴의 일단으로부터 상기 제2 방향으로 연장된 제2 서브 단차부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 서브 단차부의 구간 길이는 상기 제2 단차부의 구간 길이의 20% 내지 70% 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 서브 단차부의 곡률은 상기 제2 서브 단차부의 곡률보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 절연 패턴의 두께는 상기 제1 배선 패턴의 두께의 0.8배 내지 1.75배 사이인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩, 상기 반도체 칩을 몰딩하는 몰딩층, 및 상기 반도체 칩 및 상기 몰딩층 상에 마련된 재배선 구조체를 포함하고, 상기 반도체 칩은 상기 몰딩층으로부터 돌출된 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 재배선 구조체는, 상기 반도체 칩 및 상기 몰딩층 상의 제1 절연 패턴, 및 상기 제1 절연 패턴 상의 제1 배선 패턴을 포함하고, 상기 제1 절연 패턴은 상기 반도체 칩의 일단의 근방에 제3 단차부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 배선 패턴은 상기 제3 단차부를 따라 하향 경사진 부분을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제3 단차부의 높이는 상기 반도체 칩이 상기 몰딩층으로부터 돌출된 높이에 대응하고, 상기 제3 단차부의 높이는 0.1 마이크로미터 내지 5 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 반도체 칩의 상기 일단으로부터 멀어지는 제3 방향에 있어서, 상기 제1 절연 패턴은 상기 제3 단차부가 마련된 제3 단차 영역을 포함하고, 상기 제3 단차 영역에서 상기 제1 절연 패턴은 상기 반도체 칩의 상기 일단으로부터 상기 제3 방향으로 갈수록 두께가 감소하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 반도체 칩의 상기 일단으로부터 멀어지는 제3 방향에 있어서, 상기 제3 단차부는 상기 반도체 칩 상의 제3 서브 단차부와, 상기 반도체 칩의 일단으로부터 상기 제3 방향으로 연장된 제4 서브 단차부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제3 서브 단차부의 구간 길이는 상기 제3 단차부의 구간 길이의 20% 내지 70% 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제3 서브 단차부의 곡률은 상기 제4 서브 단차부의 곡률보다 큰 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩, 상기 반도체 칩의 주변에 배치된 프레임, 상기 반도체 칩 및 상기 프레임을 몰딩하는 몰딩층, 및 상기 반도체 칩, 상기 프레임, 및 상기 몰딩층 상에 마련된 재배선 구조체를 포함하고, 상기 재배선 구조체는, 상기 반도체 칩, 상기 프레임, 및 상기 몰딩층을 상의 제1 절연 패턴, 및 상기 제1 절연 패턴을 통해 상기 반도체 칩의 칩 패드에 연결된 제1 배선 패턴을 포함하고, 상기 프레임은 상기 몰딩층으로부터 돌출된 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 재배선 구조체는, 상기 반도체 칩, 상기 프레임, 및 상기 몰딩층을 상의 제1 절연 패턴, 및 상기 제1 절연 패턴 상의 제1 배선 패턴을 포함하고, 상기 제1 절연 패턴은 상기 프레임 상의 제5 부분, 상기 반도체 칩과 상기 프레임 사이에 마련된 상기 몰딩층 상의 제6 부분, 및 상기 제5 부분과 제6 부분을 연결하도록 상기 프레임의 일단 근방에 마련된 제4 단차부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제5 부분 및 상기 제6 부분의 두께는 오차 범위 내에서 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제4 단차부의 높이는 상기 프레임이 상기 몰딩층으로부터 돌출된 높이에 대응하고, 상기 제4 단차부의 높이는 0.1 마이크로미터 내지 5 마이크로미터 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 프레임은 상기 프레임을 관통하여 연장되고 상기 제1 배선 패턴에 연결된 관통 배선을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 프레임의 상기 일단으로부터 멀어지는 제4 방향에 있어서, 상기 제1 절연 패턴은 상기 제4 단차부가 마련된 제4 단차 영역을 포함하고, 상기 제4 단차 영역에서 상기 제1 절연 패턴은 상기 프레임의 상기 일단으로부터 상기 제4 방향으로 갈수록 두께가 감소하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 프레임의 상기 일단으로부터 멀어지는 제4 방향에 있어서, 상기 제4 단차부는 상기 프레임 상의 제5 서브 단차부와, 상기 프레임의 일단으로부터 상기 제4 방향으로 연장된 제6 서브 단차부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제5 서브 단차부의 구간 길이는 상기 제4 단차부의 구간 길이의 20% 내지 70% 사이인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제5 서브 단차부의 곡률은 상기 제6 서브 단차부의 곡률보다 큰 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 칩 패드가 마련된 반도체 칩의 제1 면 상에 제1 절연 패턴을 형성하는 단계, 및 상기 제1 절연 패턴 상에 제1 배선 패턴을 형성하는 단계를 포함하고, 상기 제1 절연 패턴은 균일한 두께를 갖는 고상의 제1 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성되고, 상기 제1 절연 패턴은 상기 칩 패드의 일단의 근방에서 상기 칩 패드의 두께에 대응하는 높이를 가지는 제1 단차부를 포함하는 반도체 패키지의 제조 방법을 제공한다.
예시적인 실시예들에서, 상기 제1 배선 패턴 상에 제2 절연 패턴을 형성하는 단계를 더 포함하고, 상기 제2 절연 패턴은 균일한 두께를 갖는 고상의 제2 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성되고, 상기 제2 절연 패턴은 상기 제1 배선 패턴의 일단의 근방에서 상기 제1 배선 패턴의 두께에 대응하는 높이를 가지는 제2 단차부를 포함하는 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩 및 상기 반도체 칩을 몰딩하는 몰딩층을 포함하는 구조체를 준비하는 단계, 상기 구조체 상에 제1 절연 패턴을 형성하는 단계, 및 상기 제1 절연 패턴 상에 제1 배선 패턴을 형성하는 단계를 포함하고, 상기 제1 절연 패턴은 균일한 두께를 갖는 고상의 제1 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성되고, 상기 반도체 칩은 상기 몰딩층으로부터 돌출되고, 상기 제1 절연 패턴은 상기 반도체 칩이 상기 몰딩층으로부터 돌출된 높이에 대응하는 높이를 가지는 제3 단차부를 포함하는 반도체 패키지의 제조 방법을 제공한다.
예시적인 실시예들에서, 상기 구조체는 상기 반도체 칩의 주변에 배치되어 상기 몰딩층에 의해 몰딩된 프레임을 더 포함하고, 상기 프레임은 상기 몰딩층으로부터 돌출되고, 상기 제1 절연 패턴은 상기 프레임이 상기 몰딩층으로부터 돌출된 높이에 대응하는 높이를 가지는 제4 단차부를 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의하면, 반도체 패키지는 인쇄회로기판(printed circuit board)이 필요 없으므로 반도체 패키지의 전체 두께가 얇아질 수 있고, 낮은 두께를 가지므로 우수한 방열효과를 가질 수 있다. 또한, 반도체 패키지를 제조하기 위한 재배선 공정 시, 공정 비용이 비교적 낮은 필름 라미네이션 방법을 이용하여 절연 패턴을 형성할 수 있으므로, 생산 비용을 절감할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 "A"로 표시된 부분을 확대하여 나타낸 도면이다.
도 3은 도 1의 "B"로 표시된 부분을 확대하여 나타낸 도면이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 7은 도 6의 "C"로 표시된 부분을 확대하여 나타낸 도면이다.
도 8은 도 6의 "D"로 표시된 부분을 확대하여 나타낸 도면이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 개략적으로 보여주는 평면도들이다.
도 13a 내지 도 13d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 14a 내지 도 14g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 상기 반도체 칩(110) 상의 재배선 구조체(120)를 포함할 수 있다. 상기 반도체 패키지(100)는, 예를 들면 팬-인 웨이퍼 레벨 패키지(Fan-In Wafer Level Package, FIWLP) 구조의 반도체 패키지일 수 있다.
반도체 칩(110)은 제1 면(117) 및 제1 면(117)에 반대된 제2 면(118)을 포함할 수 있다. 반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(110)은 제1 면(117) 상에 마련된 칩 패드(111)를 포함할 수 있다. 예를 들어, 칩 패드(111) 는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터 사이의 두께를 가질 수 있다. 칩 패드(111)는 반도체 칩(110)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 또한, 구체적으로 도시되지 않았으나, 반도체 칩(110)은 제1 면(117)을 덮는 패시베이션층을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩(110)일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩(110)을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩(110)을 포함할 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩(110)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
재배선 구조체(120)는 반도체 칩(110)의 제1 면(117) 상에 마련될 수 있다. 재배선 구조체(120)는 절연 패턴(130) 및 배선 패턴(140)을 포함할 수 있다. 절연 패턴(130)은 반도체 칩(110)의 제1 면(117) 상에 배치될 수 있다. 절연 패턴(130)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 순차적으로 적층된 제1 절연 패턴(131) 및 제2 절연 패턴(133)을 포함할 수 있다. 배선 패턴(140)은 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 상기 칩 패드(111)를 외부 장치에 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있다. 배선 패턴(140)은 다층 구조를 가질 수 있으며, 예를 들어 제1 배선 패턴(141) 및 제2 배선 패턴(143)을 포함할 수 있다.
좀 더 구체적으로, 제1 절연 패턴(131)은 반도체 칩(110)의 제1 면(117)을 덮으며, 칩 패드(111)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 제1 배선 패턴(141)은 제1 절연 패턴(131) 상에 배치되며, 제1 절연 패턴(131)의 상기 개구부를 통해 칩 패드(111)에 연결될 수 있다. 또한, 제2 절연 패턴(133)은 제1 배선 패턴(141)을 덮도록 제1 절연 패턴(131) 상에 형성될 수 있고, 제1 배선 패턴(141)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 제2 배선 패턴(143)은 제2 절연 패턴(133) 상에 배치되며, 제2 절연 패턴(133)의 상기 개구부를 통해 제1 배선 패턴(141)에 연결될 수 있다. 제1 배선 패턴(141) 및 제2 배선 패턴(143)은, 예를 들어, 약 3 마이크로미터 내지 약 8마이크로미터 사이 또는 약 4 마이크로미터 내지 약 6 마이크로미터 사이의 두께를 가질 수 있다.
예시적인 실시예들에서, 절연 패턴(130)은 폴리이미드(polyimide)와 같은 감광성 물질을 포함할 수 있고, 또는 에폭시(epoxy)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연 패턴(130)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다.
예시적인 실시예들에서, 절연 패턴(130)을 이루는 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 동일한 물질로 이루어질 수 있다. 또는, 예시적인 실시예들에서, 절연 패턴(130)을 이루는 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 서로 다른 물질로 이루어질 수도 있다.
예시적인 실시예들에서, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 각각 고상의 절연 필름을 이용한 라미네이션 공정을 통해 형성될 수 있다. 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 각각 대체로 균일한 두께를 가질 수 있다. 또한, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 각각 그 아래의 굴곡을 따라 형성되며, 단차부(stepped portion)를 포함할 수 있다. 예를 들어, 상기 단차부는 기준 평면(예를 들어, 반도체 칩(110)의 상면(117))에 대해 절연 패턴의 연장 방향이 일정 각도로 기울어진 부분일 수 있으며, 상기 단차부가 형성된 부분의 표면은 기준 평면에 대해 일정 각도로 경사질 수 있다.
단차부가 형성된 영역을 제외한 영역 내에서 절연 패턴의 평균적인 두께를 절연 패턴의 평균 두께로 정의할 때, 제1 절연 패턴(131)의 평균 두께 및 제2 절연 패턴(133)의 평균 두께는 약 5 마이크로미터 내지 약 7 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 제2 배선 패턴(143)은 외부 연결 패드로 기능하며, 예를 들어 언더 범프 메탈(under bump metal, UBM)일 수 있다. 제2 배선 패턴(143) 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 배선 패턴(140)을 통해 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 반도체 패키지(100)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 다만, 예시적인 실시예들에서, 제2 배선 패턴(143)은 생략될 수도 있으며, 이 경우 외부 연결 단자(170)는 제2 절연 패턴(133)을 통해 노출된 제1 배선 패턴(141) 상에 배치될 수 있다.
예시적인 실시예들에서, 배선 패턴(140)은 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다.
도 1에는 절연 패턴(130)이 제1 절연 패턴(131) 및 제2 절연 패턴(133)으로 이루어진 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 절연 패턴(130)은 단층 구조일 수 있고, 또는 3개 이상의 절연막이 적층된 구조를 가질 수도 있다. 또한, 도 1에는 배선 패턴(140)이 제1 배선 패턴(141) 및 제2 배선 패턴(143)으로 이루어진 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 배선 패턴(140)은 단층 구조일 수 있고, 또는 3개 이상의 배선층이 적층된 구조를 가질 수도 있다.
도 2는 도 1의 "A"로 표시된 부분을 확대하여 나타낸 도면이다. 도 2에서는 설명의 편의를 위하여 재배선 구조체(120)에서 제1 절연 패턴(131) 및 제1 배선 패턴(141)을 제외한 나머지 구성의 도시는 생략한다.
도 1 및 도 2를 참조하면, 제1 절연 패턴(131)은 반도체 칩(110) 및 반도체 칩(110) 상의 칩 패드(111)에 의해 형성된 단차부를 포함할 수 있다. 예를 들어, 제1 절연 패턴(131)은 칩 패드(111) 근방에 마련된 제1 단차부(131S)를 포함할 수 있다. 즉, 상기 칩 패드(111)의 일단(111e)으로부터 멀어지는 제1 방향(D1)에 있어서, 제1 절연 패턴(131)의 상부 표면은 제1 방향(D1)으로 하향 경사진 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 단차부(131S)의 높이(131H)는 칩 패드(111)의 두께에 대응될 수 있다. 예를 들어, 제1 단차부(131S)의 높이(131H)는 0.5 마이크로미터 내지 약 1.5 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 상기 제1 절연 패턴(131)의 두께는 상기 칩 패드(111)의 두께의 3배 내지 14배 사이일 수 있다. 이 경우, 제1 단차부(131S)의 높이(131H)는 칩 패드(111)의 두께에 대응될 수 있으며, 제1 절연 패턴(131)의 두께는 제1 단차부(131S)의 높이(131H)의 3배 내지 14배 사이일 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131)은 제1 단차부(131S)가 형성된 단차 영역(131R)을 포함하며, 단차 영역(131R)에서 제1 절연 패턴(131)의 두께는 제1 방향(D1)으로 갈수록 감소할 수 있다. 예를 들어, 제1 절연 패턴(131)의 단차 영역(131R)에서, 제1 절연 패턴(131)의 두께는 상기 칩 패드(111)의 일단(111e)으로부터 제1 방향(D1)으로 갈수록 감소할 수 있다.
예시적인 실시예들에서, 단차 영역(131R) 내에서 제1 절연 패턴(131)의 두께는 제1 방향(D1)을 따라 선형적으로 변화할 수 있다. 예를 들어, 제1 단차부(131S)의 경사각은 제1 방향(D1)에 따른 위치에 관계없이 단차 영역(131R) 내에서 실질적으로 일정할 수 있다.
또는, 예시적인 실시예들에서, 단차 영역(131R) 내에서 제1 절연 패턴(131)의 두께는 제1 방향(D1)을 따라 비선형적으로 변화할 수 있다. 즉, 제1 절연 패턴(131)의 제1 단차부(131S)는 곡률(curvature)을 가질 수 있으며, 단차 영역(131R) 내에서 제1 절연 패턴(131)의 상부 표면은 곡면 형상을 가질 수 있다. 예시적인 실시예들에서, 제1 단차부(131S)의 평균 곡률 반경은 제1 절연 패턴(131)의 평균 두께와 같거나 보다 작을 수 있다.
예시적인 실시예들에서, 칩 패드(111)는 다각형의 상면, 예를 들어 사각형의 상면을 가질 수 있다. 이 경우, 칩 패드(111)의 꼭지점 근방에서 제1 절연 패턴(131)의 두께는 제1 방향(D1)을 따라 비선형적으로 변화하고, 칩 패드(111)의 꼭지점을 제외한 모서리 근방에서 제1 절연 패턴(131)의 두께는 제1 방향(D1)을 따라 선형적으로 변화할 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131)은 제1 방향(D1)에 반대된 방향으로 제1 단차부(131S)에 연결되고 상기 칩 패드(111) 상에 마련된 제1 부분(131p1) 및 제1 방향(D1)으로 제1 단차부(131S)에 연결된 제2 부분(131p2)을 포함할 수 있다. 상기 제1 부분(131p1) 및 제2 부분(131p2)은 제2 단차부(133S)에 의해 연결될 수 있다. 제1 부분(131p1)은 칩 패드(111) 상에 마련되므로, 제1 부분(131p1)은 제2 부분(131p2) 보다 높은 위치에 마련될 수 있다.
예시적인 실시예들에서, 제1 부분(131p1)의 두께 및 제2 부분(131p2)의 두께는 실질적으로 동일할 수 있다. 즉, 제1 부분(131p1)의 두께 및 제2 부분(131p2)의 두께는 오차 범위(예를 들어, -5% 내지 +5% 사이) 내에서 동일할 수 있다.
제1 배선 패턴(141)은 제1 절연 패턴(131)에 의해 제공된 굴곡에 대응하는 단차부(141S)를 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 패턴(141)은 칩 패드(111) 근방에 마련된 제1 절연 패턴(131)의 제1 단차부(131S)를 따라 형성된 단차부(141S)를 포함할 수 있다. 제1 절연 패턴(131)의 제1 단차부(131S) 상에서, 제1 배선 패턴(141)은 하향 경사진 구조, 즉 제1 방향(D1)으로 갈수록 높이가 낮아지는 경사 구조를 가질 수 있다.
도 3은 도 1의 "B"로 표시된 부분을 확대하여 나타낸 도면이다.
도 1 및 도 3을 참조하면, 제2 절연 패턴(133)은 제1 절연 패턴(131) 및 제1 절연 패턴(131) 상의 제1 배선 패턴(141)에 의해 형성된 단차부를 포함할 수 있다. 예를 들어, 제2 절연 패턴(133)은 제1 배선 패턴(141)의 일단(141e) 근방에 마련된 제2 단차부(133S)를 포함할 수 있다. 즉, 제1 배선 패턴(141)의 일단(141e)으로부터 멀어지는 제2 방향(D2)에 있어서, 제2 절연 패턴(133)의 상부 표면은 제2 방향(D2)으로 하향 경사진 구조를 가질 수 있다.
예시적인 실시예들에서, 제2 단차부(133S)의 높이(133H)는 제1 배선 패턴(141)의 두께에 대응될 수 있다. 예를 들어, 제2 단차부(133S)의 높이(133H)는 약 1 마이크로미터 내지 약 20 마이크로미터 사이일 수 있다. 예시적인 실시예들에서, 제2 단차부(133S)의 높이(133H)는 약 3 마이크로미터 내지 약 10 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 상기 제2 절연 패턴(133)의 두께는 상기 제1 배선 패턴(141)의 두께의 0.8배 내지 1.75배 사이일 수 있다. 이 경우, 제2 단차부(133S)의 높이(133H)는 제1 배선 패턴(141)의 두께에 대응될 수 있으며, 제2 절연 패턴(133)의 두께는 제2 단차부(133S)의 높이(133H)의 0.8배 내지 1.75배 사이일 수 있다.
예시적인 실시예들에서, 제2 단차부(133S)의 경사각(예를 들어, 반도체 칩(110)의 상면(117)을 기준으로 제2 단차부(133S)가 경사진 각도)은 약 20도 이하, 약 25도 이하, 약 30도 이하, 또는 약 35도 이하일 수 있다. 제2 단차부(133S)의 경사각이 약 35도를 초과하는 경우, 제2 절연 패턴(133)의 형성 과정에서 가해진 높은 진공 또는 압력 조건에 의해 제1 배선 패턴(141)이 손상될 수 있다.
예시적인 실시예들에서, 제2 절연 패턴(133)은 제2 단차부(133S)가 형성된 단차 영역(133R)을 포함하며, 단차 영역(133R)에서 제2 절연 패턴(133)의 두께는 제2 방향(D2)으로 갈수록 감소할 수 있다. 예를 들어, 제2 절연 패턴(133)의 단차 영역(133R)에서, 제2 절연 패턴(133)의 두께는 제1 배선 패턴(141)의 일단(141e)으로부터 제2 방향(D2)으로 갈수록 감소할 수 있다.
예시적인 실시예들에서, 단차 영역(133R) 내에서 제2 절연 패턴(133)의 두께는 제2 방향(D2)을 따라 선형적으로 변화할 수 있다. 예를 들어, 제2 단차부(133S)의 경사각은 제2 방향(D2)에 따른 위치에 관계없이 단차 영역(133R) 내에서 실질적으로 일정할 수 있다.
또는, 예시적인 실시예들에서, 단차 영역(133R) 내에서 제2 절연 패턴(133)의 두께는 제2 방향(D2)을 따라 비선형적으로 변화할 수 있다. 즉, 제2 절연 패턴(133)의 제2 단차부(133S)는 곡률을 가질 수 있으며, 단차 영역(133R) 내에서 제2 절연 패턴(133)의 상부 표면은 곡면 형상을 가질 수 있다. 예시적인 실시예들에서, 제2 단차부(133S)의 평균 곡률 반경은 제2 절연 패턴(133)의 평균 두께와 같거나 보다 작을 수 있다.
예시적인 실시예들에서, 제2 절연 패턴(133)은 제2 방향(D2)에 반대된 방향으로 제2 단차부(133S)에 연결되고 제1 배선 패턴(141) 상에 마련된 제3 부분(133p1) 및 제2 방향(D2)으로 제2 단차부(133S)에 연결된 제4 부분(133p2)을 포함할 수 있다. 상기 제3 부분(133p1) 및 제4 부분(133p2)은 제2 단차부(133S)에 의해 연결될 수 있다. 제3 부분(133p1)은 제1 배선 패턴(141) 상에 마련되므로, 제3 부분(133p1)은 제4 부분(133p2) 보다 높은 위치에 마련될 수 있다. 예시적인 실시예들에서, 제3 부분(131p1)의 두께 및 제4 부분(131p2)의 두께는 실질적으로 동일할 수 있다. 즉, 제3 부분(131p1)의 두께 및 제4 부분(131p2)의 두께는 오차 범위(예를 들어, -5% 내지 +5% 사이) 내에서 동일할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다. 도 4에 있어서, 도 1의 "A"로 표시된 부분에 대응하는 반도체 패키지의 일부가 도시된다.
도 4를 참조하면, 제1 절연 패턴(131)의 제1 단차부(132S)가 형성된 단차 영역(132R) 내에서, 제1 절연 패턴(131)의 일부는 칩 패드(111)를 덮을 수 있다. 즉, 제1 절연 패턴(131)의 제1 단차부(132S)에서, 경사가 시작되는 지점은 칩 패드(111) 상에 위치할 수 있다. 제1 절연 패턴(131)의 단차 영역(132R)이 칩 패드(111)를 덮는 제1 서브 영역(A1) 및 칩 패드(111)의 일단(141e)으로부터 제1 방향(D1)으로 연장된 제2 서브 영역(A2)을 포함할 때, 제1 단차부(132S)는 제1 서브 영역(A1) 내의 제1 서브 단차부(132Sa) 및 제2 서브 영역(A2) 내의 제2 서브 단차부(132Sb)를 포함하는 것으로 정의될 수 있다.
예시적인 실시예들에서, 제1 서브 단차부(132Sa)의 구간 길이(예를 들어, 제1 방향(D1)으로 제1 서브 단차부(132Sb)가 연장된 길이)는 제1 단차부(132S) 전체의 구간 길이(예를 들어, 제1 방향(D1)으로 제1 단차부(132S)가 연장된 길이)의 약 10% 내지 약 60% 사이, 약 15% 내지 약 55% 사이, 또는 약 20% 내지 약 50% 사이일 수 있다. 고상의 절연 필름을 이용한 라미네이션 공정으로 제1 절연 패턴(131)을 형성하는 경우, 공정 파라미터(예를 들어, 진공 조건, 압력, 온도 등)를 적절하게 조절함으로써, 제1 서브 단차부(132Sa)가 제1 단차부(132S) 전체에서 차지하는 비율을 조절할 수 있다. 이때, 제1 서브 단차부(132Sa)의 구간 길이가 제1 단차부(132S) 전체의 구간 길이의 10% 미만인 경우, 제1 절연 패턴(131)이 칩 패드(111)의 일단(141e) 근방을 견고하게 밀봉하지 못하면서 칩 패드(111)의 일단(141e) 근방에 과도한 보이드(void)가 생길 수 있다. 또한, 제1 서브 단차부(132Sa)의 구간 길이가 제1 단차부(132S) 전체의 구간 길이의 60%를 초과하는 경우, 제1 절연 패턴(131)의 형성 과정에서 가해진 높은 진공 또는 압력 조건에 의해 칩 패드(111) 또는 반도체 칩(110)이 손상될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다. 도 5에 있어서, 도 1의 "B"로 표시된 부분에 대응하는 반도체 패키지의 일부가 도시된다.
도 5를 참조하면, 제2 절연 패턴(133)의 제2 단차부(134S)가 형성된 단차 영역(134R) 내에서, 제2 절연 패턴(133)의 일부는 제1 배선 패턴(141)을 덮을 수 있다. 즉, 제2 절연 패턴(133)의 제2 단차부(134S)에서, 경사가 시작되는 지점은 제1 배선 패턴(141) 상에 위치할 수 있다. 제2 절연 패턴(133)의 단차 영역(134R)이 제1 배선 패턴(141)을 덮는 제1 서브 영역(A3) 및 제1 배선 패턴(141)의 일단(141e)으로부터 제2 방향(D2)으로 연장된 제2 서브 영역(A4)을 포함할 때, 제2 단차부(134S)는 제1 서브 영역(A3) 내의 제1 서브 단차부(134Sa) 및 제2 서브 영역(A4) 내의 제2 서브 단차부(134Sb)를 포함하는 것으로 정의될 수 있다.
예시적인 실시예들에서, 제1 서브 단차부(134Sa)의 구간 길이(예를 들어, 제2 방향(D2)으로 제1 서브 단차부(134Sa)가 연장된 길이)는 제2 단차부(134S) 전체의 구간 길이(예를 들어, 제2 방향(D2)으로 제2 단차부(134S)가 연장된 길이)의 약 20% 내지 약 70% 사이, 약 25% 내지 약 65% 사이, 약 30% 내지 약 60% 사이, 또는 약 35% 내지 약 55% 사이일 수 있다. 고상의 절연 필름을 이용한 라미네이션 공정으로 제2 절연 패턴(133)을 형성하는 경우, 공정 파라미터를 적절하게 조절함으로써, 제1 서브 단차부(134Sa)가 제2 단차부(134S) 전체에서 차지하는 비율을 조절할 수 있다. 이때, 제1 서브 단차부(134Sa)의 구간 길이가 제2 단차부(134S) 전체의 구간 길이의 20% 미만인 경우, 제2 절연 패턴(133)이 제1 배선 패턴(141)의 일단(141e) 근방을 견고하게 밀봉하지 못하면서 제1 배선 패턴(141)의 일단(141e) 근방에 과도한 보이드(void)가 생길 수 있다. 또한, 제1 서브 단차부(134Sa)의 구간 길이가 제2 단차부(134S) 전체의 구간 길이의 70%를 초과하는 경우, 제2 절연 패턴(133)의 형성 과정에서 가해진 높은 진공 또는 압력 조건에 의해 제1 배선 패턴(141)이 손상될 수 있다.
또한, 예시적인 실시예들에서, 제1 서브 단차부(134Sa)의 곡률은 제2 서브 단차부(134Sb)의 곡률보다 클 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)의 단면도이다. 도 6에 있어서, 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 6을 참조하면, 반도체 패키지(100a)는 반도체 칩(110), 재배선 구조체(220), 프레임(150), 및 몰딩층(160)을 포함할 수 있다. 상기 반도체 패키지(100a)는, 예를 들면 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 구조의 반도체 패키지일 수 있다.
프레임(150)은 반도체 칩(110)의 주변에 배치될 수 있다. 예를 들어, 프레임(150)은 평판 형상을 가질 수 있다. 프레임(150)은 반도체 칩(110)과 동일한 두께를 가질 수 있으나, 이에 한정되는 것은 아니며 프레임(150)의 두께는 반도체 칩(110)의 두께보다 크거나 또는 작을 수도 있다. 상기 프레임(150)은 반도체 패키지(100a)의 강성을 향상시킬 수 있고, 반도체 칩(110)에 인접하게 배치되어 반도체 패키지(100a)에 외부 충격이 가해지더라도 상기 외부 충격을 흡수하여 반도체 칩(110)에 가해지는 충격을 완화할 수도 있다.
예를 들어, 프레임(150)은 링 형상을 가지며, 반도체 칩(110)을 수용할 수 있는 수용 공간을 가질 수 있다. 또는, 이와 다르게, 예를 들어 후술되는 도 11에 도시된 바와 같이, 프레임(150)은 반도체 칩(110)을 둘러싸는 구조가 아닌, 반도체 칩(110)의 일측에만 배치될 수도 있다. 이 경우 프레임(150)은 단수개일 수 있고, 또는 복수개일 수도 있다.
예시적인 실시예들에서, 프레임(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 프레임(150)은 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 폴리머(polymer) 또는 이들의 조합으로 이루어질 수 있다. 또는, 예시적인 실시예들에서, 프레임(150)은 금속 물질을 포함할 수도 있다. 예를 들어, 프레임(150)은 구리(Cu), 알루미늄(Al) 또는 이들의 합금으로 이루어질 수도 있다.
프레임(150)은 수직 방향으로 연장하는 관통 배선(151)을 포함할 수 있다. 예를 들어, 관통 배선(151)은 프레임(150)을 관통하는 관통홀을 채우는 도전성 물질일 수 있다. 관통 배선(151)은 재배선 구조체(220)의 배선 패턴(240)에 전기적으로 연결될 수 있다. 예를 들어, 관통 배선(151)의 상단은 제1 절연 패턴(231)에 마련된 개구부를 통해 제1 배선 패턴(241)에 연결될 수 있다. 또한, 관통 배선(151)의 타단은 외부로 노출된 도전부(153)에 연결될 수 있다.
몰딩층(160)은 반도체 칩(110)의 적어도 일부를 덮을 수 있다. 예를 들어, 몰딩층(160)은 반도체 칩(110)의 제2 면(118) 및 측면을 덮을 수 있다. 다만, 일부 실시예들에서, 도 6에 도시된 것과 다르게, 몰딩층(160)은 반도체 칩(110)의 제2 면(118)을 노출시킬 수도 있다.
또한, 몰딩층(160)은 반도체 칩(110)과 프레임(150)이 일체화되도록 이들을 몰딩할 수 있다. 몰딩층(160)은 반도체 칩(110)과 프레임(150) 사이의 공간을 채우도록 형성될 수 있다. 몰딩층(160)은 프레임(150)의 측면 및 프레임(150)의 하면을 덮을 수 있다. 다만, 일부 실시예들에서, 도 6에 도시된 것과 다르게, 몰딩층(160)은 반도체 칩(110)의 측면과 마주하는 프레임(150)의 일 측면을 덮되, 프레임(150)의 상기 일 측면에 반대된 프레임(150)의 타 측면은 노출시킬 수도 있다. 또한, 일부 실시예들에서, 몰딩층(160)은 프레임(150)의 하면을 노출시킬 수도 있다.
예시적인 실시예들에서, 몰딩층(160)은 에폭시 몰딩 컴파운드(Epoxy Mold Compound, EMC)를 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)은 몰딩층(160)으로부터 돌출될 수 있다. 즉, 반도체 칩(110)의 제1 면(117)은 몰딩층(160)의 상면(167)보다 높은 위치에 위치할 수 있다. 예를 들어, 반도체 칩(110)의 제1 면(117)과 몰딩층(160)의 상면(167) 사이의 높이 차이는 약 1 마이크로미터 내지 약 10 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 프레임(150)은 몰딩층(160)으로부터 돌출될 수 있다. 즉, 프레임(150)의 상면(157)은 몰딩층(160)의 상면(167)보다 높은 위치에 위치할 수 있다. 예를 들어, 프레임(150)의 상면(157)과 몰딩층(160)의 상면(167) 사이의 높이 차이는 약 1 마이크로미터 내지 약 10 마이크로미터 사이일 수 있다. 프레임(150)의 상면(157)과 몰딩층(160)의 상면(167) 사이의 높이 차이는 반도체 칩(110)의 제1 면(117)과 몰딩층(160)의 상면(167) 사이의 높이 차이와 동일할 수 있고, 또는 상이할 수도 있다.
재배선 구조체(220)는 반도체 칩(110), 프레임(150), 및 몰딩층(160) 상에 마련되며, 절연 패턴(230) 및 배선 패턴(240)을 포함할 수 있다. 예를 들어, 절연 패턴(230)은 순차적으로 적층된 제1 절연 패턴(231) 및 제2 절연 패턴(233)을 포함할 수 있다. 배선 패턴(240)은 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 예를 들어 제1 배선 패턴(241) 및 제2 배선 패턴(243)을 포함할 수 있다.
좀 더 구체적으로, 제1 절연 패턴(231)은 반도체 칩(110)의 제1 면(117), 프레임(150)의 상면(157) 및 몰딩층(160)의 상면(167)을 덮을 수 있다. 제1 절연 패턴(231) 상에는 제1 배선 패턴(241)이 형성되며, 제1 배선 패턴(241)은 제1 절연 패턴(231)의 개구부를 통해 칩 패드(111)에 연결될 수 있다. 제1 배선 패턴(241)의 일부는 반도체 칩(110)으로부터 프레임(150)을 향하여 연장될 수 있으며, 반도체 칩(110)의 칩 패드(111)와 관통 배선(151)을 전기적으로 연결할 수 있다. 제2 절연 패턴(233)은 제1 절연 패턴(231) 상에 제1 배선 패턴(241)을 덮도록 형성될 수 있고, 제2 절연 패턴(233) 상에는 제2 배선 패턴(243)이 형성될 수 있다. 제2 배선 패턴(243)은 제2 절연 패턴(233)의 개구부를 통해 노출된 제1 배선 패턴(241)에 연결될 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(231)은 반도체 칩(110), 프레임(150), 및 몰딩층(160)에 의해 형성된 굴곡에 대응하는 단차부를 포함할 수 있다. 도면에는 구체적으로 도시되지 않았으나, 제1 절연 패턴(231)은 도 2를 참조하여 설명한 것과 같이 칩 패드(111)의 일단의 근방에 마련된 단차부를 포함할 수 있고, 제2 절연 패턴(233)은 도 3을 참조하여 설명한 것과 같이 제1 배선 패턴(241)의 일단의 근방에 마련된 단차부를 포함할 수 있다.
도 7은 도 6의 "C"로 표시된 부분을 확대하여 나타낸 도면이다. 도 7에서는 설명의 편의를 위하여 재배선 구조체(220)에서 제1 절연 패턴(231) 및 제1 배선 패턴(241)을 제외한 나머지 구성의 도시는 생략한다.
도 6 및 도 7을 참조하면, 제1 절연 패턴(231)은 반도체 칩(110)과 몰딩층(160)의 높이 차이(110H1)에 의해 형성된 단차부를 포함할 수 있다. 예를 들어, 제1 절연 패턴(231)은 반도체 칩(110)의 일단(110e)의 근방에 마련된 제3 단차부(231S1)를 포함할 수 있다. 상기 반도체 칩(110)의 일단(110e)으로부터 멀어지는 제3 방향(D3)에 있어서, 제1 절연 패턴(231)의 상부 표면은 제3 방향(D3)으로 하향 경사진 구조를 가질 수 있다.
예시적인 실시예들에서, 제3 단차부(231S1)의 높이(231H1)는 반도체 칩(110)의 제1 면(117)과 몰딩층(160)의 상면(167) 사이의 높이 차이(110H1)에 대응될 수 있다.
좀 더 구체적으로, 제1 절연 패턴(231)은 제1 단차부(231S)가 형성된 단차 영역(231R1)을 포함하며, 단차 영역(231R1)에서 제1 절연 패턴(231)의 두께는 제3 방향(D3)으로 갈수록 감소할 수 있다. 예를 들어, 제1 절연 패턴(231)의 단차 영역(231R1)에서, 제1 절연 패턴(231)의 두께는 반도체 칩(110)의 일단(110e)으로부터 제3 방향(D3)으로 갈수록 감소할 수 있다.
예시적인 실시예들에서, 단차 영역(231R1) 내에서 제1 절연 패턴(231)의 두께는 제3 방향(D3)을 따라 선형적으로 변화할 수 있다. 예를 들어, 제3 단차부(231S1)의 경사각은 제3 방향(D3)에 따른 위치에 관계없이 단차 영역(231R1) 내에서 실질적으로 일정할 수 있다.
또는, 예시적인 실시예들에서, 단차 영역(231R1) 내에서 제1 절연 패턴(231)의 두께는 제3 방향(D3)을 따라 비선형적으로 변화할 수 있다. 즉, 제1 절연 패턴(231)의 제3 단차부(231S1)는 곡률을 가질 수 있으며, 단차 영역(231R1) 내에서 제1 절연 패턴(231)의 상부 표면은 곡면 형상을 가질 수 있다. 예시적인 실시예들에서, 제3 단차부(231S1)의 평균 곡률 반경은 제1 절연 패턴(231)의 평균 두께와 같거나 보다 작을 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(231)은 제3 방향(D3)에 반대된 방향으로 제3 단차부(231S1)에 연결되고 반도체 칩(110) 상에 마련된 제5 부분(231p1) 및 제3 방향(D3)으로 제3 단차부(231S1)에 연결된 제6 부분(231p2)을 포함할 수 있다. 상기 제5 부분(231p1) 및 제6 부분(231p2)은 제3 단차부(231S)에 의해 연결될 수 있다. 제5 부분(231p1)은 몰딩층(160)으로부터 돌출된 반도체 칩(110) 상에 마련되므로, 제5 부분(231p1)은 제6 부분(231p2) 보다 높은 위치에 마련될 수 있다.
예시적인 실시예들에서, 제5 부분(231p1)의 두께 및 제6 부분(231p2)의 두께는 실질적으로 동일할 수 있다. 즉, 제5 부분(231p1)의 두께 및 제6 부분(231p2)의 두께는 오차 범위(예를 들어, -5% 내지 +5% 사이) 내에서 동일할 수 있다.
제1 배선 패턴(241)은 제1 절연 패턴(231)에 의해 제공된 굴곡에 대응하는 단차부(241S1)를 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 패턴(241)은 반도체 칩(110)의 일단(110e)의 근방에 마련된 제1 절연 패턴(231)의 제3 단차부(231S1)를 따라 형성된 단차부(241S1)를 포함할 수 있다. 제1 절연 패턴(231)의 제3 단차부(231S1) 상에서, 제1 배선 패턴(241)은 하향 경사진 구조, 즉 제3 방향(D3)으로 갈수록 높이가 낮아지는 경사 구조를 가질 수 있다.
예시적인 실시예들에서, 반도체 칩(110)의 제1 면(117)과 몰딩층(160)의 상면(167) 사이의 높이 차이(110H1)는 약 0.1 마이크로미터 내지 약 5 마이크로미터 사이 또는 약 1 마이크로미터 내지 약 4 마이크로미터 사이일 수 있다. 이 때, 제3 단차부(231S1)의 높이(231H1)는 상기 높이 차이(110H1)에 대응될 수 있으며, 예를 들어 약 0.1 마이크로미터 내지 약 5 마이크로미터 사이 또는 약 1 마이크로미터 내지 약 4 마이크로미터 사이일 수 있다. 도 14a 및 도 14b를 참고하여 후술하는 바와 같이, 반도체 칩(110)은 하방 가압되어 접착층(도 14a의 102) 상에 배치되므로, 반도체 칩(110)은 몰딩층(180)의 표면으로부터 돌출될 수 있다. 이때, 상기 높이 차이(110H1)가 0.1 마이크로미터 미만인 경우, 반도체 칩(110)을 접착층(102)에 고정시키기 위한 압력이 작아 반도체 칩(110)이 접착층(102)에 견고하게 고정되지 않을 수 있다. 또한, 상기 높이 차이(110H1)가 5 마이크로미터를 초과한 경우, 반도체 칩(110)을 접착층(102)에 고정시키기 위한 압력이 높아져 반도체 칩(110)에 크랙(crack) 등의 손상이 발생할 수 있다.
도 8은 도 6의 "D"로 표시된 부분을 확대하여 나타낸 도면이다.
도 6 및 도 8을 참조하면, 제1 절연 패턴(231)은 프레임(150)과 몰딩층(160)의 높이 차이(150H1)에 의해 형성된 단차부를 포함할 수 있다. 예를 들어, 제1 절연 패턴(231)은 프레임(150)의 일단(150e)의 근방에 마련된 제4 단차부(231S2)를 포함할 수 있다. 즉, 상기 프레임(150)의 일단(150e)으로부터 멀어지는 제4 방향(D4)에 있어서, 제1 절연 패턴(231)의 상부 표면은 제4 방향(D4)으로 하향 경사진 구조를 가질 수 있다.
예시적인 실시예들에서, 제4 단차부(231S2)의 높이(231H2)는 프레임(150)의 상면(157)과 몰딩층(160)의 상면(167) 사이의 높이 차이(150H1)에 대응될 수 있다.
좀 더 구체적으로, 제1 절연 패턴(231)은 제4 단차부(231S2)가 형성된 단차 영역(231R02)을 포함하며, 단차 영역(231R2)에서 제1 절연 패턴(231)의 두께는 제4 방향(D4)으로 갈수록 감소할 수 있다. 예를 들어, 제1 절연 패턴(231)의 단차 영역(231R2)에서, 제1 절연 패턴(231)의 두께는 상기 프레임(150)의 일단(150e)으로부터 제4 방향(D4)으로 갈수록 감소할 수 있다.
예시적인 실시예들에서, 단차 영역(231R2) 내에서 제1 절연 패턴(231)의 두께는 제4 방향(D4)을 따라 선형적으로 변화할 수 있다. 예를 들어, 제4 단차부(231S2)의 경사각은 제4 방향(D4)에 따른 위치에 관계없이 단차 영역(231R2) 내에서 실질적으로 일정할 수 있다.
또는, 예시적인 실시예들에서, 단차 영역(231R2) 내에서 제1 절연 패턴(231)의 두께는 제4 방향(D4)을 따라 비선형적으로 변화할 수 있다. 즉, 제1 절연 패턴(231)의 제4 단차부(231S2)는 곡률을 가질 수 있으며, 단차 영역(231R2) 내에서 제1 절연 패턴(231)의 상부 표면은 곡면 형상을 가질 수 있다. 예시적인 실시예들에서, 제4 단차부(231S2)의 평균 곡률 반경은 제1 절연 패턴(231)의 평균 두께와 같거나 보다 작을 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(231)은 제4 방향(D4)에 반대된 방향으로 제4 단차부(231S2)에 연결되고 프레임(150) 상에 마련된 제7 부분(231p3) 및 제4 방향(D4)으로 제4 단차부(231S2)에 연결된 제8 부분(231p4)을 포함할 수 있다. 상기 제7 부분(231p3) 및 제8 부분(231p4)은 제4 단차부(241S)에 의해 연결될 수 있다. 제7 부분(231p3)은 몰딩층(160)으로부터 돌출된 프레임(150) 상에 마련되므로, 제7 부분(231p3)은 제8 부분(231p4) 보다 높은 위치에 마련될 수 있다.
예시적인 실시예들에서, 제7 부분(231p3)의 두께 및 제8 부분(231p4)의 두께는 실질적으로 동일할 수 있다. 제1 배선 패턴(241)은 제1 절연 패턴(231)에 의해 제공된 굴곡에 대응하는 단차부(241S2)를 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 패턴(241)은 프레임(150)의 일단(150e)의 근방에 마련된 제1 절연 패턴(231)의 제4 단차부(231S2)를 따라 형성된 단차부(241S2)를 포함할 수 있다. 제1 절연 패턴(231)의 제4 단차부(231S2) 상에서, 제1 배선 패턴(241)은 제4 방향(D4)으로 갈수록 높이가 낮아지는 경사 구조를 가질 수 있다.
예시적인 실시예들에서, 프레임(150)의 상면(157)과 몰딩층(160)의 상면(167) 사이의 높이 차이(150H1)는 약 0.1 마이크로미터 내지 약 5 마이크로미터 사이 또는 약 1 마이크로미터 내지 약 4 마이크로미터 사이일 수 있다. 이 때, 제4 단차부(231S2)의 높이(231H1)는 상기 높이 차이(150H1)에 대응될 수 있으며, 예를 들어 약 0.1 마이크로미터 내지 약 5 마이크로미터 사이 또는 약 1 마이크로미터 내지 약 4 마이크로미터 사이일 수 있다. 도 14a 및 도 14b를 참고하여 후술하는 바와 같이, 프레임(150)은 하방 가압되어 접착층(도 14a의 102) 상에 배치되므로, 프레임(150)은 몰딩층(180)의 표면으로부터 돌출될 수 있다. 이때, 상기 높이 차이(150H1)가 0.1 마이크로미터 미만인 경우, 프레임(150)을 접착층(102)에 고정시키기 위한 압력이 작아 프레임(150)이 접착층(102)에 견고하게 고정되지 않을 수 있다. 또한, 상기 높이 차이(150H1)가 5 마이크로미터를 초과한 경우, 프레임(150)을 접착층(102)에 고정시키기 위한 압력이 높아져 프레임(150)에 크랙(crack) 등의 손상이 발생할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다. 도 9에 있어서, 도 6의 "C"로 표시된 부분에 대응하는 반도체 패키지의 일부가 도시된다.
도 9를 참조하면, 제1 절연 패턴(231)의 제3 단차부(232S1)가 형성된 단차 영역(232R1)에서, 제1 절연 패턴(231)의 일부는 반도체 칩(110)의 제1 면(117)을 덮을 수 있다. 즉, 제1 절연 패턴(231)의 제3 단차부(232S1)에서, 경사가 시작되는 지점은 반도체 칩(110)의 제1 면(117) 상에 위치할 수 있다. 제1 절연 패턴(231)의 단차 영역(232R1)은 반도체 칩(110)의 제1 면(117)을 덮는 제1 서브 영역(A5) 및 반도체 칩(110)의 일단(110e)으로부터 제3 방향(D3)으로 연장된 제2 서브 영역(A6)을 포함할 때, 제3 단차부(232S1)는 제1 서브 영역(A5) 내의 제1 서브 단차부(232S1a) 및 제2 서브 영역(A6) 내의 제2 서브 단차부(232Sb)를 포함하는 것으로 정의될 수 있다.
예시적인 실시예들에서, 제1 서브 단차부(232S1a)의 구간 길이(예를 들어, 제3 방향(D3)으로 제2 서브 단차부(232Sb)가 연장된 길이)는 제3 단차부(232S1) 전체의 구간 길이(예를 들어, 제3 방향(D3)으로 제3 단차부(232S1)가 연장된 길이)의 약 20% 내지 약 70% 사이, 약 25% 내지 약 65% 사이, 약 30% 내지 약 60% 사이, 또는 약 35% 내지 약 55% 사이일 수 있다. 고상의 절연 필름을 이용한 라미네이션 공정으로 제1 절연 패턴(231)을 형성하는 경우, 공정 파라미터(예를 들어, 진공 조건, 압력, 온도 등)를 적절하게 조절함으로써, 제1 서브 단차부(232S1a)가 제3 단차부(232S1) 전체에서 차지하는 비율을 조절할 수 있다. 이때, 제1 서브 단차부(232S1a)의 구간 길이가 제3 단차부(232S1) 전체의 구간 길이의 20% 미만인 경우, 제1 절연 패턴(231)이 반도체 칩(110)의 일단(110e) 근방을 견고하게 밀봉되지 못하면서 반도체 칩(110) 의 일단(110e) 근방에 과도한 보이드(void)가 생길 수 있다. 또한, 제1 서브 단차부(232S1a)의 구간 길이가 제3 단차부(232S1) 전체의 구간 길이의 70%를 초과하는 경우, 제1 절연 패턴(231)의 형성 과정에서 가해진 과도한 진공 또는 압력 조건에 의해 반도체 칩(110)이 손상될 수 있다.
또한, 예시적인 실시예들에서, 제1 서브 단차부(232S1a)의 곡률은 제2 서브 단차부(232Sb)의 곡률보다 클 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타낸 단면도이다. 도 10에 있어서, 도 6의 "D"로 표시된 부분에 대응하는 반도체 패키지의 일부가 도시된다.
도 10을 참조하면, 제1 절연 패턴(231)의 제4 단차부(232S2)가 형성된 단차 영역(232R2)에서, 제1 절연 패턴(231)의 일부는 프레임(150)의 상면(157)을 덮을 수 있다. 즉, 제1 절연 패턴(231)의 제4 단차부(232S2)에서, 경사가 시작되는 지점은 프레임(150)의 상면(157) 상에 위치할 수 있다. 제1 절연 패턴(231)의 단차 영역(232R2)은 프레임(150)의 상면(157)을 덮는 제1 서브 영역(A7) 및 프레임(150)의 일단(150e)으로부터 제4 방향(D4)으로 연장된 제2 서브 영역(A8)을 포함할 때, 제4 단차부(232S2)는 제1 서브 영역(A7) 내의 제1 서브 단차부(232S2a) 및 제2 서브 영역(A8) 내의 제2 서브 단차부(232S2b)를 포함하는 것으로 정의될 수 있다.
예시적인 실시예들에서, 제1 서브 단차부(232S2a)의 구간 길이(예를 들어, 제4 방향(D4)으로 제2 서브 단차부(232S2b)가 연장된 길이)는 제4 단차부(232S2) 전체의 구간 길이(예를 들어, 제4 방향(D4)으로 제4 단차부(232S2)가 연장된 길이)의 약 20% 내지 약 70% 사이, 약 25% 내지 약 65% 사이, 약 30% 내지 약 60% 사이, 또는 약 35% 내지 약 55% 사이일 수 있다. 고상의 절연 필름을 이용한 라미네이션 공정으로 제1 절연 패턴(231)을 형성하는 경우, 공정 파라미터(예를 들어, 진공 조건, 압력, 온도 등)를 적절하게 조절함으로써, 제1 서브 단차부(232S2a)가 제4 단차부(232S2) 전체에서 차지하는 비율을 조절할 수 있다. 이때, 제1 서브 단차부(232S2a)의 구간 길이가 제4 단차부(232S2) 전체의 구간 길이의 20% 미만인 경우, 제1 절연 패턴(231)이 프레임(150)의 일단(110e) 근방을 견고하게 밀봉되지 못하면서 프레임(150) 의 일단(110e) 근방에 과도한 보이드(void)가 생길 수 있다. 또한, 제1 서브 단차부(232S2a)의 구간 길이가 제4 단차부(232S2) 전체의 구간 길이의 70%를 초과하는 경우, 제1 절연 패턴(231)의 형성 과정에서 가해진 과도한 진공 또는 압력 조건에 의해 프레임(150)이 손상될 수 있다.
또, 예시적인 실시예들에서, 제1 서브 단차부(232S2a)의 곡률은 제2 서브 단차부(232S2b)의 곡률보다 클 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)의 단면도이다. 도 11에 도시된 반도체 패키지(100b)는 하부 재배선 구조체(250)를 더 포함한다는 점을 제외하고는 도 5에 도시된 반도체 패키지(100a)와 대체로 동일한 구성을 가질 수 있다. 도 11에 있어서, 도 5와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 11을 참조하면, 반도체 패키지(100b)는 반도체 칩(110), 재배선 구조체(220), 하부 재배선 구조체(250), 프레임(150), 및 몰딩층(160)을 포함할 수 있다.
하부 재배선 구조체(250)는 반도체 칩(110)의 제2 면(118) 및 프레임(150)의 하면 상에 마련될 수 있다. 하부 재배선 구조체(250)는 프레임(150)의 하면 및 몰딩층(160)의 하면 상에 마련된 하부 절연 패턴(260) 및 하부 배선 패턴(270)을 포함할 수 있다.
하부 절연 패턴(260)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어 순차적으로 적층된 제1 하부 절연 패턴(261) 및 제2 하부 절연 패턴(263)을 가질 수 있다. 하부 배선 패턴(270)은 몰딩층(160)의 적어도 일부를 관통하여 연장된 도전성 포스트(159)를 통해 프레임(150)의 관통 배선(151)에 전기적으로 연결될 수 있다. 하부 배선 패턴(270)은 다층 구조를 가질 수 있으며, 예를 들어, 제1 하부 절연 패턴(261)의 개구부를 통해 도전성 포스트(159)에 접속된 제1 하부 배선 패턴(271) 및 제2 하부 절연 패턴(263)의 개구부를 통해 제1 하부 배선 패턴(271)에 연결된 제2 하부 배선 패턴(273)을 포함할 수 있다.
예시적인 실시예들에서, 하부 절연 패턴(260)은 앞서 설명된 재배선 구조체(220)의 절연 패턴(230)과 유사하게, 고상의 절연 필름을 이용한 라미네이션 공정을 통해 형성될 수 있다. 하부 절연 패턴(260)은 대체로 균일한 두께를 가질 수 있다. 또한, 하부 절연 패턴(260)은 그 아래의 굴곡을 따라 형성되므로, 상기 굴곡에 의해 형성된 단차부를 포함할 수 있다. 예를 들어, 제2 하부 절연 패턴(263)은 제1 하부 배선 패턴(271)의 일단 근방에 마련된 단차부(263S)를 포함할 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100c)의 일부를 개략적으로 보여주는 평면도들이다. 도 12에 도시된 반도체 패키지(100c)는 프레임(150)의 구조를 제외하고는 도 6에 도시된 반도체 패키지(100a)와 대체로 동일한 구성을 가질 수 있다. 도 12에 있어서, 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 12를 도 6과 함께 참조하면, 반도체 패키지(100c)는 반도체 칩(110)의 주변에 마련된 프레임(150)을 포함할 수 있다. 반도체 패키지(100c)는 복수개의 프레임(150), 예를 들어 서로 이격된 제1 프레임(150a) 및 제2 프레임(150b)을 포함할 수 있다. 또는, 도시된 것과 다르게, 반도체 패키지(100c)에 구비된 프레임(150)은 단수개일 수도 있다.
반도체 칩(110)의 칩 패드(111)와 프레임(150)의 관통 배선(151)은, 반도체 칩(110)과 프레임(150) 사이에서 연장된 제1 배선 패턴(241)에 의해 전기적으로 연결될 수 있다. 예를 들어, 제1 배선 패턴(241)의 일부는 반도체 칩(110)의 제1 가장자리에 인접하게 배치된 제1 프레임(150a) 사이에서 연장되어, 반도체 칩(110)의 칩 패드(111)와 상기 제1 프레임(150a)의 관통 배선(151)을 전기적으로 연결할 수 있다. 또한, 제1 배선 패턴(241)의 일부는 반도체 칩(110)의 제1 가장자리에 반대된 제2 가장자리에 인접하게 배치된 제2 프레임(150b) 사이에서 연장되어, 반도체 칩(110)의 칩 패드(111)와 상기 제2 프레임(150b)의 관통 배선(151)을 전기적으로 연결할 수 있다.
도 13a 내지 도 13d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 13a를 참조하면, 반도체 칩(110) 상에 제1 절연 패턴(131)을 형성한다. 제1 절연 패턴(131)은 칩 패드(111)의 적어도 일부를 노출시킬 수 있는 개구부를 가지도록 형성될 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131)은 균일한 두께를 갖는 고상(solid state)의 절연 필름을 이용한 필름 라미네이션(film lamination) 공정을 통하여 형성될 수 있다. 예를 들어, 제1 절연 패턴(131)을 형성하기 위하여, 반경화 상태(즉, B-stage)의 절연 필름을 반도체 칩(110) 상에 배치하고, 소정의 열 및 압력을 가하여 상기 절연 필름을 경화시킬 수 있다. 이후, 경화된 절연 필름에 대한 패터닝 공정을 수행할 수 있다. 제1 절연 패턴(131)은 고상의 절연 필름을 이용하여 형성되므로 대체로 균일한 두께를 가지며, 전술한 바와 같이 칩 패드(111) 근방에서 단차부를 가질 수 있다.
예시적인 실시예들에서, 제1 절연 패턴(131)은 폴리이미드와 같은 감광성 물질을 포함할 수 있다. 이 경우, 제1 절연 패턴(131)을 형성하기 위하여, 감광성 필름을 반도체 칩(110)의 제1 면(117) 상에 부착시킨 후, 노광 및 현상 공정을 통하여 반도체 칩(110)의 칩 패드(111)가 노출되도록 상기 감광성 필름의 일부를 제거할 수 있다. 또는, 예시적인 실시예들에서, 제1 절연 패턴(131)은 비감광성 물질을 포함할 수 있다. 이 경우, 제1 절연 패턴(131)을 형성하기 위하여, 비감광성 필름을 반도체 칩(110)의 제1 면(117) 상에 부착시킨 후, 레이저 커팅 장치 등으로 반도체 칩(110)의 칩 패드(111)가 노출되도록 상기 비감광성 필름의 일부를 제거할 수 있다.
도 13b를 참조하면, 제1 절연 패턴(131) 상에 제1 배선 패턴(141)을 형성한다. 제1 배선 패턴(141)은 제1 절연 패턴(131)의 개구부를 통해 노출된 칩 패드(111)에 연결될 수 있다. 제1 배선 패턴(141)은 제1 절연 패턴(131)의 표면을 따라 형성되며, 제1 절연 패턴(131)의 개구부를 통해 노출된 칩 패드(111)에 연결될 수 있다. 제1 배선 패턴(141)은 제1 절연 패턴(131)의 굴곡에 대응하는 단차부를 가지도록 형성될 수 있다.
예시적인 실시예들에서, 제1 배선 패턴(141)을 형성하기 위하여, 제1 절연 패턴(131)을 덮는 시드 금속층을 형성하고, 상기 시드 금속층을 시드(seed)로 하는 도금 공정을 수행할 수 있다. 예컨대, 제1 배선 패턴(141)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기도금(electroplating) 또는 이들의 조합을 통해 형성될 수 있다.
도 13c를 참조하면, 제1 절연 패턴(131) 상에 제2 절연 패턴(133)을 형성한다. 제2 절연 패턴(133)은 제1 배선 패턴(141)을 덮되, 제1 배선 패턴(141)의 일부를 노출시킬 수 있는 개구부를 가지도록 형성될 수 있다. 제2 절연 패턴(133)은 도 13a를 참조하여 설명한 제1 절연 패턴(131)과 유사하게 고상의 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성될 수 있다.
제2 절연 패턴(133)을 형성한 이후, 제2 절연 패턴(133) 상에 제2 배선 패턴(143)을 형성한다. 제2 배선 패턴(143)은 제2 절연 패턴(133)의 개구부를 통해 노출된 제1 배선 패턴(141)에 연결될 수 있다. 제2 배선 패턴(143)은 도 13b를 참조하여 설명한 제1 배선 패턴(141)과 유사한 방법을 통해 형성될 수 있다. 제2 절연 패턴(133)은 대체로 균일한 두께를 가지며, 전술한 바와 같이 제1 배선 패턴(141)의 일단 근방에서 단차부를 가질 수 있다. 제2 배선 패턴(143)을 형성한 이후, 제2 배선 패턴(143) 상에 외부 연결 단자(170)를 형성할 수 있다.
도 13d를 참조하면, 도 13d의 결과물을 개별 패키지로 절단한다. 즉, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인(scribe lane, SL)을 따라 절단하여, 상기 웨이퍼 레벨의 반도체 패키지를 개별 단위의 반도체 패키지(도 1의 100 참조)로 분리한다.
도 14a 내지 도 14g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 14a를 참조하면, 캐리어(101) 상에 반도체 칩(110) 및 프레임(150)을 배치한다. 반도체 칩(110)은 프레임(150)에 마련된 수용 공간(155) 내에 배치될 수 있다. 상기 캐리어(101)의 일면 상에는 반도체 칩(110) 및 프레임(150)을 고정하기 위한 접착층(102)이 마련될 수 있다. 접착층(102)은 반도체 칩(110)과 상기 캐리어(101) 사이 및 상기 프레임(150)과 상기 캐리어(101) 사이에 개재될 수 있다. 접착층(102)은, 예를 들어 접착 테이프일 수 있다.
반도체 칩(110) 및 프레임(150)을 접착층(102) 상에 배치할 때, 반도체 칩(110) 및 프레임(150)이 고정되도록, 반도체 칩(110) 및 프레임(150) 각각에 하방으로 소정의 압력을 인가할 수 있다. 반도체 칩(110) 및 프레임(150)이 배치된 접착층(102)의 일부분은 하방으로 가압되므로, 반도체 칩(110)과 프레임(150) 사이로 노출된 접착층(102)의 표면은 반도체 칩(110)의 제1 면(117) 및 접착층(102)과 접하는 프레임(150)의 표면(157)보다 높은 위치에 위치할 수 있다.
도 14b를 참조하면, 반도체 칩(110) 및 프레임(150)을 캐리어(101) 상에 배치한 이후, 반도체 칩(110) 및 프레임(150)을 몰딩하는 몰딩층(160)을 형성한다. 상기 몰딩층(160)은 반도체 칩(110) 및 프레임(150)을 일체화할 수 있다. 도 14a에서 설명한 바와 같이, 반도체 칩(110)과 프레임(150) 사이로 노출된 접착층(102)의 표면은 반도체 칩(110)의 제1 면(117) 및 프레임(150)의 표면(157)보다 높은 위치에 위치하므로, 접착층(102)에 접하는 몰딩층(160)의 표면(167)은 반도체 칩(110)의 제1 면(117) 및 프레임(150)의 표면(157)보다 높은 위치에 위치할 수 있다.
도 14c를 참조하면, 몰딩층(160)을 형성한 이후, 몰딩층(160)에 의해 일체화된 반도체 칩(110) 및 프레임(150)을 포함하는 구조체를 캐리어(도 14b의 101)로부터 분리하고, 상기 구조체를 뒤집어 다른 캐리어(103) 상에 배치한다. 이 때, 반도체 칩(110)의 제1 면(117)은 외부에 노출되고, 반도체 칩(110)의 제2 면(118)은 캐리어(103)와 마주할 수 있다. 캐리어(103)의 일면 상에는, 상기 구조체를 고정하기 위한 접착층(104)이 마련될 수 있다.
도 14d를 참조하면, 반도체 칩(110), 프레임(150) 및 몰딩층(160) 상에 제1 절연 패턴(231)을 형성한다. 제1 절연 패턴(231)은 반도체 칩(110)의 칩 패드(111)를 노출시키는 개구부 및 프레임(150)의 관통 배선(151)을 노출시키는 개구부를 가지도록 형성될 수 있다. 예시적인 실시예들에서, 도 13a를 참조하여 설명된 제1 절연 패턴(131)과 유사하게, 제1 절연 패턴(231)은 균일한 두께를 갖는 고상의 절연 필름을 이용한 필름 라미네이션 공정을 통하여 형성될 수 있다. 제1 절연 패턴(231)은 대체로 균일한 두께를 가지며, 전술한 바와 같이 반도체 칩(110)의 일단(110e)의 근방에 마련된 단차부 및 프레임(150)의 일단의 근방에 마련된 단차부를 가질 수 있다.
도 14e를 참조하면, 제1 절연 패턴(231) 상에 제1 배선 패턴(241)을 형성한다. 도 13b를 참조하여 설명된 제1 배선 패턴(241)과 유사하게, 제1 배선 패턴(241)은 도금 방법을 통해 형성될 수 있다. 전술한 바와 같이, 제1 배선 패턴(241)의 일부는 반도체 칩(110)의 일단(110e)으로부터 반도체 칩(110)의 주변 방향으로 더 연장될 수 있다. 제1 배선 패턴(241)은 제1 절연 패턴(231)의 표면을 따라 연장할 수 있다.
도 14f를 참조하면, 제1 절연 패턴(231) 상에, 제2 절연 패턴(233)을 형성한다. 제2 절연 패턴(233)은 제1 배선 패턴(241)을 덮되, 제1 배선 패턴(241)의 일부를 노출시킬 수 있는 개구부를 가지도록 형성될 수 있다. 제2 절연 패턴(233)은 도 14d를 참조하여 설명한 제1 절연 패턴(231)과 유사하게 고상의 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성될 수 있다.
제2 절연 패턴(233)을 형성한 이후, 제2 절연 패턴(233) 상에 제2 배선 패턴(243)을 형성한다. 제2 배선 패턴(243)은 제2 절연 패턴(233)의 개구부를 통해 노출된 제1 배선 패턴(241)에 연결될 수 있다. 제2 배선 패턴(243)은 도 14e를 참조하여 설명한 제1 배선 패턴(241)과 유사한 방법을 통해 형성될 수 있다.
도 14g를 참조하면, 도 14f의 결과물을 개별 패키지로 절단한다. 즉, 상기 결과물을 스크라이브 레인(SL)을 따라 절단하여, 개별 단위의 반도체 패키지(도 5의 100a 참조)로 분리한다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a: 반도체 패키지 110: 반도체 칩
120, 220: 재배선 구조체 130, 230: 절연 패턴
140, 240: 배선 패턴 150: 프레임
160:몰딩층

Claims (37)

  1. 제1 면 및 상기 제1 면에 반대된 제2 면을 가지고, 상기 제1 면 상에 마련된 칩 패드를 포함하는 반도체 칩; 및
    상기 제1 면 상의 제1 절연 패턴 및 상기 제1 절연 패턴을 통해 상기 칩 패드에 연결된 제1 배선 패턴을 포함하는 재배선 구조체를 포함하고,
    상기 제1 절연 패턴은 상기 칩 패드의 일단의 근방에 제1 단차부(stepped portion)를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 배선 패턴은 상기 제1 단차부를 따라 하향 경사진 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 단차부의 높이는 상기 칩 패드의 두께에 대응하고,
    상기 제1 단차부의 높이는 0.5 마이크로미터 내지 1.5 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 칩 패드의 상기 일단으로부터 멀어지는 제1 방향에 있어서,
    상기 제1 절연 패턴은 상기 제1 단차부가 마련된 제1 단차 영역을 포함하고, 상기 제1 단차 영역에서 상기 제1 절연 패턴의 두께는 상기 칩 패드의 상기 일단으로부터 상기 제1 방향으로 갈수록 감소하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 단차 영역에서, 상기 제1 절연 패턴의 두께는 상기 제1 방향에 대해 선형적으로 변하는 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제1 단차 영역에서, 상기 제1 절연 패턴의 두께는 상기 제1 방향에 대해 비선형적으로 변하는 것을 특징으로 하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제1 절연 패턴은 상기 제1 방향으로 상기 제1 단차부에 연결된 제1 부분 및 상기 제1 방향에 반대된 방향으로 상기 제1 단차부에 연결된 제2 부분을 포함하고,
    상기 제1 부분의 두께 및 상기 제2 부분의 두께는 오차 범위 내에서 동일한 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 절연 패턴의 두께는 상기 칩 패드의 두께의 3배 내지 14배 사이인 것을 특징으로 하는 반도체 패키지.
  9. 제1 면 및 상기 제1 면에 반대된 제2 면을 가지는 반도체 칩; 및
    상기 제1 면 상에 순차적으로 적층된 제1 절연 패턴 및 제2 절연 패턴과, 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이의 제1 배선 패턴을 포함하고,
    상기 제2 절연 패턴은 상기 제1 배선 패턴 상의 제3 부분, 상기 제3 부분 보다 낮은 위치에 마련된 제4 부분, 및 상기 제1 배선 패턴의 일단 근방에 마련되고 상기 제3 부분 및 상기 제4 부분 사이에서 연장된 제2 단차부를 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제3 부분의 두께 및 상기 제4 부분의 두께는 오차 범위 내에서 동일한 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제2 단차부의 높이는 상기 제1 배선 패턴의 두께에 대응하고,
    상기 제2 단차부의 높이는 3 마이크로미터 내지 10 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제1 배선 패턴의 일단으로부터 멀어지는 제2 방향에 있어서,
    상기 제2 절연 패턴은 상기 제2 단차부가 마련된 제2 단차 영역을 포함하고, 상기 제2 단차 영역에서 상기 제2 절연 패턴의 두께는 상기 제1 배선 패턴의 상기 일단으로부터 상기 제2 방향으로 갈수록 감소하는 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 제1 배선 패턴의 일단으로부터 멀어지는 제2 방향에 있어서,
    상기 제2 단차부는,
    상기 제1 배선 패턴 상의 제1 서브 단차부와,
    상기 제1 배선 패턴의 일단으로부터 상기 제2 방향으로 연장된 제2 서브 단차부를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1 서브 단차부의 구간 길이는 상기 제2 단차부의 구간 길이의 20% 내지 70% 사이인 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제1 서브 단차부의 곡률은 상기 제2 서브 단차부의 곡률보다 큰 것을 특징으로 하는 반도체 패키지.
  16. 제 9 항에 있어서,
    상기 제2 절연 패턴의 두께는 상기 제1 배선 패턴의 두께의 0.8배 내지 1.75배 사이인 것을 특징으로 하는 반도체 패키지.
  17. 반도체 칩;
    상기 반도체 칩을 몰딩하는 몰딩층; 및
    상기 반도체 칩 및 상기 몰딩층 상에 마련된 재배선 구조체를 포함하고,
    상기 반도체 칩은 상기 몰딩층으로부터 돌출된 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 재배선 구조체는,
    상기 반도체 칩 및 상기 몰딩층 상의 제1 절연 패턴; 및
    상기 제1 절연 패턴 상의 제1 배선 패턴을 포함하고,
    상기 제1 절연 패턴은 상기 반도체 칩의 일단의 근방에 제3 단차부를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제1 배선 패턴은 상기 제3 단차부를 따라 하향 경사진 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제3 단차부의 높이는 상기 반도체 칩이 상기 몰딩층으로부터 돌출된 높이에 대응하고,
    상기 제3 단차부의 높이는 0.1 마이크로미터 내지 5 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지.
  21. 제 18 항에 있어서,
    상기 반도체 칩의 상기 일단으로부터 멀어지는 제3 방향에 있어서,
    상기 제1 절연 패턴은 상기 제3 단차부가 마련된 제3 단차 영역을 포함하고, 상기 제3 단차 영역에서 상기 제1 절연 패턴은 상기 반도체 칩의 상기 일단으로부터 상기 제3 방향으로 갈수록 두께가 감소하는 것을 특징으로 하는 반도체 패키지.
  22. 제 18 항에 있어서,
    상기 반도체 칩의 상기 일단으로부터 멀어지는 제3 방향에 있어서,
    상기 제3 단차부는 상기 반도체 칩 상의 제3 서브 단차부와,
    상기 반도체 칩의 일단으로부터 상기 제3 방향으로 연장된 제4 서브 단차부를 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 제3 서브 단차부의 구간 길이는 상기 제3 단차부의 구간 길이의 20% 내지 70% 사이인 것을 특징으로 하는 반도체 패키지.
  24. 제 22 항에 있어서,
    상기 제3 서브 단차부의 곡률은 상기 제4 서브 단차부의 곡률보다 큰 것을 특징으로 하는 반도체 패키지.
  25. 반도체 칩;
    상기 반도체 칩의 주변에 배치된 프레임;
    상기 반도체 칩 및 상기 프레임을 몰딩하는 몰딩층; 및
    상기 반도체 칩, 상기 프레임, 및 상기 몰딩층 상에 마련된 재배선 구조체를 포함하고,
    상기 재배선 구조체는,
    상기 반도체 칩, 상기 프레임, 및 상기 몰딩층을 상의 제1 절연 패턴; 및
    상기 제1 절연 패턴 상의 제1 배선 패턴을 포함하고,
    상기 프레임은 상기 몰딩층으로부터 돌출된 반도체 패키지.
  26. 제 25 항에 있어서,
    상기 재배선 구조체는,
    상기 반도체 칩, 상기 프레임, 및 상기 몰딩층을 상의 제1 절연 패턴; 및
    상기 제1 절연 패턴을 통해 상기 반도체 칩의 칩 패드에 연결된 제1 배선 패턴을 포함하고,
    상기 제1 절연 패턴은 상기 프레임 상의 제5 부분, 상기 반도체 칩과 상기 프레임 사이의 상기 몰딩층의 표면 상의 제6 부분, 및 상기 제5 부분과 제6 부분을 연결하도록 상기 프레임의 일단 근방에 마련된 제4 단차부를 포함하는 것을 특징으로 하는 반도체 패키지.
  27. 제 26 항에 있어서,
    상기 제5 부분 및 상기 제6 부분의 두께는 오차 범위 내에서 동일한 것을 특징으로 하는 반도체 패키지.
  28. 제 26 항에 있어서,
    상기 제4 단차부의 높이는 상기 프레임이 상기 몰딩층으로부터 돌출된 높이에 대응하고,
    상기 제4 단차부의 높이는 0.1 마이크로미터 내지 5 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지.
  29. 제 26 항에 있어서,
    상기 프레임은 상기 프레임을 관통하여 연장되고 상기 제1 배선 패턴에 연결된 관통 배선을 포함하는 것을 특징으로 하는 반도체 패키지.
  30. 제 26 항에 있어서,
    상기 프레임의 상기 일단으로부터 멀어지는 제4 방향에 있어서,
    상기 제1 절연 패턴은 상기 제4 단차부가 마련된 제4 단차 영역을 포함하고, 상기 제4 단차 영역에서 상기 제1 절연 패턴은 상기 프레임의 상기 일단으로부터 상기 제4 방향으로 갈수록 두께가 감소하는 것을 특징으로 하는 반도체 패키지.
  31. 제 26 항에 있어서,
    상기 프레임의 상기 일단으로부터 멀어지는 제4 방향에 있어서,
    상기 제4 단차부는 상기 프레임 상의 제5 서브 단차부와,
    상기 프레임의 일단으로부터 상기 제4 방향으로 연장된 제6 서브 단차부를 포함하는 것을 특징으로 하는 반도체 패키지.
  32. 제 31 항에 있어서,
    상기 제5 서브 단차부의 구간 길이는 상기 제4 단차부의 구간 길이의 20% 내지 70% 사이인 것을 특징으로 하는 반도체 패키지.
  33. 제 31 항에 있어서,
    상기 제5 서브 단차부의 곡률은 상기 제6 서브 단차부의 곡률보다 큰 것을 특징으로 하는 반도체 패키지.
  34. 칩 패드가 마련된 반도체 칩의 제1 면 상에 제1 절연 패턴을 형성하는 단계; 및
    상기 제1 절연 패턴 상에 제1 배선 패턴을 형성하는 단계를 포함하고,
    상기 제1 절연 패턴은 균일한 두께를 갖는 고상의 제1 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성되고,
    상기 제1 절연 패턴은 상기 칩 패드의 일단의 근방에서 상기 칩 패드의 두께에 대응하는 높이를 가지는 제1 단차부를 포함하는 반도체 패키지의 제조 방법.
  35. 제 34 항에 있어서,
    상기 제1 배선 패턴 상에 제2 절연 패턴을 형성하는 단계를 더 포함하고,
    상기 제2 절연 패턴은 균일한 두께를 갖는 고상의 제2 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성되고,
    상기 제2 절연 패턴은 상기 제1 배선 패턴의 일단의 근방에서 상기 제1 배선 패턴의 두께에 대응하는 높이를 가지는 제2 단차부를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  36. 반도체 칩 및 상기 반도체 칩을 몰딩하는 몰딩층을 포함하는 구조체를 준비하는 단계;
    상기 구조체 상에 제1 절연 패턴을 형성하는 단계; 및
    상기 제1 절연 패턴 상에 제1 배선 패턴을 형성하는 단계를 포함하고,
    상기 제1 절연 패턴은 균일한 두께를 갖는 고상의 제1 절연 필름을 이용한 필름 라미네이션 공정을 통해 형성되고,
    상기 반도체 칩은 상기 몰딩층으로부터 돌출되고, 상기 제1 절연 패턴은 상기 반도체 칩이 상기 몰딩층으로부터 돌출된 높이에 대응하는 높이를 가지는 제3 단차부를 포함하는 반도체 패키지의 제조 방법.
  37. 제 36 항에 있어서,
    상기 구조체는 상기 반도체 칩의 주변에 배치되어 상기 몰딩층에 의해 몰딩된 프레임을 더 포함하고,
    상기 프레임은 상기 몰딩층으로부터 돌출되고, 상기 제1 절연 패턴은 상기 프레임이 상기 몰딩층으로부터 돌출된 높이에 대응하는 높이를 가지는 제4 단차부를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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JPH07212017A (ja) * 1994-01-13 1995-08-11 Nippon Mektron Ltd バンプを備えた回路基板及びその製造法
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JP2014063902A (ja) * 2012-09-21 2014-04-10 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法
KR20150057516A (ko) * 2013-11-19 2015-05-28 주식회사 네패스 반도체 패키지 제조방법

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